JP7635557B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
半導体装置のリーク電流を削減するために、電源線と複数の回路ブロックの各々の電源線である仮想電源線との間に、回路ブロックの動作時にオンする電源スイッチ回路を設ける手法が知られている。例えば、電源スイッチ回路の電源供給能力を高くするために、電源スイッチ回路で使用されるトランジスタのサイズは、回路ブロック内の論理回路で使用されるセルトランジスタのサイズに比べて大きく設計される。
米国特許第１０１４１３３６号明細書 米国特許出願公開第２０１９／０２４４９００号明細書 米国特許出願公開第２０１９／０２１４３７７号明細書 特開２０１８－１９０７６０号公報 国際公開第２０１７／２０８８８７号
トランジスタサイズが大きくなることで、電源スイッチ回路のレイアウトサイズが大きくなると、電源スイッチ回路は、所定のピッチで配置される電源配線の間に収まらなくなる。この場合、電源スイッチ回路は、所定のピッチで配置される電源配線を跨いで配置される。また、仮想電源電圧を使用して動作する回路ブロックに十分な電源電圧を供給するため、電源スイッチ回路と回路ブロックとの間に配線される仮想電源線は、半導体基板に近い金属配線層を使用して形成されることが好ましい。
しかしながら、電源スイッチ回路と回路ブロックとの間に配線される仮想電源線を、半導体基板に近い金属配線層を使用して形成する場合、電源スイッチ回路において半導体基板に近い金属配線層を使用して形成される配線が、仮想電源線と競合するおそれがある。
本発明は、上記の点に鑑みてなされたもので、仮想電源線などの電源線が半導体基板に近い金属配線層を使用して形成される場合に、電源線と同じ層に配置される電源スイッチ回路内の配線との競合を避けることを目的とする。
本発明の一態様では、半導体装置は、第１配線層に形成され、平面視で第１方向に延在し、第１の電圧が供給される第１電源線と、前記第１配線層に形成され、前記第１方向に延在し、第２の電圧が供給される第２電源線と、前記第１配線層の１つ上の配線層である第２配線層に形成され、平面視で前記第１方向とは異なる第２方向に延在し、前記第１電源線と接続し、前記第１の電圧が供給される第３電源線と、前記第２配線層に形成され、前記第２方向に延在し、前記第２電源線と接続し、前記第２の電圧が供給される第４電源線と、前記第１配線層に形成され、第３の電圧が供給される第５電源線と、前記第１電源線と前記第５電源線との間に設けられたトランジスタを有する第１電源スイッチ回路とを有し、前記トランジスタは、前記第３電源線または前記第４電源線の少なくともいずれかと平面視で重なって位置し、前記第１電源スイッチ回路は、前記第２配線層に形成され、前記トランジスタのソース領域および前記第５電源線に電気的に接続し、前記第２方向に延在し、前記トランジスタ上であって平面視で前記第３電源線および前記第４電源線と重ならず、前記第３の電圧が供給される第１配線と、前記第２配線層に形成され、前記トランジスタのドレイン領域および前記第３電源線に電気的に接続し、前記第２方向に延在し、前記トランジスタ上であって平面視で前記第３電源線および前記第４電源線と重ならず、前記第１の電圧が供給される第２配線と、を有する。
開示の技術によれば、第１電源線が半導体基板に近い金属配線層を使用して形成される場合に、第１電源線と電源スイッチ回路内の配線との競合を避けることができる。
第１の実施形態における半導体装置のレイアウトの一例を示す図である。 図１の電源スイッチ回路の一例を示すブロック図である。 図２の電源スイッチ回路の電源配線のレイアウトの一例を示す図である。 図３のレイアウトからＭ１層の配線と、Ｍ０、Ｍ１層間のビアを除いたレイアウトを示す図である。 図３および図４のｐチャネルトランジスタの構造の一例を示す斜視図である。 図３のＹ１－Ｙ１'線に沿う断面を示す図である。 第２の実施形態における半導体装置の電源スイッチ回路の電源配線のレイアウトの一例を示す図である。 第３の実施形態における半導体装置の電源スイッチ回路の電源配線のレイアウトの一例を示す図である。 第４の実施形態における半導体装置の電源スイッチ回路の電源配線のレイアウトの一例を示す図である。 第５の実施形態における半導体装置のレイアウトの一例を示す図である。 第６の実施形態における半導体装置のレイアウトの一例を示す図である。 図１１の電源スイッチ回路ＰＳＷ２の電源配線のレイアウトの一例を示す図である。
以下、図面を用いて実施形態を説明する。
（第１の実施形態）
図１は、第１の実施形態における半導体装置のレイアウトの一例を示す。図１に示す半導体装置１００は、例えば、少なくとも１つのパワードメインＰＤを有する。パワードメインＰＤ内には、図示しない複数のスタンダードセルが配置されるスタンダードセル領域ＳＣＡが設けられる。特に限定されないが、半導体装置１００に搭載されるトランジスタは、ｆｉｎＦＥＴである。ｆｉｎＦＥＴについては、図５で説明する。スタンダードセル領域ＳＣＡは、論理回路を配置可能な第１領域の一例である。
スタンダードセル領域ＳＣＡの周囲には、網掛けのパターンで示されるエンドキャップＥＣＡＰが配置される。エンドキャップＥＣＡＰは、図示しないダミーゲート電極またはダミートランジスタを有する。また、スタンダードセル領域ＳＣＡには、図１の横方向であるＸ方向に延在する仮想電源線ＶＶＤＤ０１ｂと接地線ＶＳＳ０１ｃとが、図１の縦方向であるＹ方向に間隔Ｈ１を置いて交互に配置される。Ｘ方向は、第１方向の一例であり、Ｙ方向は、Ｘ方向の交差方向である第２方向の一例である。
さらに、スタンダードセル領域ＳＣＡには、Ｙ方向に延在する仮想電源線ＶＶＤＤ１１ｂと接地線ＶＳＳ１１ｃとが、Ｘ方向に間隔Ｗ１を置いて交互に配置される。図１では、仮想電源線ＶＶＤＤ０１ｂ、１１ｂは、実線で示され、接地線ＶＳＳ０１ｃ、１１ｃは、破線で示される。
例えば、Ｘ方向に延在する仮想電源線ＶＶＤＤ０１ｂおよび接地線ＶＳＳ０１ｃは、半導体基板に最も近い金属配線層であるＭ０層を使用して形成される。Ｙ方向に延在する仮想電源線ＶＶＤＤ１１ｂおよび接地線ＶＳＳ１１ｃは、Ｍ０層の直上に設けられる金属配線層であるＭ１層を使用して形成される。Ｍ０層は、第１配線層の一例であり、Ｍ１層は、第２配線層の一例である。仮想電源線ＶＶＤＤ０１ｂは、第１電源線の一例であり、接地線ＶＳＳ０１ｃは、第２電源線の一例である。仮想電源線ＶＶＤＤ１１ｂは、第３電源線の一例であり、接地線ＶＳＳ１１ｃは、第４電源線の一例である。
なお、配線層等を区別することなく電源線ＶＤＤを説明する場合、単に電源線ＶＤＤまたは配線ＶＤＤと称する。配線層等を区別することなく仮想電源線ＶＶＤＤを説明する場合、単に仮想電源線ＶＶＤＤまたは配線ＶＶＤＤと称する。配線層等を区別することなく接地線ＶＳＳを説明する場合、単に接地線ＶＳＳまたは電源線ＶＳＳと称する。
Ｘ方向とＹ方向とにそれぞれ延在する仮想電源線ＶＶＤＤ０１ｂ、ＶＶＤＤ１１ｂは、交差部分でビアを介して互いに接続される。同様に、Ｘ方向とＹ方向とにそれぞれ延在する接地線ＶＳＳ０１ｃ、ＶＳＳ１１ｃは、交差部分でビアを介して互いに接続される。そして、スタンダードセル領域ＳＣＡには、メッシュ状の仮想電源線ＶＶＤＤとメッシュ状の接地線ＶＳＳとが設けられる。なお、仮想電源線ＶＶＤＤに電源を供給する図示しない電源線ＶＤＤは、Ｍ１層より上層の複数の配線層を使用して設けられる。電源線ＶＤＤは、第３電源線の一例ある。
スタンダードセル領域ＳＣＡには、複数の電源スイッチ回路ＰＳＷ１が間隔を置いて配置される。例えば、各電源スイッチ回路ＰＳＷ１は、Ｘ方向に延在する２本の仮想電源線ＶＶＤＤ０１ｂとＹ方向に延在する２本の接地線ＶＳＳ１１ｃとに囲まれる領域に配置可能なレイアウトサイズに設計される。
換言すれば、各電源スイッチ回路ＰＳＷ１は、Ｘ方向に延在する２本の仮想電源線ＶＶＤＤ０１ｂの間に配置される１本の接地線ＶＳＳ０１ｃを跨いで、Ｘ方向に延在する２本の仮想電源線ＶＶＤＤ０１ｂの間に配置されるダブルハイトセル（２ハイトセル）である。また、各電源スイッチ回路ＰＳＷ１は、例えば、Ｙ方向に延在する２本の接地線ＶＳＳ１１ｃの間に配置される１本の仮想電源線ＶＶＤＤ１１ｂを跨いで、Ｙ方向に延在する２本の接地線ＶＳＳ１１ｃの間に配置される。なお、電源スイッチ回路ＰＳＷ１が配置される領域には、スタンダードセルが配置されない。
電源スイッチ回路ＰＳＷ１を間隔Ｈ１および間隔Ｗ１より大きいサイズに設計することで、各電源スイッチ回路ＰＳＷ１によるスタンダートセルへの電源電圧ＶＶＤＤの供給能力を大きくすることができる。但し、電源スイッチ回路ＰＳＷ１のＸ方向のサイズを間隔Ｗ１より大きいサイズに設計する場合、電源スイッチ回路ＰＳＷ１は、平面視でＹ方向に延在するＭ１層の仮想電源線ＶＶＤＤ１１ｂまたは接地線ＶＳＳ１１ｃと重なる。同様に、電源スイッチ回路ＰＳＷ１のＹ方向のサイズを間隔Ｈ１より大きいサイズに設計する場合、電源スイッチ回路ＰＳＷ１は、平面視でＸ方向に延在するＭ０層の接地線ＶＳＳ０１ｃまたは仮想電源線ＶＶＤＤ０１ｂと重なる。
図３で説明するように、電源スイッチ回路ＰＳＷ１の内部配線は、Ｍ０層だけでなくＭ１層を使用して形成される。このため、電源スイッチ回路ＰＳＷ１内のＭ１層の内部配線と、Ｍ１層の電源配線ＶＶＤＤ１１ｂとが競合しないためのレイアウトの工夫が必要になる。特に、電源スイッチ回路ＰＳＷ１内のＭ１層の配線が、トランジスタにおいてゲート電極を挟んで交互に配置されるソース電極とドレイン電極とに接続される場合、Ｍ１層の電源配線ＶＶＤＤ１１ｂとの競合を避けてＭ１層の配線を形成する必要がある。レイアウトの工夫については、図３および図４で説明する。
図１に示すように、各電源スイッチ回路ＰＳＷ１は、Ｘ方向に並ぶ仮想電源線ＶＶＤＤ０１ｂ（または接地線ＶＳＳ０１ｃ）の配線ピッチの２倍のピッチでＸ方向に配置される。また、各電源スイッチ回路ＰＳＷ１は、Ｙ方向に並ぶ仮想電源線ＶＶＤＤ１１ｂ（または接地線ＶＳＳ１１ｃ）の配線ピッチの４倍のピッチでＹ方向に配置される。
すなわち、スタンダードセル領域ＳＣＡ内に配置される複数の電源スイッチ回路ＰＳＷ１は、仮想電源線ＶＶＤＤ１１ｂおよび接地線ＶＳＳ０１ｃの少なくともいずれかと平面視で重なるトランジスタ（例えば、図３に示すｐチャネルトランジスタＰＴ）の位置が互いに同じである。なお、電源スイッチ回路ＰＳＷ１は、Ｘ方向およびＹ方向のそれぞれにおいて、仮想電源線ＶＶＤＤ（または接地線ＶＳＳ）の配線ピッチの３倍、６倍等の整数倍のピッチで配置してもよい。
配置ピッチを整数倍とすることで、全ての電源スイッチ回路ＰＳＷ１において、電源スイッチ回路ＰＳＷ１に対する仮想電源線ＶＶＤＤ０１ｂ、１１ｂおよび接地線ＶＳＳ０１ｃ、１１ｃの位置関係を同じにすることができる。この結果、ＶＶＤＤ０１ｂ、１１ｂおよび接地線ＶＳＳ０１ｃ、１１ｃの少なくともいずれかを跨ぐ電源スイッチ回路ＰＳＷ１のレイアウトデータを共通にすることができ、電源スイッチ回路ＰＳＷ１のレイアウト設計を容易にすることができる。
さらに、電源スイッチ回路ＰＳＷ１のＸ方向のサイズは、間隔Ｗ１の２倍に限定されない。同様に、電源スイッチ回路ＰＳＷ１のＹ方向のサイズは、間隔Ｈ１の２倍に限定されない。なお、図１では、電源スイッチ回路ＰＳＷ１は、千鳥状のパターンで配置されるが、配置のパターンは、図１に限定されない。
図２は、図１の電源スイッチ回路ＰＳＷ１の一例を示す。電源スイッチ回路ＰＳＷ１は、ｐチャネルトランジスタＰＴおよび電源スイッチ制御回路ＰＣＮＴ１を有する。なお、ｐチャネルトランジスタＰＴは、実際には、並列接続された複数のトランジスタを含む。
ｐチャネルトランジスタＰＴのソースは、例えば、外部電源ＶＤＤが供給される電源線ＶＤＤに接続され、ｐチャネルトランジスタのドレインは、スタンダードセルの仮想電源線ＶＶＤＤに接続される。ｐチャネルトランジスタＰＴのゲート電極は、電源スイッチ制御回路ＰＣＮＴ１の出力に接続される。なお、電源スイッチ回路ＰＳＷ１は、ｐチャネルトランジスタＰＴの代わりにｎチャネルトランジスタを有してもよい。この場合、ｎチャネルトランジスタのソースは接地線ＶＳＳに接続され、ドレインはスタンダードセルの各論理回路に接続し、接地電圧を供給する仮想接地線に接続される。
電源スイッチ制御回路ＰＣＮＴ１は、常時動作するために電源線ＶＤＤおよび接地線ＶＳＳに接続され、電源制御信号ＰＣＮＴに基づいて動作する。電源スイッチ制御回路ＰＣＮＴ１は、電源制御信号ＰＣＮＴがパワードメインＰＤ内の回路を動作させるアクティブモードを示す場合、ｐチャネルトランジスタＰＴのゲート電極に接地電圧ＶＳＳを供給する。これにより、ｐチャネルトランジスタＰＴはオンし、電源線ＶＤＤと仮想電源線ＶＶＤＤとが相互に接続される。
電源スイッチ制御回路ＰＣＮＴ１は、電源制御信号ＰＣＮＴがパワーダウンモードを示す場合、ｐチャネルトランジスタＰＴのゲート電極に電源電圧ＶＤＤを供給する。これにより、ｐチャネルトランジスタＰＴはオフし、電源線ＶＤＤと仮想電源線ＶＶＤＤとの接続が遮断される。このように、ｐチャネルトランジスタＰＴは、電源制御信号ＰＣＮＴに基づいて動作し、電源線ＶＤＤを仮想電源線ＶＶＤＤに接続する電源スイッチとして機能する。
ｐチャネルトランジスタＰＴは、アクティブモード中にオンし、電源線ＶＤＤを仮想電源線ＶＶＤＤに接続する。これにより、パワードメインＰＤ内のスタンダードセルは、アクティブモード中、仮想電源線ＶＶＤＤを介して電源電圧ＶＤＤを受けて動作する。一方、ｐチャネルトランジスタＰＴは、パワーダウンモード中にオフし、電源線ＶＤＤと仮想電源線ＶＶＤＤとの接続を遮断する。これにより、パワードメインＰＤ内のスタンダードセルは、パワーダウンモード中、電源電圧ＶＤＤの供給が停止され、動作を停止する。
図３は、図２の電源スイッチ回路ＰＳＷ１の電源配線のレイアウトの一例を示す。なお、図３では、図２の電源スイッチ制御回路ＰＣＮＴ１の記載は省略する。
以下では、電源スイッチ回路ＰＳＷ１の外部から配線される仮想電源線ＶＶＤＤ０１ｂ、ＶＶＤＤ１１ｂおよび接地線ＶＳＳ０１ｃ、ＶＳＳ１１ｃは、電源線ＶＶＤＤ、ＶＳＳとも称する。電源スイッチ回路ＰＳＷ１内に閉じている仮想電源線ＶＶＤＤ０２ｂ、ＶＶＤＤ１２ｂおよび電源線ＶＤＤ０２ａ、ＶＤＤ１２ａは、それぞれ配線ＶＶＤＤ０２ｂ、ＶＶＤＤ１２ｂ、ＶＤＤ０２ａ、ＶＤＤ１２ａとも称する。図１で説明したように、Ｘ方向に延在する２本の電源線ＶＶＤＤ０１ｂおよび１本の電源線ＶＳＳ０１ｃは、Ｍ０層を使用して形成される。Ｙ方向に延在する２本の電源線ＶＳＳ１１ｃと１本の電源線ＶＶＤＤ１１ｂは、Ｍ１層を使用して形成される。
電源スイッチ回路ＰＳＷ１は、Ｘ方向に延在する複数のフィンとＹ方向に延在する複数のゲート電極Ｇとを有する複数のｐチャネルトランジスタＰＴを有する。複数のフィンは、Ｙ方向に間隔を置いて配置される。複数のゲート電極Ｇは、Ｘ方向に間隔を置いて配列される。複数のゲート電極Ｇの配置領域のＸ方向の両側には、ダミーゲート電極ＤＭＹＧが配置される。
各ゲート電極Ｇは、図２に示したｐチャネルトランジスタＰＴのゲート電極であり、ビアを介して、Ｍ０層に形成される信号線ＳＩＧに接続される。信号線ＳＩＧは、図示しない配線またはビア等を介して、図２に示した電源スイッチ制御回路ＰＣＮＴ１の出力に接続される。
ｐチャネルトランジスタＰＴにおいて、互いに隣接する２本のゲート電極Ｇの間には、ソース領域Ｓまたはドレイン領域Ｄが形成される。ソース領域Ｓおよびドレイン領域Ｄは、ゲート電極Ｇを挟んで交互に形成される。各ソース領域Ｓは、ＬＩ（ローカルインターコネクト）層において各ソース領域Ｓ上にＹ方向に延在するローカル配線ＶＤＤＬＩａに電気的に接続される。各ドレイン領域Ｄは、ＬＩ層において各ドレイン領域Ｄ上にＹ方向に延在するローカル配線ＶＶＤＤＬＩｂに電気的に接続される。ＬＩ層は、半導体基板とＭ０層との間に設けられる配線層である。
なお、ｆｉｎＦＥＴでは、ソース領域Ｓおよびドレイン領域Ｄは、それぞれフィンに形成される。このため、ローカル配線ＶＤＤＬＩａは、ソース領域Ｓとして機能するフィンに接続され、ローカル配線ＶＶＤＤＬＩｂは、ドレイン領域Ｄとして機能するフィンに接続される。
ＬＩ層でＹ方向に延在するローカル配線ＶＤＤＬＩａは、ｐチャネルトランジスタＰＴ上でＸ方向に延在するＭ０層の配線ＶＤＤ０２ａにビアを介して接続され、さらに、ソース領域Ｓ上でＹ方向に延在するＭ１層の配線ＶＤＤ１２ａにビアを介して接続される。ソース領域Ｓ上でＹ方向に延在するＭ１層の配線ＶＤＤ１２ａは、第１配線の一例である。図中に三角印で示すビアは、Ｌ１層とＭ０層との間に設けられるビアと、Ｍ０層とＭ１層との間に設けられるビアの両方を示し、平面視で重なる位置に設けられる。
各ソース領域Ｓのローカル配線ＶＤＤＬＩａ上にＭ１層の配線ＶＤＤ１２ａを配置して相互に接続することで、Ｙ方向に延在するソース領域Ｓの抵抗を下げることができ、電源電圧ＶＤＤの供給を強化させることができる。また、ローカル配線ＶＤＤＬＩａをＭ０層の配線ＶＤＤ０２ａを介して相互に接続することで、各ソース領域Ｓに、十分な電源電圧ＶＤＤを効率よく供給することができる。
Ｍ０層の配線ＶＤＤ０２ａおよびＭ１層の配線ＶＤＤ１２ａの一方または両方は、図示しないビアを介して、Ｍ１層より上層の配線層に形成されるメッシュ状の電源線ＶＤＤに接続される。例えば、配線ＶＤＤ０２ａまたは配線ＶＤＤ１２ａを電源線ＶＤＤに接続するビアは、ソース領域Ｓ上に三角印で示すビアと平面視で同じ位置に形成されてもよい。あるいは、配線ＶＤＤ０２ａを電源線ＶＤＤに接続するビアは、Ｍ０層の配線ＶＤＤ０２ａを図３に対してさらにＸ方向に延在させた位置にＭ１層の配線ＶＤＤ１２ａとともに形成されてよく、Ｍ１層の配線ＶＤＤ１２ａを図３に対してさらにＹ方向に延在させた位置に形成されてよい。
ＬＩ層でＹ方向に延在するローカル配線ＶＶＤＤＬＩｂは、ｐチャネルトランジスタＰＴ上でＸ方向に延在するＭ０層の配線ＶＶＤＤ０２ｂにビアを介して接続され、さらに、ドレイン領域Ｄ上でＹ方向に延在するＭ１層の配線ＶＶＤＤ１２ｂにビアを介して接続される。ドレイン領域Ｄ上でＹ方向に延在するＭ１層の配線ＶＶＤＤ１２ｂは、第２配線の一例である。
各ドレイン領域Ｄのローカル配線ＶＶＤＤＬＩｂ上にＭ１層の配線ＶＶＤＤ１２ｂを配置して相互に接続することで、Ｙ方向に延在するドレイン領域Ｄの抵抗を下げることができ、電源電圧ＶＶＤＤの供給を強化させることができる。また、ローカル配線ＶＶＤＤＬＩｂをＭ０層の配線ＶＶＤＤ０２ｂを介して相互に接続することで、各ドレイン領域Ｄから十分な電源電圧ＶＶＤＤを効率よく出力することができる。
図３において、Ｍ１層の電源線ＶＶＤＤ１１ｂは、ｐチャネルトランジスタＰＴにおいて、例えば、Ｘ方向の中央に位置するソース領域Ｓ上に形成される。Ｍ１層の電源線ＶＶＤＤ１１ｂは、ｐチャネルトランジスタＰＴの各ドレイン領域Ｄからローカル配線ＶＶＤＤＬＩｂおよびＭ０層の電源線ＶＶＤＤ０２ｂを介して供給される電源電圧ＶＶＤＤをスタンダードセルに供給する。なお、Ｍ１層の電源線ＶＶＤＤ１１ｂは、ソース領域Ｓ上以外の場所に配置されてもよい。
Ｍ１層の電源線ＶＶＤＤ１１ｂをｐチャネルトランジスタＰＴのＸ方向の中央に配置することで、６つのドレイン領域ＤとＭ１層の電源線ＶＶＤＤ１１ｂまでとの距離の差を低減させることができる。これにより、各ドレイン領域ＤとＭ１層の電源線ＶＶＤＤ１１ｂまでの寄生抵抗のばらつきを低減させることができ、電源電圧ＶＶＤＤをスタンダードセルに効率よく供給することができる。なお、Ｍ１層の電源線ＶＶＤＤ１１ｂは１本に限られず、複数本の群として配置されてもよい。この場合、複数のＭ１層の電源線ＶＶＤＤ１１ｂの群が、ｐチャネルトランジスタＰＴのＸ方向の中央に位置してもよい。
一方、Ｍ１層の電源線ＶＶＤＤ１１ｂとの競合を避けるため、Ｍ１層の電源線ＶＶＤＤ１１ｂに対向するソース領域Ｓ上には、Ｍ１層の配線ＶＤＤ１２ａは形成されない。しかしながら、Ｍ１層の電源線ＶＶＤＤ１１ｂに対向するソース領域Ｓ上のローカル配線ＶＤＤＬＩａは、ビアを介してＸ方向に延在するＭ０層の配線ＶＤＤ０２ａとＭ１層の電源線ＶＤＤ１２ａとに順次接続され、さらに、Ｍ１層より上層の電源線ＶＤＤに接続される。
このため、電源スイッチ回路ＰＳＷ１のサイズが大きく、Ｍ１層の電源線ＶＶＤＤ１１ｂが電源スイッチ回路ＰＳＷ１を跨いで配線される場合にも、Ｍ１層の電源線ＶＶＤＤ１１２ｂの下方に位置するソース領域Ｓに所望の電源電圧ＶＤＤを供給することができる。換言すれば、電源スイッチ回路ＰＳＷ１への電源電圧ＶＤＤの供給能力を低下させることなく、電源スイッチ回路ＰＳＷ１からスタンダードセルへ十分な電源電圧ＶＶＤＤを供給することができる。
図４は、図３のレイアウトからＭ１層の配線と、Ｍ０、Ｍ１層間のビアを除いたレイアウトを示す。各ソース領域Ｓと電気的に接続されるＬＩ層のローカル配線ＶＤＤＬＩａは、ビアを介して、Ｘ方向に延在するＭ０層の２本の配線ＶＤＤ０２ａに接続される。各ドレイン領域Ｄと電気的に接続されるＬＩ層のローカル配線ＶＶＤＤＬＩｂは、ビアを介して、Ｘ方向に延在するＭ０層の２本の配線ＶＶＤＤ０２ｂに接続される。これにより、Ｍ１層の電源線ＶＶＤＤ１１ｂ（図３）が電源スイッチ回路ＰＳＷ１上でＹ方向に配線される場合にも、ソース領域Ｓ、ゲート電極Ｇおよびドレイン領域Ｄの繰り返し構造および繰り返し間隔を維持して、ｐチャネルトランジスタＰＴを形成することができる。
図５は、図３および図４のｐチャネルトランジスタＰＴの構造の一例を示す。ｐチャネルトランジスタＰＴは、半導体基板上に設けられたＸ方向に延在するフィンと、フィンを跨いでＹ方向に延在するゲート電極Ｇとを有する。図５の例では、ｐチャネルトランジスタＰＴは、８本のフィンと１０本のゲート電極Ｇとを有する。フィンとゲート電極Ｇとの間には、ゲート絶縁膜が形成され、ゲート絶縁膜で覆われるフィンの表面部分にｐチャネルトランジスタＰＴのチャネルが形成される。なお、フィンの数は８本以外でもよく、ゲート電極Ｇの数は１０本以外でもよい。
そして、ソース領域Ｓとドレイン領域Ｄとが、フィンにおけるゲート電極Ｇの両側にそれぞれ設けられる。図示を省略しているが、各ソース領域および各ドレイン領域Ｄには、ゲート電極Ｇの延在方向に沿うローカル配線ＶＤＤおよびローカル配線ＶＶＤＤがそれぞれ設けられる。なお、図５において、ソース領域Ｓとドレイン領域Ｄとが入れ替えられてもよい。
図６は、図３のＹ１－Ｙ１'線に沿う断面を示す。フィンは、半導体基板上に形成されたＳＴＩ（Shallow Trench Isolation）等の素子分離絶縁膜中に形成される。素子分離絶縁膜上に突出するフィンの上部は、図６に示す断面では、ローカル配線ＶＶＤＤＬＩｂで覆われる。図６に示す断面では、ローカル配線ＶＶＤＤＬＩｂは、ビアを介して、Ｍ０層に形成された２本の電源線ＶＶＤＤ０１ｂおよび配線ＶＶＤＤ０２ｂに接続される。
図６に示す断面では、Ｍ０層の配線ＶＶＤＤ０２ｂは、ビアを介して、Ｍ１層に形成された配線ＶＶＤＤ１２ｂに接続される。各ローカル配線ＶＶＤＤＬＩｂは層間絶縁膜中に形成される。ローカル配線ＶＶＤＤＬＩｂ上の層間絶縁膜には、各ビア、Ｍ０層の電源線ＶＶＤＤ０１ｂ、配線ＶＤＤ０２ａ、ＶＶＤＤ０２ｂ、電源線ＶＳＳ０１ｃおよび信号線ＳＩＧが形成される。Ｍ０層上の層間絶縁膜には、Ｍ１層の電源線ＶＶＤＤ１２ｂが形成される。
以上、この実施形態では、電源スイッチ回路ＰＳＷ１のサイズが大きく、Ｍ１層の電源線ＶＶＤＤ１１ｂが電源スイッチ回路ＰＳＷ１を跨いで配線される場合にも、Ｍ１層の電源線ＶＶＤＤ１１ｂの下方に位置するソース領域Ｓに所望の電源電圧ＶＤＤを供給することができる。換言すれば、電源スイッチ回路ＰＳＷ１への電源電圧ＶＤＤの供給能力を低下させることなく、電源スイッチ回路ＰＳＷ１からスタンダードセルへ十分な電源電圧ＶＶＤＤを供給することができる。
また、Ｍ１層の電源線ＶＶＤＤ１１ｂが電源スイッチ回路ＰＳＷ１のＹ方向に配線される場合にも、ソース領域Ｓ、ゲート電極Ｇおよびドレイン領域Ｄの繰り返し構造および繰り返し間隔を維持して、ｐチャネルトランジスタＰＴを形成することができる。この際、例えば、Ｍ１層の電源線ＶＶＤＤ１１ｂをｐチャネルトランジスタＰＴのＸ方向の中央に配置することで、６つのドレイン領域ＤとＭ１層の電源線ＶＶＤＤ１１ｂまでとの距離の差を低減させることができる。これにより、各ドレイン領域ＤとＭ１層の電源線ＶＶＤＤ１１ｂまでの寄生抵抗のばらつきを低減させることができ、電源電圧ＶＶＤＤをスタンダードセルに効率よく供給することができる。
電源スイッチ回路ＰＳＷ１の配置ピッチは、電源線ＶＳＳ０１ｃまたは電源線ＶＳＳ１１ｃの配線ピッチ、または、仮想電源線ＶＶＤＤ０１ｂまたはＶＶＤＤ１１ｂの配線ピッチの整数倍に設計される。これにより、全ての電源スイッチ回路ＰＳＷ１において、電源スイッチ回路ＰＳＷ１に対する仮想電源線ＶＶＤＤ０１ｂ、ＶＶＤＤ１１ｂおよび電源線ＶＳＳ０１ｃ、ＶＳＳ１１ｃの位置関係を同じにすることができる。この結果、仮想電源線ＶＶＤＤ０１ｂ、ＶＶＤＤ１１ｂおよび電源線ＶＳＳ０１ｃ、ＶＳＳ１１ｃの少なくとも一方を跨ぐ電源スイッチ回路ＰＳＷ１のレイアウトデータを共通にすることができ、電源スイッチ回路ＰＳＷ１のレイアウト設計を容易にすることができる。
（第２の実施形態）
図７は、第２の実施形態における半導体装置の電源スイッチ回路のレイアウトの一例を示す。図３と同様の要素については、同じ符号を付し、詳細な説明は省略する。図７に示す電源スイッチ回路ＰＳＷ１を有する半導体装置のレイアウトは、図１の半導体装置１００のレイアウトと同様である。すなわち、図７に示す電源スイッチ回路ＰＳＷ１を有する半導体装置は、パワードメインＰＤ内に複数のスタンダードセルが配置されるスタンダードセル領域ＳＣＡを有し、電源スイッチ回路ＰＳＷ１は、スタンダードセル領域ＳＣＡ内に配置される。
この実施形態では、電源スイッチ回路ＰＳＷ１のＸ方向の中央部分にＹ方向に沿って配置されるＭ１層の電源線ＶＶＤＤ１１ｂは、菱形で示すビアを介してＸ方向に延在するＭ０層の配線ＶＶＤＤ０２ｂに接続される。これにより、ｐチャネルトランジスタＰＴのドレイン領域Ｄから出力される電源電圧ＶＶＤＤは、Ｘ方向に延在するＭ０層の電源線ＶＶＤＤ０２ｂだけでなく、Ｘ方向に延在するＭ０層の配線ＶＶＤＤ０２ｂを介してＭ１層の電源線ＶＶＤＤ１１ｂに供給される。この結果、スタンダードセルへの電源電圧ＶＶＤＤの供給能力を、図３の電源スイッチ回路ＰＳＷ１に比べて向上することができる。なお、図７のレイアウトからＭ１層の配線と、Ｍ０、Ｍ１層間のビアを除いたレイアウトは、図４と同じである。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。例えば、Ｍ１層の電源線ＶＶＤＤ１１ｂが電源スイッチ回路ＰＳＷ１を跨いで配線される場合にも、電源スイッチ回路ＰＳＷ１への電源電圧ＶＤＤの供給能力を低下させることなく、電源スイッチ回路ＰＳＷ１から十分な電源電圧ＶＶＤＤを出力することができる。また、この実施形態では、Ｍ１層の電源線ＶＶＤＤ１１ｂがビアを介してＭ０層の配線ＶＶＤＤ０２ｂに接続されるため、スタンダードセルへの電源電圧ＶＶＤＤの供給能力をさらに向上することができる。
（第３の実施形態）
図８は、第３の実施形態における半導体装置の電源スイッチ回路のレイアウトの一例を示す。図３および図７と同様の要素については、同じ符号を付し、詳細な説明は省略する。図８に示す電源スイッチ回路ＰＳＷ１を有する半導体装置のレイアウトは、図１の半導体装置１００のレイアウトと同様である。すなわち、図８に示す電源スイッチ回路ＰＳＷ１を有する半導体装置は、パワードメインＰＤ内に複数のスタンダードセルが配置されるスタンダードセル領域ＳＣＡを有し、電源スイッチ回路ＰＳＷ１は、スタンダードセル領域ＳＣＡ内に配置される。
この実施形態では、電源スイッチ回路ＰＳＷ１上に、Ｙ方向に延在するＭ１層の電源線ＶＶＤＤ１１ｂに加えて、Ｙ方向に延在するＭ１層の電源線ＶＳＳ１１ｃがｐチャネルトランジスタＰＴ上に配線される。Ｍ１層において配線ＶＶＤＤ１２ｂまたは配線ＶＤＤ１２ａは、ｐチャネルトランジスタＰＴ上の電源線ＶＳＳ１１ｃを避けた位置に配置される。電源線ＶＳＳ１１ｃの下方に位置するローカル配線ＶＶＤＤＬＩｂは、ビアを介してＸ方向に延在する配線ＶＶＤＤ０２ｂに接続される。配線ＶＶＤＤ０２ｂは、ｐチャネルトランジスタＰＴ上でＹ方向に延在する配線ＶＶＤＤ１２ｂに接続される。
配線ＶＶＤＤ１２ｂは、電源線ＶＶＤＤ０１ｂおよび電源線ＶＶＤＤ１１ｂに電気的に接続される。換言すれば、電源線ＶＳＳ１１ｃの下方に位置するローカル配線ＶＶＤＤＬＩｂは、電源線ＶＶＤＤ０１ｂおよび電源線ＶＶＤＤ１１ｂに電気的に接続される。電源線ＶＳＳ０１ｃは、Ｍ０層とＭ１層とを接続するビアを介して、ｐチャネルトランジスタＰＴ上の電源線ＶＳＳ１１ｃと、平面視でｐチャネルトランジスタＰＴと重ならない位置に配置される電源線ＶＳＳ１１ｃとに接続される。
例えば、電源スイッチ回路ＰＳＷ１が大規模になった場合、Ｙ方向に延在する複数の電源線または接地線が電源スイッチ回路ＰＳＷ１と重なって配置されることがある。そのような場合に、本実施形態のように電源スイッチ回路ＰＳＷ１内の配線ＶＤＤ１２ａまたは配線ＶＶＤＤ１２ｂを配置しない領域を設けることで、電源スイッチ回路ＰＳＷ１のｐチャネルトランジスタＰＴと重なる位置に追加で電源線ＶＳＳ１１ｃを配置することができる。
この実施形態においても、図７と同様に、電源スイッチ回路ＰＳＷ１のＸ方向の中央部分に配置されるＭ１層の電源線ＶＶＤＤ１１ｂは、菱形で示すビアを介してＸ方向に延在するＭ０層の配線ＶＶＤＤ０２ｂに接続される。なお、図８のレイアウトからＭ１層の配線と、Ｍ０、Ｍ１層間のビアを除いたレイアウトは、図４と同じである。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、電源スイッチ回路ＰＳＷ１上にＭ１層の電源線ＶＳＳ１１ｃが配線されるため、電源電圧ＶＳＳが供給されるメッシュ状の電源線ＶＳＳの電源抵抗を下げることができる。これにより、電源線ＶＳＳを介してスタンダードセルから引き抜かれる電源電圧ＶＳＳの引き抜き能力を向上することができる。
また、電源スイッチ回路ＰＳＷ１上でＭ１層の電源線ＶＳＳが配線される場合にも、電源線ＶＳＳの下方に位置するドレイン領域Ｄへ電源電圧ＶＶＤＤを確実に供給することができる。この結果、スタンダードセルへの電源電圧ＶＶＤＤの供給能力を低下させることなく、電源電圧ＶＳＳの引き抜き能力を向上することができる。
（第４の実施形態）
図９は、第４の実施形態における半導体装置の電源スイッチ回路のレイアウトの一例を示す。図３、図７および図８と同様の要素については、同じ符号を付し、詳細な説明は省略する。図９に示す電源スイッチ回路ＰＳＷ１を有する半導体装置のレイアウトは、図１の半導体装置１００のレイアウトと同様である。すなわち、図９に示す電源スイッチ回路ＰＳＷ１を有する半導体装置は、パワードメインＰＤ内に複数のスタンダードセルが配置されるスタンダードセル領域ＳＣＡを有し、電源スイッチ回路ＰＳＷ１は、スタンダードセル領域ＳＣＡ内に配置される。
この実施形態では、電源スイッチ回路ＰＳＷ１上に、Ｙ方向に延在し、Ｘ方向において電源スイッチ回路ＰＳＷ１の中央部分に位置するＭ１層の電源線ＶＶＤＤ１１ｂに加えて、ｐチャネルトランジスタＰＴ上に、Ｙ方向に延在するＭ１層の別の電源線ＶＶＤＤ１１ｂと、Ｙ方向に延在するＭ１層の電源線ＶＳＳ１１ｃとが配線される。Ｍ１層において配線ＶＶＤＤ１２ｂ又は配線ＶＤＤ１２ａは、ｐチャネルトランジスタＰＴ上の別の電源線ＶＶＤＤ１１ｂおよび電源線ＶＳＳ１１ｃを避けた位置に配置される。
電源線ＶＳＳ１１ｃの下方に位置するローカル配線ＶＶＤＤＬＩｂは、ビアを介してＸ方向に延在する配線ＶＶＤＤ０２ｂに接続される。配線ＶＶＤＤ０２ｂは、ｐチャネルトランジスタＰＴ上でＹ方向に延在する配線ＶＶＤＤ１２ｂに接続される。配線ＶＶＤＤ１２ｂは、電源線ＶＶＤＤ０１ｂおよび電源線ＶＶＤＤ１１ｂに電気的に接続される。別の電源線ＶＶＤＤ１１ｂの下方に位置するローカル配線ＶＤＤＬＩａは、ビアを介してＸ方向に延在する配線ＶＤＤ０２ａに接続される。配線ＶＤＤ０２ａは、ｐチャネルトランジスタＰＴ上でＹ方向に延在する配線ＶＤＤ１２ａに接続される。配線ＶＶＤＤ１２ａには、例えばＭ１層より上の層の配線を介して電源電圧ＶＤＤが供給される。
図３および図８と同様に、Ｍ１層の電源線ＶＶＤＤ１１ｂまたは電源線ＶＳＳ１１ｃと重なって位置するローカル配線ＶＤＤＬＩａは、ビアを介してＸ方向に延在するＭ０層の配線ＶＤＤ０２ａに接続される。また、Ｍ１層の電源線ＶＶＤＤ１１ｂまたは電源線ＶＳＳ１１ｃと重なって位置する配線ＶＶＤＤＬＩｂは、ビアを介して、Ｘ方向に延在するＭ０層の配線ＶＶＤＤ０２ｂと、Ｙ方向に延在するＭ１層の配線ＶＶＤＤ１２ｂとに接続される。配線ＶＶＤＤ１２ｂは、電源線ＶＶＤＤ０１ｂおよび電源線ＶＶＤＤ１１ｂに電気的に接続される。なお、図９のレイアウトからＭ１層の配線と、Ｍ０、Ｍ１層間のビアを除いたレイアウトは、図４と同じである。
Ｍ１層の複数の電源線ＶＶＤＤ１１ｂを電源スイッチ回路ＰＳＷ１上に配線することで、電源電圧ＶＶＤＤが供給されるメッシュ状の電源線の電源抵抗を下げることができる。これにより、Ｍ１層の電源線ＶＶＤＤ１１ｂを介してスタンダードセルへ供給する電源電圧ＶＶＤＤの供給能力を、図３の電源スイッチ回路ＰＳＷ１に比べて向上することができる。
さらに、Ｍ１層の電源線ＶＶＤＤ１１ｂをｐチャネルトランジスタＰＴ上に配線することで、スタンダードセルへ供給する電源電圧ＶＶＤＤの供給能力を高くすることができる。なお、電源スイッチ回路ＰＳＷ１のＸ方向のサイズが大きくなるほど、電源スイッチ回路ＰＳＷ１上を跨ぐＭ１層の電源線ＶＶＤＤ１１ｂ、ＶＳＳ１１ｃの数は増加する傾向にある。この場合にも、図９に示すレイアウト手法を適用することで、スタンダードセルへの電源電圧ＶＶＤＤの供給能力を向上することができ、スタンダードセルから電源電圧ＶＳＳの引き抜き能力を向上することができる。
なお、図９の例ではＸ方向に沿って、電源線ＶＳＳ１１ｃ、電源線ＶＶＤＤ１１ｂ、電源線ＶＶＤＤ１１ｂ、電源線ＶＳＳ１１ｃ、電源線ＶＳＳ１１ｃの順に各電源線が配置されているが、これに限定されない。例えば、電源線ＶＳＳ１１ｃまたは複数の電源線ＶＳＳ１１ｃの群と、電源線ＶＶＤＤ１１ｂまたは複数の電源線ＶＶＤＤ１１ｂの群とが、Ｘ方向に沿って交互に配置されていてもよい。これは、第３の実施形態においても同様である。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、Ｍ１層の複数の電源線ＶＶＤＤを電源スイッチ回路ＰＳＷ１上に配線することで、メッシュ状の電源線ＶＶＤＤの電源抵抗を下げることができる。これにより、Ｍ１層の電源線ＶＶＤＤを介してスタンダードセルへ供給する電源電圧ＶＶＤＤの供給能力を、上述した実施形態に比べて向上することができる。また、Ｍ１層の電源線ＶＶＤＤ１１ｂをｐチャネルトランジスタＰＴ上に配線することで、スタンダードセルへ供給する電源電圧ＶＶＤＤの供給能力をさらに向上することができる。
（第５の実施形態）
図１０は、第５の実施形態における半導体装置のレイアウトの一例を示す。図１と同様の要素については、同じ符号を付し、詳細な説明は省略する。図１０に示す半導体装置１０２は、パワードメインＰＤ内において、スタンダードセル領域ＳＣＡを囲むエンドキャップＥＣＡＰの周囲にサイズの大きいＲＡＭ（Random Access Memory）１とサイズが小さいＲＡＭ２とがそれぞれ配置される複数の周辺領域ＰＡを有する。ＲＡＭ１およびＲＡＭ２は、所定の機能を有する機能回路の一例である。周辺領域ＰＡは、第２領域の一例である。
スタンダードセル領域ＳＣＡには、複数の電源スイッチ回路ＰＳＷ１が間隔を置いて配置される。図１と同様に、各電源スイッチ回路ＰＳＷ１は、Ｘ方向に並ぶ仮想電源線ＶＶＤＤ（または接地線ＶＳＳ）の配線ピッチの２倍のピッチでＸ方向に配置される。また、各電源スイッチ回路ＰＳＷ１は、Ｙ方向に並ぶ仮想電源線ＶＶＤＤ（または接地線ＶＳＳ）の配線ピッチの４倍のピッチでＹ方向に配置される。
但し、この実施形態では、スタンダードセル領域ＳＣＡにおいて、ＲＡＭ１に近い領域には、上記所定のピッチよりも小さいピッチで、所定数の電源スイッチ回路ＰＳＷ１が配置される。すなわち、スタンダードセル領域ＳＣＡにおいて、ＲＡＭ１が配置される周辺領域ＰＡに隣接する領域での電源スイッチ回路ＰＳＷ１の配置頻度は、他の領域での電源スイッチ回路ＰＳＷ１の配置頻度に比べて高い。スタンダードセル領域ＳＣＡにおけるＲＡＭ１の近くに、電源スイッチ回路ＰＳＷ１を配置することで、パワードメインＰＤ内に配置されるＲＡＭ１への電源電圧ＶＶＤＤの供給能力を向上することができる。
なお、スタンダードセル領域ＳＣＡ周辺にＲＡＭ１などの機能回路が配置されていない場合であっても、この実施形態のように、電源スイッチ回路ＰＳＷ１の配置頻度を高いものとしてもよい。具体的には、例えば、スタンダードセル領域ＳＣＡ内の隅の領域において、スタンダードセル領域ＳＣＡ内の内側の領域に比べて電源スイッチ回路ＰＳＷ１の配置頻度を高いものとしてもよい。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、電源電圧ＶＶＤＤの必要量に応じて、電源スイッチ回路ＰＳＷ１の配置頻度を変えることで、適切な電源電圧ＶＶＤＤを所定の回路に供給することができる。さらに、スタンダードセル領域ＳＣＡの外側の周辺領域ＰＡに配置されるＲＡＭ１等の機能回路にも、適切な電源電圧ＶＶＤＤを供給することができる。
（第６の実施形態）
図１１は、第６の実施形態における半導体装置のレイアウトの一例を示す。図１および図１０と同様の要素については、同じ符号を付し、詳細な説明は省略する。図１１に示す半導体装置１０４は、パワードメインＰＤ内において、Ｘ方向のＲＡＭ２側の端に、レイアウトサイズが電源スイッチ回路ＰＳＷ１より小さい複数の電源スイッチ回路ＰＳＷ２が配置される。電源スイッチ回路ＰＳＷ２を除く構成は、図１０と同様である。電源スイッチ回路ＰＳＷ２は、第２電源スイッチ回路の一例である。
電源スイッチ回路ＰＳＷ２は、Ｘ方向のサイズが間隔Ｗ１の１つ分以下であるとする。このため、電源スイッチ回路ＰＳＷ２を、Ｙ方向に延在する電源線ＶＶＤＤ１１ｂ、ＶＳＳ１１ｃと平面視で重ならない位置に配置することができる。したがって、ｐチャネルトランジスタＰＴ上のＭ１層の配線ＶＶＤ１２ａおよび配線ＶＶＤＤ１２ｂと、Ｙ方向に延在する電源線ＶＶＤＤ１１ｂ、ＶＳＳ１１ｃとの競合は発生しない。
また、スタンダードセル領域ＳＣＡ内に電源スイッチ回路ＰＳＷ１を配置するスペースがない場合にも、ＲＡＭ２の近くに電源スイッチ回路ＰＳＷ２を配置することができる。特に、スタンダードセル領域ＳＣＡ内の周辺部に電源スイッチ回路ＰＳＷ２を配置することができる。この結果、例えば、パワードメインＰＤ内に配置されるＲＡＭ２への電源電圧ＶＶＤＤの供給能力を向上することができる。
図１２は、図１１の電源スイッチ回路ＰＳＷ２の電源配線のレイアウトの一例を示す。図３と同様の要素については、同じ符号を付し、詳細な説明は省略する。なお、図１２では、電源スイッチ回路ＰＳＷ２のゲート電極Ｇに接続される信号線ＳＩＧに出力する制御電圧を生成する電源スイッチ制御回路の記載は省略する。電源スイッチ回路ＰＳＷ２の動作を制御する電源スイッチ制御回路の機能および動作は、図２に示した電源スイッチ制御回路ＰＣＮＴ１の機能および動作と同様である。また、図１２の例において、左側にＹ方向に延在する電源線ＶＳＳ１１ｃが配線され、右側にＹ方向に延在する電源線ＶＶＤＤ１１ｂが配線されているが、これに限定されない。
電源スイッチ回路ＰＳＷ２は、Ｘ方向に延在する８つのフィンと、Ｙ方向に延在する４本のゲート電極Ｇとを有する複数のｐチャネルトランジスタＰＴを有する。４本のゲート電極Ｇの配置領域のＸ方向の両側には、ダミーゲート電極ＤＭＹＧが配置される。
電源スイッチ回路ＰＳＷ２は、１０本のゲート電極Ｇを有するｐチャネルトランジスタＰＴの代わりに４本のゲート電極Ｇを有するｐチャネルトランジスタＰＴが配置されることを除き、図３の電源スイッチ回路ＰＳＷ１と同様である。すなわち、ｐチャネルトランジスタＰＴにおいて、ゲート電極Ｇ、ソース領域Ｓおよびドレイン領域Ｄに接続される配線およびビアは、図３と同様である。電源スイッチ回路ＰＳＷ２は、電源線ＶＶＤＤ、ＶＳＳとの位置関係が同じになるように配置される。これにより、電源スイッチ回路ＰＳＷ２のレイアウトデータを共通にすることができ、電源スイッチ回路ＰＳＷ１のレイアウト設計を容易にすることができる。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、電源スイッチ回路ＰＳＷ１よりもサイズが小さい電源スイッチ回路ＰＳＷ２により、電源スイッチ回路ＰＳＷ１が配置できないスタンダードセル領域ＳＣＡ内の周辺部に電源スイッチ回路ＰＳＷ２を配置することができる。この結果、例えば、パワードメインＰＤ内に配置されるＲＡＭ２への電源電圧ＶＶＤＤの供給能力を向上することができる。
なお、上述した実施形態は、ｆｉｎＦＥＴを有する電源スイッチ回路ＰＳＷ１、ＰＳＷ２に適用する例を述べたが、プレーナ型トランジスタ、ナノワイヤトランジスタ、ナノシートトランジスタ、フォークシートトランジスタ、ＣＦＥＴ（Complementary FET）、縦型ナノワイヤトランジスタなどを有する電源スイッチ回路に適用されてもよい。
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
１００、１０２、１０４ 半導体装置
Ｄ ドレイン領域
ＥＣＡＰ エンドキャップ
Ｇ ゲート電極
Ｈ１ 間隔
ＰＡ 周辺領域
ＰＣＮＴ 電源制御信号
ＰＣＮＴ１ 電源スイッチ制御回路
ＰＤ パワードメイン
ＰＳＷ１、ＰＳＷ２ 電源スイッチ回路
ＰＴ ｐチャネルトランジスタ
Ｓ ソース領域
ＳＣＡ スタンダードセル領域
ＳＩＧ 信号線
ＶＤＤ 電源線
ＶＳＳ 電源線（接地線）
ＶＶＤＤ 仮想電源線
Ｗ１ 間隔

Claims (10)

  1. 第１配線層に形成され、平面視で第１方向に延在し、第１の電圧が供給される第１電源線と、
    前記第１配線層に形成され、前記第１方向に延在し、第２の電圧が供給される第２電源線と、
    前記第１配線層の１つ上の配線層である第２配線層に形成され、平面視で前記第１方向とは異なる第２方向に延在し、前記第１電源線と接続し、前記第１の電圧が供給される第３電源線と、
    前記第２配線層に形成され、前記第２方向に延在し、前記第２電源線と接続し、前記第２の電圧が供給される第４電源線と、
    前記第１配線層に形成され、第３の電圧が供給される第５電源線と、
    前記第１電源線と前記第５電源線との間に設けられたトランジスタを有する第１電源スイッチ回路とを有し、
    前記トランジスタは、前記第３電源線または前記第４電源線の少なくともいずれかと平面視で重なって位置し、
    前記第１電源スイッチ回路は、
    前記第２配線層に形成され、前記トランジスタのソース領域および前記第５電源線に電気的に接続し、前記第２方向に延在し、前記トランジスタ上であって平面視で前記第３電源線および前記第４電源線と重ならず、前記第３の電圧が供給される第１配線と、
    前記第２配線層に形成され、前記トランジスタのドレイン領域および前記第３電源線に電気的に接続し、前記第２方向に延在し、前記トランジスタ上であって平面視で前記第３電源線および前記第４電源線と重ならず、前記第１の電圧が供給される第２配線と、
    を有する半導体装置。
  2. 前記第１電源スイッチ回路は、前記トランジスタ上で前記第１方向に延在し、前記ドレイン領域および前記第２配線と電気的に接続する第３配線を有し、
    前記トランジスタ上で、前記第３電源線と前記第３配線がビアを介して接続される
    請求項１に記載の半導体装置。
  3. 前記第４電源線は、前記トランジスタ上でビアを介して前記第２電源線に接続される
    請求項１または請求項２に記載の半導体装置。
  4. 前記第３電源線および前記第４電源線をそれぞれ複数有し、
    前記第１電源スイッチ回路を複数有し、
    前記第３電源線および前記第４電源線は、前記第１方向において第１のピッチで繰り返し配置され、
    前記複数の第１電源スイッチ回路は、前記第３電源線および前記第４電源線の少なくともいずれかと平面視で重なる前記トランジスタの位置が互いに同じである
    請求項１ないし請求項３のいずれか１項に記載の半導体装置。
  5. 前記第１電源線、前記第２電源線、前記第３電源線、前記第４電源線および前記第１電源スイッチ回路を有し、論理回路が配置された第１領域を有し、
    前記第１領域内において、前記第１電源スイッチ回路の配置頻度が、他の部分と比べて前記第１電源スイッチ回路の配置頻度の高い部分を有する
    請求項１ないし請求項４のいずれか１項に記載の半導体装置。
  6. 前記第１領域と隣接して、前記論理回路と異なる機能回路を有する第２領域を有し、
    前記配置頻度の高い部分は、前記第２領域と隣接する
    請求項５に記載の半導体装置。
  7. 前記第１領域に配置され、前記第３電源線および前記第４電源線が平面視で重ならないトランジスタを含む第２電源スイッチ回路を有する
    請求項５または請求項６に記載の半導体装置。
  8. 前記トランジスタは、ｆｉｎＦＥＴである
    請求項１ないし請求項７のいずれか１項に記載の半導体装置。
  9. 前記トランジスタは、前記第１方向に配列される複数の前記ソース領域と、前記第１方向に配列される複数の前記ドレイン領域と、を有し、
    複数の前記ソース領域にそれぞれ対応して設けられる複数の前記第１配線と、
    複数の前記ドレイン領域にそれぞれ対応して設けられる複数の前記第２配線と、を有する
    請求項１ないし請求項８のいずれか１項に記載の半導体装置。
  10. 前記トランジスタと重なる前記第３電源線または前記第４電源線の少なくともいずれかは、前記第１方向で、交互に配置された前記第１配線と前記第２配線の複数の群の間に位置する
    請求項９に記載の半導体装置。
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