JP7467298B2

JP7467298B2 - 保護回路

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Publication number: JP7467298B2
Application number: JP2020155724A
Authority: JP
Inventors: 周平三輪; 哲朗板倉
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2020-09-16
Filing date: 2020-09-16
Publication date: 2024-04-15
Anticipated expiration: 2040-09-16
Also published as: JP2022049495A; US20220085769A1; US11722102B2

Description

本発明の実施形態は、保護回路に関する。

電流増幅回路は、様々な目的において広く利用されている。この電流増幅回路の入力に大電流が入力されると、入力電圧が電流増幅回路の最低電圧を大幅に下回り、回路が破壊されることがある。この破壊を抑制するために、大電流対応回路が用いられる。

例えば、フォールデッドカスコード回路やレベルシフトのコンパレータを用いて最低電圧と電流増幅回路の入力電圧を比較する構成が一般的であるが、折り返しによる伝搬遅延や抵抗とトランジスタの寄生容量に起因して発生する時定数により、応答が遅くなるという問題がある。

特開平7-162245号公報

一実施形態は、大電流が入力された場合に高速に最低電圧へと復帰させる保護回路を提案する。

一実施形態によれば、保護回路は、バイアス電圧がゲートに印加されるとドレイン電流を流してソースの電位が制御される入力トランジスタを有する電流増幅回路において最低電位を復帰させる保護回路であって、第1トランジスタと、比較器と、第2トランジスタと、第3トランジスタと、を備える。第1トランジスタは、ゲートが入力端子と接続され、前記入力端子の電位に基づいてドレイン電流を流す。比較器は、前記第1トランジスタのソースが非反転入力端子に接続され、反転入力端子に参照電圧が印加される。第2トランジスタは、前記比較器の出力がゲートに印加され、ソースが電源電圧と接続され、ドレインが前記入力端子と接続される。第3トランジスタは、前記比較器よりも応答速度が速く、所定電圧がゲートに印加され、ドレインが前記第2トランジスタのゲートと接続され、ソースが前記入力トランジスタのドレインと接続され、前記比較器よりも応答速度が速い。
前記第３トランジスタは、前記入力トランジスタのドレインの電位が低くなるタイミングにおいて、前記第２トランジスタのゲートの電位を低くする。前記第２トランジスタは、ゲートの電位が低くなるに伴い、前記入力端子の電位を高くする。

一実施形態に係る半導体装置の回路図。一実施形態に係る半導体装置の電圧の変化を示す図。一実施形態に係る半導体装置の回路図。一実施形態に係る半導体装置の回路図。一実施形態に係る半導体装置の回路図。一実施形態に係る半導体装置の電圧の遷移を示すグラフ。

以下、図面を参照して実施形態について説明する。説明において、「より大きい」「より小さい」等の文言が使用されるかもしれないが、これは、適宜、適切に、「以上」「以下」等と読み替えてもよい。

図１は、一実施形態に係る半導体装置を示す回路図である。半導体装置1は、例えば、SiPM(Silicon Photo Multiplier)の出力する電流を増幅する回路である。半導体装置1は、電流増幅回路10と、第1保護回路20と、第2保護回路30と、を備える。

電流増幅回路10は、トランジスタM10、M12、M14を備え、例えば、SiPMから出力された電流を増幅する回路である。SiPMは、シングルフォトンアバランシェダイオード(SPAD: Single Photon Avalanche Diode)を複数集積したフォトンカウンティングデバイスである。フォトマルチプライヤは、フォトンカウンティングレベルの微弱光を検出することが可能である。一方、入力される電流は、SiPMには限られず、電流の増幅を望む他の回路からの入力であってもよい。

トランジスタM10は、例えば、p型MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)であり、ソースが電源電圧VDDと接続され、ドレインとゲートが接続される。

トランジスタM12は、例えば、p型MOSFETであり、ソースが電源電圧VDDと接続され、ゲートがトランジスタM10のゲートと接続され、ドレインが半導体装置1の出力端子OUTと接続される。トランジスタM12は、トランジスタM10とカレントミラーを形成する。

トランジスタM14は、例えば、n型MOSFETであり、ドレインがトランジスタM10のドレイン及びゲートと接続され、ソースが定電流源I10及び入力端子INと接続され、ゲートがバイアス電圧入力端子VBと接続される。このトランジスタM14は、電流増幅回路10の入力トランジスタとして動作する。

定電流源I10は、トランジスタM14のソースと接地点との間に接続される。

バイアス電圧入力端子VBにバイアス電圧を印加することにより、トランジスタM14のドレインからソースへと電流を流し、トランジスタM10及びトランジスタM12により形成されるカレントミラーにより、トランジスタM12のドレインから入力電流に応じた電流を出力する。入力電流に対する出力電流の倍率は、カレントミラーを構成するトランジスタM10及びトランジスタM12により決定される。トランジスタM10は、この倍率を調整するべく可変のパラメータを有するトランジスタであってもよい。

半導体装置1は、主に、この電流増幅回路10により、入力電流を所定数倍して出力する回路として形成される。この電流増幅回路10は、大電流が入力されると、回路の最低電圧を下回る電圧が印加され続けることがあり、トランジスタ等が破壊される可能性がある。

例えば、LiDAR(Light Detection and Ranging)に用いられるSiPMの出力する電流は、反射率の高い物体における反射や近距離にある物体の反射光を受光した場合等に、半導体装置1に大電流が入力されることがある。このような場合に、電流増幅回路10の最低電圧以上の電圧へと素早く復帰させて電流増幅回路10を保護する回路が、第1保護回路20及び第2保護回路30である。

第1保護回路20は、一例として示すものであり、この第1保護回路20は、他の一般的な保護回路と置き換えることも可能である。第1保護回路20は、一例として、トランジスタM20、M22、M24と、定電流源I20、I22と、比較器CMP20と、抵抗R20、R22と、を備える。

トランジスタM20は、例えば、p型MOSFETであり、ソースが定電流源I20及び抵抗R20を介して電源電圧VDDと接続され、ゲート及びドレインが接地される。このトランジスタM20は、第1保護回路20の入力トランジスタとして動作し、定電流源I20及び抵抗R20とともに、接地電圧に基づいた電圧をソース側に生成する。なお、本実施形態においては、電源電圧としてVDDとGNDを用いているが、この接地電圧は、回路の構成によりVDDよりも低い所定の電圧VSSとしてもよい。

トランジスタM22は、例えば、p型MOSFETであり、ソースが定電流源I22及び抵抗R22を介して電源電圧VDDと接続され、ドレインが接地され、ゲートが入力端子INと接続される。このトランジスタM22は、定電流源I22及び抵抗R22とともに、入力端子INの電位に基づいた電圧をソース側に生成する。

比較器CMP20は、その入力端子が、トランジスタM20のソース、及び、トランジスタM22のソースと接続される。例えば、トランジスタM20のソースが反転入力端子に接続され、トランジスタM22のソースが非反転入力端子に接続されるが、これに限定されず、適切にトランジスタM24のゲートに電圧を印加できる接続であればよい。この比較器CMP20は、トランジスタM20における接地電圧に応じた電圧(参照電圧)と、トランジスタM22における電流増幅回路10の入力電流に応じた電圧と、を比較して出力する。比較器CMP20は、差を増幅して出力する増幅器であってもよい。

トランジスタM24は、例えば、p型MOSFETであり、ソースが電源電圧VDDに接続され、ドレインが入力端子INに接続され、ゲートが比較器CMP20の出力と接続される。このトランジスタM24は、比較器CMP20からの出力に基づいて、入力端子INに電流を流す。

第2保護回路30が無い状態においての半導体装置1の動作について説明する。下記の説明の動作となるように、電流増幅回路10及び第1保護回路20の各回路素子のパラメータは適切に設定されているものとする。

入力端子INに電流が入力されているか否かに拘わらず、ゲート接地されているトランジスタM20のソースには、定電流源I20及び抵抗R20により所定の参照電圧が印加される。

入力端子INに電流が入力されていない場合、トランジスタM22のゲートには、閾値電圧を超える電圧が印加されず、所定のドレイン電流が流れる。このため、トランジスタM22のソースには、定電流源I22及び抵抗R22により所定の定常電圧が印加される。

比較器CMP20は、トランジスタM20のソースの電圧及びトランジスタM22のソースの電圧の差に基づいた電圧を出力する。例えば、トランジスタM22のソース側の定常電圧と、トランジスタM20のソース側の参照電圧との差に基づいた出力電圧が、トランジスタM24を駆動させない電圧となるように参照電圧、定常電圧及び比較器CMP20の倍率等が調整されたものである。

上記の結果、トランジスタM24は、定常状態においてドレイン電流を流さない状態となる。このため、電流が入力されない状態においては、半導体装置1は、第1保護回路20が無い場合と同様の状態となる。

なお、上記は理想的な回路の動作であり、微小な漏れ電流やフローティングの基準となる電流をも厳密に流さないことを意味する記載ではない。以下においても同様である。

次に、この状態から入力端子INに大電流が入力された状態へと遷移した場合について説明する。

入力端子INに大電流が入力されると入力端子INと接続される領域の電位が、負荷により最低電圧、例えば、接地電圧を下回る電位となる。この場合、トランジスタM22のドレイン電流が増加し、比較器CMP20の非反転端子の電位が低くなり、比較器CMP20の出力電圧が低くなる。

この電圧の低下により、トランジスタM24が駆動し、入力端子INに電流を流すことにより、入力端子IN、すなわち、電流増幅回路10のトランジスタM14のソースの電位を最低電圧へと復帰させるように動作する。

このため、大電流が入力端子INから入力された場合における電圧の低下から、最低電圧への復帰を早めることにより、電流増幅回路10の各トランジスタの破壊を回避する。

このように、第1保護回路20を用いることにより、大きな電流が入力された場合にも、電流増幅回路10が正常に動作するように、入力端子INの電位を制御することができる。同様に、大きい電流が流れた後に電流がオフになったタイミングにおいても、トランジスタM14に適切なドレイン電流が流れる制御をすることができる。

この第1保護回路20は、トランジスタM22、M24及び比較器CMP20内のトランジスタの駆動性能により、制御のタイミングが遅くなることがある。そこで、図1に示すように、第2保護回路30を配置する。

第2保護回路30は、トランジスタM30、M31、M32、M33、M34、M35と、定電流源I30と、を備える。第2保護回路30を備えることにより、半導体装置1は、上述した第1保護回路20における電流値の増減の応答を第1保護回路20だけがある場合よりも短い時間で実現する。この第2保護回路30を備えることにより、短い時間で応答をすることで、過渡電流を小さくし、かつ、半導体装置1のセトリング時間を短くする。

トランジスタM30は、例えば、p型MOSFETであり、ソースが電源電圧VDDと接続され、ゲートとドレインが接続、すなわち、ダイオード接続され、このドレインが定電流源I30を介して接地される。このため、トランジスタM30は、所定電圧がゲートに印加された状態となる。

トランジスタM31は、例えば、n型MOSFETであり、ドレインがトランジスタM24のゲートと接続され、ゲートがトランジスタM30のゲートと接続される、ソースがトランジスタM14のドレインと接続される。トランジスタM31は、トランジスタM30のゲート電圧に基づいたドレイン電流を出力する。この結果、トランジスタM31は、ゲートに印加される所定電圧により、比較器CMP20とともに、トランジスタM24の駆動及びトランジスタM14のドレイン電圧を制御する。トランジスタM31として、例えば、入力端子INに電流が入力されていない場合に、ドレイン電流を流さない特性を有するトランジスタを使用する。

トランジスタM32は、例えば、n型MOSFETであり、ドレインがトランジスタM33のソース及びゲートと接続され、ドレインがトランジスタM31のドレインと接続され、ゲートがトランジスタM30、M31のゲートと接続される。このトランジスタM32のドレイン電流により、トランジスタM31のドレイン電流が制御され、結果的にトランジスタM24の駆動及びトランジスタM14のドレイン電圧が制御される。トランジスタM32は、トランジスタM31と同様の特性を有するトランジスタであってもよい。

トランジスタM33は、例えば、p型MOSFETであり、ソースが電源電圧VDDと接続され、ドレインとゲートが接続され、このドレインがトランジスタM32のドレインと接続される。

トランジスタM34は、例えば、p型MOSFETであり、ソースが電源電圧VDDと接続され、ドレインがトランジスタM31、M32のソースと接続され、ゲートがトランジスタM33のゲートと接続される。ゲートがトランジスタM33のゲート及びドレインと接続されるため、トランジスタM34は、トランジスタM33とカレントミラーを形成し、トランジスタM33のドレイン電流に比例するドレイン電流を出力する。このため、トランジスタM34は、トランジスタM33のドレイン電流に基づいて、トランジスタM14のドレイン電圧を制御する。

トランジスタM35は、例えば、p型MOSFETであり、ソースが電源電圧VDDと接続され、ドレインが比較回路CMP20の入力と接続され、ゲートがトランジスタM33、M34のゲートと接続される。このトランジスタM35も、トランジスタM34と同様にトランジスタM33とカレントミラーを形成し、トランジスタM33のドレイン電流に比例するドレイン電流を出力する。このため、トランジスタM20のドレイン電流がトランジスタM35のドレイン電流により制御され、比較回路CMP20の入力の電圧を制御する。

この第2保護回路3０の動作について説明する。以下、図２は、下記に説明する動作中における各トランジスタの動作状況を表す図である。図中の矢印及び下記に説明するように、各ノードの電圧が変化する。

入力端子INに電流が入力されていない状態においては、トランジスタM31は、ドレイン電流を出力しない。このトランジスタM31とゲート同士が接続されるトランジスタM32についてもドレイン電流を出力せず、ドレイン側の電位がトランジスタM33、M34、M35の閾値電圧よりも高くなり、トランジスタM33、M34、M35は、オフの状態となる。このため、この状態では、半導体装置1は、第2保護回路30を接続していない状態と同等の動作をする。

この状態から入力端子INに大電流が入力されると、まず、トランジスタM14のドレインの電位が低くなる(S1)。続いて、比較器CMP20による出力がされた後に、上述した動作と同様に、比較器CMP20を介してトランジスタM24のゲートの電位が低くなる。

比較器CMP20の出力よりも前であるトランジスタM14のドレインの電位が低くなるタイミングにおいて、トランジスタM31のソースの電位が低くなる(S2)。この結果、トランジスタM31のドレイン－ソース間の電位差が大きくなり、ドレイン電流を出力し、トランジスタM14のドレイン電位を高くするとともに、トランジスタM24のゲート(比較器CMP20の出力端)の電位を低くする(S3)。

比較器CMP20が出力を開始すると、トランジスタM31のドレインの電位がさらに低くなる(S4)。

比較器CMP20の応答速度よりもトランジスタM31の応答速度の方が高速であるため、トランジスタM31を備えることにより、トランジスタM31が無い場合と比較してより高速にトランジスタM14のドレイン、ひいてはソースの電位を引き上げることが可能となる。また、トランジスタM31を備えない場合よりも、トランジスタM24のゲート電位を高速に低くすることが可能となる。このため、トランジスタM31が無い場合と比較して、高速に、トランジスタM10、M12のゲートの電位を高くすることが可能となる。

また、大電流が入力されることにより、トランジスタM14のソース及びドレインの電位が大きく下がる。この結果、トランジスタM32にドレイン電流が流れ(S2)、トランジスタM33のゲート電位が下がる(S3’)。ゲートに印加される電圧が低くなることにより、トランジスタM33は、オンとなる。

トランジスタM33とカレントミラーを構成するトランジスタM34は、トランジスタM33のドレイン電流と比例したドレイン電流をトランジスタM14のドレイン側に出力することにより、トランジスタM14のドレイン電位をより高速に高くする(S4’)。

トランジスタM33とカレントミラーを構成するトランジスタM35は、トランジスタM33のドレイン電流と比例したドレイン電流を比較器CMP20の反転端子側へと出力する。このドレイン電流と、抵抗R20及びトランジスタM20により、比較器CMP20の反転端子側の電位が高くなり(S4’)、比較器CMP20の出力する電圧がより低くなる(S5’)。このため、トランジスタM24をより高速に飽和状態へと遷移させることが可能となる。

上記に記載した動作に鑑みると、例えば、第2保護回路30としては、図3に示すように、トランジスタM14のドレイン電圧を制御するトランジスタM30及びトランジスタM31が少なくとも備えられる構成であればよい。さらに、図４に示すように、トランジスタM14のドレイン電圧の制御速度を向上する、トランジスタM32からM34の構成を有していてもよい。また、別の例として、図5に示すように、比較器CMP20によるトランジスタM24の制御を高速化するべく、トランジスタM32、M33、M35の組み合わせの構成を有していてもよい。もちろん、第2保護回路30は、トランジスタM30～M35の全てのトランジスタを有する構成としてもよい。

以上のように、本実施形態によれば、電流増幅回路10において、一般的な第1保護回路20に加えて、第2保護回路30におけるトランジスタM31を備えることで、大電流が入力されることによる電圧低下からのより高速な最低電圧への復帰をすることが可能となる。さらに、トランジスタM32、M33、M34により、電流増幅回路10の入力端のトランジスタM14のドレイン及びソースの電位をより高速に復帰することができる。またさらに、上記の構成に加えて、比較器CMP20の出力をトランジスタM35によって、より低い電圧へと遷移させることが可能となり、この結果、トランジスタM24の動作を制御し、さらに電流増幅回路10の最低電圧への復帰を早めることができる。

上記から、本実施形態に係る第2保護回路によれば、電流増幅回路10において大電流が流れることによる入力電圧が最低電位を大幅に下回ること、及び、最低電位を下回る電圧が印加される時間を短縮することができ、電流増幅回路10の各トランジスタが最低電位を下回る電圧が入力されることによる破壊されることを回避することが可能となる。

図6は、本実施形態によるセトリング時間、すなわち、電流増幅回路10の最低電圧への復帰時間を示すグラフである。実線は本実施形態の第1保護回路20及び第2保護回路30を備える場合のトランジスタM14のソース電圧の遷移を示すグラフであり、破線は、第2保護回路30を備えない場合のトランジスタM14のソース電圧の遷移を示すグラフである。

この図6に示されるように、比較例におけるセトリング時間が40 nsec程度であるのと比較して、本実施形態の電流増幅回路10におけるセトリング時間が~5 nsec程度まで高速化されていることがわかる。

なお、本開示における実施形態としては、主にMOSFETを用いる態様としたが、適切に同様の動作ができるのであれば、例えば、バイポーラトランジスタ等の他のトランジスタであってもよい。また、p型、n型は、上記の記載に縛られるものではなく、適切な動作をするようにその極性を入れ替えてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

1:半導体装置、
10:電流増幅回路、
M10、M12、M14:トランジスタ、I10:定電流源、
20:第1保護回路、
M20、M22、M24:トランジスタ、I20、I22:定電流源、CMP20:比較器、
30:第2保護回路、
M30、M31、M32、M33、M34、M35:トランジスタ、I30:定電流源

Claims

バイアス電圧がゲートに印加されるとドレイン電流を流してソースの電位が制御される入力トランジスタを有する電流増幅回路において入力電圧が最低電位を下回る場合に前記最低電位以上の電位に復帰させる保護回路であって、
ゲートが入力端子と接続され、ドレインが負側電源電圧に接続され、ソースが電流源を介して正側電源電圧に接続され、前記入力端子の電位に基づいてドレイン電流を流す、第１トランジスタと、
前記第１トランジスタのソースが非反転入力端子に接続され、反転入力端子に参照電圧が印加される、比較器と、
前記比較器の出力がゲートに印加され、ソースが前記正側電源電圧と接続され、ドレインが前記入力端子と接続される、第２トランジスタと、
所定電圧がゲートに印加され、ドレインが前記第２トランジスタのゲートと接続され、ソースが前記入力トランジスタのドレインと接続される、前記比較器よりも応答速度が速い、第３トランジスタと、
を備え、
前記入力端子に電流が流れると、
その大きさに応じて前記第１トランジスタのゲート電位が下がってドレイン電流を増大させ、
前記第１トランジスタのドレイン電流の増大に伴い、前記参照電圧との差にしたがう前記比較器の出力電圧が低下し、
前記比較器の出力電圧が低下することにより、前記第２トランジスタが駆動して前記入力端子に電流を流し、
前記入力トランジスタのソース電位の低下に伴った前記入力トランジスタのドレインの電位が低くなるタイミングにおいて、前記第３トランジスタがドレイン電流を流すことで前記第２トランジスタのゲートの電位を低くし、
前記第２トランジスタのゲートの電位が低くなるに伴い、前記入力端子の電位を高くなるように復帰させる、
保護回路。
前記所定電圧がゲートに印加され、ソースが前記入力トランジスタのドレインと接続される、第４トランジスタと、
ゲートがドレインと接続され、ソースが前記正側電源電圧と接続され、ドレインが前記第４トランジスタのドレインと接続される、第５トランジスタと、
ゲートが前記第５トランジスタのゲートと接続され、ソースが前記正側電源電圧と接続され、ドレインが前記入力トランジスタのドレインと接続される、第６トランジスタと、
をさらに備え、
前記第４トランジスタは、前記入力トランジスタのドレインの電位が低くなるタイミングにおいてドレインの電位を低くし、
カレントミラーを形成する前記第５トランジスタ及び前記第６トランジスタは、前記第４トランジスタのドレイン電流により低下した前記第５トランジスタのドレインの電位に基づいた電流を前記入力トランジスタのドレインに流す、
請求項１に記載の保護回路。
ゲートが前記第５トランジスタのゲートと接続され、ソースが前記正側電源電圧と接続され、ドレインが前記比較器の前記反転入力端子と接続される、第７トランジスタ、
をさらに備え、
前記第７トランジスタは、前記第５トランジスタとカレントミラーを形成し、前記第５トランジスタのドレイン電流に基づいたドレイン電流を前記比較器の反転入力端子に流す、
請求項２に記載の保護回路。
前記所定電圧がゲートに印加され、ソースが前記入力トランジスタのドレインと接続される、第４トランジスタと、
ゲートがドレインと接続され、ソースが前記正側電源電圧と接続され、ドレインが前記第４トランジスタのドレインと接続される、第５トランジスタと、
ゲートが前記第５トランジスタのゲートと接続され、ソースが前記正側電源電圧と接続され、ドレインが前記比較器の前記反転入力端子と接続される、第７トランジスタと、
をさらに備え、
前記第４トランジスタは、前記入力トランジスタのドレインの電位が低くなるタイミングにおいてドレインの電位を低くし、
カレントミラーを形成する前記第５トランジスタ及び前記第７トランジスタは、前記第４トランジスタのドレイン電流により低下した前記第５トランジスタのドレインの電位に基づいた電流を前記比較器の反転入力端子に流す、
請求項１に記載の保護回路。