JP7442616B2 - ３ｄ半導体メモリ構造体を形成する方法、構造体 - Google Patents

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Description

本発明は、一般に、機械学習に関し、より詳細には、人工知能のための異種集積構造体（heterogeneous integration structure）に関する。
人工知能ワークロードの普及の高まりにより、メモリへの高帯域幅相互接続性を有する専用のアクセラレータ（accelerator）の必要性が強まっている。これらのアクセラレータは改善し続けているが、外部帯域幅が計算エンジンにデータを十分に速く供給できなければ、全体的なシステム性能は悪化することになる。
したがって、アクセラレータとメモリ・チップとの間には、高帯域幅通信が必要とされる。チップをＳｉインタポーザにはんだ相互接続によって接合する、いわゆる２．５Ｄ集積（2.5D integration）を使用する従来の集積方法は、スケール変更することが困難であり、費用がかかる。Ｓｉインタポーザ解決策のスケーラビリティは、各チップのピンの数と、Ｓｉインタポーザに配置できるチップの数の両方によって限定される。追加として、高帯域幅メモリ（ＨＢＭ）が、大容量メモリを可能にするために利用できる場合、ＨＢＭ ＰＨＹインタフェースが、アクセラレータ・チップのすぐ近くに配置されなければならない。これらの相反する、しかし同様に重要な要件は、空間構成の課題と、克服されなければならない集積の課題の両方をもたらす。したがって、メモリとアクセラレータとの間の高帯域幅通信において、これらの課題を克服する解決策が求められている。
本発明の一態様によれば、３次元（３Ｄ）半導体メモリ構造体が提供される。３Ｄ半導体メモリ構造体は、メモリおよびシリコン貫通ビア（ＴＳＶ：Through-Silicon Via）を含むチップを含む。３Ｄ半導体メモリ構造体は、上記チップ上に配列され、上記チップに対面して（face-to-face）結合されたハードウェア・アクセラレータをさらに含む。３Ｄ半導体メモリ構造体は、３Ｄ半導体メモリ構造体およびハードウェア・アクセラレータの下に配列され、ＴＳＶと、メモリ・チップおよびハードウェア・アクセラレータの外部入出力部に取り付けられた基板をさらに含む。
本発明の別の態様によれば、３次元（３Ｄ）半導体メモリ構造体を形成するための方法が提供される。この方法は、メモリおよびシリコン貫通ビア（ＴＳＶ）を含むチップを受け取るステップを含む。この方法は、ハードウェア・アクセラレータを、上記チップに対面して結合させるように上記チップ上に配列するステップをさらに含む。この方法は、基板を、３Ｄ半導体メモリ構造体およびハードウェア・アクセラレータの下に配列し、ＴＳＶと、メモリ・チップおよびハードウェア・アクセラレータの外部入力部および出力部とに取り付けるステップをさらに含む。
本発明のさらなる別の態様によれば、３次元（３Ｄ）半導体メモリ構造体が提供される。３Ｄ半導体メモリ構造体は、メモリおよびシリコン貫通ビア（ＴＳＶ）を含むメモリ・チップを含む。３Ｄ半導体メモリ構造体は、チップ上に配列され、チップに結合されたハードウェア・アクセラレータをさらに含む。３Ｄ半導体メモリ構造体は、メモリ・チップとハードウェア・アクセラレータとの間に配列され、ハードウェア・アクセラレータに対面して結合されたアナログ・チップをさらに含む。３Ｄ半導体メモリ構造体は、追加として、３Ｄ半導体メモリ構造体、ハードウェア・アクセラレータ、およびアナログ・チップの下に配列され、ＴＳＶと、メモリ・チップおよびハードウェア・アクセラレータの外部入力部および出力部とに取り付けられた基板を含む。
本発明のさらなる別の態様によれば、３次元（３Ｄ）半導体メモリ構造体を形成するための方法が提供される。この方法は、メモリおよびシリコン貫通ビア（ＴＳＶ）を含むメモリ・チップを受け取るステップを含む。この方法は、ハードウェア・アクセラレータを、メモリ・チップに結合させるようにメモリ・チップ上に配列するステップをさらに含む。この方法は、アナログ・チップを、ハードウェア・アクセラレータに対面して結合させるようにウェハとハードウェア・アクセラレータとの間に配列するステップをさらに含む。この方法は、基板を、３Ｄ半導体メモリ構造体、ハードウェア・アクセラレータ、およびアナログ・チップの下に配列し、ＴＳＶと、メモリ・チップおよびハードウェア・アクセラレータの外部入力部および出力部とに取り付けるステップをさらに含む。
これらのおよび他の特徴および利点は、添付の図面に関連して読まれるべきその例示的な実施形態の以下の詳細な説明から明らかになるであろう。
以下の説明は、以下の図を参照して好ましい実施形態の詳細を提供する。
本発明の一実施形態による、人工知能計算（artificial intelligence computing）のための例示的な異種集積構造体を示す線図である。 本発明の一実施形態による、図１の異種集積構造体を形成する例示的な方法を記載する流れ図である。 本発明の一実施形態による、高帯域メモリ（ＨＢＭ）を使用する人工知能計算のための例示的な異種集積構造体を示す線図である。 本発明の一実施形態による、図３の異種集積構造体を形成する例示的な方法を示す流れ図である。 本発明の一実施形態による、アナログ・ダイがメイン・アクセラレータ・ダイに接合された例示的な異種集積構造体を示す線図である。 本発明の一実施形態による、アナログ・ダイがメイン・アクセラレータ・ダイに接合された別の例示的な異種集積構造体６００を示す線図である。 本発明の一実施形態による、図５および図６の異種集積構造体を形成する例示的な方法を示す流れ図である。 本発明の一実施形態による、図５および図６の異種集積構造体を形成する例示的な方法を示す流れ図である。
本発明は、人工知能のための異種集積構造体に関する。
一実施形態では、本発明は、３次元（３Ｄ）構成の課題を克服しながらその利点を活用することができる新しい構造体を提供する。
一実施形態では、本発明は、メモリの上に積み重ねられたアクセラレータを提供する。メモリの上にアクセラレータを配置することにより、アクセラレータの効率的な冷却が可能になる。
一実施形態では、信号および電力の送出は、ＭｅｍＰｏｗｅｒチップ（例えば、例えば電力ＴＳＶおよび非電力ＴＳＶ（power and non-power TSVs）を含むＴＳＶのための拡大フレームに結合されたメモリ）のシリコン貫通ビア（ＴＳＶ）により（例えば、全体にわたってまたは周囲で）達成され、したがって、計算コア（例えば、アクセラレータの）が存在する上述の区域に影響を与えない。結果として得られた構造体の上にアクセラレータを配列することによって、アクセラレータを直接冷却する機会が与えられ、高度な熱技術とそれに関連するコストおよび欠陥とを避けることができる。
一実施形態では、非常に高い帯域を、より短い垂直の接続によって、インタポーザ構成（例えば、比較的長い距離にわたるアクセラレータとメモリとの間の横方向接続による構成）に対してより低い電力で、計算コアとメモリとの間で達成することができる。
一実施形態では、潜在的な熱の問題は、より高い電力の計算チップ（例えば、アクセラレータ・チップ）をヒートシンク（図示せず）に近接して上に配置することによって、避けられ、またはそうでない場合は緩和され、あるいはその両方である。
一実施形態では、本発明は、計算に必要な技術と、メモリおよび入力／出力（Ｉ／Ｏ）に必要な技術とを切り離す。
一実施形態では、補助メモリを追加して、ＭｅｍＰｏｗｅｒチップのメモリ部分に高帯域幅接続を行うことができる。
図１は、本発明の一実施形態による、人工知能計算のための例示的な異種集積構造体１００を示す線図である。
構造体１００は、アクセラレータ・チップ１１０（以下、「アクセラレータ」）と、ＭｅｍＰｏｗｅｒチップ１２０とを含む。構造体１００において、アクセラレータ１１０を効率的に冷却し、アクセラレータ１１０を冷却するための高度な冷却技術の必要性を避けるために、アクセラレータ１１０は上部に配列される。ＭｅｍＰｏｗｅｒチップ１２０は、メモリ・チップ１２１として実装されたメモリ部分を含み、電力シリコン貫通ビア１２３（ＴＳＶ）のための拡大フレーム１２２をさらに含む。アクセラレータ１１０は、ＭｅｍＰｏｗｅｒチップ１２０に対面して配列され、それに接続される。
ＭｅｍＰｏｗｅｒチップ１２０は、メモリＢＥＯＬ中間層誘電体（ＩＬＤ）１２４、メモリ太線ＢＥＯＬ配線（memory thick wire BEOL wiring）１２５、およびメモリ細線ＢＥＯＬ配線１２６をさらに含む。
一実施形態では、ＭｅｍＰｏｗｅｒチップ１２０は薄くされ（例えば、公称で５０～１００μｍ）、ＴＳＶ１２３はキャップされ、はんだバンプ１３０が、パッド１３１を介して（裏側で）ＴＳＶ１２３に、ならびに均一性／共平面性のためのパッケージング基板１５０上のダミーパッド１５１に取り付けられる。
ＴＳＶ１２３は、パッケージング基板１５０上のラミネートからメモリ・チップ１２１に、およびＢＥＯＬ再分配層（ＲＤＬ）１２７を介してアクセラレータ１１０に電力を運ぶ。
ＴＳＶ１２３は、ＭｅｍＰｏｗｅｒチップ１２０の最後から２番目の太さのＢＥＯＬレベルまで形成することができる。そのような構成は、既存のメモリ設計への妨害が最も少ない。その結果、変更は、ＭｅｍＰｏｗｅｒチップ１２０の上部の太線ＢＥＯＬレベル（１つまたは２つの上部レベル）のみに限定することができる。太線は、ＭｅｍＰｏｗｅｒチップ１２０の上部の１つまたは２つのレベルで再分配されて、アクセラレータ１１０の周囲の場所（または必要に依って他の場所）に電力を運ぶ。
ＭｅｍＰｏｗｅｒチップ１２０は、微細相互接続（fine interconnection）１４０、例えば、Ｃｕ対Ｃｕボンド［例えば、限定はされないが、５μｍパッド／１０μｍピッチ］を使用して、アクセラレータ１１０に接合される。そのような構成により、アクセラレータ１１０によるメモリ・チップ１２１への迅速なアクセスが可能になる。その上、そのような構成により、最も必要とされる場所で、非常に高い帯域が可能になる。
図２は、本発明の一実施形態による、図１の異種集積構造体１００を形成する例示的な方法２００を記載する流れ図である。
ブロック２０５において、各々がＴＳＶ１２３のための拡大フレーム１２２と一緒に形成されたメモリ・チップ１２１を含む１つまたは複数のＭｅｍＰｏｗｅｒチップ１２０を有する処理済みＭｅｍＰｏｗｅｒウェハから開始するか、またはそうでない場合は準備するか、あるいはその両方である。例示および明確さのために、ＭｅｍＰｏｗｅｒウェハは、以下、単一のＭｅｍＰｏｗｅｒチップ１２０を有するとして説明される。メモリ・チップ１２１のメモリ設計、すなわち、メモリ部分は、最後から２番目のＢＥＯＬ太線レベルまで全面的に使用することができる。レチクル・サイズを、メモリ・チップ１２１の周囲のまわりにＴＳＶ列を収容するために少しだけ大きくしてもよい。ＭｅｍＰｏｗｅｒチップ１２０は、アンダー・バンプ・メタライゼーション（ＵＢＭ）および最終相互接続（例えば、銅（Ｃｕ）パッド）までならびにそれらを含めて構築することができる。
一実施形態では、ＭｅｍＰｏｗｅｒウェハを構築する１つの方法は、メモリ・ウェハを使用し、ＴＳＶを周囲領域に追加することである。これらのＴＳＶは、構築プロセスのどの時点でも、例えば、フロント・エンド・オブ・ライン（front-end of line）、ミドル・オブ・ライン、またはバック・エンド・オブ・ラインなどで追加することができる。ＴＳＶは、バック・エンド・オブ・ラインの配線を使用してメモリに接続され得る。
一実施形態では、ブロック２０５は、ブロック２０５Ａからブロック２０５Ｄのうちの１つまたは複数を含むことができる。
ブロック２０５Ａにおいて、ＭｅｍＰｏｗｅｒチップ１２０を有するＭｅｍＰｏｗｅｒウェハがハンドラで所定の位置に保持されている間にＭｅｍＰｏｗｅｒウェハ（５０～１００μｍの公称最終ウェハ厚さ）を薄くし（例えば、エッチングまたは他の材料除去技術（例えば、研磨、平坦化、化学機械研磨／平坦化（ＣＭＰ）など）を使用して）、ＴＳＶ１２３にキャップをかぶせる（例えば、堆積技術を使用して）。この時点（ブロック２０５Ａ）では、はんだバンプは取り付けられない。
ブロック２０５Ｂにおいて、ＴＳＶに、ならびにパッケージング基板に配置されたダミーパッド（均一性／共平面性のための）に、はんだバンプ１３０を取り付ける。
ブロック２０５Ｃにおいて、微細相互接続を使用して、アクセラレータをＭｅｍＰｏｗｅｒチップ１２０に対面させて（Ｆ２Ｆ）接合する。
ブロック２０５Ｄにおいて、アクセラレータ１１０と、ＭｅｍＰｏｗｅｒチップ１２０のメモリ部分１２１との間のカバレッジを確実にするためにアンダーフィルを適用する（または事前に適用されたアンダーフィルを使用する）。
これが再構成されたウェハである場合、ダイス後の操作により、ほぼ完全な厚さ（約７８５μｍ）のダブル・チップ・スタックの選択および配置が可能になる。
ブロック２１０において、ウェハレベルまたはダイレベルのいずれかで、二層チップ・スタックをダイスし、パッケージング基板１５０のラミネートに接合する。
一実施形態では、ブロック２１０は、ブロック２１０Ａを含むことができる。
ブロック２１０Ａにおいて、接合を可能にするために、（ｉ）はんだ付きＣｕピラー（Cu pillar with solder）を使用する、または（ｉｉ）はんだを用いたアンダー・バンプ・メタラジ（Under Bump Metallurgy）を構築する、または（ｉｉｉ）事前にはんだ付けされた接合パッドをもつラミネートを使用する。これらの３つの方法（ｉ、ｉｉ、およびｉｉｉ）のいずれも、最終結果を達成するために、単独で、または他の方法のうちの１つまたは複数と組み合わせて使用することができる。Ｃｕピラー法は、スタンドオフという追加の利点を与える（すなわち、２つのチップ・スタックとパッケージング基板との間の歪みを低減し、それゆえに、チップ－パッケージ相互作用（ＣＰＩ）応力を低減する（一般に、１２～１５ｐｐｍ／Ｃの熱膨張係数（ＣＴＥ）の不整合））。
図３は、本発明の一実施形態による、高帯域幅メモリ（ＨＢＭ）を使用する人工知能計算のための例示的な異種集積構造体３００を示す線図である。
構造体３００は、図１の構造体１００に類似しているが、補助メモリ（高帯域幅メモリ（ＨＢＭ））３１０と、ＭｅｍＰｏｗｅｒチップ１２０上のＰＨＹ３２０およびメモリ・コントローラ３３０とをさらに含む。ＨＢＭ３１０を、メモリ容量を増加させるためにラミネートに接合することができる。
補助ＨＢＭ３１０のためのＰＨＹ３２０およびメモリ・コントローラ３３０を、ＭｅｍＰｏｗｅｒチップ１２０に配置することができ、それにより、ＭｅｍＰｏｗｅｒチップ１２０のメモリ・チップ１２１は、補助ＨＢＭ３１０を用いてデータを効率的にロード／格納することができる。一実施形態では、メモリ・コントローラ３３０を使用して、メモリ・チップ１２１および補助ＨＢＭ３１０のメモリ動作を制御することができる。ＰＨＹ３２０は、通信チャンネル、電力およびデータ管理機能、テスト機能などを含むことができる。
ＨＢＭ３１０は、ＰＨＹ３２０の狭ピッチ要件（５５μｍピッチ）をサポートする薄膜ラミネートまたは他の高密度パッケージング基板を使用して収容することができる。
ＨＢＭ３１０は、マイクロバンプ３７０を使用してパッケージング基板５１０に取り付けられる。
図４は、本発明の一実施形態による、図３の異種集積構造体３００を形成する例示的な方法４００を示す流れ図である。
ブロック４０５において、各々がメモリ・チップ１２１とＴＳＶ１２３のための拡大フレーム１２２とを含む１つまたは複数のＭｅｍＰｏｗｅｒチップ１２０を有する処理済みＭｅｍＰｏｗｅｒウェハから開始するか、またはそうでない場合は準備するか、あるいはその両方である。例示および明確さのために、ＭｅｍＰｏｗｅｒウェハは、以下、単一のＭｅｍＰｏｗｅｒチップ１２０を有するとして説明される。メモリ・チップ１２１のメモリ設計、すなわち、メモリ部分は、最後から２番目のＢＥＯＬ太線レベルまで全面的に使用することができる。レチクル・サイズを、メモリ・チップ１２１の周囲のまわりにＴＳＶ列を収容するために少しだけ大きくしてもよい。ＭｅｍＰｏｗｅｒチップ１２０は、アンダー・バンプ・メタライゼーション（ＵＢＭ）および最終相互接続（例えば、銅（Ｃｕ）パッド）までならびにそれらを含めて構築することができる。
一実施形態では、ブロック４０５は、ブロック４０５Ａからブロック４０５Ｄのうちの１つまたは複数を含むことができる。
ブロック４０５Ａにおいて、ＭｅｍＰｏｗｅｒチップ１２０を有するＭｅｍＰｏｗｅｒウェハがハンドラで所定の位置に保持されている間にＭｅｍＰｏｗｅｒウェハ１２０（５０～１００μｍの公称最終ウェハ厚さ）を薄くし（例えば、エッチングまたは他の材料除去技術（例えば、研磨、平坦化、化学機械研磨／平坦化（ＣＭＰ）など）を使用して）、ＴＳＶ１２３にキャップをかぶせる（例えば、堆積技術を使用して）。
ブロック４０５Ｂにおいて、ＴＳＶに、ならびにパッケージング基板に配置されたダミーパッド（均一性／共平面性のための）に、はんだバンプ１３０を取り付ける。
ブロック４０５Ｃにおいて、微細相互接続（例えば、Ｃｕ対Ｃｕ（Cu-to-Cu））を使用して、アクセラレータをＭｅｍＰｏｗｅｒチップ１２０に対面させて（Ｆ２Ｆ）接合する。
ブロック４０５Ｄにおいて、アクセラレータ１１０と、ＭｅｍＰｏｗｅｒチップ１２０のメモリ部分１２１との間のカバレッジを確実にするためにアンダーフィルを適用する（または事前に適用されたアンダーフィルを使用する）。
これが再構成されたウェハである場合、ダイス後の操作により、ほぼ完全な厚さ（約７８５μｍ）のダブル・チップ・スタックの選択および配置が可能になる。
ブロック４１０において、ウェハレベルまたはダイレベルのいずれかで、二層チップ・スタックをダイスし、パッケージング基板１５０のラミネートに接合する。
一実施形態では、ブロック４１０は、ブロック４１０Ａおよびブロック４１０Ｂのうちの１つまたは複数を含むことができる。ブロック４０５Ｂが実行されない場合、ブロック４１０Ａが実行されることを理解されたい。
ブロック４１０Ａにおいて、接合を可能にするために、（ｉ）はんだ付きＣｕピラーを使用する、または（ｉｉ）はんだを用いてアンダー・バンプ・メタラジを構築する、または（ｉｉｉ）事前にはんだ付けされた接合パッドをもつラミネートを使用する。これらの３つの方法（ｉ、ｉｉ、およびｉｉｉ）のいずれも、最終結果を達成するために、単独で、または他の方法のうちの１つまたは複数と組み合わせて使用することができる。Ｃｕピラー法は、スタンドオフという追加の利点を与える（すなわち、２つのチップ・スタックとパッケージング基板との間の歪みを低減し、それゆえに、チップ－パッケージ相互作用（ＣＰＩ）応力を低減する（一般に、１２ｐｐｍ／Ｃの熱膨張係数（ＣＴＥ）の不整合））。
ブロック４１０Ｂにおいて、例えば微細接続を使用して、補助メモリ（ＨＢＭ）をパッケージング基板に取り付ける。
図５は、本発明の一実施形態による、メイン・アクセラレータ・ダイに接合されたアナログ・ダイを有する例示的な異種集積構造体５００を示す線図である。
異種集積構造体５００は、メイン・アクセラレータ５１０（以下、交換可能に、「ハードウェア・アクセラレータ」、または「メイン・アクセラレータ」、または「メイン・ダイ」）と、ＭｅｍＰｏｗｅｒチップ１２０と、アナログ・ダイ５４０と、補助メモリ（高帯域幅メモリ（ＨＢＭ））５５１と、ＰＨＹ５５２と、メモリ・コントローラ５５３とを含む。一実施形態では、メイン・アクセラレータは、デジタル・アクセラレータである。構造体５００において、メイン・アクセラレータ５１０の効率的な冷却を行い、メイン・アクセラレータ５１０を冷却するための高度な冷却技術の必要性を避けるために、メイン・アクセラレータ５１０は上部に配列される。
一実施形態では、アナログ・ダイ５４０は、例えば、限定はされないが、抵抗処理ユニット（ＲＰＵ）ベース・アクセラレータなどのアクセラレータを実装することができる。当然、本発明の思想を維持しながら、他のタイプのアナログ・ベース・アクセラレータを使用することができる。アナログ・ダイ５４０のアナログ信号をデジタル信号に変換するために、アナログ－デジタル変換器（ＡＤＣ）がアナログ・ダイ５４０またはメイン・アクセラレータ５１０に配置されてもよい。ＡＤＣは、ＲＰＵベース・アクセラレータを形成するＲＰＵデバイスのクロスポイント・アレイの列に結合された電流積分器の出力部に接続することができる。ＲＰＵベース・アクセラレータを使用して、ディープ・ニューラル・ネットワークの訓練を加速することができる。これらおよび他の用途は、本発明の思想を維持しながら、当業者によって容易に企図される。
ＭｅｍＰｏｗｅｒチップ１２０は、メモリ・チップ１２１として実装されたメモリ部分を含み、電力シリコン貫通ビア１２３（ＴＳＶ）のための拡大フレーム１２２をさらに含む。メイン・アクセラレータ５１０は、ＭｅｍＰｏｗｅｒチップ１２０およびアナログ・ダイ５４０に接続されて、中間構造体を形成し、中間構造体は、薄膜、または他の高密度パッケージング基板、またはＳｉインタポーザに取り付けられる。構造体５００の関連するアタッチメントを以下で説明する。
極微細ピッチＣｕ対Ｃｕ相互接続（＜５０μｍピッチ）が、メイン・アクセラレータ／アナログ・チップ相互接続に（すなわち、メイン・アクセラレータ５１０をアナログ・チップ５４０に接続するために）使用される。
微細ピッチＣｕピラーおよびはんだキャップ相互接続は、メイン・アクセラレータ／ＭｅｍＰｏｗｅｒチップ相互接続に（すなわち、メイン・アクセラレータ５１０をＭｅｍＰｏｗｅｒチップ１２０に接続するために）使用することができる。
微細ピッチＣｕピラーおよびはんだキャップ（５５μｍピッチ）相互接続は、ＨＢＭ／ラミネート相互接続のために（すなわち、ＨＢＭ５５１を薄膜、または他の高密度パッケージング基板、またはＳｉインタポーザ５９１（のラミネート）に接続するために）使用することができる。
微細ピッチＣｕピラーおよびはんだキャップ（５５μｍピッチ）を使用して、ＭｅｍＰｏｗｅｒチップに接合されたメイン・アクセラレータの中間構造体を、薄膜、または他の高密度パッケージング基板、またはＳｉインタポーザに取り付けることができる。
ＰＨＹ５５２およびメモリ・コントローラ５５３は、ＭｅｍＰｏｗｅｒチップ１２０上にある。ＨＢＭ５５１は、上述したように、メモリ容量を増加させるためにラミネートに接合することができる。
アナログ・ダイ５４０は、薄くすることができるが、ＴＳＶを含むことができない。アナログ・ダイ５４０は、Ｆ２Ｆでメモリ・チップ１２０に接合される。
アナログ・ダイ５４０は、メイン・アクセラレータ５１０と直接通信し、メイン・アクセラレータ５１０から出力を引き出す。
メイン・アクセラレータ５１０は、アナログ・ダイ５４０と通信し、ＭｅｍＰｏｗｅｒチップ１２０から出力を引き出す。
図６は、本発明の一実施形態による、アナログ・ダイがメイン・アクセラレータ・ダイに接合された別の例示的な異種集積構造体６００を示す線図である。構造体６００は、図６の実施形態のアナログ・チップ６４０を形成するために、構造体５００のアナログ・チップ５４０が薄くされ、ＴＳＶを含むという点で構造体５００と異なる。
メイン・ダイは、メイン・アクセラレータ５１０によって実装される。
構造体６００において、アナログ・チップ６４０は、薄くされ、ＴＳＶ６４１を有する。
アナログ・チップ６４０はメモリ・チップ１２１に最も近いが、メモリ・チップ１２１とメイン・アクセラレータ５１０の両方と直接通信する。
メイン・アクセラレータ５１０は、アナログ・チップ６４０と通信し、ＭｅｍＰｏｗｅｒチップ１２０から出力を引き出す。
アナログ・チップ６４０は、メイン・アクセラレータ５１０と直接通信し、メイン・アクセラレータ５１０から出力を引き出す。
図７～図８は、本発明の一実施形態による、図５および図６の異種集積構造体を形成する例示的な方法７００を示す流れ図である。
ブロック７０５において、各々がメモリ・チップ１２１とＴＳＶ１２３のための拡大フレーム１２２とを含む１つまたは複数のＭｅｍＰｏｗｅｒチップ１２０を有する処理済みＭｅｍＰｏｗｅｒウェハから開始するか、またはそうでない場合は準備するか、あるいはその両方である。例示および明確さのために、ＭｅｍＰｏｗｅｒウェハは、以下、単一のＭｅｍＰｏｗｅｒチップ１２０を有するとして説明される。ＴＳＶ１２３のための拡大フレーム１２２は、ＴＳＶチップとして実装することができる。メモリ・チップ１２１のメモリ設計、すなわち、メモリ部分は、最後から２番目のＢＥＯＬ太線レベルまで全面的に使用することができる。レチクル・サイズを、メモリ・チップ１２１の周囲のまわりにＴＳＶ列を収容するために少しだけ大きくしてもよい。ＭｅｍＰｏｗｅｒチップ１２０は、アンダー・バンプ・メタライゼーション（ＵＢＭ）および最終相互接続（例えば、銅（Ｃｕ）パッド）までならびにそれらを含めて構築することができる。
一実施形態では、ブロック７０５は、ブロック７０５Ａからブロック７０５Ｅのうちの１つまたは複数を含むことができる。
ブロック７０５Ａにおいて、ＭｅｍＰｏｗｅｒチップ１２０を有するＭｅｍＰｏｗｅｒウェハがハンドラで所定の位置に保持されている間にＭｅｍＰｏｗｅｒウェハ１２０（５０～１００μｍの公称最終厚さ）を薄くし、ＴＳＶ１２３にキャップをかぶせる。
ブロック７０５Ｂにおいて、ＴＳＶに、ならびにパッケージング基板に配置されたダミーパッド（均一性／共平面性のための）に、はんだバンプ１３０を取り付ける。
ブロック７０５Ｃにおいて、微細相互接続（例えば、Ｃｕ対Ｃｕ）を使用して、アナログ・ダイ５４０をＭｅｍＰｏｗｅｒチップ１２０に対面させて（Ｆ２Ｆ）接合する。
ブロック７０５Ｄにおいて、微細相互接続（例えば、Ｃｕ対Ｃｕ）を使用してＭｅｍＰｏｗｅｒチップ１２０に、および極微細相互接続（例えば、Ｃｕ対Ｃｕ、グレード１）を使用してアナログ・ダイにメイン・アクセラレータ５１０を接合し、その結果、アナログ・ダイは、メイン・アクセラレータ５１０と、ＭｅｍＰｏｗｅｒチップ１２０のメモリ・チップ１２１との間に配列される。
ブロック７０５Ｅにおいて、メイン・アクセラレータ５１０、アナログ・ダイ５４０、およびＭｅｍＰｏｗｅｒチップ１２０のメモリ部分１２１の間のカバレッジを確実にするために、アンダーフィルを適用する（または事前に適用されたアンダーフィルを使用する）。
これが再構成されたウェハである場合、ダイス後の操作により、ほぼ完全な厚さ（約７８５μｍ）のダブル・チップ・スタックの選択および配置が可能になる。
ブロック７１０において、ウェハレベルまたはダイレベルのいずれかで、二層チップ・スタックをダイスし、パッケージング基板１５０のラミネートに接合する。
一実施形態では、ブロック７１０は、ブロック７１０Ａおよびブロック７１０Ｂのうちの１つまたは複数を含むことができる。ブロック７０５Ｂが実行されない場合、ブロック７１０Ａが実行されることを理解されたい。
ブロック７１０Ａにおいて、接合を可能にするために、（ｉ）はんだ付きＣｕピラーを使用する、または（ｉｉ）はんだを用いてアンダー・バンプ・メタラジを構築する、または（ｉｉｉ）事前にはんだ付けされた接合パッドをもつラミネートを使用する。これらの３つの方法（ｉ、ｉｉ、およびｉｉｉ）のいずれも、最終結果を達成するために、単独で、または他の方法のうちの１つまたは複数と組み合わせて使用することができる。Ｃｕピラー法は、スタンドオフという追加の利点を与える（すなわち、２つのチップ・スタックとパッケージング基板との間の歪みを低減し、それゆえに、チップ－パッケージ相互作用（ＣＰＩ）応力を低減する（一般に、１２ｐｐｍ／Ｃの熱膨張係数（ＣＴＥ）の不整合））。
ブロック７１０Ｂにおいて、例えば微細接続を使用して、補助メモリ（ＨＢＭ）をパッケージング基板に取り付ける。
次に、本発明の１つまたは複数の実施形態で使用することができるＣｕ対Ｃｕピラー・ボンディング技術に関して説明する。微細接続または極微細接続への本明細書における言及は、このＣｕ対Ｃｕピラー・ボンディング技術を参照することができる。
最初に、トレンチが、基板または他の材料に形成される。トレンチは、好ましくは、先のとがった底部の代わりに平坦な底部をもつＶ形状を有する。シード層が、トレンチの上に堆積される。銅層が、シード層の上に堆積される。銅ピラーが、トレンチに形成されるか、またはそうでない場合はトレンチに配置されるか、あるいはその両方である。電気接続を形成するために、機械的、熱的、または他の手段を使用して、銅ピラーをトレンチの銅に接合する。
次に、本発明の１つまたは複数の実施形態により使用されるアンダー・バンプ・メタライゼーション（ＵＢＭ）に関して説明する。
従来より、Ｃ４（制御されたコラプス・チップ接続）バンプなどのはんだバンプ（「はんだボール」とも呼ばれる）が、チップをチップ・キャリアにボンディングするために使用されている。本明細書で使用される「はんだ」という用語は、２つ以上の金属表面を一緒に接合するために、溶融され、次いで、冷却することができる金属、または金属化合物、または合金を指す。一般的に言えば、はんだは、１５０℃ないし２５０℃の範囲の溶融温度を有する。はんだバンプは、半導体デバイスの接触区域、相互接続ライン、またはパッドにボンディングされる、はんだの小さい球（はんだボール）とすることができる。いくつかの実施形態では、はんだバンプは、鉛フリーはんだ混合物、または鉛スズはんだから製作することができる。
ボール制限メタラジ（ＢＬＭ：ball limiting metallurgy）（「アンダー・ボール・メタラジ（ＵＢＭ）」とも呼ばれる）は、はんだボールを電気連通する場所とすることができる、はんだボールと構成要素との間のはんだ付け接続部のサイズおよび区域を画定するはんだ湿潤性端子メタラジである。ＢＬＭは、はんだボールの流れを所望の区域に限定する。いくつかの実施形態では、ＢＬＭは、チップ配線への接着および接触を行う。いくつかの例では、ＢＬＭは、接着剤層、バリア層、および導電層を含むことができ、それにより、デバイスのバック・エンド・オブ・ラインの構造体と、デバイスのバック・エンド・オブ・ラインの構造体に接続されるべき電気的構造体との間の、はんだバンプを使用した、相互接続のための経路が提供される。接着剤層、バリア層、および導電層は、デバイスとチップとの間の相互接続のための経路を提供する。接着剤層は、チタン（Ｔｉ）のような金属、またはチタン（Ｔｉ）とタングステン（Ｗ）の合金とすることができる。バリア層は、ニッケル（Ｎｉ）から構成することができる。メイン導電層は、一般に、銅（Ｃｕ）である。典型的なめっきされたＢＬＭ層は、スパッタされたＴｉとＷの合金層、スパッタされたＣｕ層、めっきされたＮｉ層、およびめっきされたＣｕ層を含む金属スタックから成ることができる。このプロセスは、銅シード層の減法エッチングを含む。このプロセスにおいて、銅の上部層の一部は、ウェット・エッチング・プロセスによってエッチングされる。エレクトロマイグレーションの改善が必要とされる場合、Ｃｕ層を２ミクロンのニッケルの下に導入して、電流分布を改善し、ピーク電流密度を低減させる。次いで、Ｃｕ層が、最初に、１０ミクロンの厚さにめっきされ、それに続いて、２ミクロンのＮｉ層と、上部Ｃｕ層とがめっきされる。この構造体の限界のうちの１つは、厳しいエレクトロマイグレーション・テストの下では、全部の銅厚さが消費され、それにより、高抵抗または電気的開路を介して故障がもたらされることがあることである。可能性のある解決策は、Ｃｕピラーの厚さを２０ミクロンより大きくなるように増加させることである。このやり方で、はんだは、ボール制限メタラジの底部の界面にぶつかる前に１００％反応する。これらの厚さのＣｕピラー・システムは非常に硬い相互接続をもたらし、それは、従来のタックおよびリフロー・プロセスでは製造時に白色のバンプを生成することがある。
本発明の態様が所与の例示的なアーキテクチャに関して記載されるが、しかしながら、他のアーキテクチャ、構造体、基板材料、ならびにプロセスの特徴およびステップが、本発明の態様の範囲内で変更されてもよいことを理解されたい。
層、領域、または基板などの要素が別の要素の「上に（ｏｎ）」または「上方に（ｏｖｅｒ）」あると言及されている場合、他の要素の直接上にあってもよく、または介在する要素がさらに存在してもよいことをさらに理解されよう。対照的に、要素が、「直接上に」または「直接上方に」と言及されている場合、介在する要素は存在しない。要素が別の要素に「接続されている」または「結合されている」と言及されている場合、その要素は、他の要素に直接接続または結合されてもよく、あるいは介在する要素が存在してもよいことをさらに理解されよう。対照的に、要素が、別の要素に「直接接続されている」または「直接結合されている」と言及されている場合、介在する要素は存在しない。
本実施形態は、グラフィカル・コンピュータ・プログラミング言語で作り出し、コンピュータ・ストレージ媒体（ディスク、テープ、物理的ハード・ドライブ、またはストレージ・アクセス・ネットワーク内などの仮想ハード・ドライブなど）に格納することができる集積回路チップの設計を含むことができる。設計者が、チップ、またはチップを製作するために使用されるフォトリソグラフィック・マスクを製作しない場合、設計者は、結果として得られた設計を物理的手段によって（例えば、設計を格納するストレージ媒体のコピーを提供することによって）、または電子的に（例えば、インターネットを介して）、そのようなエンティティに、直接または間接的に送ることができる。次いで、格納された設計は、フォトリソグラフィック・マスクの製作のために適切なフォーマット（例えば、ＧＤＳＩＩ）に変換され、それには、一般に、ウェハ上に形成されるべき当該のチップ設計の多数のコピーが含まれる。フォトリソグラフィック・マスクは、エッチングされるかまたはそうでない場合は処理されるべきウェハ（またはその上の層、あるいはその両方）の区域を画定するために利用される。
本明細書に記載される方法は、集積回路チップの製作で使用することができる。結果として得られる集積回路チップは、製造者により、未加工ウェハ形態で（すなわち、複数個のパッケージ化されていないチップを有する単一のウェハとして）、ベア・ダイとして、またはパッケージ化された形態で頒布され得る。後者の場合、チップは、単一チップ・パッケージ（マザーボードもしくは他のより高いレベルのキャリアに付けられたリードを有するプラスチック・キャリアなど）に、またはマルチチップ・パッケージ（表面相互接続もしくは埋め込み相互接続のいずれかまたは両方を有するセラミック・キャリアなど）に装着される。いずれの場合も、次いで、チップは、（ａ）マザーボードなどの中間製品または（ｂ）最終製品のいずれかの一部として、他のチップ、個別の回路要素、または他の信号処理デバイス、あるいはその組合せと一体化される。最終製品は、玩具および他の下位の用途から、ディスプレイ、キーボードまたは他の入力デバイス、および中央プロセッサを有する高度なコンピュータ製品にわたる集積回路チップを含む任意の製品であり得る。
材料化合物は、列挙された要素、例えば、ＳｉＧｅに関して説明されることになることをさらに理解されたい。これらの化合物は、化合物内に異なる比率の元素を含み、例えば、ＳｉＧｅは、ＳｉｘＧｅ１－ｘを含み、ここで、ｘは１以下である、などである。加えて、他の元素が化合物に含まれてもよく、依然として、本原理に従って機能することができる。追加の元素を有する化合物は、本明細書では合金といわれることになる。
本明細書で使用される用語は、特定の実施形態のみを説明するためのものであり、例示の実施形態を限定するように意図されていない。本明細書で使用される「ある（ａ）」、「１つの（ａｎ）」、および「その（ｔｈｅ）」という単数形は、文脈が特に明確に指示しない限り、複数形もまた含むように意図されている。本明細書で使用される「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、または「含んでいる（ｉｎｃｌｕｄｉｎｇ）」、あるいはその組合せの用語は、明示された特徴、整数、ステップ、動作、要素、または構成要素、あるいはその組合せの存在を指定するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、またはそのグループ、あるいはその組合せの存在または追加を排除しないことをさらに理解されよう。
「の真下に（ｂｅｎｅａｔｈ）」、「の下方に（ｂｅｌｏｗ）」、「の下部に（ｌｏｗｅｒ）」、「の上方に（ａｂｏｖｅ）」、「の上部に（ｕｐｐｅｒ）」などのような空間的に相対的な用語が、本明細書において、説明を容易にするために、図に示されるような、ある要素または特徴の別の要素または特徴に対する関係を説明するため使用されることがある。空間的に相対的な用語は、図に示された方位に加えて、使用または動作時のデバイスの異なる方位を包含するように意図されていることを理解されよう。例えば、図中のデバイスがひっくり返される場合、他の要素または特徴「の下方に」または「の真下に」として記載された要素は、他の要素または特徴「の上方に」向けられることになる。したがって、「の下方に」という用語は、「の上方に」と「の下方に」の両方の方位を包含することができる。デバイスは、他の状態に配向させる（９０度または他の方位に回転させる）ことができ、本明細書で使用される空間的に相対的な記述子は、それに応じて解釈され得る。加えて、層が２つの層「間」にあると言及される場合、その層が２つの層間の唯一の層であってもよく、または１つまたは複数の介在する層がさらに存在してもよいことをさらに理解されよう。
第１の、第２のなどの用語が、本明細書において、様々な要素を説明するために使用されることがあるが、これらの要素は、これらの用語によって限定されるべきでないことを理解されよう。これらの用語は、単に、ある要素を別の要素と区別するために使用される。したがって、以下で論じられる第１の要素は、本概念の範囲から逸脱することなく、第２の要素と呼ぶことができる。
本発明は、可能な技術的詳細レベルの集積におけるシステム、方法、またはコンピュータ・プログラム製品、あるいはその組合せであり得る。コンピュータ・プログラム製品は、プロセッサに本発明の態様を実行させるためのコンピュータ可読プログラム命令を有する１つのコンピュータ可読ストレージ媒体（または複数の媒体）を含むことができる。
コンピュータ可読ストレージ媒体は、命令実行デバイスによって使用される命令を保持および格納することができる有形のデバイスとすることができる。コンピュータ可読ストレージ媒体は、例えば、限定はされないが、電子ストレージ・デバイス、磁気ストレージ・デバイス、光学ストレージ・デバイス、電磁気ストレージ・デバイス、半導体ストレージ・デバイス、または前述のものの適切な組合せとすることができる。コンピュータ可読ストレージ媒体のより具体的な例の非網羅的なリストには、以下のもの、すなわち、ポータブル・コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読出し専用メモリ（ＲＯＭ）、消去可能プログラマブル読出し専用メモリ（ＥＰＲＯＭまたはフラッシュ・メモリ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、ポータブル・コンパクト・ディスク読出し専用メモリ（ＣＤ－ＲＯＭ）、デジタル・バーサタイル・ディスク（ＤＶＤ）、メモリ・スティック、フロッピー（Ｒ）・ディスク、パンチカードまたは命令が記録された溝内の隆起構造体などの機械的符号化デバイス、および前述のものの適切な組合せが含まれる。本明細書で使用されるコンピュータ可読ストレージ媒体は、電波もしくは他の自由に伝播する電磁波、導波路もしくは他の伝送媒体を通って伝搬する電磁波（例えば、光ファイバ・ケーブルを通過する光パルス）、またはワイヤを通して伝送される電気信号などのそれ自体一過性信号であると解釈されるべきではない。
本明細書に記載されるコンピュータ可読プログラム命令は、コンピュータ可読ストレージ媒体からそれぞれのコンピューティング／処理デバイスに、あるいはネットワーク、例えば、インターネット、ローカル・エリア・ネットワーク、ワイド・エリア・ネットワーク、または無線ネットワーク、あるいはその組合せを介して外部コンピュータまたは外部ストレージ・デバイスにダウンロードされてもよい。ネットワークは、銅伝送ケーブル、光伝送ファイバ、無線伝送、ルータ、ファイアウォール、スイッチ、ゲートウェイ・コンピュータ、またはエッジ・サーバ、あるいはその組合せを含むことができる。各コンピューティング／処理デバイスのネットワーク・アダプタ・カードまたはネットワーク・インタフェースは、ネットワークからコンピュータ可読プログラム命令を受け取り、コンピュータ可読プログラム命令を、それぞれのコンピューティング／処理デバイス内のコンピュータ可読ストレージ媒体に格納するために転送する。
本発明の動作を実行するためのコンピュータ可読プログラム命令は、アセンブラ命令、命令セット・アーキテクチャ（ＩＳＡ）命令、機械命令、機械依存命令、マイクロコード、ファームウェア命令、状態設定データ、またはＳＭＡＬＬＴＡＬＫ（Ｒ）、Ｃ＋＋などのようなオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語もしくは類似のプログラミング言語などの従来の手続き型プログラミング言語を含む１つまたは複数のプログラミング言語の任意の組合せで書かれたソース・コードもしくはオブジェクト・コードのいずれかとすることができる。コンピュータ可読プログラム命令は、完全にユーザのコンピュータで、部分的にユーザのコンピュータで、スタンドアロン・ソフトウェア・パッケージとして、部分的にユーザのコンピュータでおよび部分的にリモート・コンピュータで、または完全にリモート・コンピュータもしくはサーバで実行することができる。後者のシナリオでは、リモート・コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）もしくはワイド・エリア・ネットワーク（ＷＡＮ）を含む任意のタイプのネットワークを通してユーザのコンピュータに接続されてもよく、または接続が外部コンピュータに行われてもよい（例えば、インターネット・サービス・プロバイダを使用してインターネットを通して）。いくつかの実施形態では、例えば、プログラマブル・ロジック回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、またはプログラマブル・ロジック・アレイ（ＰＬＡ）を含む電子回路は、本発明の態様を実行するために、コンピュータ可読プログラム命令の状態情報を利用して電子回路を個人専用にすることによってコンピュータ可読プログラム命令を実行することができる。
本発明の態様は、本発明の実施形態による方法、装置（システム）、およびコンピュータ・プログラム製品の流れ図またはブロック図あるいはその両方を参照して本明細書に記載されている。流れ図またはブロック図あるいはその両方の各ブロック、および流れ図またはブロック図あるいはその両方におけるブロックの組合せは、コンピュータ可読プログラム命令によって実施されることが理解されよう。
これらのコンピュータ可読プログラム命令は、コンピュータまたは他のプログラマブル・データ処理装置のプロセッサを介して実行される命令が流れ図またはブロック図あるいはその両方の１つまたは複数のブロックにおいて指定された機能／動作を実施するための手段を作り出すように、汎用コンピュータ、専用コンピュータ、または他のプログラマブル・データ処理装置のプロセッサに提供されてマシンを作り出すものであってよい。これらのコンピュータ可読プログラム命令はまた、命令が格納されたコンピュータ可読ストレージ媒体が流れ図またはブロック図あるいはその両方の１つまたは複数のブロックにおいて指定された機能／動作の態様を実施する命令を含む製品を構成するように、コンピュータ可読ストレージ媒体に格納され、コンピュータ、プログラマブル・データ処理装置、または他のデバイス、あるいはその組合せに、特定の方法で機能するように指示することができるものであってもよい。
コンピュータ可読プログラム命令はまた、コンピュータ、他のプログラマブル装置、または他のデバイスで実行される命令が流れ図またはブロック図あるいはその両方の１つまたは複数のブロックにおいて指定された機能／動作を実施するように、コンピュータ実施プロセスを生成すべく、コンピュータ、他のプログラマブル・データ処理装置、または他のデバイスにロードされて、コンピュータ、他のプログラマブル装置、または他のデバイスで一連の動作ステップを実行させるものであってもよい。
図における流れ図およびブロック図は、本発明の様々な実施形態によるシステム、方法、およびコンピュータ・プログラム製品の可能な実施態様のアーキテクチャ、機能、および動作を示す。これに関しては、流れ図またはブロック図の各ブロックは、指定された論理機能を実施するための１つまたは複数の実行可能命令を含む命令のモジュール、セグメント、または一部を表すことができる。いくつかの代替の実施態様では、ブロックに記された機能は、図に記された順序から外れて行われてもよい。例えば、連続して示された２つのブロックは、実際には、実質的に同時に実行されてもよく、またはブロックは、時には、関連する機能に応じて逆の順序で実行されてもよい。ブロック図または流れ図あるいはその両方の各ブロック、およびブロック図または流れ図あるいはその両方のブロックの組合せは、指定された機能または動作を実行するかあるいは専用ハードウェア命令とコンピュータ命令の組合せを実行する専用ハードウェア・ベース・システムで実施されることにも留意されたい。
本発明の「１つの実施形態」または「一実施形態」、ならびにそれらの他の変形への本明細書における言及は、実施形態に関連して記載された特定の特徴、構造体、特性などが、本発明の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書の全体にわたって様々な場所に現れる「１つの実施形態において」または「一実施形態において」という語句ならびに他の変形の出現は、すべてが同じ実施形態を言及しているとは限らない。
例えば、「Ａ／Ｂ」、「ＡまたはＢあるいはその両方（Ａ ａｎｄ／ｏｒ Ｂ）」、および「ＡおよびＢのうちの少なくとも１つ（ａｔ ｌｅａｓｔ ｏｎｅ ｏｆ Ａ ａｎｄ Ｂ）」の場合における、以下の「／」、「～または…あるいはその両方（ａｎｄ／ｏｒ）」、および「のうちの少なくとも１つ（ａｔ ｌｅａｓｔ ｏｎｅ ｏｆ）」のいずれかの使用は、第１の列挙された選択肢（Ａ）のみの選択、または第２の列挙された選択肢（Ｂ）のみの選択、または両方の選択肢（ＡおよびＢ）の選択を包含するように意図される。さらなる例として、「Ａ、Ｂ、またはＣ、あるいはそれらの組合せ」および「Ａ、Ｂ、およびＣのうちの少なくとも１つ」の場合において、そのような言い回しは、第１の列挙された選択肢（Ａ）のみの選択、または第２の列挙された選択肢（Ｂ）のみの選択、または第３の列挙された選択肢（Ｃ）のみの選択、または第１および第２の列挙された選択肢（ＡおよびＢ）のみの選択、または第１および第３の列挙された選択肢（ＡおよびＣ）のみの選択、または第２および第３の列挙された選択肢（ＢおよびＣ）のみの選択、または３つの選択肢すべて（ＡおよびＢおよびＣ）の選択を包含することが意図される。当業者は容易に理解するように、これは、列挙される同数の項目について拡張することができる。
システムおよび方法の好ましい実施形態（例示するものであり、限定するものではない）を説明したが、当業者なら上述の教示に照らして変形および変更を行うことができることに留意されたい。それゆえに、添付の特許請求の範囲によって概説されるように、本発明の範囲内にある開示された特定の実施形態に改変がなされることを理解されたい。このように、特許法によって要求される詳細および特徴とともに本発明の態様を説明したが、特許請求され、特許証によって保護されることが望まれるものが、添付の特許請求の範囲に記載されている。

Claims (18)

  1. ３次元（３Ｄ）半導体メモリ構造体であって、
    メモリおよびシリコン貫通ビア（ＴＳＶ）を含むメモリ・チップと、
    前記チップ上に配列され、前記チップに結合されたハードウェア・アクセラレータと、
    前記３Ｄ半導体メモリ構造体および前記ハードウェア・アクセラレータの下に配列され、前記ＴＳＶと、前記メモリ・チップおよび前記ハードウェア・アクセラレータの外部入力部および出力部とに取り付けられた基板と
    前記ハードウェア・アクセラレータが、前記メモリ・チップに対面して結合されることと、
    前記基板に結合され、メモリ動作を実行するように構成された補助高帯域幅メモリ（ＨＢＭ）を含み、前記補助ＨＢＭが、事前にはんだ付けされたラミネートを使用して前記基板に結合されることと、
    前記メモリ・チップが、ＨＢＭ ＰＨＹおよびＨＢＭメモリ・コントローラを含み、前記ＨＢＭ ＰＨＹおよび前記ＨＢＭメモリ・コントローラが、前記補助ＨＢＭをサポートし、バック・エンド・オブ・ライン（ＢＥＯＬ）金属ラインを使用して前記補助ＨＢＭに直接電気的に結合されること
    を含む、３次元（３Ｄ）半導体メモリ構造体。
  2. 前記ＴＳＶが、前記メモリ・チップの周囲に配列される、請求項１に記載の構造体。
  3. 前記メモリ・チップおよび前記ハードウェア・アクセラレータは、前記基板が取り付けられる中間構造体体を形成するように結合される、請求項１に記載の構造体。
  4. 前記基板が、事前にはんだ付けされたラミネートを含むパッケージング基板である、請求項１に記載の構造体。
  5. 前記メモリ・チップが、スタティック・ランダム・アクセス・メモリを含む、請求項１に記載の構造体。
  6. 前記メモリ・チップが、前記メモリ動作を制御するためのメモリ・コントローラをさらに含む、請求項１に記載の構造体。
  7. 前記ＨＢＭ ＰＨＹおよび前記ＨＢＭメモリ・コントローラが、ウェハのＢＥＯＬの中間層誘電体層に配置される、請求項１に記載の構造体。
  8. 前記ＴＳＶが、前記メモリ・チップの周囲領域を通過する、請求項１に記載の構造体。
  9. 前記メモリ・チップと前記ハードウェア・アクセラレータとの間に配列され、前記ハードウェア・アクセラレータに対面して結合されたアナログ・チップを含み、前記基板が、前記構造体、前記ハードウェア・アクセラレータ、および前記アナログ・チップの下にある、請求項１に記載の構造体。
  10. 前記アナログ・チップが、Ｃｕピラーおよびはんだキャップを使用して前記ハードウェア・アクセラレータに結合される、請求項９に記載の構造体。
  11. 前記アナログ・チップには、ＴＳＶがない、請求項９に記載の構造体。
  12. 前記アナログ・チップが、１つまたは複数のＴＳＶを含む、請求項９に記載の構造体。
  13. 前記ハードウェア・アクセラレータが、銅対銅ボンドで使用される銅ピラーによって前記メモリ・チップに結合される、請求項９に記載の構造体。
  14. ３次元（３Ｄ）半導体メモリ構造体を形成するための方法であって、
    メモリおよびシリコン貫通ビア（ＴＳＶ）を含むメモリ・チップを受け取るステップと、
    ハードウェア・アクセラレータを、前記メモリ・チップに結合させるように前記メモリ・チップ上に配列するステップと、
    基板を、前記３Ｄ半導体メモリ構造体および前記ハードウェア・アクセラレータの下に配列し、前記ＴＳＶと、前記メモリ・チップおよび前記ハードウェア・アクセラレータの外部入力部および出力部とに取り付けるステップと
    前記ハードウェア・アクセラレータが、前記メモリ・チップに対面して結合されるステップと、
    前記基板に結合され、メモリ動作を実行するように構成された補助高帯域幅メモリ（ＨＢＭ）を含み、前記補助ＨＢＭが、事前にはんだ付けされたラミネートを使用して前記基板に結合されるステップと、
    前記メモリ・チップが、ＨＢＭ ＰＨＹおよびＨＢＭメモリ・コントローラを含み、前記ＨＢＭ ＰＨＹおよび前記ＨＢＭメモリ・コントローラが、前記補助ＨＢＭをサポートし、バック・エンド・オブ・ライン（ＢＥＯＬ）金属ラインを使用して前記補助ＨＢＭに直接電気的に結合されるステップと
    を含む、方法。
  15. 前記ＴＳＶが、前記メモリ・チップの周囲に配列される、請求項１４に記載の方法。
  16. 前記チップおよび前記ハードウェア・アクセラレータは、前記基板が取り付けられる中間構造体体を形成するように結合される、請求項１４に記載の方法。
  17. 前記方法が、
    アナログ・チップを、前記メモリ・チップと前記ハードウェア・アクセラレータとの間に配列し、前記ハードウェア・アクセラレータに対面して結合させるステップ
    をさらに含み、
    前記基板が、前記構造体、前記ハードウェア・アクセラレータ、および前記アナログ・チップの下に配列される、請求項１４に記載の方法。
  18. 前記配列するステップの前に前記アナログ・チップを薄くするステップをさらに含む、請求項１７に記載の方法。
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