TW202326998A - 具有堆疊結構的半導體元件 - Google Patents

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Abstract

本揭露提供一種具有多個堆疊結構的半導體元件。該半導體元件具有一下晶粒；一第一堆疊結構，包括一第一控制器晶粒以及複數個第一儲存晶粒，該第一控制晶粒設置在該下晶粒上，該複數個第一儲存晶粒堆疊在該第一控制器晶粒上；以及一第二堆疊結構，包括一第二控制器晶粒以及複數個儲存晶粒，該第二控制器晶粒設置在該下晶粒上，該複數個第二儲存晶粒堆疊在該第二控制器晶粒上。該複數個第一儲存晶粒分別包括複數個第一儲存單元，經配置成一浮動陣列。該複數個第二儲存晶粒包括複數個第二儲存單元，其分別包括一絕緣體-導體-絕緣體結構。

Description

具有堆疊結構的半導體元件
本申請案主張美國第17/563,291及17/563,346號專利申請案之優先權（即優先權日均為「2021年12月28日」），其內容以全文引用之方式併入本文中。
本揭露關於一種半導體元件。特別是有關於一種具有多個堆疊結構的半導體元件。
半導體元件使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。半導體元件的尺寸逐漸地變小，以符合計算能力所逐漸增加的需求。然而，在尺寸變小的製程期間，增加不同的問題，且如此的問題在數量與複雜度上持續增加。因此，仍然持續著在達到改善品質、良率、效能與可靠度以及降低複雜度方面的挑戰。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件，包括一下晶粒；一第一堆疊結構，包括一第一控制器晶粒，設置在該下晶粒上；以及複數個第一儲存晶粒，堆疊在該第一控制器晶粒上；一第二堆疊結構，包括一第二控制器晶粒，設置在該下晶粒上；以及複數個第二儲存晶粒，堆疊在該第二控制器晶粒上。該複數個第一儲存晶粒分別包括複數個第一儲存單元，其經配置成一浮動陣列。該複數個第二儲存晶粒包括複數個第二儲存單元，其分別包括一絕緣體-導體-絕緣體結構。
本揭露之另一實施例提供一種半導體元件，包括一下晶粒；一第一堆疊結構，經由複數個第一內連接單元而設置在該下晶粒上；以及一第二堆疊結構，經由複數個第二內連接單元而設置在該下晶粒上。該第一堆疊結構包括：一第一控制器晶粒，設置在該複數個第一內連接單元上；複數個第一儲存晶粒，堆疊在該第一控制器晶粒上並經配置成一浮動陣列。該第二堆疊結構包括：一第二控制器晶粒，設置在該複數個第二內連接單元上；以及複數個第二儲存晶粒，堆疊在該第二控制器晶粒上，且分別包括一絕緣體-導體-絕緣體結構。
本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一第一堆疊結構，該第一堆疊結構包括：一第一控制器晶粒；以及複數個第一儲存晶粒，依序堆疊在該第一控制器晶粒上；提供一第二堆疊結構，該第二堆疊結構包括：一第二控制器晶粒；以及複數個第二儲存晶粒，依序堆疊在該第二控制器晶粒上；該第一控制器晶粒經由複數個第一內連接單元而接合到一下晶粒上；以及該第二控制器晶粒經由負數個第二內連接單元而接合到該下晶粒上。該複數個第一儲存晶粒分別包括複數個第一儲存單元，其經配置成一浮動陣列。該複數個第二儲存晶粒包括複數個第二儲存單元，其分別包括一絕緣體-導體-絕緣體結構。
由於本揭露該半導體元件的設計，該第一堆疊結構具有呈浮動陣列形式的該等第一儲存單元，該第二堆疊結構具有該等第二儲存單元，該等第二儲存單元具有該等絕緣體-導體-絕緣體結構，且該第一堆疊結構以及該第二堆疊結構可與該下晶粒整合在一起。因此，可縮減該半導體元件的尺寸(dimension)。此外，該等貫穿基底通孔亦可縮減在該第一堆疊結構及/或該第二堆疊結構內的多個電性路徑，以便可降低功耗。因此，可改善該半導體元件的效能。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
應當理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，為精確地相同的、相等的，或是平坦的，或者是其可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異可因為製造流程而發生。
在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，均包括在半導體元件的範疇中。
應當理解，在本揭露的描述中，上方(above)(或之上(up))對應Z方向箭頭的該方向，而下方(below)(或之下(down))對應Z方向箭頭的相對方向。
應當理解，「正在形成(forming)」、「已經形成(formed)」以及「形成(form)」的術語，可表示並包括任何產生(creating)、構建(building)、圖案化(patterning)、植入(implanting)或沉積(depositing)一元件(element)、一摻雜物(dopant)或一材料的方法。形成方法的例子可包括原子層沉積(atomic layer deposition)、化學氣相沉積(chemical vapor deposition)、物理氣相沉積(physical vapor deposition)、噴濺(sputtering)、旋轉塗佈(spin coating)、擴散(diffusing)、沉積(depositing)、生長(growing)、植入(implantation)、微影(photolithography)、乾蝕刻以及濕蝕刻，但並不以此為限。
應當理解，在本揭露的描述中，文中所提到的功能或步驟可發生不同於各圖式中之順序。舉例來說，連續顯示的兩個圖式實際上可以大致同時執行，或者是有時可以相反順序執行，其取決於所包含的功能或步驟。
圖1是流程示意圖，例示本揭露一實施例之半導體元件1A的製備方法10。圖2到圖20是剖視示意圖，例示本揭露一實施例製備半導體元件1A的部分流程。圖23及圖24是放大剖視示意圖，例示圖22之區域A1與A2的剖面。圖25及圖26是剖視示意圖，例示本揭露一實施例製備半導體元件1A的部分流程。
請參考圖1到圖10，在步驟S11，可提供一第一堆疊結構100，且複數個第一內連接單元510可形成在第一堆疊結構100下方。
請參考圖2，可提供一第一控制器晶粒110。第一控制器晶粒110可包括一基底111、複數個貫穿基底通孔115、複數個裝置元件(為了清楚所以圖未示)、具有多個導電墊117的複數個導電特徵以及一介電層113。
在一些實施例中，第一控制器晶粒110的基底111可為一塊狀半導體基底。舉例來說，塊狀半導體基底可包含一元素半導體、一化合物半導體或其組合；而元素半導體例如矽或鍺；化合物半導體例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦或其他III-V族化合物半導體或是II-VI化合物半導體。
在一些實施例中，第一控制器晶粒110的該等貫穿基底通孔115可形成在基底111中。該等貫穿基底通孔115的各上表面可大致與基底111的上表面呈共面。在一些實施例中，該等貫穿基底通孔115的製作技術可包含一先鑽孔製程(via-first process)。在一些實施例中，該等貫穿基底通孔115的製作技術可包含一中鑽孔製程(via-middle process)或是一後鑽孔製程(via-last process)。
在一些實施例中，第一控制器晶粒110的複數個裝置元件可形成在基底111上。複數個裝置元件可為電晶體，例如互補式金屬氧化物半導體電晶體、金屬氧化物半導以場效電晶體、鰭式場效半導體、類似物或是其組合。
在一些實施例中，介電層113可形成在基底111上。介電層113可為一堆疊層結構。介電層113可包括複數個隔離子層。每一個隔離子層可具有一厚度，介於大約0.5μm到大約3.0μm之間。舉例來說，該等隔離子層可包含氧化矽、硼磷矽酸鹽玻璃、未摻雜矽酸鹽玻璃、氟化矽酸鹽玻璃、低介電常數的介電材料、類似物或其組合。該等隔離子層可包含不同材料，但並不以此為限。
低介電常數的介電材料可具有一介電材料，其小於3.0或甚至小於2.5。在一些實施例中，低介電常數的介電材料可具有一介電常數，其小於2.0。該等隔離子層的製作技術可包含多個沉積製程，例如化學氣相沉積、電漿加強化學氣相沉積或是類似製程。在該等沉積製程之後，可執行多個平坦化製程，以移除多餘材料並提供一大致平坦表面給接下來的處理步驟。
在一些實施例中，第一控制器晶粒110的該等導電特徵可形成在介電層113中。該等導電特徵可包括多個導電線(圖未示)、多個導電通孔(圖未示)以及多個導電墊117。該等導電線可相互分隔開並可沿著方向Z而水平設置在介電層113中。在本實施例中，最上面的該等導電線可指定為該等導電墊117。該等導電墊117的各上表面與介電層113的上表面可大致呈共面。該等導電通孔可連接相鄰的導電特徵。
在一些實施例中，舉例來說，第一控制器晶粒110的該等導電特徵可包含鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鈦鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或是其組合。在介電層113形成期間，可形成該等導電特徵。
在一些實施例中，第一控制器晶粒110的該等裝置元件與該等導電特徵可一起配置成第一控制器晶粒110的多個功能單元。在本揭露的描述中，一功能單元通常表示功能相關的電路，其已經針對多個功能目的而分割成一單獨單元(distinct unit)。在一些實施例中，舉例來說，第一控制器晶粒110的該等功能電路可包括多個高度複雜電路，例如記憶體控制器或是加速器單元。在一些實施例中，第一控制器晶粒110的該等功能單元可包括與一記憶體晶粒相關聯的控制電路以及高速電路。在一些實施例中，第一控制器晶粒110可經配置成一記憶體晶粒的一控制器。
應當理解，在本揭露的描述中，術語「前(front)」表面是一個技術術語，其暗示結構的主表面，而在主表面上形成多個裝置元件以及多個導電特徵。同樣，一結構的「後(back)」表面是與主表面相對設置的一面。舉例來說，介電層113的上表面可表示成第一控制器晶粒110的前表面110FS。基底111的下表面可表示成第一控制器晶粒110的後表面110BS。
應當理解，在本揭露的描述中，一元件(或是一特徵)沿方向Z位在最高垂直位面的一表面，表示該元件(或是該特徵)的一上表面。一元件(或是一特徵)沿方向Z位在最低垂直位面的一表面，表示該元件(或是該特徵)的一下表面。
請參考圖3，可提供一第一儲存晶粒120。第一儲存晶粒120可包括一基底121、複數個貫穿基底通孔125、複數個裝置元件(為了簡潔所以圖未示)、包括多個導電墊127的複數個導電特徵、複數個第一儲存單元129以及一介電層123。基底121、介電層123、第一儲存晶粒120的該等裝置元件以及第一儲存晶粒120的該等導電特徵，可分別且對應包含類似於基底111、介電層113、第一控制器晶粒110的該等裝置元件以及第一控制器晶粒110的該等導電特徵之結構/材料，且在文中不再重複其描述。
在一些實施例中，該等第一儲存單元129可形成在介電層123中。複數個第一儲存單元129可經配置成一浮動陣列。複數個第一儲存單元129可電性耦接到第一儲存晶粒120的該等導電特徵。在一些實施例中，第一儲存晶粒120的該等裝置元件、該等導電特徵可一起經配置成第一儲存晶粒120的該等功能單元。
在一些實施例中，第一儲存晶粒120的該等功能單元可僅包括核心儲存電路，例如輸入/輸出(I/O)以及時脈電路(clocking circuit)。第一儲存晶粒120的該等功能單元可能不包括任何控制電路或是高速電路。在此情況下，第一儲存晶粒120可與包括控制電路及/或高速電路的第一控制器晶粒配合協作。藉由將控制電路及/或高速電路與第一儲存晶粒分隔開，可降低製造第一儲存晶粒120的製程複雜度。因此，可改善製造第一儲存晶粒120的良率以及可靠度，並可降低製造第一儲存晶粒120的成本。
在一些實施例中，第一儲存晶粒120的該等功能單元可包括儲存電路、控制電路以及高速電路。在一些實施例中，第一儲存晶粒120可經配置成一記憶體晶粒。
在一些實施例中，介電層123的上表面可當成第一儲存晶粒120的上表面120FS。基底121的下表面可當成第一儲存晶粒120的後表面120BS。
請參考圖4，第一儲存晶粒120可翻轉(flipped)。第一儲存晶粒120的前表面120FS可接合到第一控制器晶粒110的前表面110FS上。意即，第一儲存晶粒120與第一控制器晶粒110以一面對面(face-to-face)配置進行接合。
在一些實施例中，第一儲存晶粒120與第一控制器晶粒110可經由一混合接合製程而進行接合。在一些實施例中，混合接合製程例如熱壓接合、鈍化-罩蓋-層輔助接合(passivation-capping-layer assisted bonding)或是表面活化接合。在一些實施例中，混合製程接合的製程壓力可介於大約100MPa到大約150MPa之間。在一些實施例中，混合製程接合的製程溫度可介於大約室溫(例如25℃)到大約400℃之間。在一些實施例中，例如濕式化學清洗以及氣體/氣相熱處理的表面處理可用於降低混合接合製程的製程溫度，或是縮短混合接合製程的時間消耗。在一些實施例中，舉例來說，混合接合製程可包括介電質對介電質接合、金屬對金屬接合以及金屬對介電質接合。
在一些實施例中，介電質對介電質接合可源自介電層113與介電層123之間的接合。金屬對金屬接合可源自該等導電墊117與該等導電墊127之間的接合。金屬對介電質接合可源自該等導電墊127與介電層113之間的接合，以及源自該等導電墊117與介電層123之間的接合。
在一些實施例中，在接合製程之後，可執行一熱退火製程，以加強介電質對介電質接合，並產生金屬對金屬接合的熱膨脹，以便進一步改善接合品質。
在一些實施例中，第一儲存晶粒120與第一控制器晶粒110的接合製程可以一載體(carrier)輔助，但並不以此為限。
請參考圖5，可經由一薄化製程而薄化第一儲存晶粒120的基底121，該薄化製程是使用晶圓研磨(wafer grinding)、機械磨損(mechanical abrasion)、拋光(polishing)或類似製程，或是使用化學移除，例如一濕蝕刻。在一些實施例中，第一儲存晶粒120的該薄化製程可以一載體做輔助，但並不以此為限。在薄化製程之後，基底121的厚度可介於大約5μm到大約100μm之間。
請參考圖5，一第一貫穿晶粒通孔411可沿著第一儲存晶粒120而形成，以電性連接到第一控制器晶粒110。詳而言之，第一貫穿晶粒通孔411可沿著基底121與介電層123而形成、形成在相對應的導電墊117上且電性連接到相對應的導電墊117。
請參考圖6，提供一第一儲存晶粒130，其具有類似於第一儲存晶粒120的結構，且在文中不再重複其描述。第一儲存晶粒130的前表面130FS可接合到第一儲存晶粒120的後表面120BS。意即，第一儲存晶粒130與第一儲存晶粒120可以一面對面配置而進行接合。第一儲存晶粒130的多個導電墊137可電性連接到相對應的貫穿基底通孔125。
請參考圖7，可經由一薄化製程而薄化第一儲存晶粒130的基底131，該薄化製程是使用晶圓研磨(wafer grinding)、機械磨損(mechanical abrasion)、拋光(polishing)或類似製程，或是使用化學移除，例如一濕蝕刻。在一些實施例中，第一儲存晶粒130的該薄化製程可以一載體做輔助，但並不以此為限。在薄化製程之後，基底131的厚度可介於大約5μm到大約100μm之間。
請參考圖7，一第二貫穿晶粒通孔421可沿著第一儲存晶粒120、130而形成，以電性連接到第一控制器晶粒110。詳而言之，第二貫穿晶粒通孔421可沿著基底131、介電層133、基底121、介電層123而形成、形成在相對應的導電墊117上且電性連接到相對應的導電墊117。
在一些實施例中，第一貫穿晶粒通孔411的一寬度W1可小於第二貫穿晶粒通孔421的一寬度W2。
請參考圖8及圖9，可分別提供第一儲存晶粒140、150、160、170，而第一儲存晶粒140、150、160、170具有類似於第一儲存晶粒120的結構，且在文中不再重複其描述。第一儲存晶粒140、150、160、170可以接合製程而依序接合到第一儲存晶粒130上，該接合製程類似於在第一儲存晶粒120與第一儲存晶粒130之間的接合製程，且在文中不再重複其描述。
在一些實施例中，一第三貫穿晶粒通孔431可沿著第一儲存晶粒120、130、140而形成，以電性連接到第一控制器晶粒110。第三貫穿晶粒通孔431可具有一寬度，其大於第一貫穿晶粒通孔411與第二貫穿晶粒通孔421的寬度。在一些實施例中，該等第一儲存晶粒可經由多個第四貫穿晶粒通孔441而電性連接。舉例來說，第四貫穿晶粒通孔441可沿著第一儲存晶粒160、170而形成，以電性連接第一儲存晶粒160、170。舉另一個例子，第四貫穿晶粒通孔441可沿著第一儲存晶粒140、150而形成，以電性連接第一儲存晶粒140、150。
第一儲存晶粒120、130、140、150、160、170、第一控制晶粒110、第一貫穿晶粒通孔411、第二貫穿晶粒通孔421、第三貫穿晶粒通孔431以及第四貫穿晶粒通孔441可一起配置成第一堆疊結構100。第一堆疊結構100可經配置成一非揮發性記憶體，例如一NAND記憶體。應當理解，第一儲存晶粒的數量僅用於例示說明，第一儲存晶粒的數量可大於或小於如圖式中所示的數量。
請參考圖10，可經由一薄化製程而薄化第一控制晶粒110的基底111，該薄化製程是使用晶圓研磨(wafer grinding)、機械磨損(mechanical abrasion)、拋光(polishing)或類似製程，或是使用化學移除，例如一濕蝕刻。在薄化製程之後，可暴露該等貫穿基底通孔115。
在一些實施例中，由於第一儲存晶粒120、130、140、150、160、170，所以因為第一儲存晶粒120、130、140、150、160、170可當作暫時載體而無須一載體以執行第一控制器晶粒110的該薄化製程。因此，可降低成本與製程複雜度。在該薄化製程之後，基底111的厚度可藉於大約5μm到100μm之間。
在一些實施例中，第一控制器晶粒110的厚度T1可小於第一儲存晶粒120的厚度T2。在一些實施例中，第一控制器晶粒110的厚度110可大致相同於第一儲存晶粒120的厚度T2。
請參考圖10，該等第一內連接單元510可形成在基底111下方，並分別且對應電性連接到該等貫穿基底通孔115。在一些實施例中，該等第一內連接單元510可為微凸塊，並可包括鉛、錫、銦、鉍、銻、銀、金、銅、鎳或其合金。在一些實施例中，該等第一內連接單元510可為錫球，並可藉由一熱壓製程及/或一回焊製程(reflow process)而形成在基底111下方。
請參考圖1及圖11到圖19，在步驟S13，可提供一第二堆疊結構200，且複數個第二內連接單元520可形成在第二堆疊結構200下方。
請參考圖11，可提供一第二控制器晶粒210。第二控制器晶粒210可包括一基底211、複數個貫穿基底通孔215、複數個裝置元件(為了簡潔所以圖未示)、包括多個導電墊217的複數個導電特徵以及一介電層213。
在一些實施例中，第二控制器晶粒210的基底211可為一塊狀半導體基底。舉例來說，塊狀半導體基底可包含一元素半導體、一化合物半導體或其組合；而元素半導體例如矽或鍺；化合物半導體例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦或其他III-V族化合物半導體或是II-VI化合物半導體。
在一些實施例中，第二控制器晶粒210的該等貫穿基底通孔215可形成在基底211中。該等貫穿基底通孔215的各上表面可大致與基底211的上表面呈共面。在一些實施例中，該等貫穿基底通孔215的製作技術可包含一先鑽孔製程(via-first process)。在一些實施例中，該等貫穿基底通孔215的製作技術可包含一中鑽孔製程(via-middle process)或是一後鑽孔製程(via-last process)。
在一些實施例中，第二控制器晶粒210的複數個裝置元件可形成在基底211上。複數個裝置元件可為電晶體，例如互補式金屬氧化物半導體電晶體、金屬氧化物半導以場效電晶體、鰭式場效半導體、類似物或是其組合。
在一些實施例中，介電層213可形成在基底211上。介電層213可為一堆疊層結構。介電層213可包括複數個隔離子層。每一個隔離子層可具有一厚度，介於大約0.5μm到大約3.0μm之間。舉例來說，該等隔離子層可包含氧化矽、硼磷矽酸鹽玻璃、未摻雜矽酸鹽玻璃、氟化矽酸鹽玻璃、低介電常數的介電材料、類似物或其組合。該等隔離子層可包含不同材料，但並不以此為限。
該等隔離子層的製作技術可包含多個沉積製程，例如化學氣相沉積、電漿加強化學氣相沉積或是類似製程。在該等沉積製程之後，可執行多個平坦化製程，以移除多餘材料並提供一大致平坦表面給接下來的處理步驟。
在一些實施例中，第二控制器晶粒210的該等導電特徵可形成在介電層213中。該等導電特徵可包括多個導電線(圖未示)、多個導電通孔(圖未示)以及多個導電墊217。該等導電線可相互分隔開並可沿著方向Z而水平設置在介電層213中。在本實施例中，最上面的該等導電線可指定為該等導電墊217。該等導電墊217的各上表面與介電層213的上表面可大致呈共面。該等導電通孔可沿著Z方向連接相鄰的導電特徵、連接相鄰的裝置元件與導電線，以及連接相鄰的導電墊117與導電線。
在一些實施例中，舉例來說，第二控制器晶粒210的該等導電特徵可包含鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鈦鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或是其組合。在介電層213形成期間，可形成該等導電特徵。
在一些實施例中，第二控制器晶粒210的該等裝置元件與該等導電特徵可一起配置成第二控制器晶粒210的多個功能單元。在一些實施例中，舉例來說，第二控制器晶粒210的該等功能電路可包括多個高度複雜電路，例如記憶體控制器或是加速器單元。在一些實施例中，第二控制器晶粒210的該等功能單元可包括與一記憶體相關聯的控制電路以及高速電路。在一些實施例中，第二控制器晶粒210可經配置成一記憶體晶粒的一控制器晶粒。
在一些實施例中，介電層213的上表面可表示成第二控制器晶粒210的前表面210FS。基底211的下表面可表示成第二控制器晶粒210的後表面210BS。
請參考圖12，可提供一第二儲存晶粒220。第二儲存晶粒220可包括一基底221、複數個貫穿基底通孔225、複數個裝置元件(為了簡潔所以圖未示)、包括多個導電墊227的複數個導電特徵、複數個第二儲存單元229以及一介電層223。基底221、介電層223、第二儲存晶粒220的該等裝置元件以及第二儲存晶粒220的該等導電特徵，可分別且對應包含類似於基底211、介電層213、第二控制器晶粒210的該等裝置元件以及第二控制器晶粒210的該等導電特徵之結構/材料，且在文中不再重複其描述。
在一些實施例中，該等第二儲存單元229可形成在介電層223中。每一個第二儲存單元229可包括一絕緣體-導體-絕緣體結構。該等第二儲存單元229可分別且對應電性耦接到第二儲存晶粒220的該等導電特徵。在一些實施例中，第二儲存晶粒220的該等裝置元件、該等導電特徵可一起配置成第二儲存晶粒220的該等功能單元。
在一些實施例中，第二儲存晶粒220的該等功能單元可僅包括核心儲存電路，例如輸入/輸出(I/O)以及時脈電路(clocking circuit)。第二儲存晶粒220的該等功能單元可能不包括任何控制電路或是高速電路。在此情況下，第一儲存晶粒120可與包括控制電路及/或高速電路的第二控制器晶粒210配合協作。藉由將控制電路及/或高速電路與第二儲存晶粒220分隔開，可降低製造第二儲存晶粒220的製程複雜度。因此，可改善製造第二儲存晶粒220的良率以及可靠度，並可降低製造第二儲存晶粒220的成本。
在一些實施例中，第二儲存晶粒220的該等功能單元可包括儲存電路、控制電路以及高速電路。在一些實施例中，第二儲存晶粒220可經配置成一記憶體晶粒。
在一些實施例中，介電層223的上表面可當成第二儲存晶粒220的上表面220FS。基底221的下表面可當成第二儲存晶粒220的後表面220BS。
請參考圖13，第二儲存晶粒220可翻轉(flipped)。第二儲存晶粒220的前表面220FS可接合到第二控制器晶粒210的前表面210FS上。意即，第二儲存晶粒220與第二控制器晶粒210以一面對面(face-to-face)配置進行接合。
在一些實施例中，第二儲存晶粒220與第二控制器晶粒210可經由一混合接合製程而進行接合。在一些實施例中，混合接合製程例如熱壓接合、鈍化-罩蓋-層輔助接合(passivation-capping-layer assisted bonding)或是表面活化接合。在一些實施例中，混合製程接合的製程壓力可介於大約100MPa到大約150MPa之間。在一些實施例中，混合製程接合的製程溫度可介於大約室溫(例如25℃)到大約400℃之間。在一些實施例中，例如濕式化學清洗以及氣體/氣相熱處理的表面處理可用於降低混合接合製程的製程溫度，或是縮短混合接合製程的時間消耗。在一些實施例中，舉例來說，混合接合製程可包括介電質對介電質接合、金屬對金屬接合以及金屬對介電質接合。
在一些實施例中，介電質對介電質接合可源自介電層213與介電層223之間的接合。金屬對金屬接合可源自該等導電墊217與該等導電墊227之間的接合。金屬對介電質接合可源自該等導電墊227與介電層213之間的接合，以及源自該等導電墊217與介電層223之間的接合。
在一些實施例中，在接合製程之後，可執行一熱退火製程，以加強介電質對介電質接合，並產生金屬對金屬接合的熱膨脹，以便進一步改善接合品質。
在一些實施例中，第二儲存晶粒220與第二控制器晶粒210的接合製程可以一載體(carrier)輔助，但並不以此為限。
請參考圖14，可經由一薄化製程而薄化第二儲存晶粒220的基底221，該薄化製程是使用晶圓研磨(wafer grinding)、機械磨損(mechanical abrasion)、拋光(polishing)或類似製程，或是使用化學移除，例如一濕蝕刻。在一些實施例中，第二儲存晶粒220的該薄化製程可以一載體做輔助，但並不以此為限。在薄化製程之後，基底221的厚度可介於大約5μm到大約100μm之間。
請參考圖14，一第一貫穿晶粒通孔413可沿著第二儲存晶粒220而形成，以電性連接到第二控制器晶粒210。詳而言之，第一貫穿晶粒通孔413可沿著基底221與介電層223而形成、形成在相對應的導電墊217上且電性連接到相對應的導電墊217。
請參考圖15，提供一第二儲存晶粒230，其具有類似於第二儲存晶粒220的結構，且在文中不再重複其描述。第二儲存晶粒230的前表面230FS可接合到第二儲存晶粒220的後表面220BS。意即，第二儲存晶粒230與第二儲存晶粒220可以一面對面配置進行接合。第二儲存晶粒230的多個導電墊237可電性連接到相對應的該等貫穿基底通孔225。
請參考圖16，可經由一薄化製程而薄化第二儲存晶粒230的基底231，該薄化製程是使用晶圓研磨(wafer grinding)、機械磨損(mechanical abrasion)、拋光(polishing)或類似製程，或是使用化學移除，例如一濕蝕刻。在一些實施例中第二儲存晶粒230的該薄化製程可以一載體做輔助，但並不以此為限。在薄化製程之後，基底231的厚度可介於大約5μm到大約100μm之間。
請參考圖16，一第二貫穿晶粒通孔423可沿著第二儲存晶粒220、230而形成，以電性連接到第二控制器晶粒210。詳而言之，第二貫穿晶粒通孔423可沿著基底231、介電層233、基底221、介電層223而形成、形成在相對應的導電墊217上且電性連接到相對應的導電墊217。
在一些實施例中，第一貫穿基底通孔413的寬度W3可小於第二貫穿基底通孔423的寬度W4。
請參考圖17及圖18，可分別提供第二儲存晶粒240、250，其具有類似於第二儲存晶粒220的結構，且在文中不再重複其描述。第二儲存晶粒240、250可依序接合到第二儲存晶粒230上，其以類似於第二儲存晶粒220與第二儲存晶粒230之間的接合製程之程序進行接合，且在文中不再重複其描述。
在一些實施例中，一第三貫穿晶粒通孔433沿著第二儲存晶粒220、230、240而形成，以電性連接到第二控制器晶粒210。第三貫穿晶粒通孔433可具有一寬度，其大於第一貫穿晶粒通孔413與第二貫穿晶粒通孔423的寬度。在一些實施例中，該等第二儲存晶粒可經由多個第四貫穿晶粒通孔443而電性連接。舉例來說，第四貫穿晶粒通孔443可沿著第二儲存晶粒240、250而形成，以電性連接第二儲存晶粒240、250。舉另一個例子，第四貫穿晶粒通孔443可沿著第二儲存晶粒230、240而形成，以電性連接第二儲存晶粒230、240。
第二儲存晶粒220、230、240、250、第二控制晶粒210、第一貫穿晶粒通孔413、第二貫穿晶粒通孔423、第三貫穿晶粒通孔433以及第四貫穿晶粒通孔443可一起配置成第二堆疊結構200。第二堆疊結構200可經配置成一揮發性記憶體，例如一動態隨機存取記憶體。應當理解，第二儲存晶粒的數量僅用於例示說明，第二儲存晶粒的數量可大於或是小於圖中所示的數量。
請參考圖18，可經由一薄化製程而薄化第二控制晶粒210的基底211，該薄化製程是使用晶圓研磨(wafer grinding)、機械磨損(mechanical abrasion)、拋光(polishing)或類似製程，或是使用化學移除，例如一濕蝕刻。在薄化製程之後，可暴露該等貫穿基底通孔225。
在一些實施例中，由於第二儲存晶粒220、230、240、250，所以因為第二儲存晶粒220、230、240、250可當作暫時載體而無須一載體以執行第二控制器晶粒210的該薄化製程。因此，可降低成本與製程複雜度。在該薄化製程之後，基底211的厚度可藉於大約5μm到100μm之間。
在一些實施例中，第二控制器晶粒210的厚度T3可小於第二儲存晶粒220的厚度T4。在一些實施例中，第二控制器晶粒210的厚度T3可大致相同於第二儲存晶粒220的厚度T4。
請參考圖19，該等第二內連接單元520可形成在基底211下方，並分別且對應電性連接到該等貫穿基底通孔215。在一些實施例中，該等第二內連接單元520可為微凸塊，並可包括鉛、錫、銦、鉍、銻、銀、金、銅、鎳或其合金。在一些實施例中，該等第二內連接單元520可為錫球，並可藉由一熱壓製程及/或一回焊製程(reflow process)而形成在基底211下方。
請參考圖1及圖20到圖25，在步驟S15，可提供一下晶粒310，第一堆疊結構100可接合到下晶粒310上，且第二堆疊結構200可接合到下晶粒310上。
請參考圖20，下晶粒310可包括一基底311、複數個貫穿基底通孔315、複數個裝置元件(為了簡潔所以圖未示)、包括多個第一連接墊317與多個第二連接墊319的複數個導電特徵以及一介電層313。
在一些實施例中，下晶粒310的基底311可為一塊狀半導體基底。舉例來說，塊狀半導體基底可包含一元素半導體、一化合物半導體或其組合；而元素半導體例如矽或鍺；化合物半導體例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦或其他III-V族化合物半導體或是II-VI化合物半導體。
在一些實施例中，下晶粒310的該等貫穿基底通孔315可形成在基底311中。該等貫穿基底通孔315的各上表面可大致與基底311的上表面呈共面。在一些實施例中，該等貫穿基底通孔315的製作技術可包含一先鑽孔製程(via-first process)。在一些實施例中，該等貫穿基底通孔315的製作技術可包含一中鑽孔製程(via-middle process)或是一後鑽孔製程(via-last process)。
在一些實施例中，下晶粒310的複數個裝置元件可形成在基底311上。複數個裝置元件可為電晶體，例如互補式金屬氧化物半導體電晶體、金屬氧化物半導以場效電晶體、鰭式場效半導體、類似物或是其組合。
在一些實施例中，介電層313可形成在基底311上。介電層313可為一堆疊層結構。介電層313可包括複數個隔離子層。每一個隔離子層可具有一厚度，介於大約0.5μm到大約3.0μm之間。舉例來說，該等隔離子層可包含氧化矽、硼磷矽酸鹽玻璃、未摻雜矽酸鹽玻璃、氟化矽酸鹽玻璃、低介電常數的介電材料、類似物或其組合。該等隔離子層可包含不同材料，但並不以此為限。
該等隔離子層的製作技術可包含多個沉積製程，例如化學氣相沉積、電漿加強化學氣相沉積或是類似製程。在該等沉積製程之後，可執行多個平坦化製程，以移除多餘材料並提供一大致平坦表面給接下來的處理步驟。
在一些實施例中，下晶粒310的該等導電特徵可形成在介電層313中。該等導電特徵可包括多個導電線(圖未示)、多個導電通孔(圖未示)以及多個第一連接墊317與多個第二連接墊319。該等導電線可相互分隔開並可沿著方向Z而水平設置在介電層313中。在本實施例中，最上面的該等導電線可指定為該等第一連接墊317與該等第二連接墊319。該等第一連接墊317的各上表面、該等第二連接墊319的各上表面與介電層313的上表面可大致呈共面。該等導電通孔可沿著方向Z連接相鄰的導電線、連接相鄰的裝置元件與導電線、連接相鄰的第一連接墊317與導電線，以及連接相鄰的第二連接墊319與導電線。
在一些實施例中，在一給定的區域內，該等第一連接墊317的數量可小於該等第二連接墊319的數量。換言之，該等第一連接墊317的焊墊密度可小於該等第二連接墊319的焊墊密度。
在一些實施例中，舉例來說，下晶粒310的該等導電特徵可包含鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鈦鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或是其組合。在介電層313形成期間，可形成該等導電特徵。
在一些實施例中，下晶粒310的該等裝置元件與該等導電特徵可一起配置成第一控制器晶粒110的多個功能單元。在一些實施例中，舉例來說，下晶粒310的該等功能電路可包括多個高度複雜電路，例如處理器核心、記憶體控制器或是加速器單元。在一些實施例中，下晶粒310的該等功能單元可包括控制電路以及高速電路。在一些實施例中，下晶粒310可經配置成一邏輯晶粒。
請參考圖21，第一堆疊結構100可經由該等第一內連接單元512而形成在下晶粒310上。該等第一內連接單元510可形成在該等第一連接墊317上且電性連接到該等第一連接墊317。在一些實施例中，第一堆疊結構100與下晶粒310之間的接合可使用一熱壓製程及/或一回焊製程。
請參考圖21，第二堆疊結構200可由經該等第二內連接單元520而形成在下晶粒310上。該等第二內連接單元520可形成在該等第二連接墊319上且電性連接到該等第二連接墊319。在一些實施例中，第二堆疊結構200與下晶粒310之間的接合可使用一熱壓製程及/或一回焊製程。
在一些實施例中，該等第二內連接單元520的數量可大於該等第一內連接單元510的數量。在一些實施例中，第一控制器晶粒110的厚度T1與第二控制器晶粒210的厚度T3可大致上相同。在一些實施例中，第一堆疊結構100的厚度T5與第二堆疊結構200的厚度T6可大致上相同。在一些實施例中，第一儲存晶粒120的厚度T3可小於第二儲存晶粒220的厚度T4。在一些實施例中，第一儲存晶粒120、130、140、150、160、170的數量可大於第二儲存晶粒220、230、240、250的數量。
請參考圖22到圖24，多個底部填充層601可填滿在第一堆疊結構100與下晶粒310之間，以及在第二堆疊結構200與下晶粒310之間。該等底部填充層601可圍繞該等第一內連接單元510與該等第二內連接單元520。在一些實施例中，該等底部填充層601亦可密封第一堆疊結構100與第二堆疊結構200之各側面(例如側邊表面)的一部分。
在一些實施例中，該等底部填充層601的製作技術可包含固化一底部填充材料，而該底部填充材料是由一交聯有機樹脂以及低的熱膨脹係數(CTE)非有機粒子(例如75重量百分比)所製。在一些實施例中，固化之前的該底部填充材料可與例如環氧樹脂的一液態樹脂、例如酸酐(anhydride)或胺(amines)的一硬化劑、用於便堅韌的一彈性體、用於促進交聯(cross-linking)的一催化劑以及用於流動改良與黏著的其他添加劑一起配製。
該等底部填充層601可緊密地黏著到第一堆疊結構100、第二堆疊結構200以及下晶粒310，以便該等底部填充層601可在第一堆疊結構100與第二堆疊結構200上重新分配來自CTE之不匹配與機械衝擊的應力(stresses)及應變(strains)。因此，可以防止或顯著減少該等第一內連接單元510與該等第二內連連單元520中的裂紋萌生與生長。此外，該等底部填充層601可對該等第一內連接單元510與該等第二內連接單元520提供保護，以改善下晶粒310與第一堆疊結構100及第二堆疊結構200之配置的的機械完整性(mechanical integrity)。再者，該等底部填充層601可提供部分保護以防止水分進入以及其他形式的污染。
請參考圖22到圖24，可形成模塑層603以覆蓋第一堆疊結構100與第二堆疊結構200。模塑層603可包含一模塑化合物，例如聚對二唑苯(polybenzoxazole)、聚醯亞胺(polyimide)、苯並環丁烯(benzocyclobutene)、環氧層壓板(epoxy laminate)或是氟化氫銨(ammonium bifluoride)。模塑層603的製作技術可包含壓縮成型(compressive molding)、移轉成型(transfer molding)、液態包封成型)liquid encapsulent molding)或類似成型方法。舉例來說，一模塑化合物以液體形式進行分配。接下來，可執行一固化製程以將模塑化合物固體化。該模塑化合物的形成可能溢出第一堆疊結構100與第二堆疊結構200，以使該模塑化合物覆蓋第一堆疊結構100與第二堆疊結構200。
請參考圖25，可執行例如化學機械研磨的一平坦化製程，直到第一堆疊結構100與第二堆疊結構200暴露為止。一散熱層(圖未示)可形成在第一堆疊結構100與第二堆疊結構200上，以改善散熱能力。在一些實施例中，平坦化製程是選擇性的。
請參考圖1及圖26，在步驟S17，下晶粒310可接合在一基座基底(base substrate)605上。
請參考圖26，可提供基座基底605。基座基底605可為一層壓片，但並不以此為限。在一些實施例中，基座基底605可包括一環氧樹脂基材料或是醯亞胺三嗪(bismaleimide triazine)。在一些實施例中，基座基底605可為一印刷電路板。下晶粒310與基座基底605可經由複數個第三內連接單元530而進行接合。該等第三內連接單元530可形成在下晶粒310與基座基底605之間。該等第三內連接單元530可分別且對應電性連接到該等貫穿基底通孔315。在一些實施例中，該等第三內連接單元530可為錫球，並可藉由使用一熱壓製程及/或一回焊製程而形成在下晶粒310與基座基底605之間。
圖27是放大剖視示意圖，例示本揭露另一實施例的半導體元件1B。
在半導體元件1B中，貫穿基底通孔115可包括一填充層FL、一晶種層SL、一黏著層AL、一阻障層BL以及一絕緣層IL。
在一些實施例中，填充層FL可沿著第一控制器晶粒110的基底111而形成且電性連接到相對應的第一內連接單元510。舉例來說，填充層FL可包含摻雜多晶矽、鎢、銅、奈米碳管或是焊料合金(solder alloy)。
在一些實施例中，絕緣層IL可形成在填充層FL與基底111之間。在一些實施例中，舉例來說，絕緣層IL可包含氧化矽、氮化矽、氮氧化矽或是四乙基矽酸鹽(tetra-ethyl ortho-silicate)。絕緣層IL可具有一厚度，其介於大約50nm到大約200nm之間。在一些實施例中，舉例來說，絕緣層IL可包含聚對二甲苯(parylene，商品名為帕里綸)、環氧樹脂(epoxy)或是聚對二甲苯(poly(p-xylene))。絕緣層IL可具有一厚度，其介於大約1μm到大約5μm之間。絕緣層IL可保證填充層FL在基底111中是電性絕緣的。
在一些實施例中，晶種層SL可形成在填充層FL與絕緣層IL之間。在一些實施例中，晶種層SL可具有一厚度，其介於大約10nm到大約40nm之間。在一些實施例中，舉例來說，晶種層SL可包含下列群組其中至少一個：鋁、金、鈹、鉍、鈷、銅、鉿、銦、錳、鉬、鎳、鉛、鈀、鉑、銠、錸、鎦、鉭、碲、鈦、鎢、鋅以及鋯。晶種層SL可降低在填充層FL形成期間之一開口的一電阻率(resistivity)。
在一些實施例中，黏著層AL可形成在晶種層SL與絕緣層IL之間。舉例來說，晶種層SL可包含鈦、鉭、鈦鎢或氮化錳(manganese nitride)。晶種層SL可改善在晶種層SL與阻障層BL之間的黏性。
在一些實施例中，阻障層BL可在黏著層AL與絕緣層IL之間。舉例來說，阻障層BL可包含鉭、氮化鉭、鈦、氮化鈦、錸(rhenium)、硼化鎳(nickel boride)或是氮化鉭/鉭層。阻障層BL可禁止填充層FL之導電材料擴散進入基底111中。
在一些實施例中，其他貫穿基底通孔或是貫穿晶粒通孔可具有類似於貫穿基底通孔115的結構，且在文中不再重複其描述。
圖28是剖視示意圖，例示本揭露另一實施例製備半導體元件1C的部分流程。圖29是放大剖視示意圖，例示圖28之區域A1的剖面。圖30是剖視示意圖，例示沿著圖29之剖線A-A’、B-B’以及C-C’的剖面。圖31是放大剖視示意圖，例示圖28之區域A2的剖面。圖32是剖視示意圖，例示沿著圖30之剖線A-A’、B-B’以及C-C’的剖面。
請參考圖28，一中間半導體元件可以類似於如圖2到圖21所描述的一程序進行製造，且在文中不再重複其描述。為了簡潔、清楚以及便於描述，僅描述一個第一內連接單元510以及一個第二內連接單元520。
請參考圖28到圖31，在一些實施例中，一第一下環狀層515可形成在第一連接墊317上。一第一上環狀層517可形成在貫穿基底通孔115下方。在一些實施例中，舉例來說，第一下環狀層515與第一上環狀層517可包含銅或其他適合的金屬或是金屬合金。
第一內連接單元510可包括一第一外部層511以及一第一腔室513。第一外部層511可形成在第一下環狀層515與第一上環狀層517之間。第一外部層511、第一下環狀層515以及第一上環狀層517可分別且對應具有一環型剖面輪廓。被貫穿基底通孔115、第一上環狀層517、第一外部層511、第一下環狀層515以及第一連接墊317所包圍的空間可表示成第一腔室513。
在一些實施例中，經由在第一連接墊317上之第一下環狀層515的使用，創建一第一「晶種」點以用於在環狀物之非導電/非潤濕中心處積累汽化通量(vaporized flux)。隨著蒸汽在焊料加熱與液化期間膨脹，形成第一內部腔室(圖未示)，而該內部腔室被熔融焊料的表面張力以及黏度所包含。藉由在貫穿基底通孔115下方之第一上環狀層 517中包括第二晶種點，開始一第二內部腔室(圖未示)，該第二內部腔室與該第一內部腔室鄰接以產生所得到的第一腔室513。表面張力特性迫使該液化結構上形成一外凸形狀，當冷卻時，其固化成第一外部層511的一桶型形式，因為外殼在內部的汽化助焊劑收縮之前固化。
在一些實施例中，第一內連接單元510可為一錫球。第一腔室513的一相對體積可介於第一內連接單元510之總體積的1%到90%之間。第一腔室513的體積可藉由控制在焊料加熱期間之溫度與時間而進行控制。焊料的成分應平衡焊料與焊料合金的特性以及一助焊蒸氣的特性。一例示的焊料化合物可以由任何一般焊料材料以及一助焊劑的一些部分所組成，而一般焊料材料例如焊料、銀與錫，助焊劑例如選自松香、樹脂、活化劑、觸變劑(thixotropic agent)以及一高溫沸騰溶劑之群組中的一種或多種。
請參考圖29、圖31及圖32，在一些實施例中，一第二下環狀層525可形成在第二連接墊319上。一第二上環狀層527可形成在貫穿基底通孔215下方。在一些實施例中，舉例來說，第二下環狀層525以及第二上環狀層527可包含銅或其他適合的金屬或金屬合金。
第二內連接單元520可包括一第二外部層521以及一第二腔室523。第二外部層521可形成在第二下環狀層525與第二上環狀層527之間。第二外部層521、第二下環狀層525以及第二上環狀層527可分別且對應具有一環型剖面輪廓。被貫穿基底通孔215、第二上環狀層527、第二外部層521、第二下環狀層525以及第二連接墊319所包圍的空間可表示成第二腔室523。
在一些實施例中，經由在第二連接墊319上之第二下環狀層525的使用，創建一第一「晶種」點以用於在環狀物之非導電/非潤濕中心處積累汽化通量(vaporized flux)。隨著蒸汽在焊料加熱與液化期間膨脹，形成第一內部腔室(圖未示)，而該內部腔室被熔融焊料的表面張力以及黏度所包含。藉由在貫穿基底通孔215下方之第一上環狀層 527中包括第二晶種點，開始一第二內部腔室(圖未示)，該第二內部腔室與該第一內部腔室鄰接以產生所得到的第一腔室523。表面張力特性迫使該液化結構上形成一外凸形狀，當冷卻時，其固化成第一外部層521的一桶型形式，因為外殼在內部的汽化助焊劑收縮之前固化。
在一些實施例中，第二內連接單元520可為一錫球。第二腔室523的一相對體積可介於第一內連接單元510之總體積的1%到90%之間。第二腔室523的體積可藉由控制在焊料加熱期間之溫度與時間而進行控制。焊料的成分應平衡焊料與焊料合金的特性以及一助焊蒸氣的特性。一例示的焊料化合物可以由任何一般焊料材料以及一助焊劑的一些部分所組成，而一般焊料材料例如焊料、銀與錫，助焊劑例如選自松香、樹脂、活化劑、觸變劑(thixotropic agent)以及一高溫沸騰溶劑之群組中的一種或多種。
圖33是剖視示意圖，例示本揭露另一實施例製備半導體元件1C的部分流程。圖34及圖35是放大剖視示意圖，例示圖33之區域A1與A2的剖面。
請參考圖33到圖35，該等底部填充層601、模塑層603、該等第三內連接單元530以及基座基底605可以類似於如圖22到圖26所描述的一程序所形成，且在文中不再重複其描述。
在製造或操作半導體元件1C期間，潛在的破壞性應力可藉由包括第一腔室513的第一內連接單元510以及包括第二腔室523的第二內連接單元520而中和並減小或移除。因此，可改善半導體元件1C的良率以及可靠度。
本揭露之一實施例提供一種半導體元件，包括一下晶粒；一第一堆疊結構，包括一第一控制器晶粒，設置在該下晶粒上；以及複數個第一儲存晶粒，堆疊在該第一控制器晶粒上；一第二堆疊結構，包括一第二控制器晶粒，設置在該下晶粒上；以及複數個第二儲存晶粒，堆疊在該第二控制器晶粒上。該複數個第一儲存晶粒分別包括複數個第一儲存單元，其經配置成一浮動陣列。該複數個第二儲存晶粒包括複數個第二儲存單元，其分別包括一絕緣體-導體-絕緣體結構。
本揭露之另一實施例提供一種半導體元件，包括一下晶粒；一第一堆疊結構，經由複數個第一內連接單元而設置在該下晶粒上；以及一第二堆疊結構，經由複數個第二內連接單元而設置在該下晶粒上。該第一堆疊結構包括：一第一控制器晶粒，設置在該複數個第一內連接單元上；複數個第一儲存晶粒，堆疊在該第一控制器晶粒上並經配置成一浮動陣列。該第二堆疊結構包括：一第二控制器晶粒，設置在該複數個第二內連接單元上；以及複數個第二儲存晶粒，堆疊在該第二控制器晶粒上，且分別包括一絕緣體-導體-絕緣體結構。
本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一第一堆疊結構，該第一堆疊結構包括：一第一控制器晶粒；以及複數個第一儲存晶粒，依序堆疊在該第一控制器晶粒上；提供一第二堆疊結構，該第二堆疊結構包括：一第二控制器晶粒；以及複數個第二儲存晶粒，依序堆疊在該第二控制器晶粒上；該第一控制器晶粒經由複數個第一內連接單元而接合到一下晶粒上；以及該第二控制器晶粒經由負數個第二內連接單元而接合到該下晶粒上。該複數個第一儲存晶粒分別包括複數個第一儲存單元，其經配置成一浮動陣列。該複數個第二儲存晶粒包括複數個第二儲存單元，其分別包括一絕緣體-導體-絕緣體結構。
由於本揭露該半導體元件的設計，第一堆疊結構100具有呈浮動陣列形式的該等第一儲存單元129，第二堆疊結構200具有該等第二儲存單元229，該等第二儲存單元229具有該等絕緣體-導體-絕緣體結構，且第一堆疊結構100以及第二堆疊結構200可與下晶粒310整合在一起。因此，可縮減半導體元件1A的尺寸(dimension)。此外，該等貫穿基底通孔亦可縮減在第一堆疊結構100及/或第二堆疊結構200內的多個電性路徑，以便可降低功耗。因此，可改善半導體元件1A的效能。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
1A:半導體元件 1B:半導體元件 1C:半導體元件 10:製備方法 100:第一堆疊結構 110:第一控制器晶粒 110BS:後表面 110FS:前表面 111:基底 113:介電層 115:貫穿基底通孔 117:導電墊 120:第一儲存晶粒 120BS:後表面 120FS:前表面 121:基底 123:介電層 125:貫穿基底通孔 127:導電墊 129:第一儲存單元 130:第一儲存晶粒 130FS:前表面 131:基底 133:介電層 137:導電墊 140:第一儲存晶粒 150:第一儲存晶粒 160:第一儲存晶粒 170:第一儲存晶粒 200:第二堆疊結構 210:第二控制器晶粒 210BS:後表面 210FS:前表面 211:基底 213:介電層 215:貫穿基底通孔 217:導電墊 220:第二儲存晶粒 220BS:下表面 220FS:上表面 221:基底 223:介電層 225:貫穿基底通孔 227:導電墊 229:第二儲存單元 230:第二儲存晶粒 230FS:前表面 231:基底 233:介電層 237:導電墊 240:第二儲存晶粒 250:第二儲存晶粒 310:下晶粒 311:基底 313:介電層 315:貫穿基底通孔 317:第一連接墊 319:第二連接墊 411:第一貫穿晶粒通孔 413:第一貫穿晶粒通孔 421:第二貫穿晶粒通孔 423:第二貫穿晶粒通孔 431:第三貫穿晶粒通孔 433:第三貫穿晶粒通孔 441:第四貫穿晶粒通孔 443:第四貫穿晶粒通孔 510:第一內連接單元 511:第一外部層 513:第一腔室 515:第一下環狀層 517:第一上環狀層 520:第二內連接單元 521:第二外部層 523:第二腔室 525:第二下環狀層 527:第二上環狀層 530:第三內連接單元 601:底部填充層 603:模塑層 605:基座基底 A1:區域 A2:區域 AL:黏著層 BL:阻障層 FL:填充層 IL:絕緣層 S11:步驟 S13:步驟 S15:步驟 S17:步驟 SL:晶種層 T1:厚度 T2:厚度 T3:厚度 T4:厚度 T5:厚度 T6:厚度 W1:寬度 W2:寬度 W3:寬度 W4:寬度 Z:方向
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號指相同的元件。 圖1是流程示意圖，例示本揭露一實施例之半導體元件的製備方法。 圖2到圖22是剖視示意圖，例示本揭露一實施例製備半導體元件的部分流程。 圖23及圖24是放大剖視示意圖，例示圖22之區域A1與A2的剖面。 圖25及圖26是剖視示意圖，例示本揭露一實施例製備半導體元件的部分流程。 圖27是放大剖視示意圖，例示本揭露另一實施例的半導體元件。 圖28是剖視示意圖，例示本揭露另一實施例製備半導體元件的部分流程。 圖29是放大剖視示意圖，例示圖28之區域A1的剖面。 圖30是剖視示意圖，例示沿著圖29之剖線A-A’、B-B’以及C-C’的剖面。 圖31是放大剖視示意圖，例示圖28之區域A2的剖面。 圖32是剖視示意圖，例示沿著圖30之剖線A-A’、B-B’以及C-C’的剖面。 圖33是剖視示意圖，例示本揭露另一實施例製備半導體元件的部分流程。 圖34及圖35是放大剖視示意圖，例示圖33之區域A1與A2的剖面。
1A:半導體元件
100:第一堆疊結構
110:第一控制器晶粒
120:第一儲存晶粒
130:第一儲存晶粒
140:第一儲存晶粒
150:第一儲存晶粒
160:第一儲存晶粒
170:第一儲存晶粒
200:第二堆疊結構
210:第二控制器晶粒
220:第二儲存晶粒
230:第二儲存晶粒
240:第二儲存晶粒
250:第二儲存晶粒
310:下晶粒
311:基底
313:介電層
315:貫穿基底通孔
317:第一連接墊
319:第二連接墊
510:第一內連接單元
520:第二內連接單元
530:第三內連接單元
601:底部填充層
603:模塑層
605:基座基底
Z:方向

Claims (35)

  1. 一種半導體元件，包括： 一下晶粒； 一第一堆疊結構，包括： 一第一控制器晶粒，設置在該下晶粒上；以及 複數個第一儲存晶粒，堆疊在該第一控制器晶粒上； 一第二堆疊結構，包括： 一第二控制器晶粒，設置在該下晶粒上；以及 複數個第二儲存晶粒，堆疊在該第二控制器晶粒上； 其中該複數個第一儲存晶粒分別包括複數個第一儲存單元，其經配置成一浮動陣列； 其中該複數個第二儲存晶粒包括複數個第二儲存單元，其分別包括一絕緣體-導體-絕緣體結構。
  2. 如請求項1所述之半導體元件，其中該第一控制器晶粒的一厚度以及該第二控制器晶粒的一厚度大致上相同。
  3. 如請求項1所述之半導體元件，其中該複數個第一儲存單元之其中一個的一厚度小於該複數個第二儲存晶粒之其中一個的一厚度。
  4. 如請求項1所述之半導體元件，其中該第一堆疊結構的一厚度與該第二堆疊結構的一厚度大致上相同。
  5. 如請求項4所述之半導體元件，其中該複數個第一儲存單元的數量大於該複數個第二儲存晶粒的數量。
  6. 如請求項1所述之半導體元件，還包括一第一貫穿晶粒通孔以及一第二貫穿晶粒通孔，該第一貫穿晶粒通孔沿著其中一個第一儲存單元設置、設置在該第一控制器晶粒上並電性連接到該第一控制器晶粒，該第二貫穿晶粒通孔沿著至少兩個第一儲存晶粒設置、設置在該第一控制器晶粒上並電性連接到該第一控制器晶粒。
  7. 如請求項6所述之半導體元件，其中該第二貫穿晶粒通孔的一寬度大於該第一貫穿晶粒通孔的一寬度。
  8. 如請求項1所述之半導體元件，還包括複數個第一內連接單元以及複數個第二內連接單元，該複數個第一內連接單元設置在該第一控制器晶粒與該下晶粒之間，該複數個第二內連接單元設置在該第二控制器晶粒與該下晶粒之間；其中該複數個第一內連接單元為微凸塊或是錫球，而該複數個第二內連接單元為微凸塊或是錫球。
  9. 如請求項8所述之半導體元件，其中該複數個第一內連接單元的數量小於該複數個第二內連接單元的數量。
  10. 如請求項9所述之半導體元件，其中該複數個第一儲存單元中的最下面一個以一面對面配置而設置在該第一控制器晶粒上。
  11. 如請求項9所述之半導體元件，還包括： 一底部填充層，設置在該第一控制器晶粒與該下晶粒之間，並圍繞該複數個第一內連接單元；以及 一模塑層，設置在該下晶粒上並圍繞該第一堆疊結構與該第二堆疊結構。
  12. 一種半導體元件，包括： 一下晶粒； 一第一堆疊結構，經由複數個第一內連接單元而設置在該下晶粒上；以及 一第二堆疊結構，經由複數個第二內連接單元而設置在該下晶粒上； 其中該第一堆疊結構包括： 一第一控制器晶粒，設置在該複數個第一內連接單元上； 複數個第一儲存晶粒，堆疊在該第一控制器晶粒上並經配置成一浮動陣列； 其中該第二堆疊結構包括： 一第二控制器晶粒，設置在該複數個第二內連接單元上；以及 複數個第二儲存晶粒，堆疊在該第二控制器晶粒上，且分別包括一絕緣體-導體-絕緣體結構。
  13. 如請求項12所述之半導體元件，其中該複數個第一內連接單元分別包括一第一外部層以及一第一腔室，該第一外部層設置在該第一堆疊結構與該下晶粒之間，該第一腔室被該第一外部層、該第一堆疊結構以及該下晶粒所包圍。
  14. 如請求項13所述之半導體元件，還包括一第一下環狀層以及一第一上環狀層；其中該第一下環狀層設置在該第一外部層與該下晶粒之間，且該第一上環狀層設置在該第一外部層與該第一堆疊結構之間；其中該第一腔室被該第一外部層、該第一上環狀層、該第一下環狀層、該第一堆疊結構以及該下晶粒所包圍。
  15. 如請求項14所述之半導體元件，其中該第一控制器晶粒的一厚度與該第二控制器晶粒的一厚度大致上相同。
  16. 如請求項15所述之半導體元件，其中該第一堆疊結構的一厚度與該第二堆疊結構的一厚度大致上相同。
  17. 如請求項16所述之半導體元件，其中該複數個第一儲存晶粒的數量大於該複數個第二儲存晶粒的數量。
  18. 如請求項17所述之半導體元件，還包括一第一貫穿晶粒通孔以及一第二貫穿晶粒通孔，該第一貫穿晶粒通孔沿著其中一個第一儲存晶粒設置，且電性連接到該第一控制器晶粒，該第二貫穿晶粒通孔沿著至少兩個第一儲存晶粒設置、設置在該第一控制器晶粒且電性連接到該第一控制器晶粒。
  19. 如請求項18所述之半導體元件，其中該第二貫穿晶粒通孔的一寬度大於該第一貫穿晶粒通孔的一寬度。
  20. 如請求項19所述之半導體元件，其中該複數個第一內連接單元的數量小於該複數個第二內連接單元的數量。
  21. 一種半導體元件的製備方法，包括： 提供一第一堆疊結構，該第一堆疊結構包括： 一第一控制器晶粒；以及 複數個第一儲存晶粒，依序堆疊在該第一控制器晶粒上； 提供一第二堆疊結構，該第二堆疊結構包括： 一第二控制器晶粒；以及 複數個第二儲存晶粒，依序堆疊在該第二控制器晶粒上； 該第一控制器晶粒經由複數個第一內連接單元而接合到一下晶粒上；以及 該第二控制器晶粒經由負數個第二內連接單元而接合到該下晶粒上； 其中該複數個第一儲存晶粒分別包括複數個第一儲存單元，其經配置成一浮動陣列； 其中該複數個第二儲存晶粒包括複數個第二儲存單元，其分別包括一絕緣體-導體-絕緣體結構。
  22. 如請求項21所述之半導體元件的製備方法，還包括形成一底部填充層再該第一控制器晶粒與該下晶粒之間，並圍繞該複數個第一內連接單元。
  23. 如請求項22所述之半導體元件的製備方法，還包括該下晶粒經由複數個第三內連接單元而接合到一基板基底上。
  24. 如請求項23所述之半導體元件的製備方法，其中該複數個第一儲存晶粒中的最下面一個以一面對面配置而堆疊在該第一控制器晶粒上。
  25. 一種半導體元件的製備方法，包括： 提供一下晶粒； 經由複數個第一內連接單元將一第一堆疊結構形成在該下晶粒上；以及 經由複數個第二內連接單元將一第二堆疊結構形成在該下晶粒上； 其中該第一堆疊結構包括： 一第一控制器晶粒，形成在該複數個第一內連接單元上；以及 複數個第一儲存晶粒，堆疊在該第一控制器晶粒上並經配置成一浮動陣列； 其中該第二堆疊結構包括： 一第二控制器晶粒，形成在該複數個第二內連接單元上；以及 複數個第二儲存晶粒，堆疊在該第二控制器晶粒上，且分別包括一絕緣體-導體-絕緣體結構。
  26. 如請求項25所述之半導體元件的製備方法，其中該複數個第一內連接單元分別包括一第一外部層以及一第一腔室，該第一外部層設置在該第一堆疊結構與該下晶粒之間，而該第一腔室被該第一外部層、該第一堆疊結構以及該下晶粒所包圍。
  27. 如請求項26所述之半導體元件的製備方法，還包括形成一第一下環狀層以及一第一上環狀層；其中該第一下環狀層設置在該第一外部層與該下晶粒之間，且該第一上環狀層設置在該第一外部層與該第一堆疊結構之間；其中該第一腔室被該第一外部層、該第一上環狀層、該第一下環狀層、該第一堆疊結構以及該下晶粒所包圍。
  28. 如請求項27所述之半導體元件的製備方法，其中該第一控制器晶粒的一厚度與該第二控制器晶粒的一厚度大致上相同。
  29. 如請求項28所述之半導體元件的製備方法，其中該第一堆疊結構的一厚度與該第二堆疊結構的一厚度大致上相同。
  30. 如請求項29所述之半導體元件的製備方法，其中該複數個第一儲存晶粒的數量大於該複數個第二儲存晶粒的數量。
  31. 如請求項30所述之半導體元件的製備方法，還包括形成一第一貫穿晶粒通孔，其沿著其中一個第一儲存晶粒設置、設置在該第一控制器晶粒上且電性連接到該第一控制器晶粒。
  32. 如請求項31所述之半導體元件的製備方法，還包括形成一第二貫穿晶粒通孔，其沿著至少兩個第一儲存晶粒設置、設置在該第一控制器晶粒上且電性連接到該第一控制器晶粒。
  33. 如請求項32所述之半導體元件的製備方法，其中該第二貫穿晶粒通孔的一寬度大於該第一貫穿晶粒通孔的一寬度。
  34. 如請求項33所述之半導體元件的製備方法，其中該複數個第一內連接單元的數量小於該複數個第二內連接單元的數量。
  35. 如請求項34所述之半導體元件的製備方法，還包括形成一底部填充層在該第一控制器晶粒與該下晶粒之間，並圍繞該複數個第一內連接單元。
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