TWI779925B - 具有半導體貫穿通孔的半導體元件及其製備方法 - Google Patents

具有半導體貫穿通孔的半導體元件及其製備方法 Download PDF

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Abstract

本揭露提供一種半導體元件以及該半導體元件的製備方法。該半導體元件具有一第一半導體結構、一第二半導體結構、一半導體貫穿通孔以及一隔離層。該第一半導體結構具有一第一電路層以及一第一主接合層，該第一主接合層在該第一電路層中且大致與該第一電路層的一前表面為共面。該第二半導體結構具有一第二電路層以及一第二主接合層，該第二電路層在該第一電路層上，該第二主接合層在該第二電路層中，且形貌上對準該第一主接合層並連接到該第一主接合層。該半導體貫穿通孔沿著該第二半導體結構與該第一及第二主接合層設置，並延伸到該第一電路層。該隔離層設置在該半導體貫穿通孔的一側壁上。

Description

具有半導體貫穿通孔的半導體元件及其製備方法
本申請案主張2021年3月25日申請之美國正式申請案第17/212,620號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露關於一種半導體元件及該半導體元件的製備方法。特別是有關於一種具有半導體貫穿通孔的半導體元件以及具有該半導體貫穿通孔之該半導體元件的製備方法。
半導體元件使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。半導體元件的尺寸逐漸地變小，以符合計算能力所逐漸增加的需求。然而，在尺寸變小的製程期間，增加不同的問題，且如此的問題在數量與複雜度上持續增加。因此，仍然持續著在達到改善品質、良率、效能與可靠度以及降低複雜度方面的挑戰。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件，包括一第一半導體結構、一第二半導體結構、一半導體貫穿通孔以及一隔離層。該第一半導體結構包括一第一電路層以及一第一主接合層，該第一電路層設置在一第一基底上，該第一主接合層設置在該第一電路層中。該第一主接合層大致與該第一電路層的一前表面為共面。該第二半導體結構包括一第二電路層、一第二基底以及一第二主接合層，該第二電路層設置在該第一電路層上。該第二基底設置在該第二電路層上。該第二主接合層設置在該第二電路層中。該第二主接合層與該第一主接合層形貌上相互對準且相互接觸。該半導體貫穿通孔，沿著該第二半導體結構與該第一主接合層設置，延伸到該第一電路層，且實體與電性耦接到在該第一電路層中的一對應的導電線。該隔離層設置在該第二半導體結構與該半導體貫穿通孔之間、在該第一主接合層與該該半導體貫穿通孔之間，以及在該第一電路層與該半導體貫穿通孔之間。
在一些實施例中，該半導體貫穿通孔沿著該第二半導體結構設置的一水平剖面面積，大於該半導體貫穿通孔沿著該第一主接合層設置的一水平剖面面積。
在一些實施例中，該半導體貫穿通孔沿著該第二基底設置的一水平剖面面積，大於該半導體貫穿通孔沿著該第二主接合層的一水平剖面面積。
在一些實施例中，該半導體元件還包括一第一子接合層以及一第二子接合層。該第一子接合層設置在該第一電路層中，且該第一子接合層的一上表面大致與該第一電路層的該前表面為共面，而該第二子接合層設置在該第二電路層中，且該第二子接合層的一下表面大致與該第一電路層的該前表面為共面。該第一子接合層與該第二子接合層形貌上相互對準且相互接觸。
在一些實施例中，該第一子接合層的一水平剖面面積小於該第一主接合層的一水平剖面面積，且該第二子接合層的一水平剖面面積小於該第二主接合層的一水平剖面面積。
在一些實施例中，該半導體貫穿通孔沿著該第一主接合層設置的一側壁呈錐形。
在一些實施例中，該半導體貫穿通孔沿著該第二半導體結構設置的該水平剖面面積與該第二基底的一水平剖面面積之間的一比率介於大約2%到大約10%之間。
在一些實施例中，該半導體貫穿通孔沿著該第二半導體結構設置的該水平剖面面積與該第二主接合層的一水平剖面面積之間的一比率介於30%到大約70%之間。
在一些實施例中，該半導體貫穿通孔電性耦接一外部電源。
在一些實施例中，該半導體元件還包括一連接件，設置在該半導體貫穿通孔上。
在一些實施例中，該第一電路層的一佈局不同於該第二電路層的一佈局。
在一些實施例中，該第一電路層的該佈局與該第二電路層的該佈局呈對稱。
在一些實施例中，該第一基底的一厚度大於或等於該第二基底的一厚度。
在一些實施例中，該半導體元件還包括一散熱層，設置在該第一基底下方，其中該散熱層包括垂直定向的石墨以及多個奈米碳管。
在一些實施例中，該半導體元件還包括一貼合層，設置在該散熱層與該第一基底之間，其中該貼合層包括晶粒貼合膜、銀膏或類似物。
本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一第一半導體結構，該第一半導體結構；形成一第一開口；提供一第二半導體結構；形成一第二開口；翻轉該第二半導體結構；將該第二電路層接合到該第一電路層上；形成一通孔開口；共形地形成一隔離層在該通孔開口的一側壁上；以及形成一半導體串觀通孔在該通孔開口中。該第一半導體結構包括一第一電路層以及一第一主接合層，該第一電路層設置在一第一基底上，該第一主接合層設置在該第一電路層中。形成該第一開口以至少部分暴露在該第一電路層中的一對應第一導電線。該第二半導體結構包括一第二電路層以及一第二主接合層，該第二電路層設置在一第二基底上，該第二主接合層設置在該第二電路層中。形成該第二開口以至少部分暴露該第二基底。該第一電路層與該第二電路層經由一混合接合而接合。該第一主接合層與該第二主接合層形貌上相互對準且相互接觸嘔。該第一開口與該第二開口形貌上相互對準且修護連接以配置成一第一空間。該通孔開口藉由沿著該第二基底與該第一空間所形成的一第三開口而配置。
在一些實施例中，該第一開口的一水平剖面面積小於該第二開口的一水平剖面面積。
在一些實施例中，在該第一開口與該第二開口形成之後，該第二主接合層的一水平剖面面積小於該第一主接合層的一水平剖面面積。
在一些實施例中，形成該隔離層的步驟包括共形地形成一層隔離材料在該通孔開口的該側壁與一下表面上；以及移除在該通孔開口之該下表面上的該層隔離材料以至少部分暴露該對應的導電線，且同時形成該隔離層在該通孔開口的該側壁上。
在一些實施例中，該半導體元件的製備方法還包括在該第二電路層接合到該第一電路層上之後，執行一熱退火製程，其中該熱退火製程的一製程溫度介於大約25℃到大約400℃之間。
由於本揭露該半導體元件的設計，可提供具有低串聯電阻(low series resistance)的該半導體貫穿通孔。因此，可改善該半導體元件的效能。此外，該第一開口(first opening)與該第二開口可減少一些缺陷的發生，該等缺陷例如金屬碟陷(metal dishing)。因此，可改善該半導體元件的良率與品質。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
應當理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，為精確地相同的、相等的，或是平坦的，或者是其可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異可因為製造流程而發生。
在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，均包括在半導體元件的範疇中。
應當理解，在本揭露的描述中，一個x-y-z座標系統則假設x與y表示平行於該結構之主表面的平面內之維度(dimensions)，而z則表示垂直於該平面的一維度。
應當理解，在本揭露的描述中，上方(above)(或之上(up))對應Z方向箭頭的該方向，而下方(below)(或之下(down))對應Z方向箭頭的相對方向。
圖1是流程示意圖，例示本揭露一實施例之半導體元件1A的製備方法10。圖2是頂視示意圖，例示本揭露一實施例製備半導體元件1A的部分流程。圖3是剖視示意圖，例示沿著圖1之剖線A-A’的剖面。圖4是頂視示意圖，例示本揭露一實施例製備半導體元件1A的部分流程。圖5是剖視示意圖，例示沿著圖4之剖線A-A’的剖面。
請參考圖1到圖3，在步驟S11，可提供一第一半導體結構100，且第一半導體結構100可包括一第一電路層103以及一第一主接合層111，第一電路層103形成在一第一基底101上，第一主接合層111形成在第一電路層103中。
請參考圖2及圖3，第一半導體結構100可包括第一基底101、第一電路層103、第一主接合層111以及一第一子接合層113。第一基底101可包括一塊狀(bulk)半導體基底，其由址少一半導體材料所組成。舉例來說，該塊狀半導體基底可包含一元素半導體、一化合物半導體或其他III-V族化合物半導體或II-NI族化合物半導體，而該元素半導體例如矽或鍺，該化合物半導體例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦。
請參考圖2及圖3，第一電路層103可形成在第一基底101上。第一電路層103可包括多個層間介電層及/或多個金屬間介電層(inter-metal dielectric layers)，其包含複數個第一裝置元件105以及複數個第一導電特徵。複數個第一裝置元件105可為電晶體，例如互補式金氧半導體電晶體電晶體(complementary metal-oxide-semiconductor transistors)、金屬氧化物半導體場效電晶體、鰭式場效電晶體、類似物或其組合。複數個第一導電特徵可包括複數個第一導電線107、複數個第一導電通孔109或是其他適合的導電元件。複數個第一導電特徵可分別且對應電性連接複數個第一裝置元件105，以形成多個功能單元在第一電路層103中。在本揭露的描述中，一功能單元通常表示功能性相關於邏輯電路，其已經根據多個功能目的而分隔成一區別單元(distinct unit)。在一些實施例中，該等功能單元通常可為高度複雜電路，例如處理器核心、記憶體控制器或加速器單元。在一些其他實施例中，一功能單元的複雜度以及功能性可更加複雜或是更不複雜。在本實施例中，具有複數個第一裝置元件105的第一半導體結構100可當成一記憶體。
舉例來說，該等層間介電層及/或該等金屬間介電層可包含氧化矽、硼磷矽酸鹽玻璃(borophosphosilicate glass)、未摻雜矽酸鹽玻璃(undoped silicate glass)、氟化矽酸鹽玻璃(fluorinated silicate glass)、低介電常數(low-k)的介電材料、類似物或其組合。該等低介電常數的材料可具有一介電常數，該介電常數小於2.0。該等層間介電層及/或該等金屬間介電層的製作技術可包含多個沉積製程，例如化學氣相沉、電漿加強化學氣相沉積或類似方法。在該等沉積製程之後可執行多個平坦化製程，以移除多餘的材料並提供一大致平坦表面給接下來的處理步驟。在該等層間介電層及/或該等金屬間介電層的形成期間，可形成複數個第一裝置元件105與複數個第一導電特徵。
舉例來說，複數個第一導電特徵可包含鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。
請參考圖2及圖3，第一主接合層111與第一子接合層113可形成在第一電路層103中並經由相對應的第一導電通孔109而電性耦接到相對應的第一導電線107。第一主接合層111的上表面以及第一子接合層113的上表面可大致與第一電路層103的前表面103FS為共面。在一些實施例中，第一主接合層111與第一子接合層113相互遠離設置。在一些實施例中，第一子接合層113可能不電性耦接到任何一個第一導電線107。在一些實施例中，第一主接合層111可被指定成一導電墊。在一些實施例中，第一子接合層113可被指定成一導電墊或一導電線。
應當理解，在本揭露的描述中，術語「面(face)」或「前(front)」表面是一個技術術語，指的是在其上形成多個裝置元件以及多個導電特徵之結構的主表面。同樣，一結構的「後(back)」表面是與該面相對的主表面。
舉例來說，第一主接合層111與第一子接合層113可包含鎢、鈷、鋯、鉭、鋁、釕、銅、金屬碳化物、金屬氮化物、過渡金屬鋁化物或其組合。
請參考圖2及圖3，第一主接合層111的水平剖面面積CA1大於第一子接合層113的水平剖面面積CA2。在一些實施例中，第一主接合層11的水平剖面面積CA1與第一基底101的水平剖面面積之間的一比率，可介於大約8%到大約15%之間。在一些實施例中，第一子接合層113的水平剖面面積CA2與第一基底101的水平剖面面積之間的一比率，可介於大約2%到大約7%之間。在一些實施例中，第一子接合層113可為選擇的。換言之，沒有第一子接合層113存在第一電路層103中。
在本揭露的描述中，一水平剖面面積表示一特徵(或元件)平行於x-y平面的一面積。應當理解，在例如圖3的一垂直剖視示意圖中，水平剖面面積僅可顯示一維度(例如x或y)以取代兩個維度。
應當理解，在本揭露的描述中，第一主接合層111與第一子接合層113的數量僅用於例示說明目的。前述該等特徵的數量可多於或少於如圖2及圖3所示的數量。
請參考圖1、圖4及圖5，在步驟S13，可形成一第一開口OP1以暴露在第一電路層103中的一相對應的第一導電線107。
請參考圖4及圖5，第一開口OP1可沿著第一主接合層111而形成並延伸到第一電路層103，以至少部分暴露在第一電路層103中之相對應的第一導電線107的一上表面。在一些實施例中，第一開口OP1的水平剖面面積CA3與第一主接合層111的水平剖面面積CA1之間的一比率，可介於大約25%到大約65%之間。在一些實施例中，第一開口OP1的水平剖面面積CA3與第一基底101的水平剖面面積之間的一比率，可介於大約1.5%到大約9.5%之間。在第一開口OP1形成之後，可縮減第一主接合層111的水平剖面面積CA1，並以CA1’表示。
在一些實施例中，第一開口OP1的側壁可呈錐形。舉例來說，第一開口OP1的側壁與第一主接合層111的上表面之間的一角度，可介於大約85度到大約88度之間。第一開口OP1形成在第一主接合層111的該區域內；因此，不需要額外的晶圓空間而將第一開口OP1與第一主接合層111分開，以減少在微影製程期間之錯位(misalignment)的影響。因此，可節省半導體元件1A的真實區域(real estate)。
圖6是頂視示意圖，例示本揭露一實施例製備半導體元件1A的部分流程。圖7是剖視示意圖，例示沿著圖6之剖線A-A’的剖面。圖8是頂視示意圖，例示本揭露一實施例製備半導體元件1A的部分流程。圖9是剖視示意圖，例示沿著圖8之剖線A-A’的剖面。
請參考圖1、圖6及圖7，在步驟S15，可提供一第二半導體結構200，且第二半導體結構200可包括一第二電路層203以及一第二主接合層211，第二電路層203形成在一第二基底201上，第二主接合層211形成在第二電路層203中。
請參考圖6及圖7，第二半導體結構200可包括第二基底201、第二電路層203、第二主接合層211以及一第二子接合層213。第二基底201可包含與第一基底101相同的材料，但並不以此為限。
請參考圖6及圖7，第二電路層203可形成在第二基底201上。第二電路層203可具有類似於第一電路層103的結構。舉例來說，第二電路層203可包括多個層間介電層及/或金屬間界案層，其包含複數個第二裝置元件205以及複數個第二導電特徵，該等導電特徵例如複數個第二導電線207以及複數個第二導電通孔209，或是其他適合的導電元件。複數個第二導電特徵可分別且對應電性連接複數個第二裝置元件205，以形成多個功能單元在第二電路層203中。
在一些實施例中，第一電路層103的佈局以及第二電路層203的佈局是不同的。舉例來說，第一電路層103的佈局以及第二電路層203的佈局是相互對稱的。舉另一個例子，第二電路層203的佈局可對應第一電路層103的佈局而反射對稱(reflection symmetrical)。在一些實施例中，第一半導體結構100與第二半導體結構200可提供相同的功能性，例如記憶體。在一些實施例中，第一半導體結構100與第二半導體結構200可提供不同的功能性，例如一處理器以及一記憶體。
請參考圖6及圖7，第二主接合層211以及的二子接合層213可形成在第二電路層203中，並經由相對應的第二導電通孔209而電性耦接到相對應的第二導電線207。第二主接合層211的上表面以及第二子接合層213的上表面可大致與第二電路層203的前表面203FS為共面。在一些實施例中，第二主接合層211與第二子接合層213相互遠離。在一些實施例中，第二子接合層213可能不會電性耦接到任何第二導電線207。在一些實施例中，第二主接合層211可當成一導電墊。第二子接合層213可當成一導電墊或一導電線。第二主接合層211以及第二子接合層213可分別且對應包含與第一主接合層111以及第一子接合層113相同的材料。
請參考圖6及圖7，第二主接合層211的水平剖面面積CA4大於第二子接合層213的水平剖面面積CA5。在一些實施例中，第二主接合層211的水平剖面面積CA4與第二基底201的水平剖面面積間的一比率，可介於大約8%到大約15%之間。在一些實施例中，第二子接合層213的水平剖面面積CA5與第二基底201的水平剖面面積之間的一比率，可介於大約2%到大約7%之間。在一些實施例中，第二子接合層213是可為選擇性的。
在一些實施例中，第二主接合層211的水平剖面面積CA4可與第一主接合層111的水平剖面面積CA1相同。在一些實施例中，第二子接合層213的水平剖面面積CA5可與第一子接合層113的水平剖面面積CA2相同。在一些實施例中，第二主接合層211的水平剖面面積CA4可不同於第一主接合層111的水平剖面面積CA1。在一些實施例中，第二子接合層213的水平剖面面積CA5可不同於第一子接合層113的水平剖面面積CA2。
應當理解，在本揭露的描述中，第二主接合層211與第二子接合層213的數量僅用於例示的目的。前述該等特徵的數量可多於或少於如圖6及圖7所示的數量。
請參考圖1、圖8及圖9，在步驟S17，可形成一第二開口OP2以暴露第二基底201。
請參考圖8及圖9，第二開口OP2可沿著第二主接合層211以及第二電路層203而形成，以至少部分暴露第二基底201的一上表面。舉例來說，第二開口OP2的製作技術可包含雷射鑽孔(laser drilling)、粉噴微加工(powder blast micromachining)、深反應離子蝕刻(deep reactive ion etching)或是濕蝕刻，其使用氫氧化物(hydroxides)，例如氫氧化鉀(potassium hydroxide)、氫氧化鈉(sodium hydroxide)、氫氧化銣(rubidium hydroxide)、氫氧化銨(ammonium hydroxide)或是四甲基氫氧化銨(tetra methyl ammonium hydroxide)。
在一些實施例中，第二開口OP2的水平剖面面積CA6與第二主接合層211的水平剖面面積CA4之間的一比率，可介於大約32%到大約72%之間。在一些實施例中，第二開口OP2的水平剖面面積CA6與第二基底201的水平剖面面積之間的一比率，可介於大約3%到大約11%之間。在第二開口OP2ˊ成之後，第二主接合層211的水平剖面面積CA4可縮減，並表示成CA4’。
在一些實施例中，第二開口OP2的水平剖面面積CA6可大於第一開口OP1的水平剖面面積CA3。在一些實施例中，第二主接合層211的水平剖面面積CA4’可小於第一主接合層111的水平剖面面積CA1’。
在一些實施例中，第二開口OP2的側壁可大致呈垂直。應當理解，在本揭露的描述中，若是存在一個垂直面，一表面與該垂直面的偏離不會超過該表面的均方根粗糙度之三倍的話，則該表面為「大致垂直(substantially vertical)」。
第二開口OP2形成在第二主接合層211的該區域內；因此，不需要額外的晶圓空間而將第二開口OP2與第二主接合層211分開，以減少在微影製程期間之錯位(misalignment)的影響。因此，可節省半導體元件1A的真實區域(real estate)。
圖10到圖18是剖視示意圖，例示本揭露一實施例製備半導體元件1A的部分流程。圖19是放大剖視示意圖，例示本揭露一實施例的中間半導體元件。
請參考圖1及圖10到圖12，在步驟S19，可翻轉第二半導體結構200並可接合到第一半導體結構100上，且第一開口OP1與第二開口OP2一起配置成一第一空間SP1。
請參考圖10，在第二半導體結構200翻轉之後，第一主接合層111與第二主接合層211可為形貌上對準，第一子接合層113與第二子接合層213可為形貌上對準，且第一開口OP1與第二開口OP2可為形貌上對準。應當理解，在本揭露的描述中，當兩個特徵大致上具有相同x、y座標時，則那些特徵為形貌上對準。
請參考圖11，第二電路層203可經由一混合接合製程以一面對面配置而接合到第一電路層103上，該混合接合製程例如熱壓接合(thermo-compression bonding)、鈍化罩蓋層輔助接合(passivation-capping-layer assisted bonding)或是表面活化接合(surface activated bonding)。在一些實施例中，該混合接合製程的製程壓力可介於大約100MPa到大約150MPa之間。在一些實施例中，該混合接合製程的製程溫度可介於大約室溫(例如25℃)到大約400℃之間。在一些實施例中，例如濕式化學清洗的表面處理以及氣體/氣相熱處理可用於降低該混合接合製程的該製程溫度或是縮短該混合接合製程所耗費的時間。
在一些實施例中，該混合接合製程可包括活化第一電路層103與第二電路層203的各前表面103FS、203FS(例如在電漿製程中)；在活化之後清洗第一電路層103與第二電路層203；接觸第一電路層103與第二電路層203之活化的各前表面103FS、203FS；以及執行一熱退火製程以加強第一電路層103與第二電路層203之間的接合(bonding)。
在一些實施例中，該混合接合製程可包括介電質對介電質接合(dielectric-to-dielectric bonding)、金屬對金屬接合(metal-to-metal bonding)以及金屬對介電質接合(metal-to-dielectric bonding)。介電質對介電質接合可源自於第一電路層103的該等介電層與第二電路層203的該等介電層之間的接合。金屬對金屬接合可源自於第一主接合層111與第二主接合層211之間以及第一子接合層113與第二子接合層213之間的接合。金屬對介電質接合可源自於第一電路層103的該等介電層與第二主接合層211之間、第一電路層103的該等介電層與第二子接合層213之間、第二電路層203的該等介電層與第一主接合層111之間或是第二電路層203的該等介電層與第一子接合層113之間的接合。
在一些實施例中，舉例來說，當第一電路層103的該等介電層與第二電路層203的該等介電層包含氧化矽或氮化矽時，第一電路層103的該等介電層以及第二電路層203的該等介電層之間的接合可基於親水接合機制(hydrophilic bonding mechanism)。在接合之前，可以對第一電路層103的該等介電層以及第二電路層203的該等介電層進行親水表面的特性修改。
在一些實施例中，在接合製程之後，可執行一熱退火製程以加強介電質對介電質接合，並引起金屬對金屬接合的熱膨脹，以便進一步改善接合品質。
由於第一開口OP1與第二開口OP2形成之後縮減第一主接合層111的水平剖面面積CA1’與第二主接合層211的水平面面積CA4’，因此縮減第一主接合層111與第二主接合層211之間的接觸面積。因此，可大大地減少例如金屬屬碟陷(metal dishing)的缺陷，而該等缺陷輕易地發生在一導電特徵之大區域平坦化。
請參考圖11，在接合之後，第一開口OP1與第二開口OP2可相互連接。第一開口OP1與第二開口OP2一起配置成第一空間SP1，其被第一基底101、第一電路層103、第二基底201以及第二電路層203所圍繞。在一些實施例中，由於第一開口OP1與第二開口OP2的不同維度，所以多個階梯輪廓可能發生在第二開口OP2與第二主接合層211之間的界面(如圖11所示的圓形虛線)。
請參考圖12，可執行一薄化製程以縮減第二基底201的一厚度，以便降低半導體元件1A的高度。在薄化製程之後，第一基底101的厚度T1可大於第二基底201的厚度T2。此薄化製程可允許改善散熱並提供一較低的元件輪廓，以及縮減穿過第二基底201的一半導體貫穿通孔所需的深度和寬度。或者是，在一些實施例中，可省略用於第二基底201的薄化製程。
在一些實施例中，可薄化第二基底201到一厚度，介於大約0.5μm到大約10μm之間。可使用機械磨損(mechanical abrasion)、拋光或類似方法而實現薄化製程，或是使用化學移除，例如一濕蝕刻。在基底中可植入一薄化終止層(圖未示)以用於薄化終止控制。薄化終止層可為一摻雜層或一磊晶生長層(epitaxially grown layer)，其具有一厚度，大約0.2μm到大約10μm。可選擇薄化終止層的厚度，根據所採用的蝕刻選擇性，以便其足夠厚以停止薄化過程。舉例來說，若是該使用的蝕刻選擇性大約為1：100的話，薄化終止層可具有一厚度，介於大約0.2μm到大約5μm之間。基於製程配置，其他維度可用於薄化終止層。
所示實施例的有利特徵，在於藉由在薄化之前接合第一半導體結構100與第二半導體結構200，在接合期間可以不需要載體來提供晶片支撐。再者，因為第一半導體結構100與第二半導體結構200均足夠厚，所以可能不需要薄化晶圓處理技術。一載體或薄化晶圓處理製程的缺乏可降低成本並提升良率。
請參考圖1、圖13及圖14，在步驟S21，一第三開口OP3可沿著第二基底201而形成，並連接到第一空間SP1，其中第三開口OP3與第一空間SP1一起配製成一通孔開口VO。
請參考圖13，一鈍化層301可形成在第二基底201上。在一些實施例中，舉例來說，鈍化層301可包含一非有機材料，選自未摻雜矽酸鹽玻璃、氮化矽、氮氧化矽、氧化矽、氧化氮化矽或其組合。在一些實施例中，舉例來說，鈍化層301可包含一聚合物層，例如環氧樹脂(epoxy)、聚醯亞胺(polyimide)、苯並環丁烯(benzocyclobutene)、聚對二唑苯(polybenzoxazole)或類似物。鈍化層301的製作技術可包含一沉積製程，例如化學氣相沉積、電漿加強化學氣相沉積、蒸鍍或旋轉塗佈。一第一遮罩層501可形成在鈍化層301上。第一遮罩層501可為一光阻層。第一遮罩層501可具有第三開口OP3的一圖案。
請參考圖14，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以移除鈍化層301的一部分、第二基底201的一部分以及第二電路層203的一部分，進而形成第三開口OP3。第三開口OP3可連接到第一空間SP1。第三開口OP3與第一空間SP1一起配製成通孔開口VO。通孔開口VO可包括一下部VO-1、一中間部VO-3以及一上部VO-5。下部VO-1、中間部VO-3以及上部VO-5可分別從第一開口OP1、第二開口OP2以及第三開口OP3轉換而來。意即，下部VO-1、中間部VO-3以及上部VO-5的維度可分別從第一開口OP1、第二開口OP2以及第三開口OP3繼承而來。據此，下部VO-1或中間部VO-3的各水平剖面面積與第一基底101、第一主接合層111、第二基底201以及第二主接合層211的各水平剖面面積之間的一比率，可相同於第一開口OP1與第二開口OP2所例示，且其描述在文中不再重複。
在一些實施例中，上部VO-5(例如第三開口OP3)的水平剖面面積CA7可大於中間部VO-3(例如第二開口OP2)的水平剖面面積CA6。多個階梯輪廓可發生在鄰近中間部VO-3的側壁與上部VO-5的側壁之間的界面處。
相較於沿著鈍化層301與第二半導體結構200並延伸到第一電路層103所直接形成的一通孔開口，藉由對準第一空間SP1與第三開口OP3所架構的通孔開口VO可更適合形成具有較大維度的一通孔開口。據此，形成在具有較大維度之該通孔開口中的一半導體貫穿通孔可具有一較低串聯電阻(low series resistance)，其適合於表示成一電源線(power line)。
請參考圖1、圖15及圖16，在步驟S23，一隔離層IL可共形地形成在通孔開口VO中。
請參考圖15，在形成通孔開口VO之後，可移除第一遮罩層501。一層隔離材料503可共形地形成在通孔開口VO的側壁與下表面上以及在鈍化層301上。在一些實施例中，舉例來說，隔離材料503可包含氧化矽、氮化矽、氮氧化矽或四乙氧基矽烷(tetra-ethyl ortho-silicate)。該層隔離材料503可具有一厚度，介於大約50nm到大約200nm之間。或者是，在一些實施例中，舉例來說，隔離材料503可為聚對二甲苯(parylene)、環氧樹脂(epoxy)或是聚對二甲苯(poly(p-xylene))。該層隔離材料503可具有一厚度，介於大約1μm到大約5μm之間。該層隔離材料503可保證將於後描述的一半導體貫穿通孔401與第一主接合層111以及第二主接合層211電性絕緣。
請參考圖16，可執行一沖壓蝕刻(punch etch)製程以移除形成在通孔開口VO的下表面上的該層隔離材料503。在沖壓蝕刻製程之後，該層隔離材料503可轉變成隔離層IL。在一些實施例中，在沖壓蝕刻製程期間，可移除形成在鈍化層301上的該層隔離層503。
請參考圖1及圖17到圖19，在步驟S25，一半導體貫穿通孔401可形成在通孔開口VO，且一連接件303可形成在半導體貫穿通孔401上。
請參考圖17，可沉積一導電材料以完全填滿通孔開口VO。可執行一平坦化製程，例如化學機械研磨，以移除多餘材料，提供一大致平坦表面給接下來的處理步驟，並同時形成半導體貫穿通孔401。半導體貫穿通孔401可包括一下區段401-1、一中間區段401-3以及一上區段401-5，而下區段401-1形成在下部VO-1中，中間區段401-3形成在中間部VO-3中，上區段401-5則形成在上部VO-5中。下區段401-1、中間區段401-3以及上區段401-5的各維度則分別從下部VO-1、中間部VO-3以及上部VO-5繼承而來。
在一些實施例中，下區段401-1的水平剖面面積CA8與第一主接合層111的水平剖面面積CA1的一比率，可介於大約20%到大約60%之間。在一些實施例中，下區段401-1的水平剖面面積CA8與第一基底101的水平剖面面積的一比率，可介於大約1%到大約9%之間。在一些實施例中，中間區段401-3的水平剖面面積CA9與第一主接合層111的水平剖面面積CA1的一比率，可介於大約30%到大約70%之間。在一些實施例中，中間區段401-3的水平剖面面積CA9與第二基底201的水平剖面面積的一比率，可介於大約2%到大約10%之間。在一些實施例中，上區段401-5的水平剖面面積CA10可大於中間區段401-3的水平剖面面積CA9。
半導體貫穿通孔401形成在第一主接合層111以及第二主接合層211的該區域內；因此，不需要額外的晶圓空間而將半導體貫穿通孔401與第一主接合層111或第二主接合層211分開，以減少在微影製程期間之錯位(misalignment)的影響。因此，可節省半導體元件1A的真實區域(real estate)。在一些實施例中，半導體貫穿通孔401可電性耦接到一外部電源，以便指定為半導體元件1A的一電源線(power line)。
請參考圖18，連接件303可包括具有低電阻性的一導電材料，例如錫、鉛、銀、銅、鎳、鉍(bismuth)或其合金，且其製作技術可包含一適合的製程，例如蒸鍍、鍍覆、球滴(ball drop)或是網印(screen printing)。在一些實施例中，連接件303可為受控塌陷晶片連接(controlled collapse chip connection)(意即C4)凸塊，其製作技術為一C4製程。在一些實施例中，連接件303可為一焊料接頭(solder joint)。焊料接頭可包括例如錫的一材料，或是其他適合的材料，例如銀或銅。在焊料接頭為錫焊料接頭的一實施例中，焊料接頭的製作技可包含經由蒸鍍、電鍍、印刷、焊料轉移(solder transfer)或是球放置(ball placement)而初始形成一層錫到一厚度，該厚度大約10μm到大約100μm。一旦該層錫已經形成在半導體貫穿通孔401上，則可執行一回焊製程(reflow process)，以將焊料接頭塑形成期望的形狀。在一些實施例中，舉例來說，連接件303可為包含銅的一柱形凸塊。
請參考圖19，在一些實施例中，半導體貫穿通孔401可包括一填充層FL、一晶種層SL、一黏著層AL以及一阻障層BL。為了清楚，前述形成在中間部VO-3以及上部VO-5中的該等層並未顯示在圖9中。
阻障層BL可共形地形成在隔離層IL上以及在通孔開口VO的下表面上，並接觸相對應的第一導電線107之上表面。舉例來說，阻障層BL包含鉭、氮化鉭、鈦、氮化鈦、錸、硼化鎳(nickel boride)或是氮化鉭/鉭雙層。
黏著層AL可共形地形成在阻障層BL上。舉例來說，黏著層AL可包含鈦、鉭、鈦鎢或氮化錳(manganese nitride)。黏著層AL可改善晶種層SL與阻障層BL之間的一黏性。黏著層AL可具有一厚度，介於大約5nm到大約50nm之間。
晶種層SL可共形地形成在黏著層AL上。晶種層SL可具有一厚度，介於大約10nm到大約40nm之間。舉例來說，晶種層SL可包含銅或釕。在藉由一電鍍製程形成填充層FL期間，晶種層SL可降低通孔開口VO的電阻率。
填充層FL可形成在晶種層SL上並完全填滿通孔開口VO。舉例來說，填充層FL可為銅。填充層FL的製作技術可包含一電鍍製程。
圖20到圖25是剖視示意圖，例示本揭露另一實施例製備半導體元件1B的一流程。
請參考圖20，一中間半導體元件可以類似於如圖2到圖5所描述的一程序所製造。可形成一第一能量可移除層505以完全填滿第一開口OP1。第一能量可移除層505可包含一材料，例如一熱可分解材料、一光可分解材料、一電子束可分解材料或其組合。第一能量可移除層505可藉由暴露到一能量源而被分解。該能量源可包括熱、光或其組合。當熱使用來當成該能量源時，一溫度可設定在大約800°C到大約900°C之間。當光使用來當成該能量源時，可施加一紫外光或一電子束。
請參考圖21，一中間半導體元件可以類似於如圖6到圖9所描述的一程序所製造。可形成一第二能量可移除層507以完全填滿第二開口OP2。第二能量可移除層507可包括與第一能量可移除層505相同的材料。
請參考圖22，可執行類似於如圖10及圖11所描述的一混合接合製程。該混合接合製程還可包括聚合物對聚合物(polymer-to-polymer)接合以及聚合物對金屬(polymer-to-metal)接合，其還可改善第一半導體結構100與第二半導體結構200之間的接合品質。該聚合物對聚合物接合可源自於第一能量可移除層507與第二能量可移除層507之間的接合。該聚合物對金屬接合可源自於第二能量可移除層507與第一主接合層111之間的接合。
請參考圖23，第三開口OP3可以類似於圖13及圖14所描述的一程序所製造，以暴露第二能量可移除層507。
請參考圖24，可藉由將如圖23所描述的中間半導體元件暴露到一能量源而執行一能量處理，該能量源例如熱或光。在該能量處理之後，可移除第一能量可移除層505以及第二能量可移除層507，且通孔開口VO可同時形成在第一能量可移除層505以及第二能量可移除層507先前所佔據的地方。
請參考圖25，隔離層IL、半導體貫穿通孔401以及連接件303可依序以類似於如圖15到圖18所描述的一程序而形成。
圖26是剖視示意圖，例示本揭露另一實施例的半導體元件1C。
請參考圖26，半導體元件1C可具有類似於如圖18所描述的一結構。在圖26中相同或類似於如圖18的元件已經標示有類似元件編號，並已經省略重複的描述。半導體元件1C可包括一散熱層305以及一貼合層307。
請參考圖26，散熱層305可設置在第一基底101的下方。貼合層307可用於將散熱層305貼合到第一基底101。在一些實施例中，貼合層307可包括一晶粒貼合膜、銀膏或類似物。在一些實施例中，舉例來說，散熱層305可包含一複合材料，選自下列群組，包含碳化矽、氮化鋁、石墨(graphite)及類似物。散熱層305可具有一良好的熱傳導率(thermal conductivity)，其可大於2 W/m·K。在一些實施例中，散熱層305可具有高熱傳導率，其大於100 W/m·K，並可使用一金屬、一金屬合金或類似物所形成。舉例來說，散熱層305可包括金屬及/或金屬合金，其選自下列群組，包含鋁、銅、鎳、鈷及類似物。
在一些實施例中，散熱層305可包含一碳材料，其充滿有一可撓性材料，例如一聚合物基材(polymer matrix)。舉例來說，散熱層305可包括常態定向石墨以及多個奈米碳管，其充滿有一氟聚合物橡膠基材(fluoropolymer rubber matrix)。該等奈米碳管的深寬比可介於大約1：1到大約1：100之間。舉另一個例子，散熱層305可包括石墨碳(graphitic carbon)。再舉另一個例子，散熱層305可包括熱解石墨(pyrolytic graphite)片。在一些實施例中，散熱層305的熱阻可小於0.2℃ cm 2/Watt，其在大約250μm到大約450μm之間的一厚度的條件下。散熱層305可對半導體元件1C提供額外的散熱能力。
本揭露之一實施例提供一種半導體元件，包括一第一半導體結構、一第二半導體結構、一半導體貫穿通孔以及一隔離層。該第一半導體結構包括一第一電路層以及一第一主接合層，該第一電路層設置在一第一基底上，該第一主接合層設置在該第一電路層中。該第一主接合層大致與該第一電路層的一前表面為共面。該第二半導體結構包括一第二電路層、一第二基底以及一第二主接合層，該第二電路層設置在該第一電路層上。該第二基底設置在該第二電路層上。該第二主接合層設置在該第二電路層中。該第二主接合層與該第一主接合層形貌上相互對準且相互接觸。該半導體貫穿通孔，沿著該第二半導體結構與該第一主接合層設置，延伸到該第一電路層，且實體與電性耦接到在該第一電路層中的一對應的導電線。該隔離層設置在該第二半導體結構與該半導體貫穿通孔之間、在該第一主接合層與該該半導體貫穿通孔之間，以及在該第一電路層與該半導體貫穿通孔之間。
本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一第一半導體結構，該第一半導體結構；形成一第一開口；提供一第二半導體結構；形成一第二開口；翻轉該第二半導體結構；將該第二電路層接合到該第一電路層上；形成一通孔開口；共形地形成一隔離層在該通孔開口的一側壁上；以及形成一半導體串觀通孔在該通孔開口中。該第一半導體結構包括一第一電路層以及一第一主接合層，該第一電路層設置在一第一基底上，該第一主接合層設置在該第一電路層中。形成該第一開口以至少部分暴露在該第一電路層中的一對應第一導電線。該第二半導體結構包括一第二電路層以及一第二主接合層，該第二電路層設置在一第二基底上，該第二主接合層設置在該第二電路層中。形成該第二開口以至少部分暴露該第二基底。該第一電路層與該第二電路層經由一混合接合而接合。該第一主接合層與該第二主接合層形貌上相互對準且相互接觸嘔。該第一開口與該第二開口形貌上相互對準且修護連接以配置成一第一空間。該通孔開口藉由沿著該第二基底與該第一空間所形成的一第三開口而配置。
由於本揭露該半導體元件的設計，可提供具有低串聯電阻(low series resistance)的半導體貫穿通孔401。因此，可改善半導體元件1A的效能。此外，第一開口OP1與第二開口OP2可減少一些缺陷的發生，該等缺陷例如金屬碟陷(metal dishing)。因此，可改善半導體元件1A的良率與品質。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
1A:半導體元件 1B:半導體元件 1C:半導體元件 10:製備方法 100:第一半導體結構 101:第一基底 103:第一電路層 103FS:前表面 105:第一裝置元件 107:第一導電線 109:第一導電通孔 111:第一主接合層 113:第一子接合層 200:第二半導體結構 201:第二基底 203:第二電路層 203FS:前表面 205:第二裝置元件 207:第二導電線 209:第二導電通孔 211:第二主接合層 213:第二子接合層 301:鈍化層 303:連接件 305:散熱層 307:貼合層 401:半導體貫穿通孔 401-1:下區段 401-3:中間區段 401-5:上區段 501:第一遮罩層 503:隔離材料 505:第一能量可移除層 507:第二能量可移除層 AL:黏著層 BL:阻障層 CA1:水平剖面面積 CA1’:水平剖面面積 CA2:水平剖面面積 CA3:水平剖面面積 CA4:水平剖面面積 CA4’:水平剖面面積 CA5:水平剖面面積 CA6:水平剖面面積 CA7:水平剖面面積 CA8:水平剖面面積 CA9:水平剖面面積 CA10:水平剖面面積 FL:填充層 IL:隔離層 OP1:第一開口 OP2:第二開口 OP3:第三開口 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 S21:步驟 S23:步驟 S25:步驟 SL:晶種層 SP1:第一空間 T1:厚度 T2:厚度 VO:通孔開口 VO-1:下部 VO-3:中間部 VO-5:上部 X:方向 Y:方向 Z:方向
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號指相同的元件。 圖1是流程示意圖，例示本揭露一實施例之半導體元件的製備方法。 圖2是頂視示意圖，例示本揭露一實施例製備半導體元件的部分流程。 圖3是剖視示意圖，例示沿著圖1之剖線A-A’的剖面。 圖4是頂視示意圖，例示本揭露一實施例製備半導體元件的部分流程。 圖5是剖視示意圖，例示沿著圖4之剖線A-A’的剖面。 圖6是頂視示意圖，例示本揭露一實施例製備半導體元件的部分流程。 圖7是剖視示意圖，例示沿著圖6之剖線A-A’的剖面。 圖8是頂視示意圖，例示本揭露一實施例製備半導體元件的部分流程。 圖9是剖視示意圖，例示沿著圖8之剖線A-A’的剖面。 圖10到圖18是剖視示意圖，例示本揭露一實施例製備半導體元件的部分流程。 圖19是放大剖視示意圖，例示本揭露一實施例的中間半導體元件。 圖20到圖25是剖視示意圖，例示本揭露另一實施例製備半導體元件的一流程。 圖26是剖視示意圖，例示本揭露另一實施例的半導體元件。
1A:半導體元件 100:第一半導體結構 101:第一基底 103:第一電路層 103FS:前表面 105:第一裝置元件 107:第一導電線 109:第一導電通孔 111:第一主接合層 113:第一子接合層 200:第二半導體結構 201:第二基底 203:第二電路層 203FS:前表面 205:第二裝置元件 207:第二導電線 209:第二導電通孔 211:第二主接合層 213:第二子接合層 301:鈍化層 303:連接件 401:半導體貫穿通孔 IL:隔離層 Z:方向

Claims (20)

  1. 一種半導體元件，包括： 一第一半導體結構，包括一第一電路層以及一第一主接合層，該第一電路層設置在一第一基底上，該第一主接合層設置在該第一電路層中且大致與該第一電路層的一前表面為共面； 一第二半導體結構，包括一第二電路層、一第二基底以及一第二主接合層，該第二電路層設置在該第一電路層上，該第二基底設置在該第二電路層上，該第二主接合層設置在該第二電路層中，且形貌上對準該第一主接合層並連接到該第一主接合層； 一半導體貫穿通孔，沿著該第二半導體結構與該第一主接合層設置，延伸到該第一電路層，且實體與電性耦接到在該第一電路層中的一對應的導電線；以及 一隔離層，設置在該第二半導體結構與該半導體貫穿通孔之間、在該第一主接合層與該該半導體貫穿通孔之間，以及在該第一電路層與該半導體貫穿通孔之間。
  2. 如請求項1所述之半導體元件，其中該半導體貫穿通孔沿著該第二半導體結構設置的一水平剖面面積，大於該半導體貫穿通孔沿著該第一主接合層設置的一水平剖面面積。
  3. 如請求項2所述之半導體元件，其中該半導體貫穿通孔沿著該第二基底設置的一水平剖面面積，大於該半導體貫穿通孔沿著該第二主接合層的一水平剖面面積。
  4. 如請求項2所述之半導體元件，還包括一第一子接合層以及一第二子接合層； 其中該第一子接合層設置在該第一電路層中，且該第一子接合層的一上表面大致與該第一電路層的該前表面為共面，而該第二子接合層設置在該第二電路層中，且該第二子接合層的一下表面大致與該第一電路層的該前表面為共面； 其中該第一子接合層與該第二子接合層形貌上相互對準且相互接觸。
  5. 如請求項4所述之半導體元件，其中該第一子接合層的一水平剖面面積小於該第一主接合層的一水平剖面面積，且該第二子接合層的一水平剖面面積小於該第二主接合層的一水平剖面面積。
  6. 如請求項2所述之半導體元件，其中該半導體貫穿通孔沿著該第一主接合層設置的一側壁呈錐形。
  7. 如請求項2所述之半導體元件，其中該半導體貫穿通孔沿著該第二半導體結構設置的該水平剖面面積與該第二基底的一水平剖面面積之間的一比率介於大約2%到大約10%之間。
  8. 如請求項2所述之半導體元件，其中該半導體貫穿通孔沿著該第二半導體結構設置的該水平剖面面積與該第二主接合層的一水平剖面面積之間的一比率介於30%到大約70%之間。
  9. 如請求項2所述之半導體元件，其中該半導體貫穿通孔電性耦接一外部電源。
  10. 如請求項2所述之半導體元件，還包括一連接件，設置在該半導體貫穿通孔上。
  11. 如請求項8所述之半導體元件，其中該第一電路層的一佈局不同於該第二電路層的一佈局。
  12. 如請求項11所述之半導體元件，其中該第一電路層的該佈局與該第二電路層的該佈局呈對稱。
  13. 如請求項2所述之半導體元件，其中該第一基底的一厚度大於或等於該第二基底的一厚度。
  14. 如請求項2所述之半導體元件，還包括一散熱層，設置在該第一基底下方，其中該散熱層包括垂直定向的石墨以及多個奈米碳管。
  15. 如請求項14所述之半導體元件，還包括一貼合層，設置在該散熱層與該第一基底之間，其中該貼合層包括晶粒貼合膜、銀膏或類似物。
  16. 一種半導體元件的製備方法，包括： 提供一第一半導體結構，該第一半導體結構包括一第一電路層以及一第一主接合層，該第一電路層設置在一第一基底上，該第一主接合層設置在該第一電路層中；形成一第一開口以至少部分暴露在該第一電路層中的一對應第一導電線； 提供一第二半導體結構，該第二半導體結構包括一第二電路層以及一第二主接合層，該第二電路層設置在一第二基底上，該第二主接合層設置在該第二電路層中；形成一第二開口以至少部分暴露該第二基底； 翻轉該第二半導體結構並經由一混合接合而將該第二電路層接合到該第一電路層上；其中該第一主接合層與該第二主接合層形貌上相互對準且相互接觸；其中該第一開口與該第二開口形貌上相互對準且修護連接以配置成一第一空間；以及 沿著該第二基底形成一第三開孔並連接到該第一空間而一起配置成一通孔開口，共形地形成一隔離層在該通孔開口的一側壁上；以及形成一半導體貫穿通孔在該通孔開口中。
  17. 如請求項16所述之半導體元件的製備方法，其中該第一開口的一水平剖面面積小於該第二開口的一水平剖面面積。
  18. 如請求項16所述之半導體元件的製備方法，其中在該第一開口與該第二開口形成之後，該第二主接合層的一水平剖面面積小於該第一主接合層的一水平剖面面積。
  19. 如請求項16所述之半導體元件的製備方法，其中形成該隔離層的步驟包括： 共形地形成一層隔離材料在該通孔開口的該側壁與一下表面上；以及 移除在該通孔開口之該下表面上的該層隔離材料以至少部分暴露該對應的導電線，且同時形成該隔離層在該通孔開口的該側壁上。
  20. 如請求項16所述之半導體元件的製備方法，還包括在該第二電路層接合到該第一電路層上之後，執行一熱退火製程，其中該熱退火製程的一製程溫度介於大約25℃到大約400℃之間。
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