TWI841351B - 具有重分佈結構的半導體元件及其製備方法 - Google Patents
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Abstract
本申請提供一種半導體元件及其製備方法。該半導體元件包括：一第一晶片；一第一重分佈結構，設置於該第一晶片上；一第二晶片，設置於該第一重分佈結構上，並包括一第一快取單元；以及一第三晶片，設置於該第一重分佈結構上，與該第二晶片分開，並包括一第二快取單元。該第一重分佈結構包括：複數個導電層，分別並相應地將該第一晶片與該第二晶片的該第一快取單元電耦合，以及將該第一晶片與該第三晶片的該第二快取單元電耦合；以及一橋接層，與該複數個導電層電隔離，並將該第二晶片與該第三晶片電連接。該第二晶片的該第一快取單元與該第三晶片的該第二快取單元在形貌上與該第一晶片對齊。該第一晶片經配置以做為一快取記憶體，而該第二晶片與該第三晶片經配置以做為一邏輯晶片。
Description
本申請案主張美國第17/983,569號專利申請案之優先權(即優先權日為「2022年11月9日」)，其內容以全文引用之方式併入本文中。
本揭露內容關於一種半導體元件及其製備方法，特別是關於一種具有重分佈結構的半導體元件及其製備方法。
半導體元件應用在各種領域，如個人電腦、行動電話、數位相機以及其他電子裝置。半導體元件的尺寸持續縮小，以滿足日益增長的計算能力的需求。然而，在縮小尺寸的製程中出現了各種問題，而且這種問題在不斷增加。因此，在實現提高品質、產量、性能以及可靠性與降低複雜性方面仍然存在挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露的一個方面提供一種半導體元件，包括：一第一晶
片；一第一重分佈結構，設置於該第一晶片上；一第二晶片，設置於該第一重分佈結構上，並包括一第一快取單元；以及一第三晶片，設置於該第一重分佈結構上，與該第二晶片分開，並包括一第二快取單元。該第一重分佈結構包括：複數個導電層，分別並相應地將該第一晶片與該第二晶片的該第一快取單元電耦合，以及將該第一晶片與該第三晶片的該第二快取單元電耦合；以及一橋接層，與該複數個導電層電隔離，並將該第二晶片與該第三晶片電連接。該第二晶片的該第一快取單元與該第三晶片的該第二快取單元在形貌上與該第一晶片對齊。該第一晶片經配置以做為一快取記憶體，而該第二晶片與該第三晶片經配置以做為一邏輯晶片。
本揭露的另一個方面提供一種半導體元件，包括一第一晶片；一第二晶片，設置於該第一晶片上面，並包括一第一快取單元；一第三晶片，設置於該第一晶片上面，與該第二晶片水平分開，並包括一第二快取單元；一第一重分佈結構，設置於該第一晶片與該第二晶片之間、該第一晶片與該第三晶片之間，並包括與該第一晶片電耦合的複數個導電層，以及與該複數個導電層電隔離的一橋接層；以及一第二重分佈結構，設置於該第一重分佈結構與該第二晶片之間、該第一重分佈結構與該第三晶片之間，並包括將該橋接層與該第二晶片電耦合以及將該橋接層與該第三晶片電耦合的複數個導電層，以及將該第一重分佈結構的該複數個導電層中的相應一個與該第二晶片的該第一快取單元電耦合的一重新路由層。該第二晶片的該第一快取單元在形貌上與該第一晶片不對齊。該第一晶片經配置以做為一快取記憶體，而該第二晶片與該第三晶片經配置以做為一邏輯晶片。
本揭露的另一個方面提供一種半導體元件的製備方法，包
括：提供包括一正面及一背面的一第一晶片；在該第一晶片的該正面上形成一第一重分佈結構；提供包括一第一快取單元的一第二晶片；提供包括一第二快取單元的一第三晶片；以及將該第二晶片與該第三晶片鍵合在該第一重分佈結構的該正面上。該第一重分佈結構包括：複數個導電層，分別並相應地將該第一晶片與該第二晶片的該第一快取單元電耦合，以及將該第一晶片與該第三晶片的該第二快取單元電耦合；以及一橋接層，與該複數個導電層電隔離，並將該第二晶片與該第三晶片電連接。該第二晶片的該第一快取單元與該第三晶片的該第二快取單元在形貌上與該第一晶片對齊。該第一晶片經配置以做為一快取記憶體，而該第二晶片與該第三晶片經配置以做為一邏輯晶片。
由於本揭露的半導體元件的設計，第二晶片與第三晶片可以透過採用複數個橋接層而協同操作。此外，第二晶片與第三晶片仍可分別或協同地接入第一晶片。因此，半導體元件的性能可以得到改善。此外，與大晶片的製備相比，小晶片例如第一晶片、第二晶片以及第三晶片可以製備更高的產量。因此，半導體元件的製備總體產量可以得到改善。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或過程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
1A:半導體元件
1B:半導體元件
1C:半導體元件
1D:半導體元件
10:製備方法
110:第一晶片
110B:背面
110F:正面
111:第一基底
113:第一介電層
115:元件單元
117:第一導電層
119:導電墊
120:第二晶片
120B:背面
120C:第一快取單元
120F:正面
121:第二基底
123:第二介電層
125:第二元件單元
127:第二導電層
130:第三晶片
130B:背面
130C:第二快取單元
130F:正面
131:第三基底
133:第三介電層
135:第三元件單元
137:第三導電層
210:第一重分佈結構
210B:背面
210F:正面
211:第一重分佈介電層
213:導電層
215:橋接層
215-1:橋接部分
215-3:橋接墊
220:第二重分佈結構
220B:背面
220F:正面
221:第二重分佈介電層
223:導電層
225:重新路由層
311:穿基通孔
313:穿模通孔
411:第一成型層
413:第二成型層
511:第一鈍化層
513:第一連接層
515:第二鈍化層
517:第二連接層
611:第一載體
613:第一犧牲層
615:第二載體
617:第二犧牲層
711:中介板
713:連接單元
715:底層填充層
810:第四晶片
820:第五晶片
OP1:第一開口
OP2:第二開口
S11:步驟
S13:步驟
S15:步驟
S17:步驟
S19:步驟
X:方向
Y:方向
Z:方向
A-A':線
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件，並且：圖1為流程圖，例示本揭露一個實施例之半導體元件的製備方法；圖2至圖17為剖視圖，例示本揭露一個實施例之半導體元件的部分製備流程；圖18為俯視圖，例示本揭露一個實施例之中間半導體元件；圖19為剖視圖，例示本揭露一個實施例沿圖18中A-A'線之半導體元件的部分製備流程；圖20為俯視圖，例示本揭露另一個實施例之半導體元件；圖21為沿圖20中A-A'線的剖視圖；圖22及圖23為剖視圖，例示本揭露另一個實施例之半導體元件的部分製備流程；以及圖24至圖26為剖視圖，例示本揭露另一個實施例之半導體元件的部分製備流程。
下面的揭露內容提供許多不同的實施例，或實例，用於實現所提供主張的不同特徵。為了簡化本揭露內容，下文描述元件和安排的具體例子。當然，這些只是例子，並不旨在具限制性。例如，在接下來的描述中，第一特徵在第二特徵上的形成可以包括第一和第二特徵直接接觸形成的實施例，也可以包括第一和第二特徵之間可以形成附加特徵的實施例，因而使第一和第二特徵可以不直接接觸。此外，本揭露可能會在各種實施例中重複參考數字及/或字母。這種重複是為了簡單明瞭，其本身並
不決定所討論的各種實施例及/或配置之間的關係。
此外，空間相對用語，如"下面"、"之下"、"下"、"之上"、"上"等，為了便於描述，在此可用於描述一個元素或特徵與圖中所示的另一個(些)元素或特徵的關係。空間上的相對用語旨在包括元件在使用或操作中的不同方向，以及圖中描述的方向。該元件可以有其他方向(旋轉90度或其他方向)，這裡使用的空間相對描述詞也同樣可以相應地解釋。
應理解的是，當一個元素或層稱為"連接到"或"耦合到"另一個元素或層時，它可以直接連接到或耦合到另一個元素或層，或者可能存在中間的元素或層。
應理解的是，儘管用語第一、第二、第三等可用於描述各種元素、元件、區域、層或部分，但這些元素、元件、區域、層或部分不受這些用語的限制。相反，這些用語只是用來區分一元素、元件、區域、層或部分與另一元素、元件、區域、層或部分。因此，下面討論的第一元素、元件、區域、層或部分可以稱為第二元素、元件、區域、層或部分而不偏離本發明概念的教導。
除非上下文另有說明，本文在提到方向、佈局、位置、形狀、大小、數量或其他措施時，使用的用語如"相同"、"相等"、"平坦”或"共面"，不一定是指完全相同的方向、佈局、位置、形狀、大小、數量或其他措施，而是指在可能發生的、例如由於製備過程而發生的可接受的變化範圍內，包含幾乎相同的方向、佈局、位置、形狀、大小、數量或其他措施。用語"實質"在這裡可以用來反映這一含義。例如，被描述為"實質相同"、"實質相等"或"實質平坦"的項目可以是完全相同、相等或平坦
的，也可以是在可接受的變化範圍內相同、相等或平坦的，例如由於製備過程而可能發生的變化。
在本揭露內容中，半導體元件一般是指利用半導體特性而能發揮作用的元件，而光電元件、發光顯示元件、半導體電路以及電子元件都包括在半導體元件的範疇內。
應該注意的是，在本揭露的描述中，上面(或上方)對應於方向Z的箭頭方向，下面(或下方)對應於方向Z的箭頭的相反方向。
在本揭露的描述中，假定採用X-Y-Z座標系，其中X和Y是指平行於結構主要表面的平面內的尺寸(方向)，Z是指垂直於該平面的尺寸(方向)，當兩個特徵具有實質相同的X、Y座標時，這些特徵在形貌上是對齊的。
應該注意的是，在本揭露的描述中，設置於沿Z軸最高垂直高度的元素(或特徵)的表面稱為元素(或特徵)的頂面。元素(或特徵)的表面設置於沿Z軸的最低垂直高度，稱為元件(或特徵)的底面。
應該注意的是，在本揭露內容的描述中，用語"以形成"、"被形成"和"形成"可以指並包括創建、構建、圖案化、植入或沉積元素、摻雜物或材料的任何方法。形成方法的例子可包括但不限於原子層沉積、化學氣相沉積、物理氣相沉積、濺鍍、共濺鍍、漩塗、擴散、沉積、生長、植入、光學微影、乾蝕刻和濕蝕刻。
應該注意的是，在本揭露內容的描述中，這裡指出的功能或步驟可能以不同於圖中指出的順序發生。例如，連續顯示的兩個圖事實上可能實質上是同時執行的，或者有時可能以相反的循序執行，這取決於所涉及的功能或步驟。
圖1為流程圖，例示本揭露一個實施例之半導體元件1A的製備方法10。圖2至圖17為剖視圖，例示本揭露一個實施例之半導體元件1A的部分製備流程。圖18為俯視圖，例示本揭露一個實施例之中間半導體元件。圖19為剖視圖，例示本揭露一個實施例沿圖18中A-A'線之半導體元件1A的部分製備流程。應該注意的是，為了清楚起見，半導體元件1A的一些元素在俯視圖中可以被簡化或省略。
參照圖1至圖3，在步驟S11，可提供第一晶片110，並在第一晶片110上形成第一重分佈結構210，其中第一重分佈結構210可包括複數個導電層213以及複數個彼此電隔離的橋接層215。
參照圖2，第一晶片110可以包括第一基底111、第一介電層113、複數個第一元件單元115、複數個第一導電層117，以及複數個第一導電墊119。
在一些實施例中，第一基底111可以是一塊狀半導體基底。塊狀半導體基底可以包含，例如，矽或鍺等元素(elementary)半導體，或例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦等化合物半導體，或其他III-V化合物半導體或II-VI化合物半導體。
在一些實施例中，第一基底111的厚度可以在大約500μm到大約700μm之間。例如，第一基底111的厚度可以是大約600μm。
應該注意的是，用語"大約"修改所採用的成分、組分或反應物的數量是指可能發生的數值數量的變化，例如，透過用於製造濃縮物或溶液的典型測量與液體處理常式。此外，測量程序中的疏忽錯誤、用於製造組合物或執行方法的成分的製造、來源或純度的差異等都可能產生變化。在一個方面，用語"大約"是指報告數值的10%以內。在另一個方面，
用語"大約"是指報告數值的5%以內。然而，在另一個方面，用語"大約"是指報告數值的10、9、8、7、6、5、4、3、2或1%以內。
在一些實施例中，複數個第一元件單元115可以形成在第一基底111上。複數個第一元件單元115的一些部分可以形成在第一基底111中。複數個第一元件單元115可以是電晶體，如互補金屬氧化物半導體電晶體、金屬氧化物半導體場效應電晶體、鰭式場效應電晶體等，或其組合。
在一些實施例中，第一介電層113可以形成在第一基底111上。第一介電層113可以是一個疊層結構。第一介電層113可以包括複數個絕緣子層。每個絕緣子層的厚度可以在大約0.5μm到大約3.0μm之間。絕緣子層可以包含，例如，氧化矽、硼磷酸鹽玻璃、未摻雜的矽酸鹽玻璃、氟化矽酸鹽玻璃、低k介電材料等，或其組合。絕緣子層可以包含不同的材料，但不限於此。
低k介電材料的介電常數可以小於3.0或甚至小於2.5。在一些實施例中，低k介電材料的介電常數可以小於2.0。絕緣子層的製作技術可以包含沉積製程，如化學氣相沉積、電漿增強化學氣相沉積或類似製程。沉積製程後可執行一平坦化製程，以去除多餘的材料，並為後續製程步驟提供一個實質平坦的表面。
在一些實施例中，複數個第一導電層117可以形成在第一介電層113中。複數個第一導電層117可包括複數個第一導電線、複數個第一導電通孔以及複數個第一導電墊119。第一導電線可彼此分開，並可沿Z方向水平設置於第一介電層113中。在本實施例中，最上面的第一導電線可被指定為複數個第一導電墊119。複數個第一導電墊119的頂面與
第一介電層113的頂面可以實質共面。第一導電通孔可沿Z方向連接相鄰的第一導電線、相鄰的第一元件單元115與第一導電線，以及相鄰的第一導電墊119與第一導電線。在一些實施例中，複數個第一導電層117與複數個第一導電墊119可以包含，例如，鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如，碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如，氮化鈦)、過渡金屬鋁化物或其組合。複數個第一導電層117與複數個第一導電墊119可以在製備第一介電層113的期間形成。
在一些實施例中，複數個第一元件單元115、複數個第一導電層117以及複數個第一導電墊119可共同配置第一晶片110的功能單元。在本揭露內容的描述中，功能單元一般是指與功能相關的電路，它已被劃分為一個獨立的單元。在一些實施例中，第一晶片110的功能單元可以包括，例如，高度複雜的電路，如處理器核心、記憶體控制器、加速器單元或其他適用的功能電路。在本實施例中，第一晶片110可經配置以做為一快取記憶體。
應該注意的是，在本揭露內容的描述中，用語"正面"表面是一個技術用語，意味著結構的主要表面，在該表面上形成元件單元與導電特徵。同樣，結構的"背面"表面是指與正面相對的主要表面。例如，第一介電層113的頂面可以稱為第一晶片110的正面110F。第一基底111的底面可稱為第一晶片110的背面110B。
參照圖2，在第一基底111中可以形成複數個穿基通孔311。複數個穿基通孔311可以與第一晶片110的功能單元電耦合。在一些實施例中，複數個穿基通孔311可包含，例如，摻雜多晶矽、鎢、銅、奈米碳管或焊鍵合金。在一些實施例中，隔離層(為清晰起見未示出)可以形
成在複數個穿基通孔311的側壁上，以便將複數個穿基通孔311與第一基底111電隔離。在一些實施例中，複數個穿基通孔311的製作技術可以包含一中間通孔(via-middle)製程、一先通孔(via-first)製程，或一後通孔(via-last)製程。
參照圖3，第一重分佈結構210可以形成在第一晶片110的正面110F上。在一些實施例中，第一重分佈結構210可以包括第一重分佈介電層211、複數個導電層213以及複數個橋接層215。
參照圖3，第一重分佈介電層211可以形成在第一介電層113上。第一重分佈介電層211可以是一個疊層結構。第一重分佈介電層211可以包括複數個絕緣子層。絕緣子層可以包含，例如，氧化矽、硼磷酸鹽玻璃、未摻雜的矽酸鹽玻璃、氟化矽酸鹽玻璃、低k介電材料等，或其組合。絕緣子層可以包含不同的材料，但不限於此。絕緣子層的製作技術可以包含沉積製程，如化學氣相沉積、電漿增強化學氣相沉積或類似製程。沉積製程後可執行一平坦化製程，以去除多餘的材料，並為後續製程步驟提供一個實質平坦的表面。
在本實施例中，第一重分佈介電層211的底面(即，朝向第一介電層113的表面)可稱為第一重分佈結構210的背面210B。相應地，第一重分佈介電層211的頂面可稱為第一重分佈結構210的正面210F。
參照圖3，複數個導電層213可以形成在第一重分佈介電層211中。複數個導電層213可以形成在相應的第一導電墊119上，以與第一晶片110的功能單元電耦合。在一些實施例中，複數個導電層213可以包括複數個導電線、複數個導電通孔以及複數個導電墊(為清晰起見不單獨標示)。導電線可彼此分開，並可沿Z方向水平設置於第一重分佈介電層
211中。在本實施例中，最上面的導電線可被指定為複數個導電墊。複數個導電墊的頂面與第一重分佈介電層211的頂面可以實質共面。導電通孔可沿Z方向連接相鄰的導電線，以及沿Z方向連接相鄰的導電墊與導電線。
在一些實施例中，複數個導電層213可以包含，例如，鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如，碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如，氮化鈦)、過渡金屬鋁化物或其組合。複數個導電層213可以在製備第一重分佈介電層211的期間形成。
參照圖3，複數個橋接層215可以形成在第一重分佈介電層211中。在一些實施例中，複數個橋接層215可以包含，例如，鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如，碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如，氮化鈦)、過渡金屬鋁化物或其組合。複數個橋接層215可以在製備第一重分佈介電層211的期間形成。
複數個橋接層215可以與複數個導電層213電隔離。亦即，複數個橋接層215也可以與第一晶片110的功能單元電隔離。在一些實施例中，複數個橋接層215中的每一個可以包括橋接部分215-1及兩個橋接墊215-3。橋接部分215-1可包括一導電線及兩個導電通孔(為清晰起見未單獨標出)。導電線可與第一晶片110的正面110F平行。橋接墊215-3可與第一晶片110的正面110F平行，彼此分開，並與第一重分佈結構210的正面210F實質共面。導電通孔可沿Z方向連接橋接墊215-3與導電線。
應該注意的是，本實施例中的複數個橋接層215的配置只是為了說明的目的。也可以採用具有電隔離的複數個橋接層215與複數個導電層213的其他配置。
參照圖1及圖4，在步驟S13，可以提供第二晶片120以及第三晶片130。
參照圖4，第二晶片120可以包括第二基底121、第二介電層123、複數個第二元件單元125，以及複數個第二導電層127。
在一些實施例中，第二基底121可以是一塊狀半導體基底。塊狀半導體基底可以包含，例如，矽或鍺等元素半導體，或例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦等化合物半導體，或其他III-V化合物半導體或II-VI化合物半導體。
在一些實施例中，第二基底121的厚度可在大約500μm到大約700μm之間。例如，第二基底121的厚度可以是大約600μm。
在一些實施例中，複數個第二元件單元125可以形成在第二基底121上。複數個第二元件單元125的一些部分可以形成在第二基底121中。複數個第二元件單元125可以是電晶體，如互補金屬氧化物半導體電晶體、金屬氧化物半導體場效應電晶體、鰭式場效應電晶體等，或其組合。
在一些實施例中，第二介電層123可以形成在第二基底121上。第二介電層123可以是一個疊層結構。第二介電層123可以包括複數個絕緣子層。每個絕緣子層的厚度可以在大約0.5μm到大約3.0μm之間。絕緣子層可以包含，例如，氧化矽、硼磷酸鹽玻璃、未摻雜的矽酸鹽玻璃、氟化矽酸鹽玻璃、低k介電材料等，或其組合。絕緣子層可以包含不同的材料，但不限於此。絕緣子層的製作技術可以包含沉積製程，如化學氣相沉積、電漿增強化學氣相沉積或類似製程。沉積製程後可執行一平坦化製程，以去除多餘的材料，並為後續製程步驟提供一個實質平坦的表
面。
在一些實施例中，第二介電層123的頂面可稱為第二晶片120的正面120F。第二基底121的底面可稱為第二晶片120的背面120B。
在一些實施例中，複數個第二導電層127可以形成在第二介電層123中。複數個第二導電層127可以分別並相應地與複數個第二元件單元125電連接。複數個第二導電層127可包含，例如，鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如，碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如，氮化鈦)、過渡金屬鋁化物或其組合。複數個第二導電層127可以在製備第二介電層123的期間形成。
在一些實施例中，複數個第二元件單元125與複數個第二導電層127可以共同配置第二晶片120的功能單元。在一些實施例中，第二晶片120的功能單元可以包括，例如，高度複雜的電路，如處理器核心，記憶體控制器，或加速器單元。在一些實施例中，第二晶片120的功能單元可以包括處理器核心智慧財產、數位到類比轉換器、類比到數位轉換器以及鎖相迴路。在一些實施例中，第二晶片120可以經配置以做為一邏輯晶片。在一些實施例中，第二晶片120的一些功能單元可以稱為第二晶片120的第一快取單元120C。
參照圖4，第三晶片130可以包括第三基底131、第三介電層133、複數個第三元件單元135，以及複數個第三導電層137。
在一些實施例中，第三基底131可以是一塊狀半導體基底。塊狀半導體基底可以包含，例如，矽或鍺等元素半導體，或例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦等化合物半導體，或其他III-V化合物半導體或II-VI化合物半導體。
在一些實施例中，第三基底131的厚度可在大約500μm到大約700μm之間。例如，第三基底131的厚度可以是大約600μm。
在一些實施例中，複數個第三元件單元135可以形成在第三基底131上。複數個第三元件單元135的一些部分可以形成在第三基底131中。複數個第三元件單元135可以是電晶體，如互補金屬氧化物半導體電晶體、金屬氧化物半導體場效應電晶體、鰭式場效應電晶體等，或其組合。
在一些實施例中，第三介電層133可以形成在第三基底131上。第三介電層133可以是一個疊層結構。第三介電層133可以包括複數個絕緣子層。每個絕緣子層的厚度可以在大約0.5μm到大約3.0μm之間。絕緣子層可以包含，例如，氧化矽、硼磷酸鹽玻璃、未摻雜的矽酸鹽玻璃、氟化矽酸鹽玻璃、低k介電材料等，或其組合。絕緣子層可以包含不同的材料，但不限於此。絕緣子層的製作技術可以包含沉積製程，如化學氣相沉積、電漿增強化學氣相沉積或類似製程。沉積製程後可執行一平坦化製程，以去除多餘的材料，並為後續製程步驟提供一個實質平坦的表面。
在一些實施例中，第三介電層133的頂面可稱為第三晶片130的正面130F。第三基底131的底面可稱為第三晶片130的背面130B。
在一些實施例中，複數個第三導電層137可以形成在第三介電層133中。複數個第三導電層137可以分別並相應地與複數個第三元件單元135電連接。複數個第三導電層137可包含，例如，鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如，碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如，氮化鈦)、過渡金屬鋁化物或其組合。複數個第三導電
層137可以在製備第三介電層133的期間形成。
在一些實施例中，複數個第三元件單元135與複數個第三導電層137可以共同配置第三晶片130的功能單元。在一些實施例中，第三晶片130的功能單元可以包括，例如，高度複雜的電路，如處理器核心，記憶體控制器，或加速器單元。在一些實施例中，第三晶片130的功能單元可以包括處理器核心智慧財產、數位到類比轉換器、類比到數位轉換器以及鎖相迴路。在一些實施例中，第三晶片130可以經配置以做為一邏輯晶片。在一些實施例中，第三晶片130的一些功能單元可以稱為第三晶片130的第二快取單元130C。
參照圖4，在一些實施例中，第二晶片120的佈局與第三晶片130的佈局可以實質相同。在一些實施例中，第二晶片120的佈局與第三晶片130的佈局可以是鏡像方式(如圖4所示)。
參照圖1及圖5至圖9，在步驟S15，第一重分佈結構210可以鍵合在第二晶片120與第三晶片130上。
參照圖5，第二晶片120與第三晶片130可以經翻轉並使用第一犧牲層613臨時附著在第一載體611上。在一些實施例中，附著可以包括在第一載體611的頂面形成第一犧牲層613的操作，以及將第二晶片120及第三晶片130附著在第一犧牲層613的操作。第一載體611可以具有延伸超過第二晶片120與第三晶片130的尺寸。
在一些實施例中，第一載體611可包含一剛性材料，並包括金屬、玻璃、陶瓷或類似材料。第一犧牲層613可以是膠布或膠水。在一些實施例中，第一犧牲層613可以是晶片附著膜、銀膠或類似物。在一些實施例中，第一犧牲層613可以更包括金、銀、氧化鋁，或氮化硼顆
粒。
參照圖6，可在第一犧牲層613上形成第一成型層411，以覆蓋第二晶片120與第三晶片130。在一些實施例中，第一成型層411可包含一成型化合物，如聚苯並噁唑、聚醯亞胺、苯並環丁烯、環氧樹脂壓合物，或二氟化銨。第一成型層411的製作技術可以包含壓合成型、轉移成型、液體封裝成型等方式。例如，可將一成型化合物以液體形式分配。隨後，執行一固化製程以固化成型化合物。成型化合物的製備可以溢出第二晶片120與第三晶片130，使成型化合物覆蓋第二晶片120與第三晶片130。
參照圖7，第一載體611可以透過移除第一犧牲層613而脫離。第二晶片120、第三晶片130可以被翻轉。第二晶片120的正面120F與第三晶片130的正面130F可以朝上。在一些實施例中，可以執行一平坦化製程，如化學機械研磨，以便為後續製程步驟提供一個實質平坦的表面。
參照圖8，第一鈍化層511可以形成在第一成型層411上、第二晶片120的正面120F上，以及第三晶片130的正面130F上。在其他一些實施例中，第一鈍化層511可以是一介電層。介電層可以包括氮化物(如氮化矽)、氧化物(如氧化矽)、氮氧化物(如氮氧化矽、氮化矽氧化物)、磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻硼磷矽酸鹽玻璃，或類似物，或其組合。在一些實施例中，第一鈍化層511可以包括聚苯並噁唑、聚醯亞胺、苯並環丁烯、味之素積層膜、阻焊膜等，或其組合。由聚合物材料形成的第一鈍化層511可以有許多具有吸引力的特性，如填充高長寬比的開口的能力、相對較低的介電常數(約3.2)、簡單的沉積製程、減少底層的尖銳特徵或步驟，以及固化後的高溫耐受性。
在一些實施例中，第一鈍化層511的製作技術可以包含，例如，漩塗、壓合、沉積，或類似方式。沉積可以包括化學氣相沉積，如電漿增強化學氣相沉積。電漿增強化學氣相沉積的製程溫度可在大約350℃到大約450℃之間。電漿增強化學氣相沉積的製程壓力可在大約2.0托到大約2.8托之間。電漿增強化學氣相沉積的製程持續時間可在大約8秒到大約12秒之間。
參照圖8，可沿第一鈍化層511形成複數個第一連接層513。複數個第一連接層513可以分別並相應地與第二晶片120的功能單元及第三晶片130的功能單元電連接。在一些實施例中，可沿第一鈍化層511形成焊墊開口(圖8中未示出)，並且可形成一導電材料以填充焊墊開口，因此形成複數個第一連接層513。焊墊開口的製作技術可以包含微影製程以及隨後的蝕刻製程。在一些實施例中，蝕刻製程可以是使用氬氣與四氟甲烷做為蝕刻劑的一非等向性乾式蝕刻製程。蝕刻製程的製程溫度可以在大約120℃到大約160℃之間。蝕刻製程的製程壓力在大約0.3托到大約0.4托之間。蝕刻製程的製程持續時間可在大約33秒到大約39秒之間。另外，在一些實施例中，蝕刻製程可以是使用氦氣與三氟化氮做為蝕刻劑的一非等向性乾式蝕刻製程。蝕刻製程的製程溫度可以在大約80℃到大約100℃之間。蝕刻製程的壓力在大約1.2托到大約1.3托之間。蝕刻製程的製程持續時間可在大約20秒到大約30秒之間。在一些實施例中，導電材料可以是，例如，鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如，碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如，氮化鈦)、過渡金屬鋁化物或其組合。
在一些實施例中，可以透過濺鍍或無電解鍍將導電材料依
次填充到焊墊開口處。例如，當透過使用鋁銅材料做為源(source)的濺鍍來填充焊墊開口時，濺鍍的製程溫度可以在大約100℃到大約400℃之間。濺鍍的製程壓力可以在大約1毫托到大約100毫托之間。在另一個例子中，焊墊開口可以透過使用電鍍溶液的電鍍製程來填充。電鍍液可以包括硫酸銅、甲烷磺酸銅、葡萄糖酸銅、氨基磺酸銅、硝酸銅、磷酸銅或氯化銅。電鍍液的pH值可以在2到6之間，或者3到5之間。電鍍製程的溫度可以保持在40℃到75℃之間，或者50℃到70℃之間。
參照圖9，第一晶片110與第一重分佈結構210可以被翻轉。第一重分佈結構210的正面210F可以面向第一鈍化層511。在一些實施例中，第一晶片110與第一重分佈結構210可以透過一混合鍵合製程鍵合在第一鈍化層511上。在一些實施例中，混合鍵合製程如熱壓鍵合、鈍化-封蓋層輔助鍵合或表面活化鍵合。在一些實施例中，混合鍵合製程的製程壓力可在大約100兆帕到大約150兆帕之間。在一些實施例中，混合鍵合製程的製程溫度可在大約室溫(如25℃)到大約400℃之間。在一些實施例中，表面處理，如濕化學清洗以及氣/氣相熱處理，可用於降低混合鍵合製程的製程溫度或縮短混合鍵合製程的耗時。在一些實施例中，混合鍵合製程可以包括，例如，介電質與介電質的鍵合、金屬與金屬的鍵合以及金屬與介電質的鍵合。
在一些實施例中，介電質與介電質的鍵合可源於第一重分佈介電層211與第一鈍化層511之間的鍵合。金屬與金屬的鍵合可源於複數個導電層213與複數個第一連接層513之間的鍵合，以及橋接墊215-3與複數個第一連接層513之間的鍵合。金屬與介電質的鍵合可源於複數個導電層213與第一鈍化層511之間的鍵合，以及複數個第一連接層513與第一
重分佈介電層211之間的鍵合。
在一些實施例中，可以在鍵合製程之後執行一退火製程，以加強介電質與介電質之間的鍵合，並誘導金屬與金屬之間的熱膨脹，因此進一步提高鍵合品質。
在一些實施例中，當第一鈍化層511與第一重分佈介電層211包含，例如，氧化矽或氮化矽時，第一鈍化層511與第一重分佈介電層211之間的鍵合可以基於親水鍵合機制。在鍵合之前，可將親水表面修飾應用於第一鈍化層511與第一重分佈介電層211。
在一些實施例中，當第一鈍化層511與第一重分佈介電層211包含聚合物鍵合劑如聚醯亞胺、苯並環丁烯以及聚苯並噁唑時，第一鈍化層511與第一重分佈介電層211之間的鍵合可以基於熱壓鍵合。
參照圖9，第二晶片120的功能單元及第三晶片130的功能單元的信號可透過第一重分佈結構210的複數個橋接層215進行通信。第二晶片120的第一快取單元120C及第三晶片130的第二快取單元130C可分別透過相應的第一連接層513及相應的導電層213與第一晶片110的功能單元電耦合。
在本實施例中，第一快取單元120C與第二快取單元130C可在形貌上與第一晶片110對齊。第一快取單元120C與第二快取單元130C在俯視圖(未顯示)中可完全被第一晶片110覆蓋(重疊)。
透過採用複數個橋接層215，第二晶片120(例如，邏輯晶片)與第三晶片130(例如，邏輯晶片)可以協同操作，同時分別保持對第一晶片110(例如，快取記憶體)的存取。
參照圖1以及圖10至圖15，在步驟S17，可以形成複數個穿
模通孔313，以與第二晶片120及第三晶片130電耦合。
參照圖10，可在第一鈍化層511上形成第二成型層413，以覆蓋第一晶片110與第一重分佈結構210。在一些實施例中，第二成型層413可包含，一成型化合物，如聚苯並噁唑、聚醯亞胺、苯並環丁烯、環氧樹脂壓合物，或二氟化銨。第二成型層413的製作技術可以包含壓合成型、轉移成型、液體封裝成型等方式。例如，可將一成型化合物以液體形式分配。隨後，執行一固化製程以固化成型化合物。成型化合物的製備可以溢出第一晶片110與第一重分佈結構210，使成型化合物覆蓋第一晶片110與第一重分佈結構210。
參照圖11，可採用例如機械研磨、化學機械研磨或其他回蝕技術的一平坦化製程，以去除第一成型層411、第二基底121以及第三基底131的多餘部分，並提供一個實質平坦的表面。第二晶片120與第三晶片130可以在平坦化製程後曝露。在一些實施例中，圖10所示的中間半導體元件可以在平坦化製程之前被翻轉。第二晶片120的厚度及第三晶片130的厚度可以減少以改善散熱。
參照圖12，第二晶片120與第三晶片130可以使用第二犧牲層617臨時附著在第二載體615上。在一些實施例中，附著可以包括在第二載體615的頂面形成第二犧牲層617的操作，以及將第二晶片120及第三晶片130附著在第二犧牲層617上的操作。
在一些實施例中，第二載體615可包含一剛性材料，並包括金屬、玻璃、陶瓷或類似材料。第二犧牲層617可以是膠布或膠水。在一些實施例中，第二犧牲層617可以是晶片附著膜、銀膠或類似物。在一些實施例中，第二犧牲層617可以更包括金、銀、氧化鋁，或氮化硼顆
粒。
參照圖13，可採用例如機械研磨、化學機械研磨或其他回蝕技術的一平坦化製程，以去除第二成型層413、第一基底111以及穿基通孔311的多餘部分，並提供一個實質平坦的表面。第一晶片110與複數個穿基通孔311可以在平坦化製程後曝露。第一晶片110的厚度可以減少以改善散熱。
參照圖14，第二鈍化層515可以形成在第二成型層413上、在第一晶片110的背面110B上，以及在複數個穿基通孔311上。在其他一些實施例中，第二鈍化層515可以是一介電層。介電層可以包括氮化物(如氮化矽)、氧化物(如氧化矽)、氮氧化物(如氮氧化矽、氮化矽氧化物)、磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻硼磷矽酸鹽玻璃，或類似物，或其組合。在一些實施例中，第二鈍化層515可以包括聚苯並噁唑、聚醯亞胺、苯並環丁烯、味之素積層膜、阻焊膜等，或其組合。由聚合物材料形成的第二鈍化層515可以有許多具有吸引力的特性，如填充高長寬比的開口的能力、相對較低的介電常數(約3.2)、簡單的沉積製程、減少底層的尖銳特徵或步驟，以及固化後的高溫耐受性。
在一些實施例中，第二鈍化層515的製作技術可以包含，例如，漩塗、壓合、沉積，或類似方式。沉積可以包括化學氣相沉積，如電漿增強化學氣相沉積。電漿增強化學氣相沉積的製程溫度可在大約350℃到大約450℃之間。電漿增強化學氣相沉積的製程壓力可在大約2.0托到大約2.8托之間。電漿增強化學氣相沉積的製程持續時間可在大約8秒到大約12秒之間。
參照圖14，可沿第二鈍化層515與第二成型層413形成複數
個第一開口OP1，以曝露複數個第一連接層513。可沿第二鈍化層515形成複數個第二開口OP2，以曝露複數個穿基通孔311。
參照圖15，在複數個第一開口OP1中可以分別並相應地形成複數個穿模通孔313。複數個第二連接層517可以分別並相應地形成在複數個第二開口OP2中。複數個穿模通孔313可透過複數個第一連接層513與第二晶片120的功能單元及第三晶片130的功能單元電耦合。複數個第二連接層517可透過複數個穿基通孔311與第一晶片110電耦合。
在一些實施例中，複數個穿模通孔313與複數個第二連接層517可以包含，例如，鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如，碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如，氮化鈦)、過渡金屬鋁化物或其組合。
在一些實施例中，複數個穿模通孔313與複數個第二連接層517的製作技術可以包含濺鍍、無電解鍍或其他適用的沉積製程。例如，當複數個第一開口OP1與複數個第二開口OP2透過使用鋁銅材料做為源的濺鍍來填充時，濺鍍的製程溫度可在大約100℃到大約400℃之間。濺鍍的製程壓力可以在大約1毫托到大約100毫托之間。在另一個例子中，複數個第一開口OP1與複數個第二開口OP2可以透過使用電鍍液的電鍍製程來填充。電鍍液可以包括硫酸銅、甲烷磺酸銅、葡萄糖酸銅、氨基磺酸銅、硝酸銅、磷酸銅或氯化銅。電鍍液的pH值可以在2到6之間，或者3到5之間。電鍍製程的溫度可以保持在40℃到75℃之間，或者50℃到70℃之間。
在第二鈍化層515被曝露之前，可以執行一平坦化製程，如化學機械研磨，以去除多餘的材料，並為後續製程步驟提供一個實質平
坦的表面。
參照圖1及圖16至圖19，在步驟S19，第一晶片110可以被鍵合在中介板711上。
參照圖16，第二載體615可透過去除第二犧牲層617而脫離。在一些實施例中，可在第二晶片120的背面120B與第三晶片130的背面130B上執行一平坦化製程，例如化學機械研磨，以便為後續製程步驟提供一個實質平坦的表面。
參照圖17，圖16中的中間半導體元件可以被鋸開。
參照圖18及圖19，圖17中的中間半導體元件可以被翻轉。第二鈍化層515可以朝下。中間半導體元件可以鍵合在中介板711上。在一些實施例中，第二鈍化層515可以透過一混合鍵合製程鍵合在中介板711上。在一些實施例中，混合鍵合製程如熱壓鍵合、鈍化-封蓋層輔助鍵合或表面活化鍵合。在一些實施例中，混合鍵合製程的製程壓力可在大約100兆帕到大約150兆帕之間。在一些實施例中，混合鍵合製程的製程溫度可在大約室溫(如25℃)到大約400℃之間。在一些實施例中，表面處理，如濕化學清洗以及氣/氣相熱處理，可用於降低混合鍵合製程的製程溫度或縮短混合鍵合製程的耗時。在一些實施例中，混合鍵合製程可以包括，例如，介電質與介電質的鍵合、金屬與金屬的鍵合以及金屬與介電質的鍵合。
圖20為俯視圖，例示本揭露另一個實施例之半導體元件半導體元件1B。圖21為沿圖20中A-A'線的剖視圖。圖21中的半導體元件1B可以具有類似於圖19中的結構。圖21中與圖19中相同或相似的元件已被標記為類似的參考符號，重複的描述已被省略。應該注意的是，為了清楚
起見，半導體元件1A的一些元素在俯視圖中可以被簡化或省略。
參照圖20及圖21，半導體元件1B可以包括第四晶片810以及第五晶片820。第四晶片810及第五晶片820可以包括儲存單元(未顯示)與功能單元，如儲存電路、控制電路以及/或高速電路。第四晶片810及第五晶片820可以經配置以做為一記憶體晶片，如高頻寬記憶體。第四晶片810及第五晶片820可以設置於中介板711上，並可以與第一晶片110電耦合。
圖22及圖23為剖視圖，例示本揭露另一個實施例之半導體元件1C的部分製備流程。
參照圖22及圖23，中間半導體元件可具有與圖9所示類似的結構。圖22及圖23中與圖9中相同或相似的元件已被標記為類似的參考符號，重複的描述已被省略。
參照圖22及圖23，第一重分佈結構210可透過複數個連接單元713鍵合在第一鈍化層511上。複數個連接單元713可以將複數個導電層213與相應的第一連接層513電連接，以及將橋接墊215-3與相應的第一連接層513電連接。在一些實施例中，複數個連接單元713可以是焊球。鍵合製程的執行技術可以包含使用熱壓製程以及/或回流製程。在一些實施例中，複數個連接單元713可包括具有低電阻率的導電材料，如錫、鉛、銀、銅、鎳、鉍或其合金，並可透過適當的製程如蒸鍍、電鍍或落球來形成。
在一些實施例中，複數個連接單元713可以是焊點。該焊點可包括例如錫等材料，或其他適合的材料，如銀或銅。在焊點是錫焊點的一個實施例中，焊點可以透過蒸鍍、電鍍、印刷、焊料轉移或放球等方
式初步形成一層錫，其厚度為大約10μm到大約100μm。一旦在第一鈍化層511上形成錫層，可以執行一回流製程，將焊點塑造成所需的形狀。
在一些實施例中，複數個連接單元713可以是包含，例如，銅形成的柱狀凸塊。柱狀凸塊可以直接形成在第一重分佈結構210的正面210F上，而不需要接觸墊、凸塊下金屬化等，因此進一步降低半導體元件1C的成本與製程複雜性，這可以允許增加柱狀凸塊的密度。例如，在一些實施例中，柱狀凸塊的關鍵尺寸(例如間距)可以小於大約5μm，並且柱狀凸塊的高度可以小於大約10μm。柱狀凸塊可以用任何適合的方法形成，例如，沉積種子層，選擇性地形成凸塊下冶金，使用遮罩來定義柱狀凸塊的形狀，在遮罩中電化學電鍍柱狀凸塊，並隨後去除遮罩及種子層的任何不希望的部分。
參照圖22及圖23，可在第一重分佈結構210與第一鈍化層511之間形成底層填充層715，並圍繞複數個連接單元713。在一些實施例中，底層填充層715還可以密封第一重分佈結構210的部分橫向表面(例如，側表面)。在一些實施例中，底層填充層715的製作技術可包含固化一下填充材料，該材料包含交聯的有機樹脂與低熱膨脹係數(CTE)的無機顆粒(最高75重量%)。在一些實施例中，固化前的下填充材料可以用一液體樹脂如環氧樹脂、一硬化劑如酸酐或胺、用於增韌的一彈性體、用於促進交聯的一催化劑，以及用於流動改性與黏附的其他添加劑來配製。
底層填充層715可以緊緊地黏附在第一重分佈結構210與第一鈍化層511上，以便底層填充層715可以將來自CTE不匹配及機械衝擊的應力以及應變重新分佈在中間半導體元件上。因此，中間半導體元件的抗裂能力可以得到改善。
圖24至圖26為剖視圖，例示本揭露另一個實施例之半導體元件1D的部分製備流程。。
參照圖24，可以用類似於圖2至圖7所示的程序來製備一中間半導體元件，其描述在此不再重複。在本實施例中，第二晶片120的佈局與第三晶片130的佈局可以不同。
參照圖24，第二重分佈結構220可以形成在第二晶片120的正面120F、第三晶片130的正面130F以及第一成型層411上。在一些實施例中，第二重分佈結構220可以包括第二重分佈介電層221、複數個導電層223以及複數個重新路由層225。
參照圖24，第二重分佈介電層221可以形成在第二晶片120的正面120F上，第三晶片130的正面130F上，以及第一成型層411上。第二重分佈介電層221可以是一個疊層結構。第二重分佈介電層221可以包括複數個絕緣子層。絕緣子層可以包含，例如，氧化矽、硼磷酸鹽玻璃、未摻雜的矽酸鹽玻璃、氟化矽酸鹽玻璃、低k介電材料等，或其組合。絕緣子層可以包含不同的材料，但不限於此。絕緣子層的製作技術可以包含沉積製程，如化學氣相沉積、電漿增強化學氣相沉積或類似製程。沉積製程後可執行一平坦化製程，以去除多餘的材料，並為後續製程步驟提供一個實質平坦的表面。
在本實施例中，第二重分佈介電層221的底面(即，朝向第一成型層411的表面)可稱為第二重分佈結構220的背面220B。相應地，第二重分佈介電層221的頂面可稱為第二重分佈結構220的正面220F。
參照圖24，複數個導電層223可以形成在第二重分佈介電層221中。複數個導電層223可以形成在複數個第二導電層127與複數個第
三導電層137上，以與第二晶片120及第三晶片130的功能單元電耦合。在一些實施例中，複數個導電層223可包含，例如，鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如，碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如，氮化鈦)、過渡金屬鋁化物或其組合。複數個導電層223可以在製備第二重分佈介電層221的期間形成。在一些實施例中，一些複數個導電層223可以經配置以一扇形方式來增加後續通孔成型製程的靈活性。
參照圖24，複數個重新路由層225可以形成在第二重新分佈的介電層221中。在一些實施例中，複數個重新路由層225可以包含，例如，鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如，碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如，氮化鈦)、過渡金屬鋁化物或其組合。複數個重新路由層225可以在製備第二重分佈介電層221的期間形成。
參照圖25，第一重分佈結構210可以用類似於圖9所示的程序鍵合在第二重分佈結構220上，其描述在此不再重複。應該注意的是，在本實施例中，第二晶片120的第一快取單元120C可以不與第一晶片110在形貌上對齊。換言之，第二晶片120的第一快取單元120C在俯視圖中可能不被第一晶片110覆蓋(或重疊)。複數個重新路由層225可經配置以將第二晶片120的第一快取單元120C與第一重分佈結構210的相應導電層213電連接，即使第一快取單元120C與第一晶片110在形貌上不對齊。
在一些實施例中，第三晶片130的第二快取單元130C也可以不與第一晶片110在形貌上對齊。可以採用第二重分佈結構220的其他重新路由層來將相應的導電層213與第三晶片130的第二快取單元130C電耦合。
參照圖26，複數個穿模通孔313、第二成型層413、第二鈍化層515、複數個第二連接層517以及中介板711可以用類似於圖10至圖19所示的程序形成，其描述在此不再重複。
透過採用第二重分佈結構220，可以提高第二晶片120及第三晶片130的佈局的靈活性。換言之，可以減少設計第二晶片120及第三晶片130的難度。
本揭露的一個方面提供一種半導體元件，包括：一第一晶片；一第一重分佈結構，設置於該第一晶片上；一第二晶片，設置於該第一重分佈結構上，並包括一第一快取單元；以及一第三晶片，設置於該第一重分佈結構上，與該第二晶片分開，並包括一第二快取單元。該第一重分佈結構包括：複數個導電層，分別並相應地將該第一晶片與該第二晶片的該第一快取單元電耦合，以及將該第一晶片與該第三晶片的該第二快取單元電耦合；以及一橋接層，與該複數個導電層電隔離，並將該第二晶片與該第三晶片電連接。該第二晶片的該第一快取單元與該第三晶片的該第二快取單元在形貌上與該第一晶片對齊。該第一晶片經配置以做為一快取記憶體，而該第二晶片與該第三晶片經配置以做為一邏輯晶片。
本揭露的另一個方面提供一種半導體元件，包括一第一晶片；一第二晶片，設置於該第一晶片上面，並包括一第一快取單元；一第三晶片，設置於該第一晶片上面，與該第二晶片水平分開，並包括一第二快取單元；一第一重分佈結構，設置於該第一晶片與該第二晶片之間、該第一晶片與該第三晶片之間，並包括與該第一晶片電耦合的複數個導電層，以及與該複數個導電層電隔離的一橋接層；以及一第二重分佈結構，設置於該第一重分佈結構與該第二晶片之間、該第一重分佈結構與該第三
晶片之間，並包括將該橋接層與該第二晶片電耦合以及將該橋接層與該第三晶片電耦合的複數個導電層，以及將該第一重分佈結構的該複數個導電層中的相應一個與該第二晶片的該第一快取單元電耦合的一重新路由層。該第二晶片的該第一快取單元在形貌上與該第一晶片不對齊。該第一晶片經配置以做為一快取記憶體，而該第二晶片與該第三晶片經配置以做為一邏輯晶片。
本揭露的另一個方面提供一種半導體元件的製備方法，包括：提供包括一正面及一背面的一第一晶片；在該第一晶片的該正面上形成一第一重分佈結構；提供包括一第一快取單元的一第二晶片；提供包括一第二快取單元的一第三晶片；以及將該第二晶片與該第三晶片鍵合在該第一重分佈結構的該正面上。該第一重分佈結構包括：複數個導電層，分別並相應地將該第一晶片與該第二晶片的該第一快取單元電耦合，以及將該第一晶片與該第三晶片的該第二快取單元電耦合；以及一橋接層，與該複數個導電層電隔離，並將該第二晶片與該第三晶片電連接。該第二晶片的該第一快取單元與該第三晶片的該第二快取單元在形貌上與該第一晶片對齊。該第一晶片經配置以做為一快取記憶體，而該第二晶片與該第三晶片經配置以做為一邏輯晶片。
由於本揭露的半導體元件的設計，第二晶片120與第三晶片130可以透過採用複數個橋接層215而協同操作。此外，第二晶片120與第三晶片130仍可分別或協同地接入第一晶片110。因此，半導體元件1A的性能可以得到改善。此外，與大晶片的製備相比，小晶片例如第一晶片110、第二晶片120以及第三晶片130可以製備更高的產量。因此，半導體元件1A的製備總體產量可以得到改善。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所界定之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多過程，並且以其他過程或其組合替代上述的許多過程。
再者，本申請案的範圍並不受限於說明書中所述之過程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質相同結果之現存或是未來發展之過程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等過程、機械、製造、物質組成物、手段、方法、或步驟係包括於本申請案之申請專利範圍內。
1A:半導體元件
110:第一晶片
110B:背面
110F:正面
111:第一基底
113:第一介電層
115:元件單元
117:第一導電層
119:導電墊
120:第二晶片
120B:背面
120C:第一快取單元
120F:正面
121:第二基底
123:第二介電層
125:第二元件單元
127:第二導電層
130:第三晶片
130B:背面
130C:第二快取單元
130F:正面
131:第三基底
133:第三介電層
135:第三元件單元
137:第三導電層
210:第一重分佈結構
210F:正面
211:第一重分佈介電層
213:導電層
215:橋接層
215-1:橋接部分
215-3:橋接墊
311:穿基通孔
313:穿模通孔
411:第一成型層
413:第二成型層
511:第一鈍化層
513:第一連接層
515:第二鈍化層
517:第二連接層
711:中介板
A-A':線
Z:方向
Claims (20)
- 一種半導體元件，包括：一第一晶片；一第一重分佈結構，設置於該第一晶片上；一第二晶片，設置於該第一重分佈結構上，並包括一第一快取單元；以及一第三晶片，設置於該第一重分佈結構上，與該第二晶片分開，並包括一第二快取單元；其中該第一重分佈結構包括：複數個導電層，分別並相應地將該第一晶片與該第二晶片的該第一快取單元電耦合，以及將該第一晶片與該第三晶片的該第二快取單元電耦合；以及一橋接層，與該複數個導電層電隔離，並將該第二晶片與該第三晶片電連接；其中該第二晶片的該第一快取單元與該第三晶片的該第二快取單元在形貌上與該第一晶片對齊；其中該第一晶片經配置以做為一快取記憶體，而該第二晶片與該第三晶片經配置以做為一邏輯晶片。
- 如請求項1所述之半導體元件，更包括一第一鈍化層，設置於該第二晶片與該第一重分佈結構之間，以及該第三晶片與該第一重分佈結構之間。
- 如請求項2所述之半導體元件，更包括一第一成型層，設置於該第一鈍化層上面並圍繞該第二晶片與該第三晶片，以及一第二成型層，設置於該第一鈍化層下面並圍繞該第一重分佈結構與該第一晶片。
- 如請求項3所述之半導體元件，更包括設置於該第二成型層下面的一第二鈍化層，以及設置於該第二鈍化層下面的一中介板。
- 如請求項4所述之半導體元件，更包括沿該第二成型層與該第二鈍化層設置的複數個穿模通孔，以將該第二晶片與該中介板電耦合，以及將該第三晶片與該中介板電耦合，其中該第一鈍化層包括氮化矽、氧化矽、氮氧化矽、氮化矽氧化物、磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻硼磷矽酸鹽玻璃、聚苯並噁唑、聚醯亞胺、苯並環丁烯、味之素堆積膜、阻焊膜，或其組合。
- 如請求項5所述之半導體元件，其中該第一成型層包括聚苯並噁唑、聚醯亞胺、苯並環丁烯、環氧樹脂壓合物，或二氟化銨；以及該第一重分佈結構的該複數個導電層與該橋接層包括鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物、金屬氮化物、過渡金屬鋁化物或其組合。
- 如請求項6所述之半導體元件，更包括設置於該中介板上的一第四晶片，其中該第四晶片經配置以做為一高頻寬記憶體。
- 如請求項6所述之半導體元件，更包括設置於該第一鈍化層與該第一重分佈結構之間的複數個連接單元。
- 如請求項8所述之半導體元件，更包括設置於該第一鈍化層與第一重分佈結構之間，並圍繞該複數個連接單元的一底層填充層，其中該底層填充層包括一交聯的有機樹脂與低熱膨脹係數的無機顆粒。
- 一種半導體元件，包括：一第一晶片；一第二晶片，設置於該第一晶片上面，並包括一第一快取單元；一第三晶片，設置於該第一晶片上面，與該第二晶片水平分開，並包括一第二快取單元；一第一重分佈結構，設置於該第一晶片與該第二晶片之間、該第一晶片與該第三晶片之間，並包括：複數個導電層，與該第一晶片電耦合；以及一橋接層，與該複數個導電層電隔離；以及一第二重分佈結構，設置於該第一重分佈結構與該第二晶片之間、該第一重分佈結構與該第三晶片之間，並包括：複數個導電層，將該橋接層與該第二晶片電耦合，以及將該橋接層與該第三晶片電耦合；以及一重新路由層，將該第一重分佈結構的該複數個導電層中的相應一個與該第二晶片的該第一快取單元電耦合；其中該第二晶片的該第一快取單元在形貌上與該第一晶片不對 齊；其中該第一晶片經配置以做為一快取記憶體，而該第二晶片與該第三晶片經配置以做為一邏輯晶片。
- 如請求項10所述之半導體元件，更包括設置於該第二重分佈結構上並圍繞該第二晶片與該第三晶片的一第一成型層，以及設置於該第二重分佈結構下面並圍繞該第一重分佈結構與該第一晶片的一第二成型層。
- 如請求項11所述之半導體元件，更包括設置於該第二成型層下面的一第二鈍化層，以及設置於該第二鈍化層下面的一中介板。
- 如請求項12所述之半導體元件，更包括沿該第二成型層與該第二鈍化層設置的複數個穿模通孔。
- 如請求項13所述之半導體元件，其中該第三晶片的該第二快取單元在形貌上與該第一晶片對齊。
- 如請求項13的半導體元件，其中該第三晶片的該第二快取單元與該第一晶片在形貌上不對齊。
- 一種半導體元件的製備方法，包括：提供包括一正面及一背面的一第一晶片；在該第一晶片的該正面形成一第一重分佈結構； 提供包括一第一快取單元的一第二晶片；提供包括一第二快取單元的一第三晶片；以及將該第二晶片與該第三晶片鍵合在該第一重分佈結構的該正面上；其中該第一重分佈結構包括：複數個導電層，分別並相應地將該第一晶片與該第二晶片的該第一快取單元電耦合，以及將該第一晶片與該第三晶片的該第二快取單元電耦合；以及一橋接層，與該複數個導電層電隔離，並將該第二晶片與該第三晶片電連接；其中該第二晶片的該第一快取單元與該第三晶片的該第二快取單元在形貌上與該第一晶片對齊；其中該第一晶片經配置以做為一快取記憶體，而該第二晶片與該第三晶片經配置以做為一邏輯晶片。
- 如請求項16所述之半導體元件的製備方法，更包括將該第一晶片的該背面鍵合在一中介板上，其中將該第二晶片與該第三晶片鍵合在該第一重分佈結構的該正面是透過一混合鍵合製程來執行。
- 如請求項17所述之半導體元件的製備方法，更包括在該第一重分佈結構與該第二晶片之間，以及在該第一重分佈結構與第三晶片之間形成一第一鈍化層，其中該第一鈍化層包括氮化矽、氧化矽、氮氧化矽、氮化矽氧化物、磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻硼磷矽酸鹽玻璃、聚苯並噁 唑、聚醯亞胺、苯並環丁烯、味之素堆積膜、阻焊膜，或其組合。
- 如請求項18所述之半導體元件的製備方法，更包括形成覆蓋該第二晶片與該第三晶片的一第一成型層，其中該第一成型層包括聚苯並噁唑、聚醯亞胺、苯並環丁烯、環氧樹脂壓合物，或二氟化銨。
- 如請求項19所述之半導體元件的製備方法，其中該複數個導電層與該第一重分佈結構的該橋接層包括鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物、金屬氮化物、過渡金屬鋁化物或其組合。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/983,569 | 2022-11-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI841351B true TWI841351B (zh) | 2024-05-01 |
| TW202420959A TW202420959A (zh) | 2024-05-16 |
Family
ID=
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210375829A1 (en) | 2018-09-04 | 2021-12-02 | Monolithic 3D Inc. | 3d semiconductor device and structure |
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210375829A1 (en) | 2018-09-04 | 2021-12-02 | Monolithic 3D Inc. | 3d semiconductor device and structure |
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