KR101752376B1 - 마주보는（ｆａｃｅ­ｔｏ­ｆａｃｅ, ｆ2ｆ） 하이브리드 구조를 갖는 집적 회로(ｉｃ), ｉｃ 조립체, ｉｃ 제품 및 이들을 제조하는 방법, 그리고 이를 위한 컴퓨터-판독가능 매체 - Google Patents

마주보는（ｆａｃｅ­ｔｏ­ｆａｃｅ, ｆ2ｆ） 하이브리드 구조를 갖는 집적 회로(ｉｃ), ｉｃ 조립체, ｉｃ 제품 및 이들을 제조하는 방법, 그리고 이를 위한 컴퓨터-판독가능 매체 Download PDF

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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
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    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644—Gold (Au) as principal constituent
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    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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Abstract

재분배 층(RDL)을 포함하는 집적 회로(IC) 제품이 제공되며, 재분배 층(RDL)은 IC 내에서 전기적 정보를 하나의 위치로부터 또 하나의 위치로 분배하도록 구성된 적어도 하나의 전도성 층을 갖는다. RDL은 또한 복수의 와이어 본드 패드들 및 복수의 솔더 패드들을 포함한다. 복수의 솔더 패드들 각각은 RDL과 직접적으로 전기적 통신을 하는 솔더 가용성 물질을 포함한다.

Description

마주보는（ＦＡＣＥ­ＴＯ­ＦＡＣＥ, Ｆ2Ｆ） 하이브리드 구조를 갖는 집적 회로(ＩＣ), ＩＣ 조립체, ＩＣ 제품 및 이들을 제조하는 방법, 그리고 이를 위한 컴퓨터-판독가능 매체{INTEGRATED CIRCUIT(IC), IC ASSEMBLY, AND IC PRODUCT HAVING FACE-TO-FACE (F2F) HYBRID STRUCTURE, METHOD OF MAKING THE SAMES, AND COMPUTER-READABLE MEDIUM THEREFOR}
본 발명은 일반적으로 집적 회로 패키징에 관한 것으로, 특히 하이브리드 패키징(hybrid packaging)을 사용하는 방법, 시스템 및 장치에 관한 것이다.
셀룰러 전화기, 핸드헬드 디바이스, 메모리 카드, 스마트 카드 등과 같은 크기가 작은 휴대용 통신 디바이스들에 대한 요구로 인해 더 작은 집적 회로 패키지가 필요하게 되었다(그렇지만, 이렇게 크기가 작은 IC 패키지들은 또한, 노트북, 랩탑, 데스크탑, 게임 콘솔, DTV, 워크스테이션, 서버 및 다른 컴퓨팅 디바이스와 같은 더 큰 디바이스에도 응용가능함). 하지만, 이러한 통신 디바이스의 크기가 작아지고 있기 때문에, 집적 회로 패키지도 또한 그 두께 및 풋프린트(footprint) 양쪽 모두에 있어 감소해야만 한다. 다이 두께의 감소는 패키지 치수(예를 들어, 두께 및 풋프린트)를 감소시킴에 있어 중요한 고려대상이다. 이러한 것을 달성하기 위해, 어떤 다이 적층 방법이 현재 구현되고 있다. 다이 적층은 단일 집적 회로/반도체 패키지 내에 복수의 칩들을 서로의 상부에 장착하는 프로세스를 말한다. "칩 적층"으로 언급되기도 하는 다이 적층은 소정의 풋프린트의 단일 패키지 내에 하우징될 수 있는 실리콘 칩 영역의 양을 크게 증가시켜, 이에 따라 인쇄 회로 기판 상의 귀중한 영역을 아낄 수 있음과 아울러 보드 조립체 프로세스를 간소화시킬 수 있다.
다이 적층을 사용하는 현재 방법은 적층 와이어 본드 디바이스 또는 하이브리드 패키지를 사용하는 것으로 알려져 있다. 스택 와이어 본드는, 칩 스케일 패키지에서 수직으로 수개의 다이들을 결합시킴과 아울러 이들을 전기적으로 상호연결하여 단일의 디바이스가 형성되도록 하는 패키지에서 사용될 수 있다. 적층된 복수칩 패키징 방법은 현재, 시스템 설계자로 하여금 소형의 휴대용 무선 소비자 디바이스의 크기, 무게, 파워 소비, 및 비용을 낮추는 데 도움을 주는 수단이 되었다. 그러나, 어떤 복합적인 설계에 있어서는, 패키지의 치수가 제한되어 있는 경우 수많은 와이어 본드들을 라우팅시키는 것은 어려울 수 있다.
이러한 어려움을 극복하려는 한 가지 방법은 하이브리드 패키지에서의 다이 적층을 포함한다. 하이브리드 패키지는 하나의 유닛으로서 상호연결된 하이브리드 마이크로회로들 및 컴포넌트들의 특수한 캐리어를 말한다. 이것은 전자 서브시스템의 컴포넌트로 고려될 수 있다. 하이브리드 패키지는 단일의 구성으로 이루어질 수 있거나 혹은 서브모듈로 구성될 수 있다. 각각의 모듈은 일반적으로, 밀봉적으로 패키징된 하이브리드들 및 개별 수동 컴포넌트 부분들, 예를 들어 트랜스포머, 저항 등을 하우징하기 위한 컴파트먼트(compartment)를 포함한다. 그러나, 하이브리드 패키지가 직면하고 있는 문제들 중 일부는 다이 크기가 계속적으로 푸시다운(push down)됨에 따라, 입력/출력 요건이 계속 점점 더 커지게 된다는 것이다.
따라서, 비록 와이어 본드 다이들 및 플립 칩 다이들이 어떤 적층 다이의 소형 패키징 애플리케이션에서 사용되고 있지만, 현재 이용가능한 구성에서의 비효율성은 이러한 패키징으로부터 얻어질 수 있는 I/O 카운트의 양을 제한한다. 플립칩은 전형적으로 "뒤집히는" 방식("face-down" manner)으로 기판(예를 들어, 캐리어) 상에 직접 장착되는 다이의 형태를 갖는 반도체 디바이스이다. 전기적 연결은 다이의 표면에 부착되는 전도성 범프들을 통해 달성된다. 장착하는 동안, 칩은 기핀 상에 플립(flip)되며(즉, 뒤집히며)(이에 따라서 그 명칭이 "플립 칩(flip-chip)"임), 이때 범프들은 각각의 목표 위치에 배치되어 있다. 하나의 방법에서, 칩은 뒤집히고, 이에 따라 칩 상의 솔더 범프들은 패키지 상의 본드 패드에 정렬되어 접촉하게 된다.
디바이스는, 솔더 범프들과 본드 패드들이 야금 본드(metallurgical bond)를 형성하도록 리플로우(reflow)(가열(heat))된다. 플립 칩들은 와이어본드를 요구하지 않기 때문에 전형적으로 종래 칩들보다 더 작다.
적층된 다이들은 와이어본딩만을 사용하여 상호연결될 수 있거나 혹은 와이어본딩과 플립칩 조립체의 결합에 의해 상호연결될 수 있다. 상호연결의 유일한 수단으로서 와이어본딩을 사용하는 것은, 와이어본딩될 수 있는 적층된 다이들의 개수가 매우 한정될 수 있기 때문에, 그 사용이 약간 제한적이다.
더욱이, 종래의 재분배 층(redistribution layer, RDL)들이 종래 기술분야에서 알려져 있다. 재분배 층들은 집적 회로 내에서 하나의 위치로부터 또 하나의 위치로, 전기적 신호, 파워 및 그라운드 정보의 재분배(혹은 재배치)를 용이하게 하는 것으로 알려져 있다. 이러한 종래의 재분배 층들은 단지 솔더 패드 연결에 대해서만 적절할 수 있는 패드들을 갖는 것으로 알려져 있다. 다른 종래의 재분배 층들은 단지 와이어 본드 연결들에 대해서만 적절할 수 있는 패드들을 갖는 것으로 알려져 있다. 아마도 금속화에 있어서의 문제로 인해, 현재 재분배 층 구조들 중 어느 것도 동일한 기판 상에 솔더 패드 연결과 와이어 본드 연결 양쪽 모두를 포함하지는 않는 것으로 알려져 있다. 이러한 한정사항이 관심의 대상인바, 이는 칩 스케일 패키징, 웨이퍼 레벨 패키징, 3-D 패키징, 및 시스템-인-패키지(system-in-package)에서의 기술발전을 위해서는 재분배된 본드 패드들이 필요하기 때문이다. 따라서, 종래의 RDL 구조들은, 원하는 솔더 패드 및 와이어 본드 연결을 달성하기 위해 복수의 기판을 사용할 필요가 있다. 동일한 패키지에 복수의 계층화된 기판들을 갖는 것은 많은 비용이 들 수 있고, 통신 디바이스의 크기를 줄이려는 목적 달성을 어렵게 할 수 있다.
따라서, 더 많은 주변 디바이스들을 단일의 모노리식 칩 상에 통합시켜 성능 개선을 달성하려는(하지만 이러한 디바이스들을 상호연결하는 비효율적인 방식에 의해 제한적 사항을 갖는) 이러한 종래의 기술은 결과적으로 이러한 디바이스들에서 더 높은 파워를 소비한다. 따라서, 다른 것들 중에서도, 개선된 집적 회로를 제공하는 것이 바람직하다.
본 개시내용은 아래의 도면과 연계되어 다음의 상세한 설명을 참조하는 경우 더 용이하게 이해될 수 있으며, 도면에서 동일한 참조 번호는 동일한 요소를 나타낸다.
도 1은 본 개시내용의 실시예에 따른 집적 회로의 예시적인 마주보는(Face-to-Face, F2F) 하이브리드 구조의 단면도를 나타낸다.
도 2는 본 개시내용의 실시예에 따른 집적 회로 제품의 F2F 하이브리드 구조를 제조하는 방법을 흐름도 형태로 나타낸 것이다.
도 3은 본 개시내용의 실시예에 따른 집적 회로의 F2F 하이브리드 구조의 또 하나의 예를 나타낸 단면도이다.
도 4는 본 개시내용의 실시예에 따른 F2F 하이브리드 집적 회로 제품을 제조하는 방법을 흐름도 형태로 나타낸 것이다.
도 5 내지 도 11은 본 개시내용의 실시예에 따른 F2F 하이브리드 집적 회로를 제조하는 프로세스의 단면 구조도를 나타낸다.
도 12 내지 도 18은 본 개시내용의 실시예에 따른 F2F 하이브리드 집적 회로를 제조하는 또 하나의 프로세스의 단면 구조도를 나타낸다.
도 19 및 도 20은 본 개시내용의 실시예에 따른 예시적인 F2F 하이브리드 집적 회로 조립체를 나타낸다.
도 21은 본 개시내용의 실시예에 따른 집적 회로 제품을 제조하는 프로세스를 흐름도 형태로 나타낸 것이다.
도 22는 본 개시내용의 실시예에 따른 F2F 하이브리드 집적 회로를 구현하는 예시적인 디바이스의 기능 블록도를 나타낸다.
일 예에서, 집적 회로(IC) 제품은 재분배 층(RDL)을 포함하고, 이 재분배 층(RDL)은 IC 내에서 전기적 정보를 하나의 위치로부터 또 하나의 위치로 분배하도록 구성된 적어도 하나의 전도성 층을 갖는다. RDL은 또한 복수의 와이어 본드 패드들 및 복수의 솔더 패드들을 포함한다. 복수의 솔더 패드들 각각은 RDL과 직접적으로 전기적 통신을 하는 솔더 가용성 물질(solder wettable material)을 포함한다.
다른 장점들 중에서도, 본 명세서에서 정의될 수 있는 집적 회로 제품, 조립체 및 방법은, 종래의 다이 적층을 사용하는 공지된 집적 회로 제품, 조립체 및 방법보다 개선된 공간 절약 및 전기적 성능을 제공하는 구조이다. 이러한 다이 적층 구조는 또한, 회로들 간의 상호연결의 더 짧은 라우팅의 제공을 도울 수 있고, 이것은 결과적으로 신호 전파를 더 빠르게 하고 노이즈와 크로스토크(cross-talk)를 감소시킬 수 있다. 이러한 다이 적층 구조는 또한, 패드 피치(pad pitch)들을 변경하고자 하는 시스템 설계자에게 개선된 유연성을 제공한다. 더욱이, 복수의 와이어 본드 패드들 및 복수의 솔더 패드들을 포함하는 RDL을 형성하기 위해 사용될 수 있는 기판들의 개수를 최소화시킴으로써 비용이 감소된다. 본 발명의 기술분야에서 통상의 기술을 갖는 자들이라면 다른 장점들을 알 수 있을 것이다.
일 예에서, 집적 회로는 복수의 와이어 본드 패드들(이들은 각각 골드 와이어 본드(gold wire bond)를 수용하도록 구성됨)과, 그리고 복수의 솔더 패드들(이들은 플립 칩과 관련된 복수의 솔더 범프들을 수용하도록 구성됨)을 포함한다. 예를 들어, 솔더 패드 영역은 알루미늄 RDL 상에서 복수의 솔더 범프들의 리플로우를 허용하는 골드 볼 본드(gold ball bond)들을 포함할 수 있다. 골드 와이어는 순수한 골드 와이어 본드(일부 경우에 있어서는 소량의 불순물을 가짐)로 구성될 수 있다. 물론, 필요한 경우, 적절한 골드 합금 와이어, 예를 들어 골드/실버 합금 와이어가 사용될 수 있다. RDL은 순수한 알루미늄(일부 경우에 있어서는 소량의 불순물을 가짐)으로 구성될 수 있다. 물론, 필요한 경우, 적절한 알루미늄 합금, 예를 들어 Al/Cu 합금이 사용될 수 있다. 솔더 가용성 물질은 알루미늄 RDL 상에서 복수의의 솔더 범프들의 리플로우를 허용하는 골드를 포함한다. 또 다른 예에서, 솔더 가용성 물질은 구리의 층을 포함한다.
일 예에서, 집적 회로는 적어도 복수의 와이어 본드 패드들 및 복수의 솔더 패드들 양쪽 모두를 갖는 재분배 층(RDL)을 포함한다. RDL은 복수의 와이어 본드 패드들 및 복수의 솔더 패드들을 갖는 실버의 층을 포함하도록 구성된다. RDL은 순수한 실버(일부 경우에 있어서는 소량의 불순물을 가짐)로 구성될 수 있다. 물론, 필요한 경우, 적절한 실버 합금, 예를 들어 실버/Cu 합금이 사용될 수 있다. 알루미늄 층이 실버의 층 아래에 배치되어 실버의 층과 전기적으로 접촉한다. 집적 회로는 또한, RDL의 복수의 솔더 패드들에 장착하기 위한 복수의 솔더 범프들을 갖는 플립 칩을 포함한다. 복수의 솔더 패드들은 복수의 범프들의 실버 RDL로의 솔더 리플로우를 허용한다.
일 예에서, 집적 회로 조립체가 상부 표면 및 하부 표면을 구비한 기판을 포함한다. 집적 회로 조립체는 또한, 기판의 상부 표면에 와이어본딩되는 제 1 다이를 포함한다. 제 1 다이는 적어도 복수의 와이어 본드 패드들 및 복수의 솔더 패드들 양쪽 모두를 갖는 제 1 재분배 층(RDL)을 포함한다. 집적 회로 조립체는 또한, 복수의 범프들을 경유해 RDL을 통해 제 1 다이에 동작가능하게 결합되는 제 2 다이를 포함한다.
일 예에서, 제 2 다이는, 복수의 범프들의 리플로우를 허용하는, 복수의 솔더 패드들을 갖는 제 2 재분배 층으로 구성된다. 복수의 범프들이 제 2 다이 상에 비주변 위치(non-peripheral orientation)로 배치됨과 아울러 공정 범프(eutectic bump)들로 구성된다. 또 하나의 예에서, 복수의 범프들이 제 2 다이의 주변부에 배치됨과 아울러, 적어도 복수의 구리 스터드 범핑(copper stud bumping) 및/또는 복수의 골드 스터드 범핑(gold stud bumping)을 포함한다. 일 예에서, 제 1 RDL은 알루미늄으로 구성된다.
일 예에서, 집적 회로 제품을 제조하는 방법이 제공되고, 이 방법은 적어도 복수의 와이어 본드 패드들 및 복수의 솔더 패드들 양쪽 모두를 갖는 알루미늄 재분배 층(RDL)을 기판(예를 들어, 다이 기판) 상에 형성하는 것과, 그리고 복수의 솔더 패드들의 위치들에 솔더 가용성 물질을 제공하는 것을 포함한다.
일 예에서, 솔더 가용성 물질을 제공하는 것은, 솔더 패드의 위치들에 골드 볼(gold ball)들을 배치하여 상기 솔더 패드의 위치들에서 복수의 범프들의 리플로우를 허용하도록 하는 것을 포함한다. 또 하나의 예에서, 솔더 가용성 물질을 제공하는 것은, 솔더 패드의 위치에 구리 RDL의 층을 형성하여 복수의 범프들의 구리 RDL로의 솔더 리플로우를 허용하도록 하는 것을 포함한다.
일 예에서, 집적 회로 제품을 제조하는 프로세스가 제공되고, 이 프로세스는 웨이퍼 상에 알루미늄 재분배 층(RDL)을 형성하는 것을 포함한다. 그 다음에, 패시베이션 층(passivation layer)이 알루미늄 RDL 상에 생성되는바, 이 패시베이션 층은 알루미늄 RDL로의 솔더 연결 및 와이어 본드를 위한 복수의 개구들을 포함하도록 형성된다. 그 다음에 웨이퍼는 개별 다이들로 다이싱(dicing)된다. 각각의 다이싱된 다이가 기판(예를 들어, 패키지 기판)에 부착된다. 이후, 골드 와이어가 와이어 본딩을 위해 구성된 개구들 각각에 본딩되고, 그리고 솔더 가용성 물질이 솔더 연결을 위해 구성된 개구들에 제공된다. 그 다음에, 플립 칩과 관련된 복수의 범프들이 솔더 물질에 부착된다.
일 예에서, 솔더 가용성 물질은 알루미늄 RDL 상에서 복수의 범프들의 리플로우를 허용하는 복수의 골드 볼들을 포함한다. 또 하나의 예에서, 솔더 가용성 물질은 구리 RDL의 층을 포함하여, 복수의 범프들의 구리 RDL로의 솔더 리플로우를 허용한다. 또 다른 예에서, 솔더 가용성 물질은 실버 RDL의 층을 포함하여, 복수의 범프들의 실버 RDL로의 솔더 리플로우를 허용한다.
본 명세서에서 사용되는 바와 같이, 용어 "회로" 혹은 "모듈"은 전자 회로, 하나 이상의 프로세서들(예를 들어, 공유 프로세서들 혹은 전용 프로세서들 혹은 프로세서들의 그룹, 예를 들자면, 마이크로프로세서, DSP, 혹은 중앙 처리 장치와 같은 것, 하지만 이러한 것에만 한정되는 것은 아님), 그리고 메모리를 포함할 수 있으며, 하나 이상의 소프트웨어 혹은 펌웨어 프로그램들, 조합 로직 회로들, ASIC, 및/또는 설명되는 기능을 제공하는 다른 적절한 컴포넌트들을 실행시킬 수 있다. "회로" 혹은 "모듈"은 원하는 감소된 파워 레벨(동작이 가능하지 않도록 하는 레벨을 포함함)까지 파워를 감소시킴으로써 "파워 다운(power down)"될 수 있다. 마찬가지로, "회로" 혹은 "모듈"은 그 공급 파워를 동작이 가능한 레벨까지 증가시킴으로써 "파워 업(power up)"될 수 있다. 추가적으로, 본 발명의 기술분야에서 통상의 기술을 갖는 자들이 알 수 있는 바와 같이, "회로" 혹은 "모듈"의 동작, 설계, 및 구조는 베리로그(Verilog™), VHDL, 또는 다른 적절한 하드웨어 기술 언어(hardware description languages)와 같은 하드웨어 기술 언어로 설명될 수 있다.
도 1은 집적 회로(100)의 예시적인 마주보는(Face-to-Face, F2F) 하이브리드 구조의 단면도를 나타내며, 이것은 IC 내에서 전기적 정보를 하나의 위치로부터 또 하나의 위치로 분배하는 적어도 하나의 전도성 층을 구비한 재분배 층(RDL)을 사용한다. 본 예에서, RDL(104)은 복수의 와이어 본드 패드들(110) 및 복수의 솔더 패드들(112)을 포함한다. RDL(104) 표면은 골드 와이어(107)가 그 위에 본딩될 수 있도록, 그리고 또한 플립 칩 범프들(132)이 RDL(104) 상에서 리플로우할 수 있도록 구성된다. RDL(104)이 기판(102) 상에 형성된다. 본 명세서 사용되는 바와 같이, "리플로우(reflow)"는, 전착(electrodeposit)된 주석(tin) 혹은 납(lead)과 같은, 솔더의 용융을 말하는바, 이후 응고화가 수행되며, 이것은 종래 기술에서 공지되어 있다. 복수의 솔더 패드들(112) 각각은 RDL(104)과 직접적으로 전기적 통신을 하는 솔더 가용성 물질을 포함한다.
일 예에서, 집적 회로는 복수의 와이어 본드 패드들(110)(이들 각각은 골드 와이어 본드(106)를 수용하도록 구성됨) 및 복수의 솔더 패드들(112)(이들 각각은 플립 칩(130)과 관련된 복수의 솔더 범프들(132)을 수용하도록 구성됨)을 포함한다. RDL은 순수한 알루미늄(일부 경우에 있어서는 소량의 불순물을 가짐)으로 구성될 수 있다. 물론, 필요한 경우, 적절한 알루미늄 합금, 예를 들어 Al/Cu 합금이 사용될 수 있다. 솔더 가용성 물질은 알루미늄 RDL 상에서 복수의 솔더 범프들의 리플로우를 허용하는 골드 볼 본드를 포함한다. 또 다른 예에서, 솔더 가용성 물질은 구리의 층으로 구성된다. 골드는 알루미늄 RDL로 구성된 표면 상에 더 용이하게 본딩될 수 있다. 솔더는 알루미늄 표면 상에서 좋은 습윤성(wetting)을 갖지 않는다. 따라서, 골드 볼들이 C4 패드 영역 상의 알루미늄 영역에 본딩될 수 있어, 플립 칩과 관련된 범프들이 좋은 연결을 위해 골드 영역으로 리플로우할 수 있다. 본 명세서에서 사용되는 바와 같은 "C4"는 제어형 붕괴 칩 연결(Controlled Collapse Chip Connection)을 나타내는 약어이고, IC 칩들 및 MEMS와 같은 반도체 디바이스들을, 칩 패드들 상에 증착된 솔더 범프들을 갖는 외부 회로에 상호연결하기 위한 기술이다. 솔더 범프들은 최종 웨이퍼 프로세싱 단계 동안 웨이퍼의 상면 상의 칩 패드들에 증착된다. 칩을 외부 회로(예를 들어, 회로 보드 또는 또 다른 칩 혹은 웨이퍼)에 장착하기 위해, 플립 칩은 뒤집히고, 이에 따라 그 상면이 아래를 향하게 되며, 그리고 정렬되어, 그 패드들이 외부 회로 상의 일치하는 패드들에 정렬하고, 그 다음에 솔더가 리플로우되어 상호연결이 완성된다. 이것은 와이어 본딩과 대조적인바, 와이어 본딩에서는 칩이 직립으로 장착되고 와이어들이 칩 패드들을 외부 회로에 상호연결하기 위해 사용된다.
더욱이, RDL(104)의 부분은, 오염으로부터 RDL(104)을 보호하는 것을 돕도록 패시베이션 층(120)으로 코팅될 수 있다. 패시베이션 층(120)은 또한 폴리이미드 물질을 포함할 수 있다. 패시베이션은 하나의 물질을 또 다른 물질에 관하여 "비화합 상태(passive)"로 만들어, 해당 물질의 보호를 도울 수 있다. 이러한 패시베이션 기술은 잘 알려져 있고, 그리고 또한, 예를 들어, 앞으로 일어날 수 있는 부식으로부터 알루미늄 RDL(104)를 보호하는 것을 도울 수 있다. 순수한 알루미늄은 자연적으로 옥사이드(이것은 대부분의 환경에서 후속의 산화로부터의 보호를 거의 즉시 제공함)를 형성하지만, 알루미늄 합금은 부식으로부터 거의 보호를 제공하지 못하는 경향이 있기 때문에, 패시베이션 기술이 사용된다.
도 2는 알루미늄 재분배 층(RDL)을 사용하는 집적 회로 제품의 F2F 하이브리드 구조를 제조하는 방법을 흐름도 형태로 나타낸 것이다. 이러한 알루미늄 RDL은, 집적 회로 내에서 전기적 정보를 하나의 위치로부터 또 하나의 위치로 분배하는 적어도 하나의 전도성 층으로 구성될 수 있다. 동작(202)에서, 적어도 복수의 와이어 본드 패드들 및 복수의 솔더 패드들 양쪽 모두를 갖는 알루미늄 재분배 층(RDL)이 기판 상에 형성된다. 이후, 동작(204)에서, 솔더 가용성 물질이 복수의 솔더 패드의 위치들에 제공될 수 있다.
일 예에서, 솔더 물질의 이러한 제공은, 솔더 패드의 위치들에 골드 볼들을 배치하여 솔더 패드의 위치들에서 복수의 범프들의 리플로우를 허용하도록 하는 것을 포함할 수 있다. 이러한 배치는 골드 볼 본딩 기술을 포함할 수 있거나, 혹은 종래 기술에서 잘 알려진 다른 알려진 기술을 포함할 수 있다. 또 다른 예에서(도 12 내지 도 18 참조), 솔더 가용성 물질의 제공은 솔더 패드의 위치에 구리 RDL의 층을 형성하여 복수의 범프들의 구리 RDL로의 솔더 리플로우를 허용하도록 하는 것을 포함할 수 있다.
도 3은 집적 회로(300)의 F2F 하이브리드 구조의 또 다른 실시예의 단면도를 나타낸 것으로, 이것은 적어도 복수의 와이어 본드 패드들(310) 및 복수의 솔더 패드들(312) 양쪽 모두를 갖는 재분배 층(RDL)(304)을 사용한다. 이 실시예에서, RDL(304)은 복수의 와이어 본드 패드들(310) 및 복수의 솔더 패드들(312)을 갖는 실버(303)의 층을 포함하도록 구성된다. 실버 RDL은 순수한 실버(일부 경우에 있어서는 소량의 불순물을 가짐)로 구성될 수 있다. 물론, 필요한 경우, 적절한 실버 합금, 예를 들어 Ag/Cu 합금이 사용될 수 있다. 알루미늄 RDL 층(104)은 실버(303)의 재분배 층 아래에 배치되어 이 층과 전기적으로 접촉한다. 알루미늄 RDL은 순수한 알루미늄(일부 경우에 있어서는 소량의 불순물을 가짐)으로 구성될 수 있다. 물론, 필요한 경우, 적절한 알루미늄 합금, 예를 들어 Al/Cu 합금이 사용될 수 있다. 실버 RDL 표면은, 골드 와이어가 그 위에 본딩될 수 있도록 하며, 아울러 플립 칩 솔더 범프들(130)이 그 위에서 리플로우할 수 있도록 한다. 따라서, 집적 회로는 또한, RDL(304)의 복수의 솔더 패드들(312)에 장착하기 위한 복수의 솔더 범프들(132)을 갖는 플립 칩(130)을 포함한다. 복수의 솔더 패드들(312)은 복수의 범프들(132)의 실버 RDL(303)로의 솔더 리플로우를 허용한다. 더욱이, RDL(304)은 실버 RDL(304)을 오염으로부터 보호하는 것을 돕기 위해 패시베이션 층(320)으로 코팅될 수 있다. 패시베이션 층(320)은 또한 폴리이미드 물질을 포함할 수 있다.
도 4는 알루미늄 재분배 층(RDL) 및 실버 RDL 양쪽 모두를 사용하는 F2F 하이브리드 집적 회로 제품을 제조하는 방법을 흐름도 형태로 나타낸 것이다. 알루미늄 RDL 및 실버 RDL 양쪽 모두는 파워를 분배하고 그라운드 접촉을 가능하게 하는 적어도 하나의 전도성 층으로 구성될 수 있다. 동작(402)에서, 실버의 층과 실버의 층 아래의 알루미늄의 층을 포함하는 재분배 층이, 실버 층과 알루미늄 층으로 하여금 함께 동작가능하게 결합되도록, 기판 상에 형성되며, 여기서 실버의 층은 복수의 와이어 본드 패드들 및 복수의 솔더 패드들 양쪽 모두를 갖는다. 집적 회로는 또한, 실버 RDL의 복수의 솔더 패드들에 장착하기 위한 복수의 솔더 범프들을 갖는 플립 칩을 포함한다. 복수의 솔더 패드들은 복수의 범프들의 실버 RDL로의 솔더 리플로우를 허용한다.
도 5 내지 도 11은 F2F 하이브리드 집적 회로의 제조를 위한 프로세스를 단면 구조도를 나타내며, 이것은 적어도 복수의 와이어 본드 패드들을 갖는 알루미늄 재분배 층(RDL) 및 복수의 솔더 패드들을 갖는 구리 RDL을 사용한다. 이러한 집적 회로는 골드 와이어가 와이어 본드 패드들 상에 본딩될 수 있도록 하며, 또한 플립 칩 범프들이 솔더 패드들 상에서 리플로우할 수 있도록 한다. 이러한 프로세스는 단지 알루미늄 혹은 구리만 선택적으로 에칭하는 선택적 에칭 용액을 사용한다. 도 5에서, 프로세스는 다이(502)와 함께 시작한다. 이러한 다이(502)는 적절한 블록의 반도체 물질일 수 있으며, 그 위에는 소정의 기능 회로(혹은 회로들)이 제조될 수 있다. 도 6에서, 알루미늄 RDL(504) 및 구리 RDL(506)이 다이(502) 상에 형성된다. 이것은 예를 들어, 종래 기술에서 잘 알려진 증착 기술에 의해 달성될 수 있다. 본 명세서에서 사용되는 바와 같이, 증착은 임의 물질을 웨이퍼 상에 성장, 코팅 혹은 그렇지 않으면 전달하는 임의의 프로세스를 말한다. 이러한 증착 기술은, 다른 것들 중에서도, 물리적 기상 증착(Physical Vapor Deposition, PVD), 화학적 기상 증착(Chemical Vapor Deposition, CVD), 전기화학 증착(EelectroChemical Deposition, ECD), 분자빔 에피택시(Molecular Beam Epitaxy, MBE) 및/또는 원자 층 증착(Atomic Layer Deposition, ALD)을 포함할 수 있지만, 이러한 것에만 한정되는 것은 아니다. 알루미늄 RDL(504) 및 구리 RDL이 또한 스퍼터링 기술, 도금 기술, 혹은 종래 기술에서 잘 알려진 다른 적절한 기술을 사용하여 형성될 수 있다. 도 7에서, 포토레지스트 패턴(508)이 구리 RDL(506)의 선택된 섹션들 상에 현상된다. 본 명세서에서 사용되는 포토레지스트는 화학적 에칭 이전에 전기적 회로들을 마스킹하기 위해 사용될 수 있는 임의의 적절한 물질일 수 있다. 이러한 포토레지스트는 포토그래픽 프로세스에 의해 단단한 막을 형성하도록 만들어질 수 있다. 도 8에서, 적절한 에칭 용액이, 구리 RDL(506)의 노출된 부분을 선택적으로 에칭하기 위해 사용된다. 이러한 에칭 용액은 구리를 에칭하지만 알루미늄은 에칭하지 않는다 혹은 알루미늄에 반응하지 않는다. 이것은 에칭율의 조정 및 에칭 화학의 조합을 포함할 수 있는 기술(제조 하우스에 소유권이 있을 수 있음)을 필요로 한다. 도 9에서, 포토레지스트 패턴(521)은 알루미늄 RDL(504)의 선택된 부분을 마스킹하기 위해 현상된다. 그 다음에, 도 10에서, 알루미늄 RDL(504)의 마스킹되지 않은 부분이, 알루미늄은 에칭하지만 구리는 에칭하지 않는 혹은 구리에는 반응하지 않는 용액에 의해 에칭된다. 이것은 에칭율의 조정 및 에칭 화학의 조합을 포함할 수 있는 기술(제조 하우스에 소유권이 있을 수 있음)을 필요로 한다. 이후에, 도 11에서, 패시베이션 층(520)이 집적 회로 구조 상에 생성된다. 도시된 바와 같이, 알루미늄 RDL(504)을 갖는 복수의 와이어 본드 패드들(512)이 생성된다. 또한, 구리 RDL을 갖는 복수의 솔더 패드들(514)이 집적 회로의 C4 부분에 생성된다.
도 12 내지 도 18은 F2F 하이브리드 집적 회로를 제조하는 또 하나의 프로세스의 단면 구조도의 실시예를 나타낸 것으로, 이것은 적어도 복수의 와이어 본드 패드들을 갖는 알루미늄 재분배 층(RDL) 및 복수의 솔더 패드들을 갖는 구리 RDL을 사용한다. 이러한 집적 회로는 골드 와이어가 와이어 본드 패드들 상에 본딩될 수 있도록 하며, 또한 플립 칩 범프들이 솔더 패드들 상에서 리플로우할 수 있도록 한다. 이러한 프로세스는 제조 동안 사용되는 다양한 화학물로부터 알루미늄 RDL을 보호하기 위해 패시베이션 및 폴리이미드 층을 사용한다. 도 12에서, 프로세스는 다이(602)와 함께 시작한다. 이러한 다이(602)는 적절한 블록의 반도체 물질일 수 있으며, 그 위에는 소정의 기능 회로(혹은 회로들)이 제조될 수 있다. 도 13에서, 알루미늄 RDL(604)이 앞서 설명된 종래의 기술을 사용하여 다이(602) 상에 형성된다. 도 14에서, 패시베이션 혹은 폴리이미드 층(620)이, 제조 동안 사용되는 다양한 화학물로부터 알루미늄 RDL(604)을 보호하도록 알루미늄 RDL(604) 상에 생성된다. 이후에 도 15에 도시된 바와 같이, 플래시 구리 층(flash copper layer)(607)이 패시베이션 층(620) 위에 형성된다. 이러한 플래시 구리 층(607)은 패시베이션 층(620) 위에 직접 전기도금 혹은 스퍼터링되는 얇은 구리 층일 수 있다. 전기도금에 있어서, 이온 금속(ionic metal)(예를 들어, 구리)에 전자들이 공급되어, 비이온 코팅 혹은 기판이 형성된다. 도 16에서, 구리 RDL(606)이, 종래 기술에서 잘 알려진 도금 프로세스에 의해, 플래시 구리 층(607) 위에 형성 혹은 증착될 수 있다. 포토레지스트(621) 패턴이 플래시 구리 층(607)의 선택된 섹션 상에 현상된다. 본 명세서에서 사용되는 포토레지스트(621)는 화학적 에칭 이전에 전기적 회로들을 마스킹하기 위해 사용될 수 있는 임의의 적절한 물질일 수 있다. 이러한 포토레지스트(621)는 포토그래픽 프로세스에 의해 단단한 막을 형성하도록 만들어질 수 있다. 도 17에서, 적절한 에칭 용액(예를 들어, 하이드로플로릭산(hydrofluoric acid, HF)과 같은 것)이, 플래시 구리 층(607)의 노출된 부분을 선택적으로 에칭하기 위해 사용된다. 포토레지스트가 또한, 이 단계에서 제거된다. 도 18에서, 패시베이션 층(620)이 집적 회로 구조 상에 생성된다. 도 18에 도시된 바와 같이, 알루미늄 RDL(604)을 가진 복수의 와이어 본드 패드들(612)이 생성된다. 또한, 구리 RDL을 갖는 복수의 솔더 패드들(614)이 집적 회로의 C4 부분에 생성된다.
도 19 및 도 20은 본 개시내용의 실시예에 따른 예시적인 F2F 하이브리드 집적 회로 조립체를 나타낸다. 도 19에서, 집적 회로 조립체(700)는 상부 표면 및 하부 표면을 갖는 기판(702)을 포함한다. 집적 회로 조립체(700)는 또한 기판(702)의 상부 표면에 와이어 본딩되는 제 1 다이(704)를 포함한다. 제 1 다이(704)는 적어도 복수의 와이어 본드 패드들(710) 및 복수의 솔더 패드들(712) 양쪽 모두를 갖는 제 1 재분배 층(RDL)(750)을 포함한다. 제 1 RDL은 알루미늄(즉, Al RDL)으로 구성될 수 있다. 집적 회로 조립체(700)는 또한, 복수의 범프들(732)을 경유해 제 1 RDL(750)을 통해 제 1 다이(704)에 동작가능하게 결합되는 제 2 다이(730)를 포함한다.
일 예에서, 제 2 다이(730)는 복수의 범프들(732)의 리플로우를 허용하는 복수의 솔더 패드들(712)을 갖는 제 2 재분배 층(760)으로 구성된다. 제 2 RDL은 알루미늄 혹은 구리(즉, Al RDL 혹은 Cu RDL)로 구성될 수 있다. 복수의 범프들(732)이 제 2 다이(730) 상에 비주변 위치로 배치됨과 아울러, 공정 범프들 또는 다른 적절한 솔더, 예를 들어, 무연 범프(leadfree bump)들(이것은 Sn/Ag, Sn/Cu과 같은 합금으로 구성될 수 있음)로 구성된다. 본 명세서에서 사용되는 바와 같이, 용어 "공정(eutectic)"은 녹는점이 낮은 일반적인 솔더 합금(예를 들어, 주석과 납)을 말한다. 본 예에서, 제 2 다이(730)는 플립 칩 다이일 수 있다. 이후에, 외부 연결이 기판에 와이어 본딩(715)될 수 있고, 그 다음에, 기판 상의 BGA 볼들(714)로 라우팅될 수 있다.
또 다른 예에서, 도 20에 도시된 바와 같이, 복수의 범프들(733)이 제 2 다이(731)의 주변부에 배치된다. 본 예에서, 이러한 범프들(733)은 적어도 복수의 구리 스터드 범핑 및/또는 복수의 골드 스터드 범핑으로 구성된다. 본 예에서, 제 2 다이(731)는 플립 칩 다이일 수 있고, 제 2 다이(731)에 어떠한 RDL도 존재할 필요가 없다. 도 20에 나타난 집적 회로 조립체(701)의 다른 참조 요소들은 도 19에 관하여 앞서 설명된 것과 유사하다.
도 21은 본 개시내용의 실시예에 따른 집적 회로 제품을 제조하는 프로세스를 흐름도 형태로 나타낸 것이다. 이 프로세스는 동작(802)에서 시작한다. 동작(804)에서, 알루미늄 재분배 층(RDL)이 웨이퍼 상에 형성된다. 동작(806)에서, 패시베이션 층이 알루미늄 RDL 상에 생성되는바, 이 패시베이션 층은 알루미늄 RDL로의 솔더 연결 및 와이어 본드를 위한 복수의 개구들을 포함할 수 있도록 형성된다. 그 다음에, 동작(808)에서, 웨이퍼는 개별 다이들로 다이싱된다. 각각의 다이싱된 다이가, 동작(810)에서, 기판에 부착된다. 이후, 동작(812)에서, 골드 와이어가 와이어 본딩을 위해 구성된 개구들 각각에 본딩될 수 있고, 그리고 솔더 가용성 물질이 솔더 연결을 위해 구성된 개구들에 제공될 수 있다. 선택적 사항으로서, 동작(814)에서, 솔더 물질은 알루미늄 RDL 상에서 복수의 범프들의 리플로우를 허용하는 복수의 골드 볼들을 포함할 수 있다. 일 예에서, 솔더 물질은 구리 RDL의 층을 포함하여, 복수의 범프들의 구리 RDL로의 솔더 리플로우를 허용할 수 있다. 또 다른 예에서, 솔더 물질은 실버 RDL의 층을 포함하여, 복수의 범프들의 실버 RDL로의 솔더 리플로우를 허용한다. 그 다음에, 동작(816)에서, 플립 칩과 관련된 복수의 범프들이 솔더 물질에 부착된다. 프로세스는 동작(818)에서 종료된다. 이러한 동작들이 임의의 적절한 순서로 수행될 수 있고, 그리고 필요에 따라 다른 제조 기술이 사용될 수 있음을 이해해야 한다.
이제 도 22를 참조하면, 집적 회로(100)는, 무선 전화기, 휴대용 및/또는 비휴대용 컴퓨터, 프린터, LAN 인터페이스(무선 및/또는 유선), 미디어 플레이어, 비디오 디코더 및/또는 인코더, 그리고/또는 임의의 다른 적절한 디바이스와 같은 디바이스(900)에 구현될 수 있다. 디바이스(900)는, 다른 것들 중에서도, 그래픽 프로세서(혹은 코어) 및/또는 하나 이상의 중앙 처리 장치(혹은 코더)와 같은 프로세서(902) 또는 임의의 적절한 회로를 포함할 수 있다. 프로세서(902)는 집적 회로(100)에 구현될 수 있다. 특히, 집적 회로(100)의 다이들(130, 102)은 프로세서(902)를 포함할 수 있다.
또한, CDROM, RAM, ROM의 다른 형태들, 하드 드라이브, 분산형 메모리 등과 같은(그러나 이러한 것에만 한정되는 것은 아님) 컴퓨터 판독가능 메모리 상에 저장된 실행가능한 명령들에 근거하여 집적 회로를 생성하는 집적 회로 설계 시스템(예를 들어, 워크스테이션)이 알려져 있다. 이러한 명령들은, 하드웨어 기술자 언어(hardware descriptor language) 혹은 다른 적절한 언어와 같은(그러나 이러한 것에만 한정되는 것은 아님) 임의의 적절한 언어로 나타내 질 수 있다. 이처럼, 본 명세서에서 설명되는 재분배 층(들)은 또한, 이러한 시스템에 의해 집적 회로들로서 생산될 수 있다. 예를 들어, 집적 회로(100)는 컴퓨터 판독가능 매체에 저장된 명령들을 사용하여 디바이스(900)에서의 사용을 위해 생성될 수 있는바, 이 명령들은 실행시 집적 회로 설계 시스템으로 하여금 집적 회로(IC)를 생성하도록 하고, 이 집적 회로는, 적어도 하나의 전도성 층으로 구성된 재분배 층(RDL)을 통해, IC 내에서 전기적 정보를 하나의 위치로부터 또 하나의 위치로 분배하도록 동작가능 하고, RDL은 적어도 복수의 와이어 본드 패드들 및 복수의 솔더 패드들 양쪽 모두를 가지며, 여기서 복수의 솔더 패드들 각각은 RDL과 직접적으로 전기적 통신을 하는 솔더 가용성 물질을 포함한다. 본 명세서에서 설명된 다른 동작들을 수행하는 재분배 층들을 구비한 집적 회로가 또한 적절히 생산될 수 있다.
디바이스(900)는 또한 메모리(904)를 포함할 수 있는데, 예를 들어, RAM, ROM, 정적, 이산 로직, 동적, 대기시간이 낮은 비휘발성 메모리, 예컨대, 플래시 및/또는 임의의 적절한 광학적 자기 혹은 전기 데이터 저장소와 같은 것이 있고, 이것은 하나 이상의 프로세서들(902)에 의해 실행될 수 있는 실행가능한 명령들을 저장한다. 메모리(904)는 또한 비로컬 메모리(non local memory), 예를 들어, 인트라넷 서버, 인터넷 서버를 통해 이용가능한 네트워크화된 메모리, 또는 임의의 적절한 비로컬 메모리를 포함할 수 있다. 도시되지는 않았지만, 메모리(904)는 또한, 집적 회로(100)에서 구현될 수 있다.
디바이스(900)는 또한, 디스플레이(906) 및/또는 임의의 다른 적절한 회로, 인터페이스, 구조 또는 기능 동작들을 포함할 수 있다. 프로세서(902), 메모리(904), 및/또는 디스플레이(906)는 버스(908) 및/또는 임의의 다른 적절한 통신 메커니즘을 통해(버스가 로컬이든, 무선이든, 네트워크 연결이든, 혹은 임의의 적절한 링크이든 간에) 통신할 수 있다.
앞서 언급된 바와 같이, 본 명세서에서 정의될 수 있는 집적 회로(100)는, 다른 장점들 중에서도, 다이 적층을 사용하는 공지된 집적 회로 제품, 조립체 및 방법보다 개선된 공간 절약 및 전기적 성능을 제공하는 구조를 갖는다. 본 개시내용의 실시예들에서 사용되는 다이 적층 구조는 또한, 회로들 간의 상호연결의 더 짧은 라우팅의 제공을 도울 수 있고, 이것은 결과적으로 신호 전파를 더 빠르게 하며 노이즈와 크로스토크를 감소시킬 수 있다. 이러한 다이 적층 구조는 또한, 패드 피치들을 변경하고자 하는 시스템 설계자에게 개선된 유연성을 제공한다. 더욱이, 복수의 와이어 본드 패드들 및 복수의 솔더 패드들을 포함하는 RDL을 형성하기 위해 사용될 수 있는 기판들의 개수를 최소화시킴으로써 비용이 감소된다.
본 개시내용이 비록 특정 예들을 포함하지만, 본 개시내용이 이러한 것에만 한정되는 것이 아님을 이해해야 한다. 수많은 수정물, 변경물, 변형물, 대체물, 및 등가물이, 본 명세서의 도면, 상세한 설명, 그리고 다음의 특허청구범위의 연구를 통해, 본 개시내용의 사상 및 범위를 벗어남이 없이, 본 발명의 당업자들에 의해 만들어질 수 있다.

Claims (25)

  1. 집적 회로(Integrated Circuit, IC)로서,
    상기 IC 내에서 전기적 정보를 하나의 위치로부터 또 하나의 위치로 분배하도록 되어 있는 적어도 하나의 전도성 층으로 구성된 재분배 층(redistribution layer, RDL)을 포함하여 구성되고, 상기 RDL은 적어도 복수의 와이어 본드 패드들 및 복수의 솔더 패드들 양쪽 모두를 가지며, 상기 IC는 상기 RDL과 직접적으로 전기적 통신을 하는 솔더 가용성 물질(solder wettable material)을 포함하고,
    상기 복수의 와이어 본드 패드들은 각각 골드(gold) 혹은 골드 기반 합금(gold based alloy)으로 된 와이어 본드(wire bond)를 수용하도록 되어 있고,
    상기 RDL은 알루미늄 혹은 알루미늄 합금을 포함하며,
    상기 복수의 솔더 패드들은 각각 플립 칩(flip chip)과 관련된 복수의 솔더 범프들을 수용하도록 되어 있고,
    상기 솔더 가용성 물질은 상기 RDL 상에서 상기 복수의 솔더 범프들의 리플로우(reflow)를 허용하고,
    상기 RDL은 또한, 상기 복수의 와이어 본드 패드들 및 상기 복수의 솔더 패드들을 갖는 실버(silver) 혹은 실버 합금(silver alloy)의 층으로 이루어진 것을 특징으로 하는 집적 회로.
  2. 삭제
  3. 제1항에 있어서,
    상기 솔더 가용성 물질은 구리의 층으로 구성되는 것을 특징으로 하는 집적 회로.
  4. 제1항에 있어서,
    상기 전기적 정보는 신호, 파워 및 그라운드 정보 중 적어도 하나로 구성되는 것을 특징으로 하는 집적 회로.
  5. 집적 회로 제품을 제조하는 방법으로서,
    알루미늄 재분배 층(RDL)을 기판 상에 형성하는 단계와, 여기서 상기 RDL은 적어도 복수의 와이어 본드 패드들 및 복수의 솔더 패드들 양쪽 모두를 갖는 실버 혹은 실버 합금의 층으로 이루어지며; 그리고
    상기 복수의 솔더 패드들의 위치들에 솔더 가용성 물질을 제공하는 단계를 포함하는 것을 특징으로 하는 집적 회로 제품을 제조하는 방법.
  6. 제5항에 있어서,
    상기 솔더 가용성 물질을 제공하는 단계는, 상기 솔더 패드의 위치들에 골드 볼(gold ball)들을 배치하여 상기 솔더 패드의 위치들에서 복수의 범프들의 리플로우를 허용하도록 하는 것을 포함하는 것을 특징으로 하는 집적 회로 제품을 제조하는 방법.
  7. 제5항에 있어서,
    상기 솔더 가용성 물질을 제공하는 단계는, 상기 솔더 패드의 위치에 구리 RDL의 층을 형성하여 복수의 범프들의 상기 구리 RDL로의 솔더 리플로우를 허용하도록 하는 것을 포함하는 것을 특징으로 하는 집적 회로 제품을 제조하는 방법.
  8. 집적 회로(Integrated Circuit, IC)로서,
    적어도 복수의 와이어 본드 패드들 및 복수의 솔더 패드들 양쪽 모두를 갖는 재분배 층(RDL)과, 여기서 상기 RDL은 상기 복수의 와이어 본드 패드들 및 상기 복수의 솔더 패드들을 갖는 실버(silver)의 층과, 그리고 상기 실버의 층 아래에 배치되어 상기 실버의 층과 전기적으로 접촉하는 알루미늄 층으로 이루어지도록 되어 있고; 그리고
    상기 RDL의 상기 복수의 솔더 패드들에 장착하기 위한 복수의 솔더 범프들을 갖는 플립 칩을 포함하여 구성되며,
    상기 복수의 솔더 패드들은 상기 복수의 범프들의 상기 RDL의 상기 실버의 층으로의 솔더 리플로우를 허용하는 것을 특징으로 하는 집적 회로.
  9. 집적 회로 제품을 제조하는 방법으로서,
    실버의 층과 상기 실버의 층 아래에 알루미늄의 층을 포함하는 재분배 층(RDL)을, 상기 실버의 층 및 상기 알루미늄 층이 함께 동작가능하게 결합되도록, 기판 상에 형성하는 것을 포함하여 구성되며, 상기 실버의 층은 적어도 복수의 와이어 본드 패드들 및 복수의 솔더 패드들 양쪽 모두를 포함하는 것을 특징으로 하는 집적 회로 제품을 제조하는 방법.
  10. 제9항에 있어서,
    상기 복수의 솔더 패드들은 복수의 범프들의 상기 RDL의 상기 실버의 층으로의 솔더 리플로우를 허용하는 것을 특징으로 하는 집적 회로 제품을 제조하는 방법.
  11. 집적 회로 조립체로서,
    상부 표면 및 하부 표면을 포함하는 기판과;
    상기 기판의 상부 표면에 와이어본딩되고 제 1 재분배 층(RDL)을 포함하는 제 1 다이와, 여기서 상기 제 1 재분배 층(RDL)은 적어도 복수의 와이어 본드 패드들 및 복수의 솔더 패드들 양쪽 모두를 가지며, 상기 제 1 RDL은 상기 복수의 와이어 본드 패드들 및 상기 복수의 솔더 패드들을 갖는 실버의 층과, 그리고 상기 실버의 층 아래에 배치되어 상기 실버의 층과 전기적으로 접촉하는 알루미늄 층으로 이루어지도록 되어 있고; 그리고
    복수의 범프들을 경유해 상기 제 1 RDL을 통해 상기 제 1 다이에 동작가능하게 결합된 제 2 다이를 포함하는 것을 특징으로 하는 집적 회로 조립체.
  12. 제11항에 있어서,
    상기 제 2 다이는, 상기 복수의 범프들의 리플로우를 허용하는, 복수의 솔더 패드들을 갖는 제 2 재분배 층으로 구성되는 것을 특징으로 하는 집적 회로 조립체.
  13. 제11항에 있어서,
    상기 제 2 다이는 플립 칩 다이인 것을 특징으로 하는 집적 회로 조립체.
  14. 제12항에 있어서,
    상기 복수의 범프들은 상기 제 2 다이 상에 비주변 위치(non-peripheral orientation)로 배치됨과 아울러, 공정 범프(eutectic bump)들 및 무연 범프(leadfree bump)들 중 적어도 하나로 구성되는 것을 특징으로 하는 집적 회로 조립체.
  15. 제11항에 있어서,
    상기 복수의 범프들은 상기 제 2 다이의 주변부에 배치됨과 아울러, 복수의 구리 스터드 범핑(copper stud bumping) 및 복수의 골드 스터드 범핑(gold stud bumping) 중 적어도 하나로 구성되는 것을 특징으로 하는 집적 회로 조립체.
  16. 집적 회로 제품을 제조하는 방법으로서,
    웨이퍼 상에 알루미늄 재분배 층(RDL)을 형성하는 단계와;
    상기 알루미늄 RDL 상에 패시베이션 층(passivation layer)을 생성하는 단계와, 상기 패시베이션 층은 상기 알루미늄 RDL로의 솔더 연결 및 와이어 본드를 위한 복수의 개구들을 구비하며;
    상기 웨이퍼를 개별 다이들로 다이싱(dicing)하는 단계와;
    각각의 다이싱된 다이를 기판에 부착하는 단계와;
    와이어 본딩을 위해 구성된 개구들 각각에 골드 와이어를 본딩함과 아울러 솔더 연결을 위해 구성된 개구들에 솔더 가용성 물질을 제공하는 단계와; 그리고
    플립 칩과 관련된 복수의 범프들을 상기 솔더 가용성 물질에 부착하는 단계를 포함하여 구성되며,
    상기 솔더 가용성 물질은 실버 RDL의 층으로 구성되어, 복수의 범프들의 상기 실버 RDL로의 솔더 리플로우를 허용하는 것을 특징으로 하는 집적 회로 제품을 제조하는 방법.
  17. 제16항에 있어서,
    상기 솔더 가용성 물질은 상기 알루미늄 RDL 상에서 복수의 범프들의 리플로우를 허용하는 복수의 골드 볼들로 구성되는 것을 특징으로 하는 집적 회로 제품을 제조하는 방법.
  18. 제16항에 있어서,
    상기 솔더 가용성 물질은 구리 RDL의 층으로 구성되어, 상기 복수의 범프들의 상기 구리 RDL로의 솔더 리플로우를 허용하는 것을 특징으로 하는 집적 회로 제품을 제조하는 방법.
  19. 삭제
  20. 컴퓨터 판독가능 매체로서,
    상기 컴퓨터 판독가능 매체에는 실행가능한 명령들이 저장되어 있고, 상기 실행가능한 명령들은 실행시 집적 회로 설계 시스템으로 하여금 집적 회로(IC)를 생성하도록 하고, 상기 집적 회로는,
    적어도 하나의 전도성 층으로 구성된 재분배 층(RDL)을 통해, 상기 IC 내에서 전기적 정보를 하나의 위치로부터 또 하나의 위치로 분배하도록 동작가능하고, 상기 RDL은 적어도 복수의 와이어 본드 패드들 및 복수의 솔더 패드들 양쪽 모두를 가지며, 상기 IC는 상기 RDL과 직접적으로 전기적 통신을 하는 솔더 가용성 물질을 포함하고,
    상기 복수의 와이어 본드 패드들은 각각 골드 혹은 골드 기반 합금으로 된 와이어 본드를 수용하도록 되어 있고,
    상기 RDL은 알루미늄 혹은 알루미늄 합금을 포함하며,
    상기 복수의 솔더 패드들은 각각 플립 칩과 관련된 복수의 솔더 범프들을 수용하도록 되어 있고,
    상기 솔더 가용성 물질은 상기 RDL 상에서 상기 복수의 솔더 범프들의 리플로우를 허용하고,
    상기 RDL은 또한, 상기 복수의 와이어 본드 패드들 및 상기 복수의 솔더 패드들을 갖는 실버 혹은 실버 합금의 층으로 이루어진 것을 특징으로 하는 컴퓨터 판독가능 매체.
  21. 제20항에 있어서,
    상기 명령들은 하드웨어 기술 언어 코드(hardware description language code)를 포함하는 것을 특징으로 하는 컴퓨터 판독가능 매체.
  22. 제8항에 있어서,
    상기 실버의 층은 실버 합금으로 이루어진 것을 특징으로 하는 집적 회로.
  23. 제8항에 있어서,
    상기 알루미늄 층은 알루미늄 합금으로 이루어진 것을 특징으로 하는 집적 회로.
  24. 제11항에 있어서,
    상기 알루미늄 층은 알루미늄 합금으로 이루어진 것을 특징으로 하는 집적 회로 조립체.
  25. 제11항에 있어서,
    상기 실버의 층은 실버 합금으로 이루어진 것을 특징으로 하는 집적 회로 조립체.
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