JP7438090B2 - デュアルモードデータ変換器 - Google Patents

Description

本開示は、データ変換に関し、より詳細には、エネルギー効率の良いデュアルモードアナログ－デジタル変換器（ＡＤＣ）のための技術に関する。

監視センサは、しばしばアナログ値の表示を提供する。そうするために、そのようなセンサは、アナログ値をデジタル値に完全に変換するためにアナログ－デジタル変換器を使用する。次いで、センサは、デジタル値を閾値と比較し、結果に基づいて所定の一連の行動をとり得る。比較は、しばしば、デジタル値が懸念の原因にならない限り、またはイベントをトリガするレベルにならない限り、実行する必要のない電力集約型プロセスを回避するために使用され得る。しかしながら、アナログ値をデジタル値に完全に変換することは、特に、センサがリモートまたはモバイルセンシングなどの限られた電源を有し得る状況において、デバイスがエネルギーの大部分を消費することを意味し得る。

アナログ－デジタル変換（ＡＤＣ）の動作電力を節約するための技術が提供される。一例では、回路は、第１の動作モード中にアナログ入力のマルチビットデジタル表現を提供するように構成されているＡＤＣと、第２の動作モード中にアナログ入力信号の第２のアナログ信号に対する第１の比較の単一ビット表現を提供するように構成されている出力と、を含むことができる。特定の例では、回路は、第１のモード中にマルチビットデジタル表現を提供し、第２の動作モード中に電源を切るように構成されているエンコーダを含むことができる。

この概要は、本特許出願の主題の概観を提供することを意図している。発明の排他的または網羅的な説明を提供することを意図していない。詳細な説明は、本特許出願に関するさらなる情報を提供するために含まれている。

図面において、必ずしも縮尺通りに描かれていないが、同様の数字は、異なる図面において同様の構成要素を記載することがある。異なる文字の添字を有する同様の数字は、同様の構成要素の異なる例を表すことがある。概して、図面は、限定ではなく例として、本文書で論じられた様々な実施形態を図示する。

概して、本主題によるＳＡＲ ＡＤＣの例を図示する。 概して、本主題による例示的なパイプラインＳＡＲ ＡＤＣを図示する。 概して、完全なデジタル変換モードに加えて、省電力モードで動作するように構成されているフラッシュＡＤＣである、第２のタイプのＡＤＣの例を図示する。 概して、本主題による例示的なフラッシュＡＤＣを図示する。 概して、本主題による例示的なＡＤＣを動作させる例示的な方法のフローチャートを図示する。

本発明者らは、アナログ値のデジタル値への完全な変換を条件付きで必要とし得る監視センサの効率を改善するための技術を認識した。特定の例では、従来の監視センサのＡＤＣは、完全な変換が必要とされるときを検出するために、デジタル比較器として第２の電力効率モードで動作するようにわずかに再構成されている。特定の例では、ＡＤＣがデジタル比較器として動作している間、完全な変換を行うことに関連付けられたＡＤＣの一部は、電源を切ることができる。それほど限定されないが、この技術は、逐次近似レジスタ（ＳＡＲ）ＡＤＣまたはフラッシュＡＤＣを使用するセンサに大幅な節電をもたらすことができる。本主題を利用することができる用途には、医療用のリモートモニタリング、システム正常性用のリモートモニタリング（例えば、供給、温度）、環境モニタリング（温度、ＣＯ２）などが含まれるが、これらに限定されない。このような用途は、アラーム状態が発生した場合に、低電力（アラーム）レベルの検出だけでなく精密な測定から恩恵を受けることができる。これらのシステムは常にオンになっているため、低電力が好まれる。

図１は、概して、本主題によるＳＡＲ ＡＤＣ１００の例を図示する。ＳＡＲ ＡＤＣ１００は、サンプルホールド回路１０１と、演算回路１０３および比較器１０４を含む比較器回路１０２と、ＳＡＲレジスタ１０５と、フィードバックデジタル－アナログ変換器（ＤＡＣ）１０６と、エンコーダ回路１０７と、を含むことができる。特に当業者には、比較器１０４は、演算回路１０３の出力を比較するための電圧などの基準信号を含むか、またはそれを受信することができると理解される。いくつかの例では、基準電圧は接地電圧とすることができる。また、特定の例では、演算回路１０３は加算ノードとして機能的に表され得ると理解される。また、ＳＡＲレジスタ１０５の出力のように、図１および本出願の他の図に示すように、スラッシュが通っている線は、複数のワイヤ、複数のトレース、または複数の信号導体を表すことができること理解される。特定の例では、フィードバックＤＡＣ１０６は静電容量ＤＡＣ（ＣＤＡＣ）とすることができる。いくつかの例では、比較回路１０２は、ＣＤＡＣに関連付けられたコンデンサアレイの少なくとも一部を含むことができる。加えて、ＳＡＲ ＡＤＣ１００は、閾値またはリミットレジスタ１０８と、アナログ入力信号（ＳＩＧ_ＡＮＬＧ）の完全なデジタル変換（ＳＩＧ_ＤＩＧ）を提供するための第１のモードと、アナログ入力信号（ＳＩＧ_ＡＮＬＧ）とリミットレジスタ１０８に提供された閾値との比較およびその比較のバイナリ結果（ＡＬＲＭ）を提供するための第２のモードとを切り替えるとともに、第２のモードにあるときに、使用されていないＳＡＲ ＡＤＣの少なくとも一部の電源を切るための制御回路１０９と、を含むことができる。特定の例では、閾値が、例えば、上限閾値であるときに、ＳＡＲ ＡＤＣ１００は、アナログ信号のレベルが閾値に違反するときに、アナログ信号（ＳＩＧ_ＡＮＬＧ）の完全なデジタル変換を提供することができる。アナログ信号（ＳＩＧ_ＡＮＬＧ）のレベルが閾値に違反しないときに、ＳＡＲ ＡＤＣ１００の一部は、エネルギーを節約するために電源を切られ得る。ＳＡＲ ＡＤＣ１００の他の部分は、アナログ信号（ＳＩＧ_ＡＮＬＧ）のレベルが閾値を下回り続けるかどうかを示すバイナリ出力（ＡＬＲＭ）を提供することができる単純な比較器機能を提供するようにアクティブなままでいることができる。

いくつかの例では、閾値は下限閾値であることができ、ＳＡＲ ＡＤＣ１００は、アナログ信号のレベルが閾値に違反するときに、アナログ信号（ＳＩＧ_ＡＮＬＧ）の完全なデジタル変換を提供することができる。アナログ信号（ＳＩＧ_ＡＮＬＧ）のレベルが閾値に違反しないときに、ＳＡＲ ＡＤＣ１００の一部は、エネルギーを節約するために電源を切られ得る。加えて、アナログ信号（ＳＩＧ_ＡＮＬＧ）のレベルが閾値に違反しないときに、ＳＡＲ ＡＤＣ１００の他の部分は、アナログ信号（ＳＩＧ_ＡＮＬＧ）のレベルが閾値を上回り続けるかどうかを示すバイナリ出力（ＡＬＲＭ）を提供することができる単純な比較器機能を提供するようにアクティブなままでいることができる。

制御回路１０９は、ＳＡＲ ＡＤＣ１００の特定の部分を有効および無効にすることができ、比較器出力（ＡＬＲＭ）の値に応答することができる。例えば、比較器出力（ＡＬＲＭ）が、アナログ信号（ＳＩＧ_ＡＮＬＧ）のレベルが閾値に違反するときにロジックハイになると仮定すると、制御回路１０９は、ロジックハイ信号上で開始し、かつＳＡＲ ＡＤＣ１００の構成要素が、ラッチの時限期間に完全なデジタル変換を提供することを可能にするかまたは電力供給する、タイマー、クロック、または時限ラッチなどのタイマー回路（図示せず）を含むことができる。ラッチの時限期間が終了すると、完全なデジタル変換を無効にするか、または電源を切ることができ、単純な比較器機能を再実行することができる。アナログ信号（ＳＩＧ_ＡＮＬＧ）のレベルが、時限期間が終了しても閾値に違反する場合、時限ラッチを再トリガすることができる。このような例は、従来のＳＡＲ ＡＤＣと比較して非常に少ない追加の回路を使用する。いくつかの例では、ＳＡＲ ＡＤＣ比較器回路１０２とは別に第２の比較器を使用して、アナログ信号のレベルが閾値に違反するかどうかを示す連続的に有効な信号（ＡＬＲＭ）を提供することができる。このような例では、第２の比較器の出力を使用して、上述したようにＳＡＲ ＡＤＣ構成要素の有効化／電源を入れること、および無効化／電源を切ること制御することができ、制御回路１０９を構成することができる。特定の例では、ＳＡＲ ＡＤＣ１００は、より大きなシステムの一部とすることができ、制御回路１０９は、より大きなシステムから受信された信号に応答して、ＳＡＲ ＡＤＣ１００を完全なデジタル変換モードに入れるか、もしくは外すか、または上述の低電力比較器モードに入れるか、もしくは外すことができる。特定の例では、ＳＡＲ ＡＤＣ１００または制御回路１０９は、フィードバックＤＡＣ１０６の入力でデジタル値を制御するためのマルチプレクサ１１０を含むことができる。第１のモード、すなわち、完全なデジタル変換モード中、マルチプレクサ１１０は、ＳＡＲレジスタ１０５の値をフィードバックＤＡＣ１０６の入力に渡すことを可能にすることができる。第２のモード中、比較器出力のバイナリ結果（ＡＬＲＭ）を提供するために、マルチプレクサ１１０は、リミットレジスタ１０８の値をフィードバックＤＡＣ１０６の入力に渡すことを可能にすることができる。特定の例では、第２のモードでは、ビットテスト（比較器－クロックサイクル）の数を検証されるアラームレベルの数に低減することができる。よって、変換時間を大幅に短縮することができる。変換時間を短縮することにより、単純化された比較器機能の著しく高速な変換率およびより速い応答時間を可能にすることができる。

図２は、概して、本主題による例示的なパイプラインＳＡＲ ＡＤＣ２５０を図示する。パイプラインＳＡＲ ＡＤＣ２５０は、一対のＳＡＲ回路２００、２２０、およびエンコーダ２０７を含むことができる。各ＳＡＲ回路２００は、サンプルホールド回路２０１、２２１、演算回路２０３、２２３、比較器２０４、２２４、ＳＡＲレジスタ２０５、２２５、およびフィードバックＤＡＣ２０６、２２６を含むことができる。ＳＡＲ回路のうちの１つ２００は、ディザジェネレータ２１３、ディザＤＡＣ２１１、および対応するディザ演算回路２１２を含むことができる。第１のＳＡＲ回路２００は、残差増幅器２２９を介して第２のＳＡＲ回路２２０に結合することができる。パイプラインＳＡＲ ＡＤＣ２５０は、図１のＳＡＲ ＡＤＣ１００と同様のアナログ信号（ＳＩＧ_ＡＮＬＧ）の完全なデジタル変換および表現（ＳＩＧ_ＤＩＧ）を提供することができる。しかしながら、パイプラインＳＡＲ ＡＤＣ２５０は、変換を２つ以上のバイナリ検索に分割する。特定の例では、パイプラインＳＡＲ ＡＤＣ２５０は、第１のＳＡＲ回路２００のフィードバックＤＡＣ２０６および比較器２０４を使用して、アナログ信号（ＳＩＧ_ＡＮＬＧ）およびディザ値の合計を低解像度に分解することができる。第１のＳＡＲ回路２００の有限分解能により、第１のＳＡＲ回路２００の残差誤差を残差増幅器２２９によって増幅し、第２のＳＡＲ回路２２０のサンプルホールド回路２２１に渡すことができる。第２のＳＡＲ回路２２０のフィードバックＤＡＣ２２６および比較器２２４は、増幅された残差誤差を分解することができる。エンコーダ回路２０７は、ＳＡＲ回路２００、２２０のＳＡＲレジスタ２０５、２２５の各々の分解値を受信することができ、アナログ信号（ＳＩＧ_ＡＮＬＧ）のマルチビットのデジタル表現（ＳＩＧ_ＤＩＧ）を提供することができる。例示的なパイプラインＳＡＲ ＡＤＣ２５０はまた、１つ以上の閾値レジスタ２０８、２１８、マルチプレクサ２１０、およびコントローラ２０９を含むことができる。図示される例は、高閾値レジスタ２０８および低閾値レジスタ２１８を含むことができる。

第１の動作モードでは、パイプラインＳＡＲ ＡＤＣ２５０は、アナログ入力信号（ＳＩＧ_ＡＮＬＧ）の完全なマルチビットのデジタル表現（ＳＩＧ_ＤＩＧ）を提供することができる。第２の動作モードでは、パイプラインＳＡＲ ＡＤＣ２５０は、アナログ入力（ＳＩＧ_ＡＮＬＧ）が高閾値レジスタ２０８および低閾値レジスタ２１８の値によって規定されたウィンドウ内にとどまっているかどうかを示すバイナリ出力（ＡＬＲＭ）を提供することができる。加えて、第２の動作モード中、パイプラインＳＡＲ ＡＤＣ２５０のいくつかの構成要素を、エネルギーを節約するために無効にするか、または電源を切ることができる。例えば、第２のモード中、エンコーダ２０７、残差増幅器２２９を含む第２のＳＡＲ回路２２０、および第１のＳＡＲ回路２００のＳＡＲレジスタ２０５を、無効にするか、または電源を切ることができる。そのように限定されないが、第２のモードは、典型的には、アナログ信号（ＳＩＧ_ＡＮＬＧ）がウィンドウ内にあるとき、正常とみなされるレベルで動作しているとき、または非アラームレベルであるときに使用される。第２のモードでは、比較器２０４は、アナログ入力信号（ＳＩＧ_ＡＮＬＧ）を、第１のＳＡＲ回路２００のフィードバックＤＡＣ２０６によって提供されるアナログ表現と比較することができる。特定の例では、コントローラ２０９は、閾値レジスタ２０８、２１８のデジタル値のフィードバックＤＡＣ２０６の入力への提示を代替することができる。特定の例では、コントローラ２０９は、アナログ信号（ＳＩＧ_ＡＮＬＧ）のレベルが高閾値レジスタ２０８および低閾値レジスタ２１８によって規定されるウィンドウの外側を超えたときに第１の動作モードを可能にするように、比較器２０４の出力に応答することができる。特定の例では、第１のモード中、コントローラは、アナログ入力信号（ＳＩＧ_ＡＮＬＧ）の完全なデジタル変換の動作を阻害しない。

特定の例では、ディザＤＡＣ２１１はまた、ＳＡＲレジスタ２０５および閾値レジスタ２０８、２１８から入力を受信するマルチプレクサ２１０の出力を受信することができる。そのような例では、ディザＤＡＣ２１１は、閾値のより高い解像度を提供することを支援することができる。

図３は、概して、完全なデジタル変換モードに加えて、省電力モードで動作するように構成されている第２のタイプＡＤＣ、フラッシュＡＤＣ３６０の例を図示する。フラッシュＡＤＣ３６０は、いくつかの直列接続抵抗、いくつかの比較器３３２、３３３、３３４、エンコーダ３３５、およびコントローラ３３６を含む電圧分割器３３１を含むことができる。比較器３３２、３３３、３３４の各々は、フラッシュＡＤＣ３６０の信号入力３３７に結合された第１の入力を有することができる。信号入力３３７は、目的のアナログ信号（ＳＩＧ_ＡＮＬＧ）を受信することができる。比較器３３２、３３３、３３４の第２の入力は、電圧分割器３３１の異なるノードに個別に結合され得る。電圧分割器３３１は、第１の基準電圧（ＲＥＦ＋）と第２の基準電圧（ＲＥＦ－）との間に直列に結合されたいくつかの抵抗を含むことができる。比較器３３２、３３３、３３４に結合された電圧分割器３３１のノードは、目的のアナログ信号（ＳＩＧ_ＡＮＬＧ）の比較の基礎となる各比較器に決定レベルを提供する。例示的なフラッシュＡＤＣ３６０が、アナログ信号の完全なデジタル変換を提供するために動作モードにあるときに、エンコーダ３３５は、各比較器３３２、３３３、３３４の出力を受信することができ、アナログ信号（ＳＩＧ_ＡＮＬＧ）のデジタル表現（ＳＩＧ_ＤＩＧ）を提供することができる。上述の例と同様に、アナログ入力信号（ＳＩＧ_ＡＮＬＧ）の完全なデジタル変換を提供するためにフラッシュＡＤＣ３６０を連続的に動作させることは、比較的大量の電力を消費する可能性がある。バッテリなどの制限された電源を有するシステムで使用される場合、フラッシュＡＤＣの動作は、システムの充電寿命の著しい制限となり得る。

アナログ信号（ＳＩＧ_ＡＮＬＧ）の完全なデジタル変換が閾値を超えるまで必要とされない用途では、例示的なフラッシュＡＤＣ３６０のコントローラ３３６は、フラッシュＡＤＣ３６０の一部を有効および無効にして、アナログ信号（ＳＩＧ_ＡＮＬＧ）と所定の決定レベルとの比較のバイナリ表示（ＡＬＲＭ）を提供する第２の省電力動作モードを提供することができる。コントローラ３３６は、アナログ信号（ＳＩＧ_ＡＮＬＧ）の比較が決定レベルを満たすか、または超えるまで、第２の省電力動作モードでフラッシュＡＤＣ３６０の動作を維持することができる。例えば、図示されるように、フラッシュＡＤＣ３６０が第２の省電力動作モードで動作していると仮定して、アナログ信号（ＳＩＧ_ＡＮＬＧ）が第１の比較器３３３によって受信される決定レベルを下回っている場合、第１の比較器３３３は、出力（ＡＬＲＭ）において低論理信号を提供することができる。第２の省電力動作モードでは、コントローラ３３６は、第１の比較器３３３を除いて、エンコーダ３３５、およびすべての比較器３３２、３３４などを無効にして、電力を節約することができる。アナログ信号（ＳＩＧ_ＡＮＬＧ）のレベルが第１の比較器３３３の決定レベルを超えて上昇すると、第１の比較器３３３の出力の論理レベルは、低から高に移行することができる。コントローラ３３６は、第２の省電力動作モードで動作しながら、第１の比較器３３３の出力の低から高への移行に応答することができ、第２の省電力動作モードから第１の完全なデジタル変換動作モードに移行することができる。特定の例では、コントローラ３６０は、所定の遅延間隔の後に第２の動作モードに戻ることができる。いくつかの例では、コントローラ３６０は、アナログ信号（ＳＩＧ_ＡＮＬＧ）のデジタル表現（ＳＩＧ_ＤＩＧ）を任意で受信することができ、デジタル表現（ＳＩＧ_ＤＩＧ）が第２の所定値を下回るときに、第２の動作モードに戻ることができる。

図４は、概して、本主題による例示のフラッシュＡＤＣ４６０を図示する。フラッシュＡＤＣ４６０は、いくつかの直列接続抵抗、いくつかの比較器４３２、４３３、４３４、エンコーダ４３５、およびコントローラ４３６を含む電圧分割器４３１を含むことができる。フラッシュＡＤＣはまた、マルチプレクサ４３７、１つ以上のレジスタ４３８、４３９、およびイネーブルバス４４０を含むことができる。比較器４３２、４３３、４３４の各々は、フラッシュＡＤＣ４６０の信号入力に結合された第１の入力を有することができる。信号入力は、目的のアナログ信号（ＳＩＧ_ＡＮＬＧ）を受信することができる。比較器４３２、４３３、４３４の第２の入力は、電圧分割器４３１の異なるノードに個別に結合され得る。電圧分割器４３１は、第１の基準電圧（ＲＥＦ＋）と第２の基準電圧（ＲＥＦ－）との間に直列に結合されたいくつかの抵抗を含むことができる。比較器４３２、４３３、４３４に結合された電圧分割器４３１のノードは、目的のアナログ信号（ＳＩＧ_ＡＮＬＧ）の比較の基礎となる各比較器に決定レベルを提供する。例示のフラッシュＡＤＣ４６０が、アナログ信号（ＳＩＧ_ＡＮＬＧ）の完全なデジタル変換を提供するために動作モードにあるときに、エンコーダ４３５は、各比較器４３２、４３３、４３４の出力を受信し、アナログ信号（ＳＩＧ_ＡＮＬＧ）のデジタル表現（ＳＩＧ_ＤＩＧ）を提供することができる。再び、上述の例と同様に、アナログ信号（ＳＩＧ_ＡＮＬＧ）の完全なデジタル変換を提供するためにフラッシュＡＤＣ４６０を連続的に動作させることは、比較的大量の電力を消費する可能性がある。バッテリなどの制限された電源を有するシステムで使用される場合、フラッシュＡＤＣ４６０の動作は、システムの充電寿命の著しい制限となり得る。

アナログ信号（ＳＩＧ_ＡＮＬＧ）の完全なデジタル変換がアナログ信号（ＳＩＧ_ＡＮＬＧ）のレベルが閾値を超えるまで必要とされない用途では、例示のフラッシュＡＤＣ４６０のコントローラ４３６は、フラッシュＡＤＣ４６０の一部を有効および無効にして、アナログ信号（ＳＩＧ_ＡＮＬＧ）と所定のまたはプログラムされた決定レベル（ＬＩＭＩＴ１、ＬＩＭＩＴ２）との比較のバイナリ表示（ＡＬＲＭ）を提供する、第２の省電力動作モードを提供することができる。コントローラ４３６は、アナログ信号（ＳＩＧ_ＡＮＬＧ）の比較が決定レベルを満たすか、または超えるまで、第２の省電力動作モードでフラッシュＡＤＣ４６０の動作を維持することができる。特定の例では、コントローラ４３６は、決定レベル（ＬＩＭＩＴ１）のデジタル表現を有するレジスタ４３８を有することができる。第２の省電力動作モードでは、コントローラ４３６は、電力を節約するために決定レベル（ＬＩＭＩＴ１）に対応する比較器を除いて、エンコーダ４３５およびすべての比較器４３２、４３３、４３４などを無効にすることができる。そのような例では、イネーブルバス４４０を介した個々のイネーブル信号を、コントローラ４３６から各比較器４３２、４３３、４３４などに提供することができる。第２の動作モード中、コントローラ４３６は、マルチプレクサ４３７を介して、対応する比較器の出力をフラッシュＡＤＣ４６０のバイナリ出力ノード（ＡＬＲＭ）に接続することができる。一例では、アナログ信号（ＳＩＧ_ＡＮＬＧ）が対応する比較器によって受信されるアナログ決定レベルを下回る場合、対応する比較器は、バイナリ出力ノード（ＡＬＲＭ）において低論理信号を提供することができる。アナログ信号（ＳＩＧ_ＡＮＬＧ）のレベルが、対応する比較器のアナログ決定レベルを超えて上昇すると、対応する比較器の出力の論理レベルは、低から高に移行することができる。コントローラ４３６は、第２の省電力動作モードで動作しながら、低から高へのバイナリ出力ノード（ＡＬＲＭ）の移行に応答することができ、第２の省電力動作モードから第１の完全なデジタル変換動作モードに移行することができる。特定の例では、コントローラ４３６は、所定の遅延間隔の後に第２の動作モードに戻ることができる。いくつかの例では、コントローラ４３６は、アナログ信号（ＳＩＧ_ＡＮＬＧ）のデジタル表現（ＳＩＧ_ＤＩＧ）を任意で受信することができ、デジタル表現（ＳＩＧ_ＤＩＧ）がレジスタ４３８の第２の所定値（ＬＩＭＩＴ１）を下回るときに、第２の動作モードに戻ることができる。

コントローラ４３６は、第１の例では、アナログ信号（ＳＩＧ_ＡＮＬＧ）が第１および第２のレジスタ４３８、４３９の値（ＬＩＭＩＴ１、ＬＩＭＩＴ２）によって規定されたウィンドウ内にあるときに、低電力動作が使用され得、第２の例では、アナログ信号（ＳＩＧ_ＡＮＬＧ）がウィンドウ外にあるときに、低電力動作が使用され得るように、ウィンドウ比較器を提供するために第２の閾値（ＬＩＭＩＴ２）を含む第２のレジスタ４３９を含むことができると理解される。コントローラ４３６によって制御される可能性がある追加のゲーティングが、コントローラ４３６が所望の比較器の条件に応答することを可能にするために必要であり得ることも理解される。例えば、ウィンドウ動作を提供する例では、２つの有効化された比較器の出力の論理レベルが、アナログ信号（ＳＩＧ_ＡＮＬＧ）のレベルがウィンドウ内にあるときに同じであることを保証するために、コントローラ４３６によって追加のゲーティングが有効にされてもよい。加えて、コントローラ４３６は、マルチプレクサ４３７を介してウィンドウ演算子の出力をバイナリ出力ノード（ＡＬＲＭ）に交互に結合するためのクロックまたは発振器を含むことができる。

特定の例では、各比較器の出力を有する代わりに、コントローラは、比較の表示を提供するために追加の出力を使用する論理回路またはプログラムを含むことができる。例えば、出力は、アナログ信号がウィンドウより下にあることを示す第１の状態（例えば、００）、アナログ信号がウィンドウ内にあることを示す第２の状態（例えば、０１）、およびアナログ信号がウィンドウの上にあることを示す第３の状態（例えば、１１）を示すことができる。

図５は、概して、本主題による例示的なＡＤＣを動作させる例示的な方法５００のフローチャートを図示する。５０１では、アナログ入力信号の表現は、ＡＤＣの比較器で受信することができる。表現は、アナログ表現とすることができる。５０３において、比較器の出力は、ＡＤＣの第１の動作モード中にＡＤＣのエンコーダにおいて受信することができる。５０５において、ＡＤＣの第１の動作モード中、エンコーダ回路は、アナログ入力信号のマルチビットのデジタル表現を提供することができる。５０７において、ＡＤＣの第２の動作モード中、ＡＤＣの第２の出力は、比較器出力のバイナリ表現を提供することができる。５０９において、ＡＤＣの第２の動作モード中、エンコーダは、電力を節約するために無効にすることができる。特定の例では、ＡＤＣのコントローラは、第２のモード中に比較器の出力に応答して、ＡＤＣの動作を第１のモードに移行させることができる。例えば、第２の動作モード中、コントローラは、比較器の出力が、アナログ入力信号と閾値またはリミットとの比較の結果を表すことを選択することができる。アナログ入力信号のレベルがリミットに違反しない限り、コントローラは、ＡＤＣの動作を低電力比較器モードに維持する。アナログ信号のレベルが閾値またはリミットに違反すると、コントローラは、ＡＤＣの動作を第１のモード、すなわち、アナログ入力信号の完全なマルチビットデジタル変換に移行させることができる。第２のモードから第１のモードへのＡＤＣの移行は、ＡＤＣの特定の構成要素を有効にすること、またはそれに電力を提供することを含むことができる。このような構成要素は、１つ以上のＳＡＲレジスタ、第２のモードのバイナリ比較を提供するために使用されない他の構成要素、またはこれらの組み合わせが含むことができるが、これらに限定されない。特定の例では、コントローラは、アナログ信号のレベルが閾値に違反しなくなるまで、ＡＤＣの動作を第１のモードに維持することができる。特定の例では、コントローラは、本明細書では論じられていないが、当業者の知識の範囲内で追加のロジックおよび比較器を含んでもよい。いくつかの例では、第１のモードに入ると、コントローラは、第１のモードに入ると開始されるタイマの終了によって自動的に第２のモードに切り替わることができる。いくつかの例では、コントローラは、ＡＤＣの外部の信号に応答して第２の動作モードへの移行を開始することができる。いくつかの例では、ＡＤＣは２つ以上の閾値を含むことができる。

様々な備考＆例

第１の例、例１では、回路は、第１の動作モード中にアナログ入力信号のマルチビットデジタル表現を提供するように構成されているアナログ－デジタル変換器（ＡＤＣ）と、第２の動作モード中にアナログ入力信号の第２のアナログ信号に対する第１の比較の単一のビット表現を提供するように構成されている出力と、第１のモード中にマルチビットデジタル表現を提供し、第２の動作モードに応答して電源を切るように構成されたエンコーダと、を含むことができる。

例２では、例１のＡＤＣは、任意で、パイプライン逐次近似レジスタ（ＳＡＲ）ＡＤＣ回路を含む。

例３では、例１～２のいずれか１つ以上の回路が、任意で、第２のアナログ信号を受信するように構成されている入力を含む。

例４では、例１～３のいずれか１つ以上のＡＤＣが、任意で、第１のモード中のアナログ入力信号の逐次比較の結果を保存するように構成されている逐次近似レジスタ（ＳＡＲ）を含む。

例５では、例１～４のいずれか１つ以上のＳＡＲが、任意で、第２のモード中に電源を切るように構成されている。

例６では、例１～５のいずれか１つ以上のＡＤＣが、任意で、第１のモード中に逐次比較を実行し、かつ逐次比較の結果を提供するための比較器を含む。

例７では、例１～６のいずれか１つ以上のＡＤＣが、任意で、第１のモード中に第１のアナログ決定レベル信号を比較器に提供するように構成されているフィードバックデジタル－アナログ変換器（ＤＡＣ）を含み、第１のアナログ決定レベル信号が、第１のモード中のＳＡＲの値に基づく。

例８では、例１～７のいずれか１つ以上の比較器が、任意で、第１の比較を実行し、第２のモード中に単一ビット表現を提供するように構成されている。

例９では、例１～８のいずれか１つ以上のＡＤＣが、任意で、フラッシュＡＤＣである。

例１０では、ＡＤＣ回路を動作させる方法は、ＡＤＣ回路の入力においてアナログ信号を受信することと、ＡＤＣ回路の比較器においてアナログ信号を受信することと、第１のモード中にＡＤＣ回路のエンコーダ回路の入力において比較器の出力を受信することと、第１のモード中にエンコーダ回路の出力からデジタル表現を提供することと、第２のモード中にＡＤＣ回路の第２の出力において比較器の出力のバイナリ表現を提供することと、第２のモード中にエンコーダ回路の電源を切ることと、を含むことができる。

例１１では、例１～１０のいずれか１つ以上のＡＤＣ回路が、任意で、フラッシュＡＤＣ回路である。

例１２では、例１～１１のいずれか１つ以上の方法が、任意で、フラッシュＡＤＣ回路の複数の比較器から比較器を選択することを含む。

例１３では、例１～１２のいずれか１つ以上のＡＤＣ回路が、任意で、逐次近似レジスタ（ＳＡＲ）ＡＤＣ回路である。

例１４では、例１～１３のいずれか１つ以上の方法が、任意で、第２のモード中にＳＡＲ ＡＤＣ回路の逐次近似レジスタの電源を切ることを含む。

例１５では、例１～１４のいずれか１つ以上の方法が、任意で、比較器においてＳＡＲ ＡＤＣ回路のフィードバックＤＡＣから決定レベルを受信することを含む。

例１６では、例１～１５のいずれか１つ以上の方法が、任意で、第１のモード中にＳＡＲから決定レベルのデジタル表現を受信することを含む。

例１７では、例１～２のいずれか１つ以上の方法が、任意で、第２のモード中に、ＳＡＲ ＡＤＣ回路の第２のレジスタから決定レベルのデジタル表現を受信することを含む。

例１８では、アナログ－デジタル変換器（ＡＤＣ）回路は、アナログ入力信号を受信するための手段と、第１のモード中にアナログ入力信号のデジタル表現を提供するための手段と、第２のモード中にアナログ入力信号を決定レベルと比較し、比較結果を表すバイナリ出力を提供するための手段と、第２のモード中にデジタル表現を提供するための手段の一部の電源を切るための手段と、を含むことができる。

例１９では、例１～８のいずれか１つ以上の、第２のモード中にアナログ入力信号を決定レベルと比較し、比較結果を表すバイナリ出力を提供するための手段は、任意で、逐次近似レジスタ（ＳＡＲ）ＡＤＣの比較器を含む。

例２０では、例１～１９のいずれか１つ以上の第２のモード中に、アナログ入力信号を決定レベルと比較し、比較結果を表すバイナリ出力を提供するための手段は、任意で、フラッシュＡＤＣの複数の比較器のうちの１つを含む。

上記の詳細な説明は、詳細な説明の一部を形成する添付図面の参照を含む。図面は、例示として、本発明を実施することができる特定の実施形態を示す。これらの実施形態は、本明細書では「例」とも呼ばれる。そのような例は、図示または説明されたものに加えて要素を含むことができる。しかし、本発明者らは、図示または説明された要素のみが提供される例も想定している。さらに、本発明者らはまた、特定の例（またはその１つ以上の態様）に関して、または本明細書に図示または説明された他の例（またはその１つ以上の態様）に関してのいずれかで、図示または説明されたそれらの要素（またはその１つ以上の態様）の任意の組合せまたは順列を使用する例も想定している。

この文書と参照により組み込まれた任意の文書との間に矛盾した使用法がある場合には、この文書における使用法が制御する。

この文書では、「ａ」または「ａｎ」という用語は、特許文書で一般的であるように、「少なくとも１つ」または「１つ以上」の他の例または使用法とは関係なく、１つ以上を含むように使用される。この文書では、「または」という用語は、特に指定のない限り、「ＡまたはＢ」が「ＡであるがＢではない」、「ＢであるがＡではない」、ならびに「ＡおよびＢ」を含むように、非排他的な「または」を指すために使用される。この文書では、「含む」および「その中に」という用語は、「備える」および「そこで」というそれぞれの用語の平易な英語の同等語として使用される。また、「含む」および「備える」という用語は制限のないものであり、すなわち、そのような用語の後に列挙されたものに加えて、要素を含むシステム、デバイス、物品、組成物、製剤、またはプロセスは、依然として論じられた主題の範囲内にあると考えられる。さらに、請求項に現れることがあるような、「第１」、「第２」、および「第３」などの用語は、単にラベルとして使用され、その対象に数値的な要件を課すことを意図していない。

本明細書に説明される方法の例は、少なくとも部分的に機械またはコンピュータ実装することができる。いくつかの例は、上記の例において説明されたように方法を行うために電子デバイスを構成するように動作可能な命令でコード化されたコンピュータ可読媒体または機械可読媒体を含むことができる。そのような方法の実装は、マイクロコード、アセンブリ言語コード、高水準言語コードなどのコードを含むことができる。そのようなコードは、様々な方法を行うためのコンピュータ可読命令を含むことができる。コードは、コンピュータプログラム製品の一部を形成してもよい。さらに、一例では、コードは、実行中または他の時点などで、１つ以上の揮発性、非一時的、または不揮発性の有形のコンピュータ可読媒体に有形に記憶することができる。これらの有形のコンピュータ可読媒体の例は、ハードディスク、リムーバブル磁気ディスク、リムーバブル光ディスク（例えば、コンパクトディスクおよびデジタルビデオディスク）、磁気カセット、メモリカードまたはスティック、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）などを含み得るが、これらに限定されない。

上記の説明は例示的なものであり、限定的なものではないことを意図している。例えば、上述の例（またはその１つ以上の態様）を互いに組み合わせて使用してもよい。当業者などは、上記の説明を検討することにより、他の実施形態を使用することができる。要約は、読者が技術的開示の性質を迅速に確認することを可能にするために提供される。要約は、請求項の範囲または意味を解釈または限定するために使用されないということを理解した上で提出されている。また、上記の発明を実施するための形態では、開示を簡素化するために、様々な特徴はグループ化してまとめられている場合がある。これは、請求項に記載されていない開示された特徴がいずれかの請求項に不可欠であることを意図するものとして解釈されるべきではない。むしろ、本発明の主題は、特定の開示された実施形態のすべての特徴にない場合がある。以下の態様は、例または実施形態として発明を実施するための形態に組み込まれ、各態様は別個の実施形態としてそれ自体で成り立ち、かつそのような実施形態は、様々な組み合わせまたは順列で互いに組み合わせることができることが想定される。

１０１ サンプルホールド回路
１０２ 比較回路
１０３ 演算回路
１０４ 比較器
１０５ レジスタ
１０６ フィードバックデジタル－アナログ変換器（ＤＡＣ）
１０７ エンコーダ回路
１０８ リミットレジスタ
１０９ 制御回路
１１０ マルチプレクサ
２００ 回路
２０１ サンプルホールド回路
２０３ 演算回路
２０４ 比較器
２０５ レジスタ
２０７ エンコーダ
２０８ 閾値レジスタ
２０９ コントローラ
２１０ マルチプレクサ
２１２ ディザ演算回路
２１３ ディザジェネレータ
２１８ 閾値レジスタ
２２０ 回路
２２１ サンプルホールド回路
２２３ 演算回路
２２４ 比較器
２２５ レジスタ
２２９ 残差増幅器
３３１ 電圧分割器
３３２ 比較器
３３３ 第１の比較器
３３４ 比較器
３３５ エンコーダ
３３６ コントローラ
３３７ 信号入力
３６０ コントローラ
４３１ 電圧分割器
４３２ 比較器
４３３ 比較器
４３４ 比較器
４３５ エンコーダ
４３６ コントローラ
４３７ マルチプレクサ
４３８ 第１のレジスタ
４３９ 第２のレジスタ
４４０ イネーブルバス

Claims (20)

1. マルチモードパイプラインアナログ－デジタル変換器（ＡＤＣ）回路であって、
   第１の動作モード中にアナログ入力信号のマルチビット表現を提供するように構成されているＡＤＣと、
   第２の動作モード中に前記アナログ入力信号の第２のアナログ信号に対する第１の比較結果の単一ビット表現であるALRM信号を提供するように構成されている出力と、
   前記第１の動作モード中に前記マルチビット表現を提供するエンコーダ回路であって、前記第２の動作モード中に前記ALRM信号に応答して前記エンコーダ回路の一部の電源を切るように構成されている、エンコーダ回路と、
   を備える回路。
2. 前記ＡＤＣが、第１および第２の逐次近似レジスタ（ＳＡＲ）回路を含むパイプラインＡＤＣを含み、前記マルチビット表現が、前記第１および第２のＳＡＲ回路の各々からの情報を含む、請求項１に記載の回路。
3. 前記エンコーダ回路は、前記第１および第２のＳＡＲ回路から信号を受信し、それに応答して、前記第１の動作モード中に前記アナログ入力信号の前記マルチビット表現を提供するように構成されている、請求項２に記載の回路。
4. 前記エンコーダ回路は、前記第２の動作モード中に電源を切るように構成されている、請求項３に記載の回路。
5. 前記第１のＳＡＲ回路が、
   比較器と、
   前記比較器から比較結果信号を受信するように構成されているレジスタと、
   前記第２のＳＡＲ回路に結合された残差出力と、
   前記比較器に、前記第１の動作モードにおいて第１のフィードバック信号および前記第２の動作モードにおいて第２のフィードバック信号を提供するように構成されているデジタル－アナログ変換器（ＤＡＣ）であって、前記第１のフィードバック信号が、前記比較結果信号に基づき、前記第２のフィードバック信号が、前記第２のアナログ信号に基づく、ＤＡＣと、
   を備える、請求項２に記載の回路。
6. 前記第２のＳＡＲ回路が、前記第２の動作モード中に電源を切るように構成されている、請求項５に記載の回路。
7. 前記第１のＳＡＲ回路内の前記レジスタは、前記第２の動作モード中に電源を切るように構成されている、請求項６に記載の回路。
8. 前記第２のアナログ信号が、下限信号および上限信号を含む、請求項５に記載の回路。
9. 前記ＡＤＣが、
   前記第１の動作モード中に前記アナログ入力信号の逐次比較の結果を保存するように構成されている第１の逐次近似レジスタ（ＳＡＲ）と、
   前記逐次比較を実行し、前記第１の動作モード中に前記逐次比較の前記結果を提供するように構成されている比較器と、を備え、
   前記第１のＳＡＲは、前記第２の動作モード中に電源を切るように構成されている、請求項１に記載の回路。
10. 前記ＡＤＣが、前記第１の動作モード中に前記比較器に第１のフィードバック信号を提供するように構成されているフィードバックデジタル－アナログ変換器（ＤＡＣ）を含み、前記第１のフィードバック信号は、前記第１の動作モード中の前記ＳＡＲの値に基づく、請求項９に記載の回路。
11. 前記比較器が、前記第２の動作モード中に前記単一ビット表現を提供するように構成されている、請求項９に記載の回路。
12. マルチモードパイプラインＡＤＣ回路を動作させるための方法であって、
    前記パイプラインＡＤＣ回路の入力においてアナログ入力信号を受信することと、
    第１の動作モードにおいて、
    前記アナログ入力信号に関する情報を第１および第２の逐次近似レジスタ（ＳＡＲ）回路に提供することと、
    エンコーダにおいて、前記アナログ入力信号に関する前記第１および第２のＳＡＲ回路からの情報を受信することと、
    前記エンコーダを使用して、かつ前記第１および第２のＳＡＲ回路からの前記情報に応答して、前記パイプラインＡＤＣ回路の第１の出力において前記アナログ入力信号のマルチビット表現を提供することと、
    第２の動作モードにおいて、
    前記第１のＳＡＲ回路を使用して、前記アナログ入力信号と基準値との比較結果の表現であるALRM信号を提供することと、
    前記ALRM信号に応答して前記第２のＳＡＲ回路および前記エンコーダの一部の電源を切ることと、
    を含む方法。
13. 前記第２の動作モードにおいて、前記第２のＳＡＲ回路および前記エンコーダの電源を切ることを含む、請求項１２に記載の方法。
14. 前記アナログ入力信号と前記基準値との前記比較結果の前記表現を提供することは、バイナリ表現信号を提供することを含む、請求項１２に記載の方法。
15. １つ以上の基準信号に応答して、前記基準値に関する情報を前記第１のＳＡＲ回路内のフィードバックデジタル－アナログ変換器（ＤＡＣ）から受信することを含む、請求項１２に記載の方法。
16. 前記アナログ入力信号に関する情報を前記第１および第２のＳＡＲ回路に提供することは、前記アナログ入力信号の第１の部分を前記第１のＳＡＲ回路に提供することと、前記アナログ入力信号の残差誤差部分を前記第２のＳＡＲ回路に提供することと、を含む、請求項１２に記載の方法。
17. マルチモードパイプラインアナログ－デジタル変換器（ＡＤＣ）回路であって、
    アナログ入力信号を受信するための手段と、
    第１のモード中に前記アナログ入力信号のマルチビット表現を提供するための手段と、
    第２のモード中に前記アナログ入力信号と決定レベル信号との比較結果のバイナリ表現であるALRM信号を提供するための手段と、
    前記第２のモード中に前記ALRM信号に応答して前記マルチビット表現を提供するための前記手段の一部の電源を切るための手段と、
    を備える、ＡＤＣ回路。
18. 前記バイナリ表現を提供するための手段が、逐次近似レジスタ（ＳＡＲ）回路の比較器を含む、請求項１７に記載のＡＤＣ回路。
19. 前記マルチビット表現を提供するための手段が、一連の少なくとも第１および第２の逐次近似レジスタ（ＳＡＲ）回路を含み、前記第２のＳＡＲ回路が、前記第１のＳＡＲ回路からの残差誤差に応答する、請求項１７に記載のＡＤＣ回路。
20. 前記電源を切るための手段が、前記第１のＳＡＲ回路の電源を切ることなく前記第２のＳＡＲ回路の電源を切るための手段を含む、請求項１９に記載のＡＤＣ回路。

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