JP7325635B2 - パルス電源装置 - Google Patents

Description

本開示は、複数のスイッチング素子の動作により電圧を重畳させて片極性の高電圧パルスを発生するパルス電源装置に関する。

高電圧パルスを発生させるパルス電源装置は、パルスアーク放電を利用した殺菌装置、水処理装置、レーザ発振器、排気ガス浄化装置、オゾン発生機、極端紫外光（Ｅｘｔｒｅｍｅ Ｕｌｔｒａ－Ｖｉｏｌｅｔ：ＥＵＶ）光源等に使用される。これらの装置は、瞬間的に極めて高いパルス電力が必要とされる。このため、これらの装置に使用されるパルス電源装置は、パルス的に放出される電気エネルギーであるパルスパワーを極めて短い時間内に放出することが要求される。

従来、この種のパルス電源装置では、気体放電スイッチが用いられていた。しかしながら、気体放電スイッチにおいては、放電の持続時間が短く、安定性が低いという課題があった。近年、半導体スイッチング素子が使用されるようになり、半導体スイッチング素子により生成した誘導電圧をトランスにより重畳することで、片極性且つ短パルス幅の高電圧パルスを発生することができるようになった。

片極性の高電圧パルスを繰り返し出力する場合、誘導電圧を重畳するトランスの磁性体には、磁気飽和に起因して発生する残留磁気が残る。この残留磁気が大きい場合、トランスにおける磁束変化が小さくなり、誘導電圧の重畳量が小さくなって高電圧パルスの発生が困難になるという問題がある。

このような技術的背景の下、下記特許文献１には、過飽和リアクトルの磁気飽和を低減するため、過飽和リアクトルのリセット巻線にリセット電流を供給して過飽和リアクトルの鉄心を逆励磁しておく磁気リセット回路を設ける構成が開示されている。

特開平９－８３０５２号公報

磁気リセット回路には、リセット電流を流すための電源と、誘導電圧に起因する過大電流を抑制するための抑制コイルとが必要とされる。誘起電圧に起因する過大電流を電源に流さないためには、抑制コイルのインダクタンス値を大きくする必要がある。ところが、抑制コイルのインダクタンス値が大きいと、パルス電源装置における電源部の出力インピーダンスに影響を及ぼし、所望のパルス幅の出力電圧を得ることが困難になるという問題がある。

本開示は、上記に鑑みてなされたものであって、電源部の出力インピーダンスの影響を抑制して、所望のパルス幅の出力電圧を得ることが可能なパルス電源装置を得ることを目的とする。

上述した課題を解決し、目的を達成するため、本開示に係るパルス電源装置は、各々が片極性のパルス電圧を出力する複数のパルス電源と、複数のトランスとを備える。複数のトランスは、各々が１次巻線、２次巻線及び３次巻線を有し、１つのパルス電源が１つの１次巻線に１つずつ接続される。複数の２次巻線は順次直列に接続され、直列に接続された複数の２次巻線の両端は出力端子を構成する。出力端子には負荷が接続されて第１の閉回路を構成する。複数の３次巻線は順次直列に接続され、直列に接続された複数の３次巻線の両端は電圧印加端子を構成する。電圧印加端子には磁気リセット回路が接続され、複数の３次巻線と磁気リセット回路とで第２の閉回路を構成する。磁気リセット回路は、３次巻線にリセット電流を流すための電源である磁気リセット電源と、インピーダンス変更回路とを備える。インピーダンス変更回路は、３次巻線に誘起される電圧によって第２の閉回路に流れ得る誘導電流を制限するためのインピーダンスを変更可能に構成される。

本開示に係るパルス電源装置によれば、電源部の出力インピーダンスの影響を抑制して、所望のパルス幅の出力電圧を得ることができるという効果を奏する。

実施の形態１に係るパルス電源装置の構成例を示す図 実施の形態１におけるパルス電源の構成例を示す図 実施の形態１に係るパルス電源装置の動作説明に使用する構成例を示す図 図３に示すパルス電源装置において生成される誘導重畳電圧の第１の例を示す図 図３に示すパルス電源装置において生成される誘導重畳電圧の第２の例を示す図 実施の形態１に係る磁気リセット回路の構成例を示す図 実施の形態１に係るインピーダンス変更回路のインダクタンス値がパルス電源装置における電源部の出力インピーダンスに及ぼす影響の説明に使用する図 実施の形態１に係る制御部の構成例を示す図 実施の形態１に係る制御部の動作説明に使用するフローチャート 実施の形態１に係るパルス電源装置を動作させるときの動作条件の例を示す図 実施の形態１の変形例に係る制御部の構成例を示す図 実施の形態１の変形例に係る制御部の動作説明に使用するフローチャート 実施の形態２に係る磁気リセット回路の構成例を示す図 実施の形態３に係る磁気リセット回路の構成例を示す図

以下に添付図面を参照し、本開示の実施の形態に係るパルス電源装置について詳細に説明する。

実施の形態１．
図１は、実施の形態１に係るパルス電源装置の構成例を示す図である。実施の形態１に係るパルス電源装置１００は、図１に示すように、制御部１と、電源部２と、トランス群３と、磁気リセット回路４とを備える。電源部２は、各々が片極性のパルス電圧を出力する複数のパルス電源Ｐ１，Ｐ２，…，Ｐｎを有する。ｎは２以上の整数を表す。トランス群３は、ｎ個、即ちパルス電源Ｐ１～Ｐｎと同数のトランスＴｒ１，Ｔｒ２，…，Ｔｒｎを有する。複数のトランスＴｒ１～Ｔｒｎは、各々が１次巻線Ｌａ１，Ｌａ２，…，Ｌａｎ、２次巻線Ｔ１，Ｔ２，…，Ｔｎ、３次巻線Ｔ１ｓ，Ｔ２ｓ，…，Ｔｎｓ及び磁性体コア３ｅを有する。１次巻線Ｌａ１～Ｌａｎ、２次巻線Ｔ１～Ｔｎ及び３次巻線Ｔ１ｓ～Ｔｎｓは、磁性体コア３ｅを介して互いに磁気結合している。

パルス電源Ｐ１は１次巻線Ｌａ１に接続され、パルス電源Ｐ２は１次巻線Ｌａ２に接続され、パルス電源Ｐｎは１次巻線Ｌａｎに接続される。即ち、１つのパルス電源は、１つの１次巻線に１つずつ接続される。

２次巻線Ｔ１～Ｔｎは順次直列に接続され、直列に接続された２次巻線Ｔ１，Ｔｎの両端は出力端子３ａ，３ｂを構成する。出力端子３ａ，３ｂには負荷８が接続され、２次巻線Ｔ１～Ｔｎと負荷８とで第１の閉回路５が構成される。負荷８の例は、前述した殺菌装置、水処理装置、レーザ発振器、排気ガス浄化装置、オゾン発生機、ＥＵＶ光源等である。

３次巻線Ｔ１ｓ～Ｔｎｓは順次直列に接続され、直列に接続された３次巻線Ｔ１ｓ，Ｔｎｓの両端は電圧印加端子３ｃ，３ｄを構成する。電圧印加端子３ｃ，３ｄには磁気リセット回路４が接続され、３次巻線Ｔ１ｓ～Ｔｎｓと磁気リセット回路４とで第２の閉回路６が構成される。

図２は、実施の形態１に係るパルス電源の構成例を示す図である。図２では、図１に示すパルス電源Ｐ１～Ｐｎのうちのパルス電源Ｐ１の構成が代表的に示されている。

パルス電源Ｐ１は、複数のスイッチング素子Ｓ１１，Ｓ１２，…，Ｓ１ｊと、複数のコンデンサＣ１１，Ｃ１２，…，Ｃ１ｊと、直流電源ＤＣ１と、駆動回路７とを有する。ｊは２以上の整数を表す。複数のコンデンサＣ１１～Ｃ１ｊは、互いに並列に接続され、且つ各々がスイッチング素子Ｓ１１～Ｓ１ｊの各々に直列に接続される。駆動回路７は、スイッチング素子Ｓ１１，Ｓ１２，…，Ｓ１ｊをオン又はオフに駆動する。駆動回路７の動作は、制御部１によって制御される。直流電源ＤＣ１は、コンデンサＣ１１～Ｃ１ｊの各両端に直流電圧を印加して、コンデンサＣ１１～Ｃ１ｊの各々を充電する。なお、図２では、直流電源ＤＣ１とコンデンサＣ１１～Ｃ１ｊの各々とが常時接続されているように図示されているが、直流電源ＤＣ１とコンデンサＣ１１～Ｃ１ｊの各々とは、充電の都度接続され、それ以外は電気的に切り離されている。但し、コンデンサＣ１１～Ｃ１ｊの各々が個別に直流電源を有する場合には、常時接続されていてもよい。

上記のように、パルス電源Ｐ１は、１つのスイッチング素子と１つのコンデンサとが直列に接続された直列回路を複数有し、且つ、複数の直列回路が互いに並列に接続されて直並列回路を構成する。この構成により、スイッチング素子Ｓ１１～Ｓ１ｊの少なくとも１つをオンすることで、オンに制御されたスイッチング素子に接続されるコンデンサの電荷が放出される。これにより、直並列回路の両端から片極性のパルス電圧が出力され、トランスＴｒ１の１次巻線Ｌａ１に印加される。なお、パルス電源Ｐ２～Ｐｎもパルス電源Ｐ１と同様に構成される。内容が重複するので、詳細な説明は割愛する。

スイッチング素子Ｓ１１～Ｓ１ｊは、所望のパルス幅のパルス電圧が得られるように、高速且つ高耐圧のものを選定することが好ましい。また、スイッチング素子Ｓ１１～Ｓ１ｊに耐圧を超える電圧が印加されないように、パルス電源Ｐ１～Ｐｎにおける直流電源ＤＣ１の電圧値が選定される。

パルス電源装置１００では、ｎ個のパルス電源Ｐ１～Ｐｎが出力したパルス電圧がｎ個のトランスＴｒ１～Ｔｒｎにおいて誘導重畳される。これにより、トランスＴｒ１～Ｔｒｎの２次側において高電圧のパルス出力が得られる。例えば、パルス電源Ｐ１～Ｐｎの充電電圧が１［ｋＶ］であれば、誘導重畳される電圧は、１×ｎ［ｋＶ］となる。以下、誘導重畳される電圧を「誘導重畳電圧」と呼ぶ。

図３は、実施の形態１に係るパルス電源装置の動作説明に使用する構成例を示す図である。図３は、図１の構成におけるトランス数が２である場合の構成例であり、トランス数に合わせて２つのパルス電源Ｐ１，Ｐ２が示されている。

図４は、図３に示すパルス電源装置において生成される誘導重畳電圧の第１の例を示す図である。図５は、図３に示すパルス電源装置において生成される誘導重畳電圧の第２の例を示す図である。図４及び図５において、左側の上部にはトランスＴｒ１の２次巻線Ｔ１から出力されるＴ１出力電圧が示され、左側の下部にはトランスＴｒ２の２次巻線Ｔ２から出力されるＴ２出力電圧が示されている。また、図４及び図５の右側には、２次巻線Ｔ１，Ｔ２で誘導重畳される誘導重畳電圧が示されている。各図の横軸は、時間を表している。

図４のように、２次巻線Ｔ１，Ｔ２から出力されるパルス電圧の振幅値及びパルス幅が同じであれば、出力電圧として２倍のパルス電圧が得られる。一方、２次巻線Ｔ１，Ｔ２から出力されるパルス電圧の振幅値が同じであっても、図５のように、パルス電圧のパルス幅が異なると、出力電圧として階段状のパルス電圧が得られる。なお、図４及び図５は、パルス幅のみを変更することで、パルス電圧の波形を変更する例を示したものであるが、動作させるトランスの数、パルス電圧出力のタイミングなどを変更してもよい。このようにすれば、多彩なパルス電圧波形の成形が可能となる。

図６は、実施の形態１に係る磁気リセット回路の構成例を示す図である。磁気リセット回路４は、片極性パルスの出力によりトランスＴｒ１～Ｔｒｎの磁性体コア３ｅが磁気飽和しないようにするための回路部である。磁気リセット回路４は、磁気リセット電源Ｅ１を有している。前述したように、３次巻線Ｔ１ｓ～Ｔｎｓと磁気リセット回路４とによって第２の閉回路６が構成されている。このため、磁気リセット電源Ｅ１によってトランスＴｒ１～Ｔｒｎの３次巻線Ｔ１ｓ～Ｔｎｓに逆励磁電流を流すことで、磁性体コア３ｅの磁気リセットを行うことができる。この制御を行うことで、次回の動作時までに磁気飽和を低減でき、トランスＴｒ１～Ｔｒｎの繰り返し動作を可能としている。なお、磁気リセットにおける電圧時間積を大きくすれば、トランスＴｒ１～Ｔｒｎをより小型化することができる。

なお、図６では、磁気リセット電源Ｅ１が直流電源である場合を例示しているが、これに限定されない。磁気リセット電源Ｅ１は、パルス電源であってもよい。特に、単位時間当たりの磁気リセットの回数を増やしたい場合には、磁気リセット電源Ｅ１は、パルス電源としたほうが好ましい。

また、磁気リセット回路４は、インピーダンス変更回路Ｕ１を有している。インピーダンス変更回路Ｕ１は、図６に示されるように、磁気リセット電源Ｅ１と３次巻線Ｔ１ｓ～Ｔｎｓとの間に直列に挿入されている。

インピーダンス変更回路Ｕ１は、各々が互いに並列に接続される複数の抑制コイルＵＬ１～ＵＬｋと、各々が抑制コイルＵＬ１～ＵＬｋの各々に直列に接続される複数のスイッチング素子Ｈ１～Ｈｋとを有する。ｋは２以上の整数を表す。これにより、１つの抑制コイルと１つのスイッチング素子とが直列に接続された直列回路部によって１つの切り替え可能抑制コイルが構成される。また、ｋ個の切り替え可能抑制コイルが互いに並列に接続される構成となる。

抑制コイルＵＬ１～ＵＬｋは、インダクタンス値を有する回路素子である。抑制コイルＵＬ１～ＵＬｋは、３次巻線Ｔ１ｓ～Ｔｎｓに誘起される誘起電圧によって流れ得る誘導電流を制限して、磁気リセット電源Ｅ１を保護する。磁気リセット回路４において、抑制コイルＵＬ１～ＵＬｋは、３次巻線Ｔ１ｓ～Ｔｎｓの誘起電圧に起因する過大電流が磁気リセット電源Ｅ１に流れないように適切なものが選定される。

抑制コイルＵＬ１～ＵＬｋのインダクタンス値は、全てが同じでもよいが、異なるインダクタンス値のもので構成してもよい。異なるインダクタンス値のもので構成すれば、第２の閉回路６に挿入するインダクタンス値を任意に設定することが可能となる。

パルス電源装置１００の出力電圧が大きい場合、磁気リセット電源Ｅ１に過大電流を流さないためには、第２の閉回路６に挿入するインダクタンス値を大きくする必要がある。即ち、第２の閉回路６に挿入するインダクタンス値は、出力電圧の大きさに正比例する関係となっている。一方、第２の閉回路６に挿入するインダクタンス値が大きいと、磁気リセット回路４と磁気的に結合しているパルス電源Ｐ１～Ｐｎの出力インピーダンスに影響を及ぼす。この場合、パルス電源装置１００において、所望のパルス幅、特に１００［ｎｓ］以下の短いパルス幅の出力電圧を得ることが困難になる。

図７は、実施の形態１に係るインピーダンス変更回路のインダクタンス値がパルス電源装置における電源部の出力インピーダンスに及ぼす影響の説明に使用する図である。

図７において、横軸は時間を表し、縦軸は誘導重畳電圧を表している。破線は、第２の閉回路６に挿入するインダクタンス値がＬ１の場合の誘導重畳電圧の波形例である。実線は、第２の閉回路６に挿入するインダクタンス値がＬ２の場合の誘導重畳電圧の波形例である。インダクタンス値Ｌ１，Ｌ２には、Ｌ１＞Ｌ２の関係がある。

図７に示されるように、第２の閉回路６に挿入するインダクタンス値が大きいほど立ち上り及び立ち下りの傾きが小さくなっている。そこで、実施の形態１に係るパルス電源装置１００では、出力インピーダンスの影響を小さくするために、出力電圧、即ち駆動させるトランス数に応じて、スイッチング素子Ｈ１～Ｈｋを切り替えるように動作させる。スイッチング素子Ｈ１～Ｈｋの切り替えは、制御部１が実施する。制御部１は、抑制コイルＵＬ１～ＵＬｋのインダクタンス値の組み合わせの中で、磁気リセット電源Ｅ１に過大な電流が流れない範囲のものを選択する。その結果、パルス電源装置１００における電源部２から見たインピーダンス、即ちパルス電源装置１００の出力インピーダンスが、必要以上に大きくなるのを抑止することができる。

トランスＴｒ１～Ｔｒｎの磁性体コア３ｅに対して磁気リセットを実施する際には、インピーダンス変更回路Ｕ１のインダクタンス値を相対的に大きくし、トランスＴｒ１～Ｔｒｎからパルス電圧を出力するときは、インピーダンス変更回路Ｕ１のインダクタンス値を相対的に小さくする。これにより、磁性体コア３ｅの磁気リセットを適切に実施しつつ、所望のパルス幅の出力電圧を得ることができる。また、従来のパルス電源装置よりも短いパルス幅の出力電圧を容易に得ることができる。また、トランスＴｒ１～Ｔｒｎの仕様、出力電圧の大きさなどが変更されても、これらに柔軟に対応することができる。

次に、制御部１について説明する。図８は、実施の形態１に係る制御部の構成例を示す図である。実施の形態１に係る制御部１は、図８に示すように、動作条件生成部１１と、指令信号生成部１２と、指令信号データセット１３と、指令信号データセット生成部１４とを備える。動作条件生成部１１には、外部から指令電圧が入力される。指令信号生成部１２は、指令信号Ｓｉｇ_ｐｑを生成してパルス電源Ｐ１～Ｐｎの各駆動回路７に出力する。なお、ｐは１～ｎまでの任意の整数であり、ｑは１～ｊまでの任意の整数である。

動作条件生成部１１、指令信号生成部１２、指令信号データセット１３及び指令信号データセット生成部１４は、互いに連係して動作する。これらの連係動作については、図９及び図１０を参照して説明する。図９は、実施の形態１に係る制御部の動作説明に使用するフローチャートである。図１０は、実施の形態１に係るパルス電源装置を動作させるときの動作条件の例を示す図である。

図１０には、制御部１に入力される指令電圧に対応して、パルス電圧、パルス幅及びトランス数の組が動作条件（Ａ）として示されている。パルス電圧は、出力端子３ａ，３ｂから出力される出力電圧の振幅値である。パルス幅は、出力端子３ａ，３ｂから出力される出力電圧のパルス幅である。トランス数は、出力電圧を出力するときに同時に動作させるトランスＴｒ１～Ｔｒｎの個数である。

指令信号データセット生成部１４は、数値範囲ごとに区分された複数の動作条件範囲と、それぞれの動作条件範囲に対応する指令信号Ｓｉｇ_ｐｑ（ｐ＝１～ｎ、ｑ＝１～ｊ、以下同じ）との組を、指令信号データセット１３として生成する（ステップＳ１０１）。

より詳細に説明すると、指令信号データセット生成部１４は、図１０に示される動作条件（Ａ）を達成するのに必要なトランス数を決定する。そして、動作条件（Ａ）に対して指令信号Ｓｉｇ_ｐｑを定める。指令信号データセット生成部１４は、動作条件（Ａ）に基づいて、パルス電源Ｐ１～Ｐｎの各スイッチング素子Ｓ１１～Ｓｎｊの動作条件、及び抑制コイルＵＬ１～ＵＬｋを選択する際に動作させるスイッチング素子Ｈ１～Ｈｋの動作条件を生成する。なお、スイッチング素子Ｓ１１～Ｓｎｊの動作条件については、当該動作条件に基づく動作がパルス電圧、パルス幅及びトランス数の組が基準範囲内の動作となるか否かを判定基準として指令信号Ｓｉｇ_ｐｑを定めることができる。また、スイッチング素子Ｈ１～Ｈｋの動作条件については、当該動作条件に基づく動作が磁気リセット電源Ｅ１に許容される電流の範囲内であるか否かを判定基準として定めることができる。

なお、図１０では、指令信号データセット生成部１４を制御部１の構成要素として示しているが、これに限定されない。指令信号データセット生成部１４は、制御部１の外部の構成要素としてもよい。また、制御部１は、指令信号データセット生成部１４に代えて入力部を備えていてもよい。制御部１は、作業者が作成した指令信号データセット１３を、入力部を介して入力するように構成されていてもよい。

また、指令信号データセット１３は、制御部１の内部に設けてもよく、外部に設けてもよい。また、指令信号データセット１３は、スイッチング素子Ｓ１１～Ｓｎｊの仕様、負荷８の仕様、試験結果、計算結果等に基づいて生成されるものであってもよい。

図９のフローチャートに戻り、動作条件生成部１１は、指令電圧、過去のパルス動作の計測結果又はこれらの組み合わせに基づいて、発生させるパルス電圧の動作条件を生成する（ステップＳ１０２）。

次に、指令信号生成部１２は、ステップＳ１０１で生成した指令信号データセット１３を参照する。そして、ステップＳ１０２で生成したパルス電圧発生の動作条件が含まれる動作条件範囲に対応する指令信号Ｓｉｇ_ｐｑを駆動回路７へ出力する（ステップＳ１０３）。

なお、ステップＳ１０１の処理と、ステップＳ１０２の処理とは、任意に入れ替えて実施することができる。パルス電源装置１００がパルス電圧を発生する動作を完了する前に、ステップＳ１０１の処理を完了しておけば、ステップＳ１０２によって動作条件が生成された直後にステップＳ１０３を実施することができる。これにより、処理に要する時間の短縮化を図ることができる。また、指令信号データセット生成部１４を制御部１の外部に設けた場合、図９のステップＳ１０１の処理を省くことができるので、制御部１の計算に要する負担を軽減することができる。

また、ステップＳ１０２の後にステップＳ１０１を行う処理手順とした場合、動作条件が生成されてから、生成された動作条件に対して指令信号データセット１３を作成することができる。これにより、より多様な動作条件に対して指令信号データセット１３を作成できるという利点がある。また、指令信号データセット１３を格納しておく記憶装置を省くことができる。

また、両者を組み合わせた処理手順としてもよい。例えば、使用頻度の高い指令信号データについては、ステップＳ１０２の前にステップＳ１０１の処理を実施して指令信号データセット１３に格納しておく。そして、使用頻度の少ない指令信号データは、ステップＳ１０２の処理の実行後にステップＳ１０１の処理を再度実行し、必要な指令信号データのみを生成するようにしてもよい。

なお、制御部１は、図１１のように構成されていてもよい。図１１は、実施の形態１の変形例に係る制御部の構成例を示す図である。実施の形態１の変形例に係る制御部１ａは、図１１に示すように、動作条件生成部１１と、指令信号候補生成部１５と、判定部１６と、指令信号出力部１７とを備える。動作条件生成部１１には、外部から指令電圧が入力される。指令信号出力部１７は、指令信号Ｓｉｇ_ｐｑを生成してパルス電源Ｐ１～Ｐｎの各駆動回路７に出力する。

動作条件生成部１１、指令信号候補生成部１５、判定部１６及び指令信号出力部１７は、互いに連係して動作する。これらの連係動作については、図１２を参照して説明する。図１２は、実施の形態１の変形例に係る制御部の動作説明に使用するフローチャートである。なお、図１２において、図９と同一又は同等の処理については、同一の符号を付して示している。

まず、動作条件生成部１１は、指令電圧、過去のパルス動作の計測結果又はこれらの組み合わせに基づいて、発生させるパルス電圧の動作条件を生成する（ステップＳ１０２）。

次に、指令信号候補生成部１５は、ステップＳ１０２で生成された動作条件に基づいて、指令信号Ｓｉｇ_ｐｑの候補を生成する（ステップＳ１０４）。ここで、生成される候補の数は１つでもよく、複数でもよい。なお、「候補」という文言は、出力する指令信号Ｓｉｇ_ｐｑとして確定してないことを意味しており、生成手法自体は、制御部１の手法を用いることができる。

次に、判定部１６は、指令信号候補生成部１５で生成された指令信号Ｓｉｇ_ｐｑの候補が、予め定めた基準の範囲内であるか否か、即ち予め定めた基準を満たすか否かを判定する（ステップＳ１０５）。指令信号Ｓｉｇ_ｐｑの候補が、予め定めた基準を満たす場合（ステップＳ１０５，Ｙｅｓ）、ステップＳ１０６に移行する。一方、指令信号Ｓｉｇ_ｐｑの候補が、予め定めた基準を満たさない場合（ステップＳ１０５，Ｎｏ）、ステップＳ１０４に移行して、指令信号Ｓｉｇ_ｐｑの候補が見つかるまで、ステップＳ１０４，Ｓ１０５の処理を繰り返す。

次に、指令信号出力部１７は、基準の範囲内とされた指令信号Ｓｉｇ_ｐｑの候補を指令信号Ｓｉｇ_ｐｑとして駆動回路７へ出力する（ステップＳ１０６）。

なお、ステップＳ１０５の判定処理は、どのような基準を用いて判定してもよい。一例を挙げると、ステップＳ１０２で生成された動作条件を満たすことは無論のこと、過去のパルス動作の計測結果、省エネルギー条件、パルス電源Ｐ１～Ｐｎの使用頻度などに基づいて、判定処理を行うことができる。

次に、上述した制御部１，１ａの機能を実現するための制御部１，１ａのハードウェア構成について説明する。上述した制御部１，１ａにおける動作条件生成部１１、指令信号生成部１２、及び指令信号データセット生成部１４、並びに指令信号候補生成部１５、判定部１６及び指令信号出力部１７の機能は、プロセッサ又は処理回路を用いて実現することができる。また、指令信号データセット１３は、記憶装置を用いて実現することができる。なお、制御部１，１ａの機能をプロセッサ及び処理回路の双方を用いて実現してもよい。

また、制御部１，１ａにおける一部又は全部の構成要素が、パルス電源装置１００の外部に設けられていてもよい。例えば、制御部１，１ａは、電源装置とネットワークで接続されたプロセッサ及び記憶装置を含むコンピュータであってもよい。

そして、上記の機能は、プロセッサ又は処理回路によってソフトウェア、ファームウェア又はこれらの組合せを動作させることにより実現することができる。ソフトウェア又はファームウェアは、プログラムとして記述して記憶装置に記憶し、プロセッサ又は処理回路で読み出して実行してもよい。これらのプログラムは、上記の動作、即ち、実行の手順及び方法をコンピュータに実行させるものであるとも言える。

記憶装置として用いる半導体メモリの例としては、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ等を挙げることができる。更に、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（登録商標）（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等を挙げることができる。

半導体メモリは不揮発性メモリでもよく揮発性メモリでもよい。また記憶装置は、半導体メモリ以外の、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク又はＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）を用いてもよい。

図９のステップＳ１０１で生成された指令信号データセット１３は、ルックアップテーブル（Ｌｏｏｋｕｐ ｔａｂｌｅ）として記憶装置に格納しておく。この場合、ステップＳ１０３では、ルックアップテーブルを参照することで、動作条件範囲に対応する指令信号Ｓｉｇ_ｐｑを出力することができる。

また、制御部１，１ａの機能を１つの専用処理回路で実現してもよい。また、制御部１，１ａにおける図９及び図１２の各処理に対し、専用処理回路を１つずつ設け、各処理を各々の専用処理回路に実施させてもよい。

専用処理回路の例としては、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）を挙げることができる。また、これらを組み合わせたものを例として挙げることができる。

以上説明したように、実施の形態１に係るパルス電源装置は、各々が片極性のパルス電圧を出力する複数のパルス電源と、複数のトランスとを備える。複数のトランスは、各々が１次巻線、２次巻線及び３次巻線を有する。直列に接続された複数の２次巻線の両端は出力端子を構成し、出力端子には負荷が接続される。直列に接続された複数の３次巻線の両端は電圧印加端子を構成し、電圧印加端子には磁気リセット回路が接続される。磁気リセット回路は、３次巻線にリセット電流を流すための電源である磁気リセット電源と、インピーダンス変更回路とを備える。インピーダンス変更回路は、３次巻線に誘起される電圧によって第２の閉回路に流れ得る誘導電流を制限するためのインダクタンス値を変更可能に構成される。この構成により、複数のトランスにおける磁性体コアの磁気リセットを適切に実施しつつ、パルス電源装置の出力インピーダンスが必要以上に大きくなるのを抑止することができる。これにより、パルス電源装置の出力インピーダンスの影響を抑制して、所望のパルス幅の出力電圧を得ることが可能となる。

実施の形態２．
実施の形態１では、磁気リセット回路４のインピーダンス変更回路Ｕ１はインダクタス値を変更するように構成されているが、容量値を変更するように構成されていてもよい。図１３は、実施の形態２に係る磁気リセット回路の構成例を示す図である。

図１３に示す磁気リセット回路４Ａでは、図６に示す磁気リセット回路４に対し、インピーダンス変更回路Ｕ１がインピーダンス変更回路Ｕ１Ａに置き替えられている。その他の構成は、図６と同一又は同等であり、同一又は同等の構成部には同一の符号を付して示し、重複する説明は割愛する。

インピーダンス変更回路Ｕ１Ａは、図１３に示されるように、磁気リセット電源Ｅ１と３次巻線Ｔ１ｓ～Ｔｎｓとの間に直列に挿入されている。インピーダンス変更回路Ｕ１Ａは、抑制コイルＵＬａと、抑制コイルＵＬａに直列に接続されるスイッチング素子Ｈ１と、スイッチング素子Ｈ１に並列に接続される容量可変コンデンサであるコンデンサＵＣａとを有する。

インピーダンス変更回路Ｕ１Ａにおいて、抑制コイルＵＬａのインダクタンス値は、３次巻線Ｔ１ｓ～Ｔｎｓの誘起電圧に起因する過大電流が磁気リセット電源Ｅ１に流れない値に設定されている。磁気リセットの実施時には、スイッチング素子Ｈ１をオンに制御し、コンデンサＵＣａの両端を短絡し、磁気リセット電源Ｅ１により３次巻線Ｔ１ｓ～Ｔｎｓにリセット電流を流す。

過電流抑制時には、抑制コイルＵＬａとコンデンサＵＣａとのＬＣ直列回路とみなすことができ、抑制コイルＵＬａのインダクタンス値及びコンデンサＵＣａの容量値で決まる合成インピーダンスによって、電源部２の出力インピーダンスが決定される。コンデンサＵＣａの容量値をパルス電源装置１００の出力に応じて変更することにより、出力インピーダンスを適切に設定することができる。これにより、磁性体コア３ｅの磁気リセットを適切に実施しつつ、所望のパルス幅の出力電圧を得ることができる。また、従来のパルス電源装置よりも短いパルス幅の出力電圧を容易に得ることができる。また、トランスＴｒ１～Ｔｒｎの仕様、出力電圧の大きさなどが変更されても、これらに柔軟に対応することができる。

なお、図１３では、コンデンサＵＣａを容量可変コンデンサで構成しているが、これに限定されない。複数のコンデンサを用意し、それらの一部又は全部を組み合わせて容量値を変更するようにしてもよい。

以上説明したように、実施の形態２に係るパルス電源装置に具備される磁気リセット回路は、容量値を変更可能に構成される。この構成により、実施の形態１と同様に、複数のトランスにおける磁性体コアの磁気リセットを適切に実施しつつ、パルス電源装置の出力インピーダンスが必要以上に大きくなるのを抑止することができる。これにより、パルス電源装置の出力インピーダンスの影響を抑制して、所望のパルス幅の出力電圧を得ることが可能となる。

実施の形態３．
実施の形態１では、磁気リセット回路４のインピーダンス変更回路Ｕ１はインダクタンス値を変更するように構成されているが、トランスを介してインピーダンスを変更するように構成されていてもよい。図１４は、実施の形態３に係る磁気リセット回路の構成例を示す図である。

図１４に示す磁気リセット回路４Ｂでは、図６に示す磁気リセット回路４に対し、インピーダンス変更回路Ｕ１がインピーダンス変更回路Ｕ１Ｂに置き替えられている。その他の構成は、図６と同一又は同等であり、同一又は同等の構成部には同一の符号を付して示し、重複する説明は割愛する。

インピーダンス変更回路Ｕ１Ｂは、図１４に示されるように、磁気リセット電源Ｅ１と３次巻線Ｔ１ｓ～Ｔｎｓとの間に直列に挿入されている。インピーダンス変更回路Ｕ１Ｂは、抑制コイルＵＬｂと、スイッチング素子Ｈ１と、容量可変コンデンサであるコンデンサＵＣｂと、インピーダンス変換トランスＴｒｂとを有する。スイッチング素子Ｈ１は、抑制コイルＵＬｂに直列に接続される。コンデンサＵＣｂは、抑制コイルＵＬｂ及びスイッチング素子Ｈ１に直列に接続される。インピーダンス変換トランスＴｒｂは、１次巻線Ｔｒｂ１及び２次巻線Ｔｒｂ２を有する。１次巻線Ｔｒｂ１は、第２の閉回路６に挿入される。２次巻線Ｔｒｂ２は、抑制コイルＵＬｂ、スイッチング素子Ｈ１及びコンデンサＵＣｂに直列に接続されて閉回路を構成する。

実施の形態３に係るインピーダンス変更回路Ｕ１Ｂは、１次巻線Ｔｒｂ１の巻数と２次巻線Ｔｒｂ２の巻数との比であるトランス比によってインピーダンス変更回路Ｕ１Ｂの両端電圧を変更、即ち昇圧又は降圧することができる。電圧の昇降圧にリアクトル及びコンデンサを必要としないので、大型化することなく耐圧を高くすることが可能である。実施の形態２と同様にコンデンサＵＣｂの容量値を電圧パルスごとに変更することで、出力インピーダンスを適切に設定することができる。これにより、磁性体コア３ｅの磁気リセットを適切に実施しつつ、所望のパルス幅の出力電圧を得ることができる。また、従来のパルス電源装置よりも短いパルス幅の出力電圧を容易に得ることができる。また、トランスＴｒ１～Ｔｒｎの仕様、出力電圧の大きさなどが変更されても、これらに柔軟に対応することができる。

なお、図１４では、コンデンサＵＣｂを容量可変コンデンサで構成しているが、これに限定されない。複数のコンデンサを用意し、それらの一部又は全部を組み合わせて容量値を変更するようにしてもよい。また、この構成に代え、もしくはこの構成に加え、複数の抑制コイルを用意し、それらの一部又は全部を組み合わせてインダクタンス値を変更するようにしてもよい。

以上説明したように、実施の形態３に係るパルス電源装置に具備される磁気リセット回路は、インピーダンス変換トランスを有してインピーダンスを変更可能に構成される。この構成により、実施の形態１と同様に、複数のトランスにおける磁性体コアの磁気リセットを適切に実施しつつ、パルス電源装置の出力インピーダンスが必要以上に大きくなるのを抑止することができる。これにより、パルス電源装置の出力インピーダンスの影響を抑制して、所望のパルス幅の出力電圧を得ることが可能となる。

以上の実施の形態に示した構成は、一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、実施の形態同士を組み合わせることも可能であるし、要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。

１，１ａ 制御部、２ 電源部、３ トランス群、３ａ，３ｂ 出力端子、３ｃ，３ｄ 電圧印加端子、３ｅ 磁性体コア、４，４Ａ，４Ｂ 磁気リセット回路、５ 第１の閉回路、６ 第２の閉回路、７ 駆動回路、８ 負荷、１１ 動作条件生成部、１２ 指令信号生成部、１３ 指令信号データセット、１４ 指令信号データセット生成部、１５ 指令信号候補生成部、１６ 判定部、１７ 指令信号出力部、１００ パルス電源装置、Ｃ１１～Ｃ１ｊ，ＵＣａ，ＵＣｂ コンデンサ、ＤＣ１ 直流電源、Ｅ１ 磁気リセット電源、Ｈ１～Ｈｋ，Ｓ１１～Ｓ１ｊ スイッチング素子、Ｌ１，Ｌ２ インダクタンス値、Ｌａ１～Ｌａｎ，Ｔｒｂ１ １次巻線、Ｐ１～Ｐｎ パルス電源、Ｔ１～Ｔｎ，Ｔｒｂ２ ２次巻線、Ｔ１ｓ～Ｔｎｓ ３次巻線、Ｔｒ１～Ｔｒｎ トランス、Ｔｒｂ インピーダンス変換トランス、Ｕ１，Ｕ１Ａ，Ｕ１Ｂ インピーダンス変更回路、ＵＬ１～ＵＬｋ，ＵＬａ，ＵＬｂ 抑制コイル。

Claims (5)

1. 各々が片極性のパルス電圧を出力する複数のパルス電源と、
   各々が１次巻線、２次巻線及び３次巻線を有し、１つの前記パルス電源が１つの前記１次巻線に１つずつ接続される複数のトランスと、
   を備え、
   複数の前記２次巻線は順次直列に接続され、直列に接続された複数の前記２次巻線の両端は出力端子を構成し、前記出力端子には負荷が接続されて第１の閉回路を構成し、
   複数の前記３次巻線は順次直列に接続され、直列に接続された複数の前記３次巻線の両端は電圧印加端子を構成し、前記電圧印加端子には磁気リセット回路が接続され、複数の前記３次巻線と前記磁気リセット回路とで第２の閉回路を構成し、
   前記磁気リセット回路は、
   前記３次巻線にリセット電流を流すための電源である磁気リセット電源と、
   前記３次巻線に誘起される電圧によって前記第２の閉回路に流れ得る誘導電流を制限するためのインピーダンスを変更可能に構成されるインピーダンス変更回路と、
   を備えたことを特徴とするパルス電源装置。
2. 各々の前記パルス電源は、
   複数のスイッチング素子と、
   各々が前記スイッチング素子の各々に直列に接続され、且つ互いに並列に接続される複数のコンデンサと、
   前記コンデンサの各両端に直流電圧を印加する直流電源と、
   を備え、
   １つの前記スイッチング素子と１つの前記コンデンサとが直列に接続された直列回路を複数有し、且つ、複数の前記直列回路が互いに並列に接続されて直並列回路を構成し、前記直並列回路の両端から前記パルス電圧を出力する
   ことを特徴とする請求項１に記載のパルス電源装置。
3. 前記インピーダンス変更回路は、
   各々が互いに並列に接続される複数の抑制コイルと、
   各々が前記抑制コイルの各々に直列に接続される複数のスイッチング素子と、
   を備え、
   複数の前記抑制コイルのうちの少なくとも１つを選択して前記第２の閉回路に挿入することを特徴とする請求項１又は２に記載のパルス電源装置。
4. 前記インピーダンス変更回路は、
   抑制コイルと、
   前記抑制コイルに直列に接続されるスイッチング素子と、
   前記スイッチング素子に並列に接続される容量可変コンデンサと、
   を備えることを特徴とする請求項１又は２に記載のパルス電源装置。
5. 前記インピーダンス変更回路は、
   抑制コイルと、
   前記抑制コイルに直列に接続されるスイッチング素子と、
   前記抑制コイル及び前記スイッチング素子に直列に接続される容量可変コンデンサと、
   １次巻線及び２次巻線を有するインピーダンス変換トランスと、
   を備え、
   前記１次巻線は、前記第２の閉回路に挿入され、
   前記２次巻線は、前記抑制コイル、前記スイッチング素子及び前記容量可変コンデンサに直列に接続されて閉回路を構成する
   ことを特徴とする請求項１又は２に記載のパルス電源装置。

Images