JP5143547B2 - パルス電源回路 - Google Patents
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Description
Ip1=E×T1/L1
=100(V)×20(μsec)/20(μH)
=100(A)
となる。
Ip2=(Ip1/N)×(1−α)
=(100A/5)×0.9
=18A
となる。
12(1)〜12(n)…第1パルス発生回路〜第nパルス発生回路
14…制御回路 16…直流電源部
18…トランス 20…SIサイリスタ
22…スイッチング素子 24…一次巻線
32(1)〜32(n)…入力端子 34…二次巻線
36a(1)〜36a(n)…第1出力端子
36b(1)〜36b(n)…第2出力端子
38…第1接続点 40…第2接続点
42…負荷
44(1)〜44(n)…ダイオード
Claims (1)
- 複数のパルス発生回路と、
前記複数のパルス発生回路を、それぞれタイミングをずらして制御する制御回路とを有し、
前記複数のパルス発生回路が並列接続され、その接続点と負荷とが接続され、
前記複数のパルス発生回路と前記接続点との間に、それぞれダイオードが、高電圧パルスの前記負荷への供給方向に対して順方向に接続され、
各前記パルス発生回路は、直流電源部の両端に直列接続されたトランス及びスイッチを有し、前記制御回路の前記スイッチに対するオン制御によって前記トランスへの誘導エネルギーの蓄積を行い、前記制御回路の前記スイッチに対するオフ制御によって前記トランスの二次側での高電圧パルスの発生とを行うパルス電源回路であって、
前記複数のパルス発生回路のうち、少なくとも1つの前記パルス発生回路における前記トランスの一次インダクタンスが、他のパルス発生回路における前記トランスの一次インダクタンスと異なり、
前記複数のパルス発生回路に対する制御の順番が登録された複数の順番テーブルが記録されたメモリと、
外部入力に従って、前記複数の順番テーブルのうち、1つの順番テーブルを選択する手段とを有し、
前記制御回路は、選択された前記1つの順番テーブルに登録された順番に従って前記複数のパルス発生回路を制御することを特徴とするパルス電源回路。
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JP2007339011A JP5143547B2 (ja) | 2007-12-28 | 2007-12-28 | パルス電源回路 |
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JP2007339011A JP5143547B2 (ja) | 2007-12-28 | 2007-12-28 | パルス電源回路 |
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