JP7284962B2 - システム・イン・パッケージ技術に基づくプロセス設計方法、システム、媒体及びデバイス - Google Patents

Description

本発明は、システム・イン・パッケージ技術の分野に属し、システム・イン・パッケージ技術の設計方法に関し、特に、システム・イン・パッケージ技術に基づくプロセス設計方法、システム、媒体及びデバイスに関する。

１００年にわたる電子技術の急激な発展に伴って、電子製品サイズの小型化が進んでいる。また、電子製品の性能も向上し続けており、ミクロンレベルからナノレベルへと変化している。このことから、エレクトロニクス製造産業への要求も高まる一方である。パッケージは電子製品の後段の加工工程である。従来のパッケージは主に３つの機能を発揮する。第一に、電子的なコア機能部分を保護することにより、外界からの影響や破損を回避する。第二に、電子機能を外界と連携させることにより、電子部品の機能を実現する。第三に、物理的スケールに互換性を持たせる。ベアチップのサイズは、ボードレベルの接続回路にとっては小さ過ぎるため、パッケージ化することにより外部との接続を実現する必要がある。集積回路の登場、特に超大規模集積回路の登場に伴って、電子部品に対する要求はますます高まっている。システム・イン・パッケージ技術（ＳＩＰ）とは、１つのパッケージ内に複数のベアチップと周辺部品を集積する技術であって、積層、敷設、基板埋設等の実装技術を利用して、電子システムの小型化、高性能化、多機能化、高信頼性及び低コストといった特性を実現するものである。

現在、エレクトロニクス製造業界では、システム・イン・パッケージ技術を利用してチップのパッケージ化及び製造を行う際に、主として、設計、シミュレーション、生産という３つのステップが関与している。しかし、現在の業界内では、これら３つのステップがそれほど連携していない。データ設計から最終的な量産までの工程は全体フローが非常に複雑かつ冗長であり、大変な時間を要する。そのため、自ずと製品の競争力が低下し、生産コストが高騰している。従来の操作方法には、例えば以下のような様々な弊害が存在する。

（１）工程全体において、非常に多くの手動操作が存在するために、生産・製造の安定性が低下している。

（２）部材モデルを手動で構築する際に、オペレーターの時間を大量に浪費している。加えて、工程が煩雑であり、ミスによるモデリングのやり直しが発生することもある。

（３）従来の方法は、オペレーターの能力に対する要求が比較的高い。

（４）生産・製造前に、設計データについて、然るべき組立・製造やプロセスのバーチャル検査を実施していない。そのため、その後の生産内で問題があった場合には、生産サイクル全体が大幅に遅延することになり、生産コストの上昇や製品競争力の低下が発生する。

電子製品の世代交代の加速、スマート製造や中国製造２０２５（インダストリー４．０）の推進、インターネット＋製造及びスマート工場の理念が浸透するに伴って、エレクトロニクス製造業界全体がいっそう効率的で確実な製造方法と技術を模索するようになっている。

そのため、多くの繰り返し作業が回避不可能であり、生産・製造工程が煩雑であるほか、ミスが発生しやすい等の従来技術における欠点を解決するために、いかにして、システム・イン・パッケージ技術に基づくプロセス設計方法、システム、媒体及びデバイスを提供するかが当業者にとって早急に解決を要する技術的課題となっている。

上記の従来技術の欠点に鑑み、本発明の目的は、多くの繰り返し作業が回避不可能であり、生産・製造工程が煩雑であるほか、ミスが発生しやすいとの従来技術における課題を解決するために、システム・イン・パッケージ技術に基づくプロセス設計方法、システム、媒体及びデバイスを提供することである。

上記の目的及びその他関連の目的を実現するために、本発明の一つの態様は、システム・イン・パッケージ技術に基づくプロセス設計方法を提供する。前記システム・イン・パッケージ技術に基づくプロセス設計方法は、以下を含んでいる。即ち、レイアウトの設計データと、当該レイアウトに関連する３次元モデルデータを取得する。ＢＯＭデータを含む前記設計データにおける設計要素属性情報に基づき、前記設計データと前記３次元モデルデータの関連付け及びマッチングを行うとともに、前記設計データと３次元モデルデータを一体的パッケージモデルとして組み立てる。前記一体的パッケージモデルに対して組立プロセス解析を行うことにより、設計の修正及び基準とするための非合理的設計部位を見出し、前記非合理的設計部位が存在していた場合には、前記非合理的設計部位をフィードバックして修正して前記一体的パッケージモデルを再生成し、再生成した一体的パッケージモデルから生産・製造するためのパッケージプロセス製造プログラムをエクスポートし、前記非合理的設計部位が存在しなかった場合には、前記一体的パッケージモデルから生産・製造のためのパッケージプロセス製造プログラムを直接エクスポートすることを行う。前記組立プロセス解析では、前記一体的パッケージモデルの設計仕様及びシステム性能を検査する。

本発明の一実施例において、前記設計データにおける設計要素属性情報に基づき、前記設計データと前記３次元モデルデータの関連付け及びマッチングを行う前記ステップは、前記部材、ベアチップ及び／又はフレームのベンダー材料コード、パッケージサイズ情報、ボンディングワイヤ情報及び／又は３次元座標情報が含まれる前記設計データから、部材のベンダー材料コード、ベアチップのベンダー材料コード、及び／又は部材のパッケージサイズ情報が含まれる設計要素属性情報を抽出することと、実体モデルライブラリから、材料コードが前記設計データと同一の部材及びベアチップの３次元モデルを検索し、検索した３次元モデルに基づいて関連する３次元データ及び動作パラメータを抽出することと、部材及びベアチップの材料コード情報に基づき、前記設計データにおける部材のベンダー材料コード、ベアチップのベンダー材料コード、及びフレームのパッケージサイズ情報を、前記実体モデルライブラリ内の同一材料コードの部材、ベアチップの３次元データ及び動作パラメータとマッチングして、同一型番の一体データとすることとを含んでいる。

本発明の一実施例において、前記動作パラメータには、質量、材料及び／又は比熱容量が含まれている。

本発明の一実施例において、前記一体的パッケージモデルに対して組立プロセス解析を行うことにより、設計の修正及び基準とするための非合理的設計部位を見出すための前記ステップでは、前記一体的パッケージモデルにおける基板情報を検査すること、あるいは、ボンディングワイヤのプロセス製造ルールに基づき、前記一体的パッケージモデルに対してボンディングワイヤ解析を行うこと、あるいは、前記一体的パッケージモデルにおける各設計要素に対して組立解析を行うこと、あるいは、ベアチップ／表面実装の製造プロセスルールに基づき、前記一体的パッケージモデルに対してプロセス解析を行うことのいずれかを行う。

本発明の一実施例において、前記一体的パッケージモデルにおける基板情報を検査する際には、基板の部品、パッド、配線、ビアホール及び／又は銅メッキを検査する。

本発明の一実施例において、前記一体的パッケージモデルにおける各設計要素（アセンブリ）に対して組立解析を行うとは、前記一体的パッケージモデルに対してシミュレーションを行うことを意味する。

本発明の一実施例において、前記一体的パッケージモデルから生産・製造するためのパッケージプロセス製造プログラムを直接エクスポートするステップでは、予め定められたボンダールールに基づいて、前記設計データにおけるボンディングワイヤ情報から、生産・製造工程においてボンダーが実行するボンダープログラムを生成する、あるいは、前記設計データにおけるベアチップ及び表面実装対象の部材情報に基づき、予め定められたチップマウンタールールに従って、生産・製造工程においてチップマウンターが実行するチップマウンタープログラムを生成する。

本発明のもう一つの態様は、システム・イン・パッケージ技術に基づくプロセス設計システムを提供する。前記システム・イン・パッケージ技術に基づくプロセス設計システムは、レイアウトの設計データと、当該レイアウトに関連する３次元モデルデータを取得する取得モジュールと、ＢＯＭデータを含む前記設計データにおける設計要素属性情報に基づき、前記設計データと前記３次元モデルデータの関連付け及びマッチングを行うとともに、前記設計データと３次元モデルデータを一体的パッケージモデルとして組み立てるモデル生成モジュールと、前記一体的パッケージモデルに対して組立プロセス解析を行うことにより、設計の修正及び基準とするための非合理的設計部位を見出し、前記非合理的設計部位が存在していた場合には、前記非合理的設計部位をフィードバックして修正して前記一体的パッケージモデルを再生成し、再生成した一体的パッケージモデルから生産・製造するためのパッケージプロセス製造プログラムをエクスポートし、前記非合理的設計部位が存在しなかった場合には、前記一体的パッケージモデルから生産・製造するためのパッケージプロセス製造プログラムを直接エクスポートすることを行う生産解析モジュールと、を含み、前記一体的パッケージモデルに対して組立プロセス解析を行うことにより、設計の修正及び基準とするための非合理的設計部位を見出すことは、前記一体的パッケージモデルにおける基板情報を検査すること、あるいは、ボンディングワイヤのプロセス製造ルールに基づき、前記一体的パッケージモデルに対してボンディングワイヤ解析を行うこと、あるいは、前記一体的パッケージモデルにおける各設計要素に対して組立解析を行うこと、あるいは、ベアチップ／表面実装の製造プロセスルールに基づき、前記一体的パッケージモデルに対してプロセス解析を行うことのいずれかを行う。

本発明の更なる態様は、コンピュータプログラムが記憶されたコンピュータ可読記憶媒体を提供する。当該プログラムがプロセッサにより実行される際に、上記のシステム・イン・パッケージ技術に基づくプロセス設計方法が実現される。

本発明の最後の態様はデバイスを提供する。当該デバイスは、プロセッサ及びメモリを含んでいる。前記メモリはコンピュータプログラムを記憶するために用いられる。前記プロセッサは、前記デバイスに上記のシステム・イン・パッケージ技術に基づくプロセス設計方法を実行させるように、前記メモリに記憶されているコンピュータプログラムを実行するために用いられる。

上述したように、本発明で記載するシステム・イン・パッケージ技術に基づくプロセス設計方法、システム、媒体及びデバイスは、以下の有益な効果を有している。

従来のシミュレーション生産のフローと比較して、本発明では、多くの繰り返し作業を排除可能であり、手動を自動化に置き換えることにより、従来の方法と比べて６０％～８０％の時間が節約される。加えて、操作の難易度が下がり、設計からシミュレーション、生産・製造までの工程が簡略化される。また、設計データに対して、組立・製造及びプロセスのバーチャル解析を行い、生産・製造前に問題を明らかにすることにより、製造リスクを低下させる。これにより、生産コストが低下し、電子製品の競争力が大幅に向上する。

図１Ａは、本発明におけるシステム・イン・パッケージ技術に基づくプロセス設計方法の一実施例の原理を示すフローチャートである。 図１Ｂは、本発明におけるシステム・イン・パッケージ技術に基づくプロセス設計方法の一実施例のフローの概略図である。 図２は、本発明におけるシステム・イン・パッケージ技術に基づくプロセス設計システムの一実施例の構造を示す原理図である。 図３は、本発明におけるシステム・イン・パッケージ技術に基づくプロセス設計方法の一実施例のデバイスの接続図である。 図４は、本発明におけるシステム・イン・パッケージ技術に基づくプロセス設計方法の一実施例のベアチップモデルを示す図である。 図５は、本発明におけるシステム・イン・パッケージ技術に基づくプロセス設計方法の一実施例の基板解析図である。 図６は、本発明におけるシステム・イン・パッケージ技術に基づくプロセス設計方法の一実施例のボンディングワイヤモデルを示す図である。 図７は、本発明におけるシステム・イン・パッケージ技術に基づくプロセス設計方法の一実施例のチップの組立モデルを示す図である。 図８は、本発明におけるシステム・イン・パッケージ技術に基づくプロセス設計方法の一実施例の一体的パッケージモデルを示す図である。

以下に、特定の具体的実施例によって本発明の実施形態を説明する。なお、当業者であれば、本明細書で開示する内容から本発明のその他の利点及び効果を容易に理解可能である。更に、本発明は、その他の異なる具体的実施形態によっても実施又は応用可能である。また、本明細書における各詳細事項は、異なる視点及び応用に基づき、本発明の精神を逸脱しないことを前提に各種の補足又は変形を加えてもよい。説明すべき点として、矛盾が生じなければ、以下の実施例及び実施例の特徴を互いに組み合わせることが可能である。

説明すべき点として、以下の実施例で提供する図面は概略的に本発明の基本思想を説明するためのものにすぎない。図面には本発明に関連するアセンブリのみを示しているが、実際に実施する際のアセンブリの数、形状及びサイズに基づき記載しているわけではない。実際に実施する際の各アセンブリの形態、数及び比率は任意に変更してもよく、アセンブリのレイアウトや形態がより複雑になるものであってもよい。

本発明で記載するシステム・イン・パッケージ技術に基づくプロセス設計方法、システム、媒体及びデバイスの技術原理は以下の通りである。即ち、レイアウトの設計データと、当該レイアウトに関連する３次元モデルデータを取得する。前記設計データにおける設計要素属性情報に基づき、前記設計データと前記３次元モデルデータの関連付け及びマッチングを行うとともに、前記設計データと３次元モデルデータを一体的パッケージモデルとして組み立てる。前記一体的パッケージモデルに対して組立プロセス解析を行うことにより、設計の修正及び基準とするための非合理的設計部位を見出すこと、あるいは、前記一体的パッケージモデルから生産・製造するためのパッケージプロセス製造プログラムを直接エクスポートすることを行う。

本実施例は、システム・イン・パッケージ技術に基づくプロセス設計方法を提供する。前記システム・イン・パッケージ技術に基づくプロセス設計方法は、以下を含んでいる。

レイアウトの設計データと、当該レイアウトに関連する３次元モデルデータを取得する。

前記設計データにおける設計要素属性情報に基づき、前記設計データと前記３次元モデルデータの関連付け及びマッチングを行うとともに、前記設計データと３次元モデルデータを一体的パッケージモデルとして組み立てる。

前記一体的パッケージモデルに対して組立プロセス解析を行うことにより、設計の修正及び基準とするための非合理的設計部位を見出すこと、あるいは、前記一体的パッケージモデルから生産・製造するためのパッケージプロセス製造プログラムを直接エクスポートすることを行う。前記組立プロセス解析では、前記一体的パッケージモデルの設計仕様及びシステム性能を検査する。

次に、図１Ａと図１Ｂを組み合わせて、本実施例で提供するシステム・イン・パッケージ技術に基づくプロセス設計方法について詳細に述べる。

図１Ａは、本発明におけるシステム・イン・パッケージ技術に基づくプロセス設計方法の一実施例の原理を示すフローチャートである。図１Ａに示すように、前記システム・イン・パッケージ技術に基づくプロセス設計方法は、具体的に以下のステップＳ１１、Ｓ１２、Ｓ１３を含んでいる。

ステップＳ１１において、レイアウトの設計データと、当該レイアウトに関連する３次元モデルデータを取得する。

本実施例において、前記システム・イン・パッケージ技術とは、半導体デバイスのＳＩＰパッケージ形式のことである。ＳＩＰパッケージは、構成としては、複数種類の機能チップ（プロセッサ、メモリ等を含む）を１つのパッケージ内に集積することによりほぼ完全な機能を実現する。また、プロセスとしては、レイアウト設計に基づいて、一定の機能を有するベアチップ（ＤＩＥ。チップレット、又は、ダイ、ダイチップとも称する）と部材を対応するフレーム内に載置及び密封することにより、完成された一体部品（即ち、一体的パッケージモデル）を形成する。前記一体的パッケージモデルでは、電気的接続のためのボンディングワイヤが必要となる。前記ベアチップモデルについては、本発明におけるシステム・イン・パッケージ技術に基づくプロセス設計方法の一実施例のベアチップモデルを示す図４を参照する。

具体的には、レイアウト設計ソフト内の設計データをメモリに読み取る。また、材料情報が不足している場合には、部品表をインポートして、設計データ内のベアチップ及び部材の位置番号を実物の材料コードと１対１で対応付ける必要がある。前記設計データには、Ｃａｄｅｎｃｅ ＳＩＰ設計データ「．ｓｉｐ」ファイルなどのＢＯＭデータが含まれている。前記レイアウト設計ソフトには、Ｃａｄｅｎｃｅ ＳＩＰ設計ソフトが含まれている。レイアウト設計過程で使用する部材やベアチップ、フレーム等の設計要素には、いずれも対応するＢＯＭデータ及びその他の設計データが存在する。

実際の適用においては、ベアチップの３次元モデルデータとパッドの位置関係を蓄積するベアチップライブラリからベアチップの３次元モデルデータを取得する。前記ベアチップの３次元モデルデータは、ベアチップのベンダー材料コードに基づいて名称が付されている。また、チップフレームの３次元モデルデータを蓄積するフレームライブラリからフレームの３次元モデルデータを取得する。前記フレームの３次元モデルデータは、パッケージのタイプ及びサイズに基づいて名称が付されている。また、部材の３次元モデルデータと実際の動作パラメータデータ（質量、材料、消費電力等）を蓄積する部材ライブラリから部材の３次元モデルデータを取得する。前記部材の３次元モデルデータは、ベンダー材料コードに基づいて名称が付されている。

ステップＳ１２において、前記設計データにおける設計要素属性情報に基づき、前記設計データと前記３次元モデルデータの関連付け及びマッチングを行うとともに、前記設計データと３次元モデルデータを一体的パッケージモデルとして組み立てる。実際の適用においては、設計データにおける部材のベンダー材料コード、ベアチップのベンダー材料コード、パッケージサイズ情報、及びベアチップ・フレームライブラリ、部材の３次元実体モデルライブラリに基づきマッチングを行うことにより、設計データの３次元座標情報と前記３次元モデルデータを組み合わせて一体的パッケージモデルを生成する。

本実施例において、前記Ｓ１２は以下のステップＳ１２１、Ｓ１２２、Ｓ１２３を含んでいる。

ステップＳ１２１において、前記設計データから設計要素属性情報を抽出する。本実施例において、前記設計要素属性情報は、部材のベンダー材料コード、ベアチップのベンダー材料コード、及びフレームのパッケージサイズ情報及び／又は要素の名称を含んでいる。また、前記設計データには、前記部材、ベアチップ及び／又はフレームのベンダー材料コード、パッケージサイズ情報、ボンディングワイヤ情報及び／又は３次元座標情報が含まれている。

実際の適用においては、例えば、基板に対し、部材Ａ、ベアチップＢ、電気抵抗Ｃ及びコンデンサＤを、これらが実現する機能及び配線ルールに基づいて基板の特定位置に設置するとともに、配線設計を行う。更に、全体をパッケージ化するために、前記基板をフレームＥ内に設置する必要がある。したがって、仮に部材Ａの材料コードがＦＵ６００８の場合には、当該設計データからＦＵ６００８を抽出する必要がある。また、ベアチップＢの材料コードがＱＦＰ５７９Ｚの場合には、当該設計データからＱＦＰ５７９Ｚを抽出する必要がある。また、電気抵抗Ｃの材料コードがＲＸ０８０５２２Ｋの場合には、当該設計データからＲＸ０８０５２２Ｋを抽出する必要がある。また、コンデンサＤの材料コードがＣＸ０６０２４７Ｕの場合には、当該設計データからＣＸ０６０２４７Ｕを抽出する必要がある。このほか、前記フレームＥのパッケージサイズ情報を抽出する必要がある。前記フレームＥのパッケージサイズ情報には、外縁の長さ・幅・高さ、内縁の長さ・幅・高さ、面取りサイズ及び厚み等の情報が含まれている。

ステップＳ１２２において、実体モデルライブラリから、材料コードが前記設計データと同一の部材及びベアチップの３次元モデルを検索し、検索した３次元モデルに基づいて関連する３次元データ及び動作パラメータを抽出する。

具体的には、前記実体モデルライブラリには、基板設計に用いられる関連部品（部材Ａ、ベアチップＢ、電気抵抗Ｃ、コンデンサＤ及びフレームＥを含む）の３次元モデルが予め蓄積されている。また、前記３次元モデルには、部品の３次元サイズ情報及び動作パラメータ等の部品性能面の情報が含まれている。前記動作パラメータには、質量、材料及び／又は比熱容量が含まれる。

ステップＳ１２３において、部材及びベアチップの材料コード情報に基づき、前記設計データにおける部材のベンダー材料コード、ベアチップのベンダー材料コード、及びフレームのパッケージサイズ情報を、前記実体モデルライブラリ内の同一材料コードの部材、ベアチップの３次元データ及び動作パラメータとマッチングして、同一型番の一体データとする。

実際の適用においては、前記設計データから、材料コードＦＵ６００８、ＱＦＰ５７９Ｚ、ＲＸ０８０５２２Ｋ、ＣＸ０６０２４７Ｕ及びフレームＥについて基板上の２次元座標情報を検索することにより、部材Ａ、ベアチップＢ、電気抵抗Ｃ、コンデンサＤ及びフレームＥの基板上の座標情報を抽出する。また、前記実体モデルライブラリから、同様に、材料コードＦＵ６００８、ＱＦＰ５７９Ｚ、ＲＸ０８０５２２Ｋ、ＣＸ０６０２４７Ｕ及びフレームＥの部品を検索することにより、部材Ａ、ベアチップＢ、電気抵抗Ｃ、コンデンサＤ及びフレームＥの完全な３次元モデルデータを抽出する。なお、抽出した３次元モデルデータには、部品の３次元サイズ情報及び動作パラメータ等の部品性能面の情報が含まれている。同一の材料コードＦＵ６００８、ＱＦＰ５７９Ｚ、ＲＸ０８０５２２Ｋ、ＣＸ０６０２４７Ｕ及びフレームＥの基板上の２次元座標情報を利用して、基板と前記実体モデルライブラリとの関係を構築する。例えば、前記実体モデルライブラリから基板設計で使用する部品の３次元モデルを抽出し、基板に設計する部品の存在位置に基づいて、同一材料コードの部品の３次元モデルを基板の然るべき位置にインポートする。なお、フレームＥの３次元モデルについても基板にインポートし、パッケージ及び組み合わせを行うことにより、各部品の一体データを生成する。前記一体データには、基板に使用される部品のパラメータ情報、基板の位置情報、及び前記実体モデルライブラリから３次元モデルをインポートする際に伴われた３次元データ情報及び動作パラメータ情報が含まれている。

ステップＳ１３において、前記一体的パッケージモデルに対して組立プロセス解析を行うことにより、設計の修正及び基準とするための非合理的設計部位を見出すこと、あるいは、前記一体的パッケージモデルから生産・製造するためのパッケージプロセス製造プログラムを直接エクスポートすることを行う。

本実施例では、前記一体的パッケージモデルに対して組立プロセス解析を行った後、非合理的設計部位を設計者にフィードバックして修正し、修正完了後に前記一体的パッケージモデルを再生成する。設計に非合理的部位が存在していた場合には、再生成した一体的パッケージモデルをパッケージプロセス製造プログラムのエクスポートに用いる。一方、組立プロセス解析を行わなかった場合、あるいは、解析後に非合理的部位が存在しなかった場合には、前記一体的パッケージモデルをパッケージプロセス製造プログラムとして直接エクスポートする。説明すべき点であるが、前記一体的パッケージモデルは３次元立体モデルだけでなく、関連する全ての部品の動作性能パラメータ（例えば、Ｓ１２３で記載した同一型番の部品の一体データ）も保持している。

図１Ｂは、本発明におけるシステム・イン・パッケージ技術に基づくプロセス設計方法の一実施例のフローの概略図である。

本実施例において、前記ステップＳ１３は以下を含んでいる。

前記一体的パッケージモデルにおける基板情報を検査する。基本的な設計過程には、部材の配列、配線、パッド、ビアホールの設計等のプロセスが関連している。設計の合理性及び基板の性能を保証するために、部品同士の安全距離、配線距離、パッド及びビアホールと部材間の配線距離は、予め定められた距離範囲を満たす必要がある。そこで、上記の前記一体的パッケージモデルにおける基板情報を検査する際には、基板の部品、パッド、配線、ビアホール及び／又は銅メッキを検査する。

本発明におけるシステム・イン・パッケージ技術に基づくプロセス設計方法の一実施例の基板解析図を示す図５を参照する。図５の基板検査には、パッドと部材の距離ａが安全設計仕様を満たしているか否かが含まれている。前記安全設計仕様とは安全閾値であり、距離ａが当該安全閾値よりも小さい場合には、この設計の問題点についてエラーを報告する。同様に、基板上の各部材、ビアホール、パッド、配線の座標情報から、ビアホール１とパッドとの距離ｂ、配線とビアホール２との距離、基板のビアホール間の距離、及びビアホールの孔径サイズが加工要求を満たしているか否かを算出可能である。

ボンディングワイヤのプロセス製造ルールに基づき、前記一体的パッケージモデルに対してボンディングワイヤ解析を行う。具体的には、前記システム・イン・パッケージ技術はボンディングワイヤパッケージ技術であって、ボンディング技術には、熱間圧接、超音波熱圧着が含まれている。本発明におけるシステム・イン・パッケージ技術に基づくプロセス設計方法の一実施例のボンディングワイヤモデルを示す図６を参照する。前記ボンディングワイヤは、実装する部材のリードとベアチップのリードを電気的に接続するために用いられる。前記ボンディングワイヤ解析では、ボンディングワイヤの長さが適切か否か、ボンディングワイヤの直径が適切か否か、ボンディングワイヤの配線方向が合理的か否か、ボンディングワイヤの固定が堅固か否か、ボンディングワイヤ同士の距離が安全要求を満たしているか否か等のボンディングワイヤのプロセス製造ルールに基づいて、ルールチェックを行う。

前記一体的パッケージモデルにおける各設計要素に対して組立解析を行う。実際の適用において、前記一体的パッケージモデルは、各部材、基板、ベアチップ及びフレームから構成される統一体である。本発明におけるシステム・イン・パッケージ技術に基づくプロセス設計方法の一実施例のチップの組立モデルを示す図７と、本発明におけるシステム・イン・パッケージ技術に基づくプロセス設計方法の一実施例の一体的パッケージモデルを示す図８を参照する。システム全体において、例えば、部材１と部材２の間、部材とベアチップの間、部材とフレームの間、ベアチップとフレームの間のピッチが合理的か否か（部材２が高周波部品の場合には、設計ピッチが電磁干渉を効果的に回避可能か否か、部材２が発熱部品の場合には、システムの全体設計及び組立により効果的な放熱が可能か否か、部材２が感知部品の場合には、当該部品の存在位置がその他の部品の干渉から有効に離間し得るか否か、図８における最も外側のフレームをパッケージ化した後の構造が十分に空間を利用しているか否か、見栄えを維持した上で配列ルールを満たしており、各部品の位置や辺及び角の干渉が存在するか否か）といった問題が存在する。上記の問題点に関して、前記一体的パッケージモデルにおける各設計要素に対して組立解析を行うとは、前記一体的パッケージモデルに対してシミュレーションを行うことを意味する。前記シミュレーションの方法には有限要素解析が含まれ、前記有限要素解析によって、電磁、熱、構造等のシミュレーションテストを行う。前記有限要素解析の実現方式には、ＵＧ、ＡＮＳＹＳ及び／又はＦｌｏｔｈｅｒｍが含まれている。

ベアチップ／表面実装の製造プロセスルールに基づき、前記一体的パッケージモデルに対してプロセス解析を行う。ボンディングワイヤパッケージプロセスでは、各作業工程で設計上の問題が発生し得る。例えば、ウェハの薄化時の厚みが適切か否か、ウェハの切断によりエッジに破損が生じるか否か、チップの接着時に軟質はんだが完全に固定されるか否か、その他の位置への飛散が生じるか否か、ポリマー接着剤の使用量と位置が適切か否か、ベアチップに変位が生じるか否か、部材にはんだ付け不良が存在するか否か、部材が型番に基づいて正確に載置されるか否か、及び、部材に破損が存在するか否か、といった問題が発生し得る。前記プロセス解析では、結果を逐一検査してリポートを出力することにより、設計者にフィードバックする。

予め定められたボンダールールに基づいて、前記設計データにおけるボンディングワイヤ情報からボンダープログラムを生成する。前記予め定められたボンダールールは、基板設計のボンディングワイヤ位置及び前記一体的パッケージモデルにおけるボンディングワイヤの配線方向、始点及び終点に基づいて各ボンディングワイヤの実行命令を生成する。前記実行命令は、設計の座標及び始点・終点に基づいて、各ボンディングワイヤを部材間に固定可能とする。全てのボンディングワイヤの実行命令が組み合わされてボンダープログラムが生成される。これは、生産・製造工程でボンダーが実行するプログラムである。

あるいは、前記設計データにおけるベアチップ及び表面実装対象の部材情報に基づき、予め定められたチップマウンタールールに従ってチップマウンタープログラムを生成する。前記予め定められたチップマウンタールールは、設計ファイルのＢＯＭリスト、座標ファイル、及びガーバー（Ｇｅｒｂｅｒ）基板画像に基づいて、各部品の型番と位置を対応させる実行命令を生成する。当該実行命令に従うことにより、各部品を基板設計の座標位置に溶接及び固定可能となる。全ての部品の実行命令が組み合わされて前記チップマウンタープログラムが生成される。これは、生産・製造工程でチップマウンターが実行するプログラムである。

本実施例は、コンピュータプログラムが記憶されたコンピュータ記憶媒体を提供する。当該コンピュータプログラムがプロセッサにより実行される際に、上記のシステム・イン・パッケージ技術に基づくプロセス設計方法が実現される。

当業者であれば理解可能なように、上記各方法の実施例における全部又は一部のステップは、コンピュータプログラムに関連するハードウェアによって実現可能である。また、上記のコンピュータプログラムは、コンピュータ可読記憶媒体に記憶可能である。当該プログラムを実行する際には、上記各方法の実施例を含むステップが実行される。また、上記のコンピュータ記憶媒体には、ＲＯＭ、ＲＡＭ、磁気ディスク又は光ディスク等のプログラムコードを記憶可能な各種のコンピュータ記憶媒体が含まれている。

本実施例で記載するシステム・イン・パッケージ技術に基づくプロセス設計方法によれば、多くの繰り返し作業を排除可能であり、手動を自動化に置き換えることにより、従来の方法と比べて６０％～８０％の時間が節約される。さらに、操作の難易度が下がり、設計からシミュレーション、生産・製造までの工程が簡略化されるため、電子製品の競争力が大幅に向上する。

本実施例は、システム・イン・パッケージ技術に基づくプロセス設計システムを提供する。前記システム・イン・パッケージ技術に基づくプロセス設計システムは、レイアウトの設計データと当該レイアウトに関連する３次元モデルデータを取得する取得モジュールと、前記設計データにおける設計要素属性情報に基づき、前記設計データと前記３次元モデルデータの関連付け及びマッチングを行うとともに、前記設計データと３次元モデルデータを一体的パッケージモデルとして組み立てるモデル生成モジュールと、前記一体的パッケージモデルに対して組立プロセス解析を行うことにより、設計の修正及び基準とするための非合理的設計部位を見出すこと、あるいは、前記一体的パッケージモデルから生産・製造するためのパッケージプロセス製造プログラムを直接エクスポートすることを行う生産解析モジュールとを含んでいる。

次に、図面を組み合わせて、本実施例で提供するシステム・イン・パッケージ技術に基づくプロセス設計システムについて詳細に述べる。説明すべき点として、下記の設計システムにおける各モジュールの区分は論理機能の区分にすぎず、実際に実現する際には、全部又は一部を１つの物理的実体に集積してもよく、あるいは、物理的に切り離してもよいと解釈すべきである。又は、これらのモジュールは、全てを処理素子によりソフトウェアを呼び出す形式で実現してもよく、あるいは、全てをハードウェア形式で実現してもよい。また、一部のモジュールを処理素子によりソフトウェアを呼び出す形式で実現し、一部のモジュールをハードウェア形式で実現してもよい。例えば、ｘモジュールは、単独で設けられた処理素子としてもよく、あるいは、下記の設計システムのいずれかのチップに集積して実現してもよい。また、ｘモジュールは、プログラムコード形式で下記の設計システムのメモリに記憶され、下記の設計システムのいずれかの処理素子によって下記のｘモジュールの機能を呼び出して実行してもよい。その他のモジュールの実現についてもこれと類似である。これらのモジュールは、全部又は一部を一体的に集積してもよく、あるいは、個別に実現してもよい。また、ここで記載する処理素子は、信号処理能力を有する集積回路とすることができる。実現過程において、上記方法の各ステップ又は下記の各モジュールは、プロセッサ部材におけるハードウェアの集積論理回路又はソフトウェア形式の命令により完成可能である。

下記のモジュールは、上記方法を実施する１又は複数の集積回路として配置可能である。例えば、１又は複数の特定用途向け集積回路（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ，ＡＳＩＣと略称）、１又は複数のマイクロプロセッサ（Ｄｉｇｉｔａｌ Ｓｉｎｇｎａｌ Ｐｒｏｃｅｓｓｏｒ，ＤＳＰと略称）、１又は複数のフィールドプログラマブルゲートアレイ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ，ＦＰＧＡと略称）等として配置可能である。下記いずれかのモジュールが、処理素子によりプログラムコードを呼び出すことにより実現される場合には、当該処理素子は、中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ，ＣＰＵと略称）のような汎用プロセッサ、又は、プログラムコードを呼び出し可能なその他のプロセッサとすることができる。これらのモジュールは、一体的に集積することにより、システムオンチップ（Ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ，ＳＯＣと略称）の形式で実現可能である。

本発明におけるシステム・イン・パッケージ技術に基づくプロセス設計システムの一実施例の構造を示す原理図である図２を参照する。図２に示すように、上記のシステム・イン・パッケージ技術に基づくプロセス設計システム２は、取得モジュール２１、モデル生成モジュール２２及び生産解析モジュール２３を含んでいる。

前記取得モジュール２１によって、レイアウトの設計データと、当該レイアウトに関連する３次元モデルデータを取得する。

モデル生成モジュール２２は、前記設計データにおける設計要素属性情報に基づき、前記設計データと前記３次元モデルデータの関連付け及びマッチングを行うとともに、前記設計データと３次元モデルデータを一体的パッケージモデルとして組み立てる。

本実施例において、前記モデル生成モジュール２２は、前記設計データから設計要素属性情報を抽出する。前記設計要素属性情報は、部材のベンダー材料コード、ベアチップのベンダー材料コード、及び／又は部材のパッケージサイズ情報を含んでいる。また、前記設計データには、前記部材、ベアチップ及び／又はフレームのベンダー材料コード、パッケージサイズ情報、ボンディングワイヤ情報及び／又は３次元座標情報が含まれている。実体モデルライブラリから、材料コードが前記設計データと同一の部材及びベアチップの３次元モデルを検索し、検索した３次元モデルに基づいて関連する３次元データ及び動作パラメータを抽出する。前記動作パラメータには、質量、材料及び／又は比熱容量が含まれる。部材及びベアチップの材料コード情報に基づき、前記設計データにおける部材のベンダー材料コード、ベアチップのベンダー材料コード、及びフレームのパッケージサイズ情報を、前記実体モデルライブラリ内の同一材料コードの部材、ベアチップの３次元データ及び動作パラメータとマッチングして、同一型番の一体データとする。

前記生産解析モジュール２３において、前記一体的パッケージモデルに対して組立プロセス解析を行うことにより、設計の修正及び基準とするための非合理的設計部位を見出すこと、あるいは、前記一体的パッケージモデルから生産・製造するためのパッケージプロセス製造プログラムを直接エクスポートすることを行う。

実際の適用において、前記生産解析モジュール２３は、前記一体的パッケージモデルにおける基板情報を検査する。上記の前記一体的パッケージモデルにおける基板情報を検査する際には、基板の部品、パッド、配線、ビアホール及び／又は銅メッキを検査する。あるいは、ボンディングワイヤのプロセス製造ルールに基づき、前記一体的パッケージモデルに対してボンディングワイヤ解析を行う。あるいは、前記一体的パッケージモデルにおける各設計要素に対して組立解析を行う。上記の前記一体的パッケージモデルにおける各設計要素に対して組立解析を行うとは、前記一体的パッケージモデルに対してシミュレーションを行うことを意味する。あるいは、ベアチップ／表面実装の製造プロセスルールに基づき、前記一体的パッケージモデルに対してプロセス解析を行う。

本実施例において、前記生産解析モジュール２３は、更に、予め定められたボンダールールに基づいて、前記設計データにおけるボンディングワイヤ情報からボンダープログラムを生成する。前記ボンダープログラムは、生産・製造工程においてボンダーが実行するプログラムである。あるいは、前記設計データにおけるベアチップ及び表面実装対象の部材情報に基づき、予め定められたチップマウンタールールに従ってチップマウンタープログラムを生成する。前記チップマウンタープログラムは、生産・製造工程においてチップマウンターが実行するプログラムである。

本実施例で記載するシステム・イン・パッケージ技術に基づくプロセス設計システムによれば、多くの繰り返し作業を排除可能であり、手動を自動化に置き換えることにより、従来の方法と比べて６０％～８０％の時間が節約される。さらに、操作の難易度が下がり、設計からシミュレーション、生産・製造までの工程が簡略化されるため、電子製品の競争力が大幅に向上する。

本実施例は、デバイスを提供する。当該デバイスは、プロセッサ及びメモリを含む。前記メモリはコンピュータプログラムを記憶するために用いられる。前記プロセッサは、前記デバイスに上記のシステム・イン・パッケージ技術に基づくプロセス設計方法を実行させるように、前記メモリに記憶されているコンピュータプログラムを実行するために用いられる。

本発明におけるシステム・イン・パッケージ技術に基づくプロセス設計方法の一実施例のデバイスの接続図である図３を参照する。前記デバイスは、プロセッサ３１、メモリ３２、送受信装置３３、通信インターフェース３４又は／及びシステムバス３５を含んでいる。メモリ３２及び通信インターフェース３４は、システムバス３５を介してプロセッサ３１及び送受信装置３３に接続されて、相互の通信を完了する。メモリ３２は、コンピュータプログラムを記憶するために用いられ、通信インターフェース３４はその他のデバイスとの通信に用いられる。プロセッサ３１と送受信装置３３は、コンピュータプログラムを動作させることにより、前記デバイスに上記のシステム・イン・パッケージ技術に基づくプロセス設計方法の各ステップを実行させる。

上記で言及したシステムバス３５は、ペリフェラルコンポーネントインターコネクト（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ，ＰＣＩと略称）バス、又はイーアイサ（Ｅｘｔｅｎｄｅｄ Ｉｎｄｕｓｔｒｙ Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔｅｃｔｕｒｅ，ＥＩＳＡと略称）バス等とすることができる。また、当該システムバス３５は、アドレスバス、データバス、制御バス等に分けられる。通信インターフェースは、データベースアクセス装置とその他のデバイス（例えば、クライアント、リーダ／ライタライブラリ及び読取専用ライブラリ）との通信を実現するために用いられる。また、メモリは、ランダムアクセスメモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ，ＲＡＭと略称）を含むこともあれば、不揮発性メモリ（ｎｏｎ－ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）を含む場合もあり、例えば少なくとも１つの磁気ディスクメモリを含んでいる。

上記のプロセッサ３１は、中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ，ＣＰＵと略称）、ネットワークプロセッサ（Ｎｅｔｗｏｒｋ Ｐｒｏｃｅｓｓｏｒ，ＮＰと略称）等を含む汎用プロセッサとしてもよく、デジタルシグナルプロセッサ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ，ＤＳＰと略称）、特定用途向け集積回路（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ，ＡＳＩＣと略称）、フィールドプログラマブルゲートアレイ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ，ＦＰＧＡと略称）、又は、その他のプログラマブルロジックデバイス、ディスクリートゲート、又はトランジスター論理デバイス、ディスクリートハードウェアセンブリとしてもよい。

本発明で記載する上記のシステム・イン・パッケージ技術に基づくプロセス設計方法の保護範囲は、本実施例で列挙したステップの実行順に限らず、本発明の原理に基づき実施される従来技術のステップの増減やステップの置き換えよって実現される方法は、いずれも本発明の保護範囲に含まれる。

本発明は、更に、システム・イン・パッケージ技術に基づくプロセス設計システムを提供する。上記のシステム・イン・パッケージ技術に基づくプロセス設計システムは、本発明で記載するシステム・イン・パッケージ技術に基づくプロセス設計方法を実現可能である。しかし、本発明で記載するシステム・イン・パッケージ技術に基づくプロセス設計方法の実現装置は、本実施例で列挙したシステム・イン・パッケージ技術に基づくプロセス設計システムの構造に限らず、本発明の原理に基づき実施される従来技術の構造の変更及び置き換えは、いずれも本発明の保護範囲に含まれる。

以上述べたように、本発明で記載するシステム・イン・パッケージ技術に基づくプロセス設計方法、システム、媒体及びデバイスは、従来のシミュレーション生産のフローと比較して多くの繰り返し作業を排除可能であり、手動を自動化に置き換えることにより、従来の方法と比べて６０％～８０％の時間が節約される。さらに、操作の難易度が下がり、設計からシミュレーション、生産・製造までの工程が簡略化される。また、設計データに対して、組立・製造及びプロセスのバーチャル解析を行い、生産・製造前に問題を明らかにすることにより、製造リスクを低下させる。これにより、生産コストが低下し、電子製品の競争力が大幅に向上する。本発明は、従来技術における様々な欠点を効果的に解消するものであり、高度な産業上の利用価値を有する。

上記の実施例は本発明の原理と効果を例示的に説明するものにすぎず、本発明を制限するものではない。本技術を熟知する者であれば、本発明の精神及び範疇を逸脱しないことを前提に、上記の実施例を補足又は変形することが可能である。従って、当業者が本発明で開示する精神及び技術思想を逸脱することなく完了するあらゆる等価の補足又は変形は、依然として本発明の特許請求の範囲に含まれる。

２１ 取得モジュール
２２ モデル生成モジュール
２３ 生産解析モジュール
３１ プロセッサ
３２ メモリ
３３ 送受信装置
３４ 通信インターフェース
３５ システムバス
Ｓ１１～Ｓ１３ システム・イン・パッケージ技術に基づくプロセス設計方法のステップ

Claims (9)

1. システム・イン・パッケージ技術に基づくプロセス設計方法であって、
   レイアウトの設計データと当該レイアウトに関連する３次元モデルデータを取得するステップと、
   ＢＯＭデータを含む前記設計データにおける設計要素属性情報に基づき、前記設計データと前記３次元モデルデータの関連付け及びマッチングを行うとともに、前記設計データと３次元モデルデータを一体的パッケージモデルとして組み立てるステップと、
   前記一体的パッケージモデルに対して組立プロセス解析を行うことにより、設計の修正及び基準とするための非合理的設計部位を見出し、前記非合理的設計部位が存在していた場合には、前記非合理的設計部位をフィードバックして修正して前記一体的パッケージモデルを再生成し、前記再生成した一体的パッケージモデルから生産・製造するためのパッケージプロセス製造プログラムをエクスポートし、前記非合理的設計部位が存在しなかった場合には、前記一体的パッケージモデルから生産・製造するためのパッケージプロセス製造プログラムを直接エクスポートすることを行うステップとを含み、
   前記一体的パッケージモデルに対して組立プロセス解析を行うことにより、設計の修正及び基準とするための非合理的設計部位を見出すための前記ステップでは、
   前記一体的パッケージモデルにおける基板情報を検査すること、あるいは、
   ボンディングワイヤのプロセス製造ルールに基づき、前記一体的パッケージモデルに対してボンディングワイヤ解析を行うこと、あるいは、
   前記一体的パッケージモデルにおける各設計要素に対して組立解析を行うこと、あるいは、
   ベアチップ／表面実装の製造プロセスルールに基づき、前記一体的パッケージモデルに対してプロセス解析を行うことのいずれかを行い、
   前記組立プロセス解析では、前記一体的パッケージモデルの設計仕様及びシステム性能を検査することを特徴とするシステム・イン・パッケージ技術に基づくプロセス設計方法。
2. 前記設計データにおける設計要素属性情報に基づき、前記設計データと前記３次元モデルデータの関連付け及びマッチングを行う前記ステップは、
   部材、前記ベアチップ及び／又はフレームのベンダー材料コード、パッケージサイズ情報、ボンディングワイヤ情報及び／又は３次元座標情報が含まれる前記設計データから、前記部材のベンダー材料コード、前記ベアチップのベンダー材料コード、及び／又は前記部材のパッケージサイズ情報が含まれる設計要素属性情報を抽出することと、
   実体モデルライブラリから、材料コードが前記設計データと同一の部材及びベアチップの３次元モデルを検索し、検索した３次元モデルに基づいて関連する３次元データ及び動作パラメータを抽出することと、
   前記部材及び前記ベアチップの材料コード情報に基づき、前記設計データにおける部材の前記ベンダー材料コード、前記ベアチップのベンダー材料コード、及び前記フレームのパッケージサイズ情報を、前記実体モデルライブラリ内の同一材料コードの部材、ベアチップの３次元データ及び動作パラメータとマッチングして、同一型番の一体データとすることとを含むことを特徴とする請求項１に記載のシステム・イン・パッケージ技術に基づくプロセス設計方法。
3. 前記動作パラメータには、質量、材料及び／又は比熱容量が含まれていることを特徴とする請求項２に記載のシステム・イン・パッケージ技術に基づくプロセス設計方法。
4. 前記一体的パッケージモデルにおける基板情報を検査する際には、基板の部品、パッド、配線、ビアホール及び／又は銅メッキを検査することを特徴とする請求項１に記載のシステム・イン・パッケージ技術に基づくプロセス設計方法。
5. 前記一体的パッケージモデルにおける各設計要素に対して組立解析を行うとは、前記一体的パッケージモデルに対してシミュレーションを行うことを意味することを特徴とする請求項１に記載のシステム・イン・パッケージ技術に基づくプロセス設計方法。
6. 前記一体的パッケージモデルから生産・製造するためのパッケージプロセス製造プログラムを直接エクスポートする前記ステップでは、
   予め定められたボンダールールに基づいて、前記設計データにおけるボンディングワイヤ情報から、生産・製造工程においてボンダーが実行するボンダープログラムを生成すること、あるいは、
   前記設計データにおけるベアチップ及び表面実装対象の部材情報に基づき、予め定められたチップマウンタールールに従って、生産・製造工程においてチップマウンターが実行するチップマウンタープログラムを生成することを特徴とする請求項１に記載のシステム・イン・パッケージ技術に基づくプロセス設計方法。
7. システム・イン・パッケージ技術に基づくプロセス設計システムであって、
   レイアウトの設計データと、当該レイアウトに関連する３次元モデルデータを取得する取得モジュールと、
   ＢＯＭデータを含む前記設計データにおける設計要素属性情報に基づき、前記設計データと前記３次元モデルデータの関連付け及びマッチングを行うとともに、前記設計データと３次元モデルデータを一体的パッケージモデルとして組み立てるモデル生成モジュールと、
   前記一体的パッケージモデルに対して組立プロセス解析を行うことにより、設計の修正及び基準とするための非合理的設計部位を見出し、前記非合理的設計部位が存在していた場合には、前記非合理的設計部位をフィードバックして修正して前記一体的パッケージモデルを再生成し、前記再生成した一体的パッケージモデルから生産・製造するためのパッケージプロセス製造プログラムをエクスポートし、前記非合理的設計部位が存在しなかった場合には、前記一体的パッケージモデルから生産・製造するためのパッケージプロセス製造プログラムを直接エクスポートすることを行う生産解析モジュールと、を含み、
   前記一体的パッケージモデルに対して組立プロセス解析を行うことにより、設計の修正及び基準とするための非合理的設計部位を見出すことは、
   前記一体的パッケージモデルにおける基板情報を検査すること、あるいは、
   ボンディングワイヤのプロセス製造ルールに基づき、前記一体的パッケージモデルに対してボンディングワイヤ解析を行うこと、あるいは、
   前記一体的パッケージモデルにおける各設計要素に対して組立解析を行うこと、あるいは、
   ベアチップ／表面実装の製造プロセスルールに基づき、前記一体的パッケージモデルに対してプロセス解析を行うことのいずれかを行うことを特徴とするシステム・イン・パッケージ技術に基づくプロセス設計システム。
8. コンピュータプログラムが記憶されたコンピュータ可読記憶媒体であって、
   前記コンピュータプログラムは、プロセッサにより実行される際に、請求項１乃至請求項６のいずれか１項に記載のシステム・イン・パッケージ技術に基づくプロセス設計方法を実現することを特徴とするコンピュータ可読記憶媒体。
9. プロセッサ及びメモリを含み、
   前記メモリはコンピュータプログラムを記憶するために用いられ、前記プロセッサは、デバイスに請求項１乃至請求項６のいずれか１項に記載のシステム・イン・パッケージ技術に基づくプロセス設計方法を実行させるように、前記メモリに記憶されているコンピュータプログラムを実行するために用いられることを特徴とするデバイス。

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