KR20220003623A - 시스템 패키징 기술을 기반으로 한 공정 설계 방법, 시스템, 매체 및 장치 - Google Patents
시스템 패키징 기술을 기반으로 한 공정 설계 방법, 시스템, 매체 및 장치 Download PDFInfo
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Abstract
본 발명은 시스템 패키징 기술을 기반으로 한 공정 설계 방법, 시스템, 매체 및 장치를 제공한다. 상기 시스템 패키징 기술을 기반으로 한 공정 설계 방법은 레이 아웃의 설계 데이터 및 해당 레이 아웃의 관련된 3차원 모형 데이터를 획득하는 단계； 상기 설계 데이터와 상기 3차원 모형 데이터를 상기 설계 데이터중 설계 소자 특성 정보에 따라 관련 및 매칭시켜 상기 설계 데이터와 3차원 모형 데이터를 전체 패키지 모형으로 조립하는 단계; 설계 수정 및 참조로서의 부당한 설계점을 분석하도록 상기 전체 패키지 모형에 대한 조립 공정 분석을 수행하거나; 또는 상기 전체 패키지 모형으로부터 생산 제조를 위한 패키징 공정 제작 프로그램을 직접 도출하는 단계;를 포함한다. 본 발명은 많은 반복적인 작업을 뺄 수 있고 인공 대신 자동화로 기존의 방법에 비해 60％-80％의 시간을 절약할 수 있다, 동시에 작업의 난이도를 낮추고 설계부터 시뮬레이션, 생산 제조 과정을 간단화하여 전자 제품의 경쟁력을 크게 향상시킨다.
Description
본 발명은 시스템 패키징 기술분야에 속하며, 시스템 패키징 기술의 설계 방법에 관한 것으로, 특히 시스템 패키징 기술을 기반으로 한 공정 설계 방법, 시스템, 매체 및 장치에 관한 것이다.
지난 백년 동안, 전자 기술의 급속한 발전에 따라 전자 제품의 크기는 점점 작아지고, 전자 제품의 성능은 마이크로 미터에서 나노 미터로 점점 더 높아지고 있음으로써 전자 제조 산업에 대한 요구도 날이 갈수록 높아지고 있다. 패키징은 전자 제품의 후처리 과정으로, 기존의 패키징은 주로 세 가지 주요 기능을 구현하도록 한다. 첫째, 외부의 영향이나 손상으로부터 전자 핵심 기능을 보호하는 것, 둘째, 전자 기능을 외부와 상호 연결시켜 전자 장치의 기능을 실현하는 것, 셋째, 물리적 치수의 호환성으로, 베어 칩의 크기가 기판 수준의 연결 회로에 비해 너무 작기 때문에 패키징을 통해 외부와의 연결을 이루도록 하는 물리적 치수의 호환성이다. 집적 회로, 특히 초대형 집적 회로가 사용됨으로써 전자 장치에 대한 요구도 점점 더 높아지고 있다. 시스템 패키징 기술(SIP)은 여러 베어 칩과 주변 소자를 단일 패키지에 통합하여, 적층, 타일링, 기판 임베딩과 같은 실장 기술을 사용하여 전자 시스템의 소형화, 고성능, 다기능화 , 신뢰성이 높고 비용이 낮은 특징을 실현한다.
현재 전자 제조 산업에서 시스템 패키징 기술을 이용하여 칩 패키지를 제조할 때 주로 설계, 시뮬레이션, 생산인 3단계를 포함하지만, 현재 산업에서의 3단계는 연결이 적어 데이터 설계로부터 최종의 양산까지의 제조과정에서 전반적인 공정이 매우 복잡하고 시간이 많이 소요되어 사실상 제품의 경쟁력을 저하시키고 생산 비용을 증가하게 된다. 기존의 작업 방식은 많은 단점이 있다. 예를 들면, (1) 전반적인 공정에 수동 작업이 너무 많아 생산 제조의 안정성이 떨어진다. (2) 수동으로 전자부품의 모형을 구현할 경우 작업자의 많은 시간이 소요되며 과정이 번거롭고 오류가 빌생되어 모델링을 반복하게 된다. (3) 기존 방식은 작업자의 능력에 대한 요구가 높다. (4) 생산 및 제조 전에 설계 데이터에 대한 조립, 제조 및 공정 가상 검사가 없기 때문에 후속 생산에 문제가 있는 경우 전체 생산 주기가 크게 연장되어 생산 비용이 증가되고 제품 경쟁력이 저하된다. 전자 제품의 업그레이드의 가속화, 스마트 제조와 인더스트리 4.0의 발전에 따라 인터넷 + 제조 및 스마트 공장 개념은 사람들의 마음에 깊이 자리잡게 됨으로써 전체 전자 제조 산업이 보다 효율적이고 신뢰할 수 있는 제조 방법 및 기술을 추구하도록 한다.
따라서 불가피하고 반복적인 많은 작업, 번거롭고 오류가 발생하기 쉬운 제조 과정 등 기존 기술의 단점을 해결하기 위하여 시스템 패키징 기술을 기반으로 한 공정 설계 방법, 시스템, 매체 및 장치를 제공하는 것이 당업자에게 있어서 시급히 해결해야할 기술적 문제이다.
상술한 바와 같은 기존 기술의 단점을 감안하여, 본 발명의 목적은 불가피하고 반복적인 많은 작업, 번거롭고 오류가 발생하기 쉬운 제조 과정 등, 기존 기술의 문제를 해결하기 위한 시스템 패키징 기술을 기반으로 한 공정 설계 방법, 시스템, 매체 및 장치를 제공하고자 한다.
상술한 바와 같은 목적 및 기타 관련 목적을 달성하기 위하여 본 발명의 일측면에 따르면 시스템 패키징 기술을 기반으로 한 공정 설계 방법을 제공하고자 한다. 상기 시스템 패키징 기술을 기반으로 한 공정 설계 방법은, 레이 아웃의 설계 데이터 및 해당 레이 아웃의 관련된 3차원 모형 데이터를 획득하는 단계； 상기 설계 데이터와 상기 3차원 모형 데이터를 상기 설계 데이터중 설계 소자 특성 정보에 따라 관련 및 매칭시켜 상기 설계 데이터와 3차원 모형 데이터를 전체 패키지 모형으로 조립하는 단계; 설계 수정 및 참조로서의 부당한 설계점을 분석하도록 상기 전체 패키지 모형에 대한 설계 사양과 시스템 성능의 검측인 조립 공정 분석을 수행하거나; 또는 상기 전체 패키지 모형으로부터 생산 제조를 위한 패키징 공정 제작 프로그램을 직접 도출하는 단계;를 포함한다.
본 발명에 따른 일 실시예에 있어서, 상기 설계 데이터와 상기 3차원 모형 데이터를 상기 설계 데이터중 설계 소자 특성 정보에 따라 관련 및 매칭시키는 단계는, 상기 설계 데이터로부터 설계 소자 특성 정보를 추출하는 단계로서, 상기 설계 소자 특성 정보는 전자 부품 공급 업체 자재 코드 번호, 베어 칩 공급 업체 자재 코드 번호 및/또는 전자 부품 패키지 사이즈 정보를 포함하고, 상기 설계 데이터는, 상기 전자 부품, 베어 칩 및/또는 프레임 공급 업체 자재 코드 번호, 패키지 사이즈 정보, 본딩 와이어 정보 및/또는 3차원 좌표 정보를 포함하는 단계; 실체 모형 데이터베이스에서 상기 설계 데이터중 자재 코드 번호와 동일한 전자 부품, 베어 칩의 3차원 모형을 검색하여 검색된 3차원 모형에 따라 관련된 3차원 데이터 및 작업 파라미터를 추출하는 단계; 전자 부품, 베어 칩의 자재 코드 번호 정보를 연결 고리로 하여, 상기 설계 데이터의 전자 부품 공급 업체 자재 코드 번호, 베어 칩 공급 업체 자재 코드 번호 및 메타 프레임 패키지 사이즈 정보를 상기 실체 모형 데이터베이스중 자재 코드 번호와 동일한 전자 부품, 베어 칩의 3차원 데이터 및 작업 파라미터와 동일 모델의 전반적인 데이터로 매칭시키는 단계;를 포함한다.
본 발명에 따른 일 실시예에 있어서, 상기 작업 파라미터는 품질, 재질 및/또는 비열 용량을 포함한다.
본 발명에 따른 일 실시예에 있어서, 상기 설계 수정 및 참고으로서의 부당한 설계점을 분석하도록 상기 전체 패키지 모형에 대한 조립 공정 분석을 수행하는 단계는, 상기 전체 패키지 모형중 기판 정보를 검측, 또는 본딩 와이어 공정 제조 규칙에 따라 상기 전체 패키지 모형에 대한 본딩 와이어 분석을 수행, 또는 상기 전체 패키지 모형중 각각의 설계 소자에 대한 조립 분석을 수행, 또는 다이/SMD 제조 공정 규칙에 따라 상기 전체 패키지 모형에 대한 공정 분석을 수행하는 것을 포함한다.
본 발명에 따른 일 실시예에 있어서, 상기 전체 패키지 모형중 기판 정보를 검측하는 단계는 기판의 소자, 패드, 배선, 비아 및/또는 구리 도금에 대한 측정을 포함하는 것을 포함한다.
본 발명에 따른 일 실시예에 있어서, 상기 전체 패키지 모형중 각각의 구성 요소에 대한 조립 분석은 상기 전체 패키지 모형에 대한 시물레이션이다.
본 발명에 따른 일 실시예에 있어서, 상기 전체 패키지 모형으로부터 생산, 제조를 위한 패키징 공정 제작 프로그램을 직접 도출하는 단계는, 상기 설계 데이터중 본딩 와이어 정보를 미리 설정된 본더 규칙에 따라 본더 프로그램을 생성하고, 상기 본더 프로그램은 생산 제조 과정에서의 본더에 의해 수행되는 프로그램인 단계; 또는 상기 설계 데이터중 베어 칩 및 실장될 전자 부품의 정보에 따라 미리 설정된 칩 마운터 규칙에 따라 칩 마운터 프로그램을 생성하고, 상기 칩 마운터 프로그램은 생산 제조 과정에서의 칩 마운터에 의해 수행되는 프로그램인 단계;를 포함한다.
본 발명의 다른 측면에 따르면, 레이 아웃의 설계 데이터 및 해당 레이 아웃과 관련된 3차원 모형 데이터를 획득하기 위한 획득 모듈; 상기 설계 데이터와 상기 3차원 모형 데이터를 상기 설계 데이터중 설계 소자 특성 정보에 따라 관련 및 매칭시켜 상기 설계 데이터와 3차원 모형 데이터를 전체 패키지 모형으로 조립하는 모형 생성 모듈; 설계 수정 및 참조로서의 부당한 설계점을 분석하도록 상기 전체 패키지 모형에 대한 조립 공정 분석을 수행하거나; 또는 상기 전체 패키지 모형으로부터 생산 제조를 위한 패키징 공정 제작 프로그램을 직접 도출하는 생산 분석 모듈을 포함하는 시스템 패키징 기술을 기반으로 한 공정 설계 시스템을 제공한다.
본 발명의 또 다른 측면에 따르면, 프로세서에 의해 수행시 상술한 시스템 패키징 기술을 기반으로 한 공정 설계 방법을 구현하는 컴퓨터 프로그램이 저장되는 컴퓨터 판독 가능한 저장 매체를 제공한다.
본 발명의 마지막의 일 측면에 따르면, 컴퓨터 프로그램을 저장하기 위한 메모리; 상술한 시스템 패키징 기술을 기반으로 한 공정 설계 방법을 수행하도록 상기 메모리에 저장된 컴퓨터 프로그램을 수행하기 위한 프로세서;를 포함하는 장치를 제공한다.
상술한 바와 같이, 본 발명에 따른 상술한 시스템 패키징 기술을 기반으로 한 공정 설계 방법, 시스템, 매체 및 장치는 기존의 시뮬레이션 생산 과정에 비하면 많은 반복적인 작업을 뺄 수 있고 인공 대신 자동화로 기존의 방법에 비해 60％-80％의 시간을 절약할 수 있다, 동시에 작업의 난이도를 낮추고 설계부터 시뮬레이션, 생산 제조 과정을 간단화하여 설계 데이터에 대하여 조립, 제조와 공정을 가상으로 분석하여 생산 전에 문제점들이 드러나도록 함으로써 제조상의 리스크를 감소하게 된다. 또한 생산 비용을 낮춤으로써 전자 제품의 경쟁력을 크게 향상시킨다.
도 1A는 본 발명의 일 실시예에 따른 시스템 패키징 기술을 기반으로 한 공정 설계 방법의 원리를 도시한 흐름도이다.
도 1B는 본 발명의 일 실시예에 따른 시스템 패키징 기술을 기반으로 한 공정 설계 방법의 원리를 도시한 흐름을 도시한 개략도이다.
도 2는 본 발명의 일 실시예에 따른 시스템 패키징 기술을 기반으로 한 공정 설계 시스템의 구조를 도시한 개략도이다.
도 3은 본 발명의 일 실시예에 따른 시스템 패키징 기술을 기반으로 한 공정 설계 방법의 장치를 도시한 연결도이다.
도 4는 본 발명의 일 실시예에 따른 시스템 패키징 기술을 기반으로 한 공정 설계 방법중 베어 칩의 모형도이다.
도 5는 본 발명의 일 실시예에 따른 시스템 패키징 기술을 기반으로 한 공정 설계 방법중 기판 분석 도면이다.
도 6은 본 발명의 일 실시예에 따른 시스템 패키징 기술을 기반으로 한 공정 설계 방법중 본딩 와이어의 모형도이다.
도 7 은 본 발명의 일 실시예에 따른 시스템 패키징 기술을 기반으로 한 공정 설계 방법중 칩 조립 모형도이다.
도 8은 본 발명의 일 실시예에 따른 시스템 패키징 기술을 기반으로 한 공정 설계 방법중 전체 패키지 모형도이다.
도 1B는 본 발명의 일 실시예에 따른 시스템 패키징 기술을 기반으로 한 공정 설계 방법의 원리를 도시한 흐름을 도시한 개략도이다.
도 2는 본 발명의 일 실시예에 따른 시스템 패키징 기술을 기반으로 한 공정 설계 시스템의 구조를 도시한 개략도이다.
도 3은 본 발명의 일 실시예에 따른 시스템 패키징 기술을 기반으로 한 공정 설계 방법의 장치를 도시한 연결도이다.
도 4는 본 발명의 일 실시예에 따른 시스템 패키징 기술을 기반으로 한 공정 설계 방법중 베어 칩의 모형도이다.
도 5는 본 발명의 일 실시예에 따른 시스템 패키징 기술을 기반으로 한 공정 설계 방법중 기판 분석 도면이다.
도 6은 본 발명의 일 실시예에 따른 시스템 패키징 기술을 기반으로 한 공정 설계 방법중 본딩 와이어의 모형도이다.
도 7 은 본 발명의 일 실시예에 따른 시스템 패키징 기술을 기반으로 한 공정 설계 방법중 칩 조립 모형도이다.
도 8은 본 발명의 일 실시예에 따른 시스템 패키징 기술을 기반으로 한 공정 설계 방법중 전체 패키지 모형도이다.
이하 본 기술분야에서의 당업자들이 본 명세서에 공개된 내용에 의하여 본 발명의 다른 장점과 효과를 쉽게 이해할 수 있도록 특정된 실시예를 통하여 본 발명의 실시방식을 설명하고자 한다. 본 발명은 또 다른 특정 실시 예를 통해 구현 또는 적용될 수 있으며, 본 명세서의 다양한 세부 사항은 본 발명의 사상을 벗어나지 않고 다른 관점 및 응용에 기초하여 수정 또는 변경될 수도 있다.
이하, 본 실시 예에서 제공되는 도면은 단지 본 발명의 기본적인 구성을 개략적으로 보여주는 것으로, 도면마다 실제 구현에서 사용되는 구성 요소의 수량, 형상 및 크기를 도시한 것이 아니라 본 발명에 관련된 구성요소만 도시한 것으로, 실제 구현에서 각 구성요소의 형태, 수량 및 비율은 임의로 변경할 수 있으며 구성 요소의 배치 또한 더 복잡 할 수 있다.
본 발명의 상기 시스템 패키징 기술을 기반으로 한 공정 설계 방법, 시스템, 매체 및 장치의 기술 원리는, 레이 아웃의 설계 데이터 및 해당 레이아웃과 관련된 3차원 모형 데이터를 획득하며; 상기 설계 데이터와 상기 3차원 모형 데이터를 상기 설계 데이터중 설계 소자 특성 정보에 따라 관련 및 매칭시켜 상기 설계 데이터와 3차원 모형 데이터를 전체 패키지 모형으로 조립하며; 설계 수정 및 참조로서의 부당한 설계점을 분석하도록 상기 전체 패키지 모형에 대한 조립 공정 분석을 수행하거나 또는 상기 전체 패키지 모형으로부터 생산 제조를 위한 패키징 공정 제작 프로그램을 직접 도출한다.
실시예 1
본 실시예는 시스템 패키징 기술을 기반으로 한 공정 설계 방법을 제공하고자 한다. 상기 시스템 패키징 기술을 기반으로 한 공정 설계 방법은 아래와 같은 내용을 포함한다.
레이 아웃의 설계 데이터 및 해당 레이 아웃과 관련된 3차원 모형 데이터를 획득한다.
상기 설계 데이터와 상기 3차원 모형 데이터를 상기 설계 데이터중 설계 소자 특성 정보에 따라 관련 및 매칭시켜 상기 설계 데이터와 3차원 모형 데이터를 전체 패키지 모형으로 조립한다.
설계 수정 및 참조로서의 부당한 설계점을 분석하도록 상기 전체 패키지 모형에 대한 조립 공정 분석을 수행한다. 상기 조립 공정 분석은 상기 전체 패키지 모형에 대한 설계 사양과 시스템 성능의 검측이다.
또는, 상기 전체 패키지 모형으로부터 생산 제조를 위한 패키징 공정 제작 프로그램을 직접 도출한다.
이하, 도 1A 및 도 1B를 결합하며 본 실시예에서 제공되는 시스템 패키징 기술을 기반으로 한 공정 설계 방법를 상세하게 설명하고자 한다.
도 1A는 본 발명의 일 실시예에 따른 시스템 패키징 기술을 기반으로 한 공정 설계 방법의 원리를 도시한 흐름도이다. 도 1A에 도시된 바와 같이 상기 시스템 패키징 기술을 기반으로 한 공정 설계 방법은, 구체적으로, 아래와 같은 단계들을 포함한다.
레이 아웃의 설계 데이터 및 해당 레이아웃과 관련된 3차원 모형 데이터를 획득한다(S11).
본 실시예에서, 상기 시스템 패키징 기술은 반도체 소자의 SIP 패키지 형태를 말하는 것으로, SIP 패키지는 구조적으로 보면 프로세서, 메모리등을 포함하는 다양한 기능의 칩을 하나의 패키지에 집적함으로써 완전한 하나의 기본적인 기능을 구현한다. 공정으로 보면 소정의 기능을 구비하는 베어 칩(DIE) 및 전자 부품이 레이 아웃의 설계에 따라 대응되는 프레임에 배치 밀봉되어 완전한 하나의 소자, 즉 전체 패키지 모형을 형성한다. 상기 전체 패키지 모형에서 서로를 전기적으로 연결하는 본딩 와이어가 있어야 한다. 상기 베어 칩의 모형은 도 4를 참조한다, 도 4는 본 발명의 일 실시예에 따른 시스템 패키징 기술을 기반으로 한 공정 설계 방법중 베어 칩의 모형도이다.
구체적으로, 레이 아웃 설계 소프트웨어중 설계 데이터를 메모리로 판독한다. 또한 자재 정보가 부족할 경우 설계 데이터중의 베어 칩, 전자 부품 번호를 실물 자재 번호와 일일이 대응하여 BOM 시트를 입력해야 한다. 상기 설계 데이터는 Cadence SIP 설계 데이터 ".sip"파일와 같은 BOM 데이터를 포함한다. 상기 레이 아웃 설계 소프트웨어는 Cadence SIP 설계 소프트웨어를 포함한다. 레이 아웃의 설계 과정에서 사용되는 전자 부품 및 베어 칩, 프레임등은 모두 대응되는 BOM 데이터 및 기타 설계 데이터가 구비된다.
실제의 사용에 있어서, 베어 칩의 3차원 모형 데이터와 패드 위치 관계를 저장하기 위한 베어 칩 데이터베이스에서 베어 칩의 3차원 모형 데이터를 획득하여 상기 베어 칩의 3차원 모형 데이터를 베어 칩 공급 업체 자재 코드 번호 로 명명하고, 칩 프레임의 3차원 모형 데이터를 저장하기 위한 프레임 데이터베이스에서 프레임의 3차원 모형 데이터를 획득한다. 상기 프레임의 3차원 모형 데이터는 패키지 유형과 사이즈로 명명된다. 전자 부품의 3차원 모형 데이터 및 실제 작업 파라미터 데이터(품질, 재질, 전력 소비등)을 저장하기 위한 전자 부품 데이터베이스에서 전자 부품의 3차원 모형 데이터를 획득하여 상기 전자 부품의 3차원 모형 데이터를 공급 업체 자재 코드 번호로 명명한다.
상기 설계 데이터와 상기 3차원 모형 데이터를 상기 설계 데이터중 설계 소자 특성 정보에 따라 관련 및 매칭시켜 상기 설계 데이터와 3차원 모형 데이터를 전체 패키지 모형으로 조립한다(S12). 실제의 사용에 있어서, 설계 데이터중 전자 부품의 공급 업체 자재 코드 번호, 베어 칩의 공급 업체 자재 코드 번호, 패키지 사이즈 정보와 베어 칩&프레임 데이터베이스, 전자 부품 3D 실체 모형 데이터베이스를 매칭시킴으로써 설계 데이터의 3차원 좌표 정보와 상기 3차원 모형 데이터를 결합하여 전체 패키지 모형을 형성한다.
본 실시예에서, 상기 S12는 아래와 같은 내용을 포함한다.
상기 설계 데이터로부터 설계 소자 특성 정보를 추출한다(S121). 본 실시예에서, 상기 설계 소자 특성 정보는 전자 부품 공급 업체 자재 코드 번호, 베어 칩 공급 업체 자재 코드 번호 와 메타 프레임 패키지 사이즈 정보 및/또는 소자 명칭을 포함한다. 상기 설계 데이터는, 상기 전자 부품, 베어 칩 및/또는 프레임 공급 업체 자재 코드 번호, 패키지 사이즈 정보, 본딩 와이어 정보 및/또는 3차원 좌표 정보를 포함한다.
실제의 사용에 있어서, 예를 들면, 기판에서 전자 부품(A), 베어 칩(B), 저항(C) 및 커패시턴스(D)는 구현할 기능 및 배선 규칙에 따라 기판의 특정 위치에 설치되어 배선 설계한다. 상기 기판은 전반적인 패키징을 수행하도록 프레임(E)내에 설치된다. 이에 따라 전자 부품(A)의 자재 코드 번호가 FU6008일 경우 해당 설계 데이터에서 FU6008를 추출해야 한다. 베어 칩(B)의 자재 코드 번호가 QFP579Z일 경우 해당 설계 데이터에서 QFP579Z를 추출해야 한다. 저항(C)의 자재 코드 번호가 RX080522K일 경우 해당 설계 데이터에서 RX080522K를 추출해야 한다. 커패시턴스(D)의 자재 코드 번호가 CX060247U일 경우 해당 설계 데이터에서 CX060247U을 추출해야 한다. 또한, 상기 프레임(E)의 패키지 사이즈 정보를 추출해야 한다. 상기 프레임(E)의 패키지 사이즈 정보는 외부 가장자리에 따른 길이, 너비, 높이; 내부 가장자리에 따른 길이, 너비, 높이; 모따기 사이즈; 및 두께 정보등을 포함한다.
실체 모형 데이터베이스에서 상기 설계 데이터중 자재 코드 번호와 동일한 전자 부품, 베어 칩의 3차원 모형을 검색하여 검색된 3차원 모형에 따라 관련된 3차원 데이터 및 작업 파라미터를 추출한다(S122).
구체적으로, 상기 실체 모형 데이터베이스에는 기판을 설계하기 위한 관련 소자들이 미리 저장되어 있고 전자 부품(A), 베어 칩(B), 저항(C), 커패시턴스(D) 및 프레임(E)의 3차원 모형이 포함된다. 상기 3차원 모형에는 소자의 3차원 사이즈 정보 및 작업 파라미터등의 소자 기능적인 정보가 포함되고, 상기 작업 파라미터는 품질, 재질 및/또는 비열 용량을 포함한다.
전자 부품, 베어 칩의 자재 코드 번호 정보를 연결 고리로 하여 상기 설계 데이터의 전자 부품 공급 업체 자재 코드 번호, 베어 칩 공급 업체 자재 코드 번호 및 메타 프레임 패키지 사이즈 정보를 상기 실체 모형 데이터베이스중 자재 코드 번호와 동일한 전자 부품, 베어 칩의 3차원 데이터 및 작업 파라미터와 동일 모델의 완전체의 데이터로 매칭시킨다(S123).
실제의 사용에 있어서, 상기 설계 데이터에서 FU6008, QFP579Z, RX080522K, CX060247U인 자재 코드 번호 및 프레임(E)의 기판상에서의 2차원 좌표 정보가 검색되어 이로부터 전자 부품(A), 베어 칩(B), 저항(C), 커패시턴스(D) 및 프레임(E)의 기판상에서의 좌표 정보가 추출된다. 이와 같이 상기 실체 모형 데이터베이스에서 FU6008, QFP579Z, RX080522K, CX060247U인 자재 코드 번호 및 프레임(E)의 소자를 검색하여 이로부터 전자 부품(A), 베어 칩(B), 저항(C), 커패시턴스(D) 및 프레임(E)의 완전한 3차원 모형 데이터 추출되고, 추출된 3차원 모형 데이터에는 소자의 3차원 사이즈 정보 및 작업 파라미터등의 소자의 성능적인 정보가 포함된다. 동일한 자재 코드 번호인 FU6008, QFP579Z, RX080522K, CX060247U 및 프레임(E)의 기판상에서의 2차원 좌표 정보를 통해 기판과 상기 실체 모형 데이터베이스의 관계를 구축하고, 예를 들면, 상기 실체 모형 데이터베이스에서 기판을 설계하는데 사용되는 소자의 3차원 모형을 추출하고 기판에서 설계되는 소자의 위치에 따라 동일한 자재 코드 번호의 소자의 3차원 모형을 대응되는 기판의 위치에 입력하고 프레임(E)의 3차원 모형도 기판에 입력하여 패키징하고 조립함으로써 소자마다 완전한 데이터가 생성된다. 상기 완전한 데이터는 기판에 사용되는 소자 파라미터 정보, 기판에서의 위치 정보 및 상기 실체 모형 데이터베이스에 3차원 모형 입력에 따른 3차원 데이터 정보 및 작업 파라미터 정보를 포함한다.
설계 수정 및 참조로서의 부당한 설계점을 분석하도록 상기 전체 패키지 모형에 대한 조립 공정 분석을 수행하거나; 또는 상기 전체 패키지 모형으로부터 생산 제조를 위한 패키징 공정 제작 프로그램을 직접 도출한다(S13).
본 실시예에서, 상기 전체 패키지 모형에 대하여 조립 공정 분석한 후 부당한 설계 부분을 설계자에게 피드백하여 수정하도록 한다. 수정 완료된 후 상기 전체 패키지 모형을 다시 생성한다. 설계에서 부당한 부분이 있으면 다시 생성된 전체 패키지 모형을 패키지 공정 제작 프로그램을 도출하는데 사용한다. 조립 공정 분석이 수행되지 않거나 또는 분석후 부당한 부분이 없는 경우 상기 전체 패키지 모형을 패키지 공정 제작 프로그램을 도출하는데 사용한다. 여기서 상기 전체 패키지 모형은 3차원 입체적인 모형뿐만 아니라 관련된 모든 소자의 작동 성능 파라미터, 예를 들면 S123과 같이 동일 모델의 소자의 모든 데이터를 포함한다.
구체적으로, 도 1B를 참조한다. 도 1B는 본 발명의 일 실시예에 따른 시스템 패키징 기술을 기반으로 한 공정 설계 방법의 원리를 도시한 흐름을 도시한 개략도이다.
본 실시예에서, 상기 S13은 아래와 같은 내용을 포함한다.
상기 전체 패키지 모형중 기판 정보를 검측한다. 기본적인 설계 과정에서 전자 부품의 배치, 배선, 패드, 비아 설정등의 공정이 관련된다. 여기서 설계의 타당성 및 기판의 성능을 보장하기 위하여 소자와 소자 사이의 안전한 거리, 배선 거리, 패드, 비아와 전자 부품 사이의 배선 거리는 미리 설정된 거리 범위에 있어야 된다. 이에 상기 전체 패키지 모형중 기판 정보에 대한 검측은 기판의 소자, 패드, 배선, 비아 및/또는 구리 도금에 대한 검측이 포함된다.
도 5는 본 발명의 일 실시예에 따른 시스템 패키징 기술을 기반으로 한 공정 설계 방법중 기판 분석 도면이다. 도 5를 참조하면 기판에 대한 검측은 패드와 전자 부품의 거리(a)의 안전 설계 표준 부합 여부를 포함한다. 상기 안전 설계 표준은 안전 임계값이다. 거리(a)가 해당 안전 임계값보다 작으면 해당 설계 문제를 오류로 보고한다. 이와 같이 기판상 각각의 전자 부품, 비아, 패드, 배선의 좌표 정보를 통하여 비아(1)와 패드의 거리(b), 및 배선과 비아(2)의 거리 및 기판중 비아 사이의 거리와 비아 구경의 크기가 가공 요구에 부합되는지를 계산할 수 있다.
본딩 와이어 공정 제작 규칙에 따라 상기 전체 패키지 모형에 대하여 본딩 와이어 분석을 수행한다. 구체적으로, 상기 시스템 패키징 기술은 본딩 와이어 패키징 기술로, 본딩 기술은 열압착 본딩, 열초음파 본딩을 포함한다. 따라서 도 6은 본 발명의 일 실시예에 따른 시스템 패키징 기술을 기반으로 한 공정 설계 방법중 본딩 와이어의 모형도이다. 도 6을 참조하면 상기 본딩 와이어는 실장된 전자 부품 핀과 베어 칩에 대하여 핀 사이를 전기적으로 연결한다. 상기 본딩 와이어의 분석은 본딩 와이어의 길이의 적합 여부, 본딩 와이어 직경의 적합 여부, 본딩 와이어의 방향의 적합 여부, 본딩 와이어의 고정의 견고성 여부, 본딩 와이어와 본딩 와이어 사이의 거리의 안전 요구 부합 여부등의 본딩 와이어 공정 제작 규칙에 따라 검사한다.
상기 전체 패키지 모형중 각각의 설계 소자를 조립 분석한다. 실제의 사용에 있어서, 상기 전체 패키지 모형은 각각의 전자 부품, 기판, 베어 칩 및 프레임으로 구성된 완전체이다. 도 7 은 본 발명의 일 실시예에 따른 시스템 패키징 기술을 기반으로 한 공정 설계 방법중 칩 조립 모형도이다. 도 8은 본 발명의 일 실시예에 따른 시스템 패키징 기술을 기반으로 한 공정 설계 방법중 전체 패키지 모형도이다. 도 7 및 도 8을 참조하면, 전체 시스템에서 예를 들면 전자 부품(1)과 전자 부품(2) 사이, 전자 부품과 베어 칩 사이, 전자 부품과 프레임 사이, 베어 칩과 프레임 사이의 거리의 합리성 여부; 전자 부품(2)이 고주파 소자이면 설계된 거리에 의한 전기적 간섭의 효과적인 방지 여부; 전자 부품(2)가 발열 소자이면 시스템의 전반적인 설계 및 조립에 의한 열의 효과적인 발산 여부; 전자 부품(2)가 민감한 소자이면 배치된 위치에 의한 다른 소자로부터의 간섭 피함 여부; 도8중 최외측의 프레임 패키징 후 구조의 공간 충분 이용 여부; 미관적이면서 배치 규칙 부합 여부; 각 소자의 위치와 모서리의 간섭 존재 여부; 등의 문제가 있다. 해당 문제들에 대하여 상술한 바와 같이 상기 전체 패키지 모형중 각 구성 요소를 조립 및 분석함은 상기 전체 패키지 모형을 시물레이션하는 것을 말한다. 상기 시물레이션의 방법은 유한 요소 해석을 포함한다. 해당 유한 요소 해석을 통하여 전자기, 열, 구조 등의 시뮬레이션 테스트를 수행한다. 상기 유한 요소 해석 구현 방식은 UG, ANSYS 및/또는 Flotherm을 포함한다.
다이/SMD 제조 공정 규칙에 따라 상기 전체 패키지 모형에 대한 공정 분석을 수행한다. 본딩 와이어 패키징 공정중, 각각의 공정에 의해 설계적인 문제를 발생한다, 예를 들면, 웨이퍼 박형화의 적절성 여부, 웨이퍼 절단에 의한 가장자리 손상 여부, 칩 부착시 소프트 솔드의 완전 고정 여부, 사방으로의 흩날림 여부, 고분자 접착제 용량 및 위치의 적절 여부, 베어 칩의 위치 변화 여부, 전자 부품의 용접 불량 여부, 전자 부품의 모델에 맞게 정확한 배치 여부 및 전자 부품의 손상 여부등의 문제가 있다. 상기 공정 분석은 해당 문제마다에 대한 검사 결과를 설계자에게 출력하고 보고하여 피드백한다.
상기 설계 데이터중 본딩 와이어 정보를 미리 설정된 본더 규칙에 따라 본더 프로그램을 생성한다. 상기 미리 설정된 본더 규칙은 기판에 따라 설계된 본딩 와이어의 위치 및 상기 전체 패키지 모형의 본딩 와이어 방향, 시작 및 종료 지점에 따라 본딩 와이어마다의 수행 명령이 생성된다. 상기 수행 명령은 본딩 와이어마다 설계된 좌표 및 시작 및 종료 지점에 따라 전자 부품 사이에 고정되는 것을 구현한다. 모든 본딩 와이어의 수행 명령은 생산 제조 과정의 본더의 수행 프로그램을 위한 본더 프로그램으로 조합되어 생성된다.
또는, 상기 설계 데이터중 베어 칩과 실장될 전자 부품의 정보에 따라,미리 설정된 칩 마운터 규칙에 따라 칩 마운터 프로그램이 생성된다. 상기 미리 설정된 칩 마운터 규칙은 설계 파일의 BOM시트, 좌표 파일 및 Gerber기판 이미지에 따라 소자마다의 모델 및 위치에 대응되는 수행 명령을 생성한다. 해당 수행 명령에 따르면 소자마다 기판의 설계된 좌표 위치상에 용접되어 고정된다. 모든 소자의 수행 명령은 생산 제조 과정에서 칩 마운터의 수행 프로그램을 위한 상기 칩 마운터 프로그램으로 조합되어 생성된다.
본 실시예는 프로세서에 의해 수행될 경우 상기 시스템 패키징 기술을 기반으로 한 공정 설계 방법이 구현되는 컴퓨터 프로그램이 저장된 컴퓨터 저장 매체를 제공한다.
당업자는 상술한 방법을 구현하는 실시예의 단계의 전부 또는 일부가 컴퓨터 프로그램과 관련된 하드웨어에 의해 완성될 수 있음을 이해할 수 있다. 위에서 언급한 컴퓨터 프로그램은 컴퓨터가 판독 가능한 저장매체에 저장할 수 있다. 프로그램이 실행되면 위에서 언급한 방법을 포함한 단계를 수행하며, 앞서 언급한 저장 매체에는 프로그램 코드를 저장할 수 있는 ROM, RAM, 자기 디스크 또는 광 디스크 등의 다양한 컴퓨터 저장 매체를 포함한다.
본 실시예에 따른 상기 시스템 패키징 기술을 기반으로 한 공정 설계 방법은 많은 반복적인 작업을 뺄 수 있고 인공 대신 자동화로 기존의 방법에 비해 60％-80％의 시간을 절약할 수 있다, 동시에 작업의 난이도를 낮추고 설계부터 시뮬레이션, 생산 제조 과정을 간단화하여 전자 제품의 경쟁력을 크게 향상시킨다.
실시예 2
본 실시예는 시스템 패키징 기술을 기반으로 한 공정 설계 시스템을 제공한다. 상기 시스템 패키징 기술을 기반으로 한 공정 설계 시스템은 아래와 같다.
레이 아웃의 설계 데이터 및 해당 레이 아웃과 관련된 3차원 모형 데이터를 획득하는 획득 모듈;
상기 설계 데이터와 상기 3차원 모형 데이터를 상기 설계 데이터중 설계 소자 특성 정보에 따라 관련 및 매칭시키고 상기 설계 데이터와 3차원 모형 데이터를 전체 패키지 모형으로 조립하는 모형 생성 모듈;
설계 수정 및 참조으로서의 부당한 설계점을 분석도록 상기 전체 패키지 모형에 대한 조립 공정 분석을 수행하거나; 또는 상기 전체 패키지 모형으로부터 생산 제조를 위한 패키징 공정 제작 프로그램을 직접 도출하는 생산 분석 모듈;을 포함한다;
이하, 도면에 도시된 본 실시예에서 제공된 시스템 패키징 기술을 기반으로 한 공정 설계 시스템을 상세하게 설명한다. 여기서 다음 설계 시스템의 각각의 모듈에 대한 분할은 논리적 기능의 분할일 뿐 실제 구현에서 하나의 물리적 개체에 완전히 또는 부분적으로 집적되거나 물리적으로 분리될 수 있음을 이해해야 한다. 또한 이러한 모듈들은 모두 처리 요소를 호출하는 소프트웨어의 형태로 구현될 수 있거나 모두 하드웨어의 형태로 구현될 수 있으며, 또한 일부 모듈은 처리 요소에 의해 소프트웨어를 호출하는 형태로 구현될 수 있으며, 또한 일부 모듈은 하드웨어의 형태로 구현될 수 있다. 예를 들면, x 모듈은 별도의 처리 요소일 수도 있고 아래에서 설명하는 설계 시스템의 특정 칩에 직접되어 구현될 수도 있다. 또한 x 모듈은 프로그램 코드의 형태로 아래의 디자인 시스템의 메모리에 저장되어 아래의 설계 시스템중의 어느 하나의 처리 요소에 의해 호출되어 아래의 x 모듈의 기능을 실행한다. 다른 모듈의 구현도 이와 유사하다. 이러한 모듈들의 전체 또는 일부를 집적하거나 독립적으로 구현할 수 있다. 상기 처리 요소는 신호 처리 능력을 구비하는 집적 회로일 수 있다. 구현 과정에서 상술한 방법의 각 단계 또는 아래 각 모듈은 처리 요소의 하드웨어의 집적 논리적 회로 또는 소프트웨어 형태의 명령에 의해 완료될 수 있다.
이하 이러한 모듈들은 상술한 방법을 실행하는 하나 또는 복수의 집적 회로로 배치될 수 있다. 예를 들면, 하나 또는 하나 이상의 특정 집적 회로(스캔 애플리케이션, Application Specific Integrated Circuit，ASIC으로 지칭), 하나 또는 하나 이상의 마이크로 프로세서(Digital Signal Processor, DSP로 지칭), 하나 또는 하나 이상의 필드 프로그래머블 게이트 어레이(Field Programmable GateArray, FPGA으로 지칭)등이 있다. 아래 어느 모듈이 처리 요소의 프로그램 코드 호출의 형태로 구현할 경우 해당 처리 요소는 일반 프로세서, 예를 들면 중앙 프로세서(Central Processing Unit，CPU로 지칭) 또는 프로그램 코드 호출 가능한 또 다른 프로세서일 수 있다. 이러한 모듈들은 하나로 집적되어 시스템 온 칩(System-on-a-chip，SOC으로 지칭)의 형태로 구현될 수 있다.
도 2는 본 발명의 일 실시예에 따른 시스템 패키징 기술을 기반으로 한 공정 설계 시스템의 구조를 도시한 개략도이다. 도 2를 참조하면, 상기 시스템 패키징 기술을 기반으로 한 공정 설계 시스템(2)은 획득 모듈(21), 모형 생성 모듈(22) 및 생산 분석 모듈(23)을 포함한다.
상기 획득 모듈(21)에 의하여 레이 아웃의 설계 데이터 및 해당 레이 아웃과 관련된 3차원 모형 데이터를 획득한다.
모형 생성 모듈(22)은 상기 설계 데이터와 상기 3차원 모형 데이터를 상기 설계 데이터중 설계 소자 특성 정보에 따라 관련 및 매칭시키고 상기 설계 데이터와 3차원 모형 데이터를 전체 패키지 모형으로 조립한다.
본 실시예에서, 상기 모형 생성 모듈(22)은 상기 설계 데이터로부터 설계 소자 특성 정보를 추출하기 위한 것이다. 상기 설계 소자 특성 정보는 전자 부품 공급 업체 자재 코드 번호, 베어 칩 공급 업체 자재 코드 번호 및/또는 전자 부품 패키지 사이즈 정보를 포함한다. 상기 설계 데이터는 상기 전자 부품, 베어 칩 및/또는 프레임 공급 업체 자재 코드 번호, 패키지 사이즈 정보, 본딩 와이어 정보 및/또는 3차원 좌표 정보를 포함한다. 실체 모형 데이터베이스에서 상기 설계 데이터중 자재 코드 번호와 동일한 전자 부품, 베어 칩의 3차원 모형을 검색하고 검색된 3차원 모형에 따라 관련된 3차원 데이터 및 작업 파라미터를 추출한다. 상기 작업 파라미터는 품질, 재질 및/또는 비열 용량을 포함한다. 전자 부품, 베어 칩의 자재 코드 번호 정보를 연결 고리로 하여 상기 설계 데이터의 전자 부품 공급 업체 자재 코드 번호 , 베어 칩 공급 업체 자재 코드 번호 및 메타 프레임 패키지 사이즈 정보를 상기 실체 모형 데이터베이스중 자재 코드 번호가 동일한 전자 부품, 베어 칩의 3차원 데이터 및 작업 파라미터를 동일 모델의 전체 데이터로 매칭시킨다.
상기 생산 분석 모듈(23)에서 설계 수정 및 참고로서의 부당한 설계 점을 분석하도록 상기 전체 패키지 모형에 대한 조립 공정 분석을 수행하거나; 또는 상기 전체 패키지 모형으로부터 생산 제조를 위한 패키징 공정 제작 프로그램을 직접 도출한다.
실제의 사용에 있어서, 상기 생산 분석 모듈(23)은 상기 전체 패키지 모형중 기판 정보를 측정하기 위한 것이다. 상기 전체 패키지 모형중 기판 정보의 검측은 기판의 소자, 패드, 배선, 비아 및/또는 구리 도금에 대한 검사 또는 본딩 와이어 공정 제작 규칙에 따라 상기 전체 패키지 모형에 대한 본딩 와이어 분석, 또는 상기 전체 패키지 모형중 각각의 설계 부품에 대한 조립 및 분석을 포함한다. 상기 전체 패키지 모형중 각각의 구성요소에 대한 조립 및 분석은 상기 전체 패키지 모형에 대해 시물레이션을 수행 또는 다이/SMD 제조 공정 규칙에 따라 상기 전체 패키지 모형에 대해 공정 분석을 수행하는 것을 말한다.
본 실시예에서, 상기 생산 분석 모듈(23)은 상기 설계 데이터중 본딩 와이어 정보를 미리 설정된 본더 규칙에 따라 본더 프로그램을 생성하기 위한 것이고, 상기 밴더 프로그램은 생산 제조 과정에서 본더에 의해 수행되는 프로그램 또는 상기 설계 데이터중 베어 칩과 실장될 전자 부품 정보에 따라 미리 설정된 칩 마운터 규칙에 따라 생성된 칩 마운터 프로그램이다. 상기 칩 마운터 프로그램은 생산 제조 과정중 칩 마운터의 수행 프로그램이다.
본 실시예에 따른 상기 시스템 패키징 기술을 기반으로 한 공정 설계 시스템은 많은 반복적인 작업을 뺄 수 있고 인공 대신 자동화로 기존의 방법에 비해 60％-80％의 시간을 절약할 수 있다, 동시에 작업의 난이도를 낮추고 설계부터 시뮬레이션, 생산 제조 과정을 간단화하여 전자 제품의 경쟁력을 크게 향상시킨다.
실시예 3
본 실시예는 프로세서 및 메모리를 포함하는 장치를 제공하고자 한다. 상기 메모리는 컴퓨터 프로그램이 저장된다. 상기 프로세서는 상술한 시스템 패키징 기술을 기반으로 한 공정 설계 방법을 수행하도록 상기 메모리에 저장된 컴퓨터 프로그램을 수행하기 위한 것이다.
도 3은 본 발명의 일 실시예에 따른 시스템 패키징 기술을 기반으로 한 공정 설계 방법의 장치를 도시한 연결도이다. 도3을 참조하면 상기 장치는 프로세서(31), 메모리(32), 송수신기(33), 통신용 인터페이스(34) 또는/및 시스템 버스(35)를 포함한다. 메모리(32) 및 통신용 인터페이스(34)는 시스템 버스(35)를 통해 프로세서(31)및 송수신기(33)와 연결되어 서로 통신한다. 메모리(32)는 컴퓨터 프로그램을 저장하기 위한 것이다. 통신용 인터페이스(34)는 다른 장치와 통신하기 위한 것이다. 프로세서(31)와 송수신기(33)는 상술한 시스템 패키징 기술을 기반으로 한 공정 설계 방법의 각 단계를 수행하도록 컴퓨터 프로그램을 실행하기 위한 것이다.
상술한 바와 같은 시스템 버스(35)는 PCI(Peripheral Component Interconnect)버스 또는 EISA(Extended Industry Standard Architecture)버스등일 수 있다. 해당 시스템 버스(35)는 어드레스 버스, 데이터 버스, 제어 버스 등으로 나눌 수 있다. 통신용 인터페이스는 데이터베이스 접속 장치와 기타 장치(예를 들면, 클라이언트, 읽기-쓰기 라이브러리 및 읽기 전용 라이브러리) 사이의 통신을 위한 것이다. 메모리는 RAM(Random Access Memory) 포함할 수 있고, 비휘발성 메모리(non-volatile memory), 예를 들면, 적어도 하나의 디스크를 더 포함할 수 있다.
상술한 프로세서(31)는 일반 프로세서일 수 있고, CPU (Central Processing Unit), NP(Network Processor)등을 포함한다. 또한 DSP(Digital Signal Processing), ASIC (Application Specific Integrated Circuit), FPGA(Field Programmable Gate Array) 또는 기타 프로그램 가능 논리 장치, 개별 게이트 또는 트랜지스터 논리 장치, 개별 하드웨어 구성 요소일 수도 있다.
본 발명의 상술한 시스템 패키징 기술을 기반으로 한 공정 설계 방법의 보호 범위는 본 실시예에 나열된 단계 수행 순서에 제한되지 않으며, 본 발명에 따른 원리에 따른 기존 기술의 단계의 추가, 감소 및 단계 교체에 의해 구현되는 기술적 방안은 모두 본 발명의 보호 범위에 포함된다.
본 발명은 시스템 패키징 기술을 기반으로 한 공정 설계 시스템이 더 제공된다. 상기 시스템 패키징 기술을 기반으로 한 공정 설계 시스템은 본 발명의 상술한 시스템 패키징 기술을 기반으로 한 공정 설계 방법을 구현할 수 있으나 본 발명의 상술한 시스템 패키징 기술을 기반으로 한 공정 설계 방법의 구현 장치는 본 실시예에서 나열한 시스템 패키징 기술을 기반으로 한 공정 설계 시스템의 구조를 포함하나 이에 한정되지 않는다. 본 발명에 따른 원리에 의해 수행되는 기존 기술의 구조 변형, 교체는 모두 본 발명의 보호 범위에 포함된다.
상술한 바를 종합해보면 본 발명의 상술한 시스템 패키징 기술을 기반으로 한 공정 설계 방법, 시스템, 매체 및 장치는, 기존의 시뮬레이션 생산 과정에 비하면 많은 반복적인 작업을 뺄 수 있고 인공 대신 자동화로 기존의 방법에 비해 60％-80％의 시간을 절약할 수 있다, 동시에 작업의 난이도를 낮추고 설계로부터 시뮬레이션, 생산 제조 과정을 간단화하고 설계 데이터에 대하여 조립, 제조와 공정을 가상으로 분석하여 생산 전에 문제점들을 드러나도록 함으로써 제조상의 리스크를 감소하게 된다. 또한 생산 비용을 낮춤으로써 전자 제품의 경쟁력을 크게 향상시킨다. 따라서 본 발명은 기존 기술의 여러 단점을 효과적으로 극복함으로써 산업적 가치가 높다.
상술한 실시예는 단지 본 발명의 원리 및 효과를 예시적으로 설명한 것일뿐 본 발명을 한정하지 않는다. 해당 기술에 숙련된 자라면 본 발명의 사상 및 범위를 벗어나지 않는 한 상기 실시예를 수정 및 변경할 수 있다. 따라서 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명에 공개된 사상을 벗어나지 않은 범위에서 완성된 모든 동등한 수정 또는 변경은 본 발명의 청구범위에 속한다.
21: 획득 모듈
22: 모형 생성 모듈
23: 생산 분석 모듈
31: 프로세서
32: 메모리
33: 송수신기
34: 통신용 인터페이스
35: 시스템 버스
S11～S13: 시스템 패키징 기술을 기반으로 한 공정 설계 방법의 단계
22: 모형 생성 모듈
23: 생산 분석 모듈
31: 프로세서
32: 메모리
33: 송수신기
34: 통신용 인터페이스
35: 시스템 버스
S11～S13: 시스템 패키징 기술을 기반으로 한 공정 설계 방법의 단계
Claims (10)
- 레이 아웃의 설계 데이터 및 해당 레이 아웃의 관련된 3차원 모형 데이터를 획득하는 단계；
상기 설계 데이터와 상기 3차원 모형 데이터를 상기 설계 데이터중 설계 소자 특성 정보에 따라 관련 및 매칭시켜 상기 설계 데이터와 3차원 모형 데이터를 전체 패키지 모형으로 조립하는 단계;
설계 수정 및 참조으로서의 부당한 설계점을 분석하도록 상기 전체 패키지 모형에 대한 설계 사양과 시스템 성능의 검측인 조립 공정 분석을 수행하거나; 또는 상기 전체 패키지 모형으로부터 생산 제조를 위한 패키징 공정 제작 프로그램을 직접 도출하는 단계;를 포함하는 것을 특징으로 하는 시스템 패키징 기술을 기반으로 한 공정 설계 방법. - 청구항 1에 있어서,
상기 설계 데이터와 상기 3차원 모형 데이터를 상기 설계 데이터중 설계 소자 특성 정보에 따라 관련 및 매칭시키는 단계는,
상기 설계 데이터로부터 설계 소자 특성 정보를 추출하는 단계로서, 상기 설계 소자 특성 정보는 전자 부품 공급 업체 자재 코드 번호, 베어 칩 공급 업체 자재 코드 번호 및/또는 전자 부품 패키지 사이즈 정보를 포함하고, 상기 설계 데이터는, 상기 전자 부품, 베어 칩 및/또는 프레임 공급 업체 자재 코드 번호, 패키지 사이즈 정보, 본딩 와이어 정보 및/또는 3차원 좌표 정보를 포함하는 단계;
실체 모형 데이터베이스에서 상기 설계 데이터중 자재 코드 번호와 동일한 전자 부품, 베어 칩의 3차원 모형을 검색하여 검색된 3차원 모형에 따라 관련된 3차원 데이터 및 작업 파라미터를 추출하는 단계;
전자 부품, 베어 칩의 자재 코드 번호 정보를 연결 고리로 하여, 상기 설계 데이터의 전자 부품 공급 업체 자재 코드 번호, 베어 칩 공급 업체 자재 코드 번호 및 메타 프레임 패키지 사이즈 정보를 상기 실체 모형 데이터베이스중 자재 코드 번호와 동일한 전자 부품, 베어 칩의 3차원 데이터 및 작업 파라미터와 동일 모델의 전반적인 데이터로 매칭시키는 단계;를 포함하는 것을 특징으로 하는 시스템 패키징 기술을 기반으로 한 공정 설계 방법. - 청구항 2에 있어서,
상기 작업 파라미터는 품질, 재질 및/또는 비열 용량을 포함하는 것을 특징으로 하는 시스템 패키징 기술을 기반으로 한 공정 설계 방법. - 청구항 1에 있어서,
상기 설계 수정 및 참고으로서의 부당한 설계점을 분석하도록 상기 전체 패키지 모형에 대한 조립 공정 분석을 수행하는 단계는,
상기 전체 패키지 모형중 기판 정보를 검측, 또는 본딩 와이어 공정 제조 규칙에 따라 상기 전체 패키지 모형에 대한 본딩 와이어 분석을 수행, 또는 상기 전체 패키지 모형중 각각의 설계 소자에 대한 조립 분석을 수행, 또는 다이/SMD 제조 공정 규칙에 따라 상기 전체 패키지 모형에 대한 공정 분석을 수행하는 것을 포함하는 것을 특징으로 하는 시스템 패키징 기술을 기반으로 한 공정 설계 방법. - 청구항 4에 있어서,
상기 전체 패키지 모형중 기판 정보를 검측하는 단계는 기판의 소자, 패드, 배선, 비아 및/또는 구리 도금에 대한 측정을 포함하는 것을 특징으로 하는 시스템 패키징 기술을 기반으로 한 공정 설계 방법. - 청구항 4에 있어서,
상기 전체 패키지 모형중 각각의 구성 요소에 대한 조립 분석은 상기 전체 패키지 모형에 대한 시물레이션인 것을 특징으로 하는 시스템 패키징 기술을 기반으로 한 공정 설계 방법. - 청구항 1에 있어서,
상기 전체 패키지 모형으로부터 생산 제조를 위한 패키징 공정 제작 프로그램을 직접 도출하는 단계는,
상기 설계 데이터중 본딩 와이어 정보를 미리 설정된 본더 규칙에 따라 본더 프로그램을 생성하고, 상기 본더 프로그램은 생산 제조 과정에서의 본더에 의해 수행되는 프로그램인 단계; 또는 상기 설계 데이터중 베어 칩 및 실장될 전자 부품의 정보에 따라 미리 설정된 칩 마운터 규칙에 따라 칩 마운터 프로그램을 생성하고, 상기 칩 마운터 프로그램은 생산 제조 과정에서의 칩 마운터에 의해 수행되는 프로그램인 단계;를 포함하는 것을 특징으로 하는 시스템 패키징 기술을 기반으로 한 공정 설계 방법. - 레이 아웃의 설계 데이터 및 해당 레이 아웃과 관련된 3차원 모형 데이터를 획득하기 위한 획득 모듈;
상기 설계 데이터와 상기 3차원 모형 데이터를 상기 설계 데이터중 설계 소자 특성 정보에 따라 관련 및 매칭시켜 상기 설계 데이터와 3차원 모형 데이터를 전체 패키지 모형으로 조립하는 모형 생성 모듈;
설계 수정 및 참조로서의 부당한 설계점을 분석하도록 상기 전체 패키지 모형에 대한 조립 공정 분석을 수행하거나; 또는 상기 전체 패키지 모형으로부터 생산 제조를 위한 패키징 공정 제작 프로그램을 직접 도출하는 생산 분석 모듈을 포함하는 것을 특징으로 하는 시스템 패키징 기술을 기반으로 한 공정 설계 시스템. - 프로세서에 의해 수행시 청구항 1항 내지 7항중 어느 한항에 따른 시스템 패키징 기술을 기반으로 한 공정 설계 방법을 구현하는 컴퓨터 프로그램이 저장되는 것을 특징으로 하는 컴퓨터 판독 가능한 저장 매체.
- 컴퓨터 프로그램을 저장하기 위한 메모리; 청구항 1항 내지 7항중 어느 한항에 따른 시스템 패키징 기술을 기반으로 한 공정 설계 방법을 수행하도록 상기 메모리에 저장된 컴퓨터 프로그램을 수행하기 위한 프로세서;를 포함하는 것을 특징으로 하는 장치.
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