JP7260599B2 - フッ素処理によるigzoパッシベーションの酸素空孔 - Google Patents

フッ素処理によるigzoパッシベーションの酸素空孔 Download PDF

Info

Publication number
JP7260599B2
JP7260599B2 JP2021117139A JP2021117139A JP7260599B2 JP 7260599 B2 JP7260599 B2 JP 7260599B2 JP 2021117139 A JP2021117139 A JP 2021117139A JP 2021117139 A JP2021117139 A JP 2021117139A JP 7260599 B2 JP7260599 B2 JP 7260599B2
Authority
JP
Japan
Prior art keywords
metal oxide
oxide layer
fluorine
layer
containing gas
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021117139A
Other languages
English (en)
Other versions
JP2021182630A (ja
Inventor
ハオ-チェン シュー,
ドンギル イム,
テギョン ウォン,
シュエナ チャン,
ウォンホ ソン,
ロドニー シュンロン リム,
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2021182630A publication Critical patent/JP2021182630A/ja
Application granted granted Critical
Publication of JP7260599B2 publication Critical patent/JP7260599B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66969Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02551Group 12/16 materials
    • H01L21/02554Oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02565Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/02631Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02664Aftertreatments
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28556Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41733Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/0257Doping during depositing
    • H01L21/02573Conductivity type
    • H01L21/02576N-type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/0257Doping during depositing
    • H01L21/02573Conductivity type
    • H01L21/02579P-type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/0257Doping during depositing
    • H01L21/02573Conductivity type
    • H01L21/02581Transition metal or rare earth elements

Description

[0001]本開示の実施形態は、概して、薄膜トランジスタ(TFT)を形成する方法に関し、より具体的には、酸化金属層を有するTFTを形成する方法に関する。
[0002]酸化亜鉛(ZnO)及びインジウムガリウム酸化亜鉛(IGZO)などの金属酸化物半導体は、その高いキャリア移動度、低処理温度、及び光透過性により、デバイス製造において魅力的な物質である。金属酸化物半導体から作られたTFT(MO-TFT)は、光学ディスプレイのためのスキームに対処するアクティブマトリックスにおいて特に有用である。金属酸化物半導体の低処理温度により、ポリエチレンテレフタレート(PET)及びポリエチレンナフタレート(PEN)などの安価なプラスチック基板上でのディスプレイバックプレーンの形成が可能となる。酸化物半導体TFTの透明度により、画素開口が改善され、ディスプレイがより明るくなる。
[0003]しかしながら、金属酸化物チャネル層などの金属酸化物層は、層内の酸素空孔の形成の影響を受けやすく、酸素空孔の形成により、TFTが不安定になる。さらに、酸素空孔は金属酸化物材料においてドナーであるため、酸素空孔の形成によって負の閾値電圧がさらに生じてしまう。
[0004]したがって、当該技術分野では、安定した金属酸化物TFTを形成する必要がある。
[0005]本開示の実施態様は、概して、酸化金属層を有するTFTを形成する方法に関する。当該方法は、金属酸化物層を形成することと、フッ素含有ガス又はプラズマを用いて金属酸化物層を処理することとを含み得る。金属酸化物層のフッ素処理によって、金属酸化物チャネル層内の任意の酸素空孔が充填され、TFTがより安定化し、TFT内の負の閾値電圧が防止される。
[0006]一実装形態では、当該方法は、基板の上にゲート電極を形成することと、ゲート電極の上にゲート誘電体層を堆積することと、ゲート誘電体層の上に金属酸化物層を堆積することと、第1のフッ素ラジカルを用いて金属酸化物層を処理することと、金属酸化物層の上に導電層を堆積することとを含む。
[0007]別の実施形態では、当該方法は、基板の上に金属酸化物層を堆積することと、第1のフッ素ラジカル又は第1のフッ素含有ガスを用いて金属酸化物層を処理することと、金属酸化物層にゲート誘電体層を堆積することと、金属酸化物層の上に層間誘電体層を堆積することと、層間誘電体層に金属層を堆積することとを含む。
[0008]別の実装形態では、当該方法は、基板の上にゲート電極を形成することと、ゲート電極の上にゲート誘電体層を堆積することと、ゲート誘電体層の上に金属酸化物層を堆積することと、フッ素含有ガスを用いて金属酸化物層を処理することと、金属酸化物層の上に導電層を堆積することとを含む。
[0009]本開示の上述の特徴を詳細に理解することができるように、上記で簡単に要約された本開示のより具体的な説明は、実施形態を参照することによって、得ることができる。そのうちの幾つかの実施形態は添付の図面で例示されている。しかしながら、本開示は他の等しく有効な実施形態も許容し得るため、添付の図面は、本開示の典型的な実施形態のみを示しており、したがって、本発明の範囲を限定すると見なすべきではないことに留意されたい。
本明細書に開示された実施形態に係る、物理的気相堆積チャンバの概略断面図である。 本明細書に開示された実施形態に係る、プラズマ化学気相堆積チャンバの概略断面図である。 本明細書に開示された実施形態に係る、製造の諸段階におけるTFTの概略断面図である。 本明細書に開示された実施形態に係る、製造の諸段階におけるTFTの概略断面図である。 本明細書に開示された実施形態に係る、製造の諸段階におけるTFTの概略断面図である。 本明細書に開示された実施形態に係る、製造の諸段階におけるTFTの概略断面図である。 本明細書に開示された実施形態に係る、製造の一段階におけるTFTの概略断面図である。 本明細書に開示された実施形態に係る、図3Aから図3Gで示されたTFTを形成するプロセスを示すフロー図である。 本明細書に開示された実施形態に係る、図3Aから図3Gで示されたTFTを形成するプロセスを示すフロー図である。 本明細書に開示された実施形態に係る、図3Aから図3Gで示されたTFTを形成するプロセスを示すフロー図である。
[0015]理解を容易にするため、可能な場合、図に共通する同一の要素を指し示すために同一の参照番号が使用された。さらに、ある実施形態の要素を、本明細書に記載された他の実施形態で利用するために有利に適合させてもよい。
[0016]本開示の実施態様は、概して、酸化金属層を有するTFTを形成する方法に関する。当該方法は、金属酸化物層を形成することと、フッ素含有ガス又はプラズマを用いて金属酸化物層を処理することとを含み得る。金属酸化物層のフッ素処理は、金属酸化物チャネル層内の酸素空孔の充填に役立ち、それにより、TFTがより安定化し、TFT内の負の閾値電圧が防止される。
[0017]図1は、本明細書に開示された実施形態に係る、物理的気相堆積(PVD)チャンバ100の概略断面図である。チャンバ100は、真空ポンプ114によって排気され得る。チャンバ100の内部では、基板102は、ターゲット104に対向するように配置され得る。基板102は、チャンバ100の内部でサセプタ106上に配置され得る。サセプタ106は、アクチュエータ112によって、矢印Aで示すように、上昇且つ下降させられ得る。サセプタ106は、基板102を処理位置に引き上げるために上昇することができ、基板102をチャンバ100から取り除くことができるように下降することができる。サセプタ106が下降位置にあるとき、リフトピン108が基板102をサセプタ106の上方に上昇させる。接地ストラップ110は、処理中にサセプタ106を接地させる。均一な堆積を支援するために、処理中にサセプタ106を引き上げてもよい。
[0018]ターゲット104は、1つ又は複数のターゲットを含み得る。一実施形態では、ターゲット104は、大面積スパッタリングターゲットであり得る。別の実施形態では、ターゲット104は、複数のタイルであり得る。さらに別の実施形態では、ターゲット104は、複数のターゲットストリップであり得る。さらに別の実施形態では、ターゲット104は、1つ又は複数の円筒状の回転式ターゲットであり得る。ターゲット104は、ボンディング層(図示せず)によってバッキング板116に結合され得る。1つ又は複数のマグネトロン118が、バッキング板116の上に配置され得る。マグネトロン118は、直線移動で又は2次元経路でバッキング板116全体をスキャンすることができる。チャンバの壁は、暗部シールド120及びチャンバシールド122によって堆積から遮蔽され得る。
[0019]基板102全体にわたって均一なスパッタリング堆積をもたらすことを助けるため、ターゲット104と基板102との間にアノード124が配置され得る。一実装形態では、アノード124は、アーク溶射されたアルミニウムでコーティングされた、ビーズブラスト処理が施されたステンレス鋼であり得る。一実装形態では、アノード124の一端は、ブラケット130によってチャンバ壁に取り付けられ得る。アノード124は、ターゲット104に対向して電荷を供給し、それにより、荷電イオンが、典型的に接地電位にあるチャンバ壁よりもターゲット104に引き付けられる。ターゲット104と基板102との間にアノード124を設けることにより、プラズマはより均一になり得、堆積を支援することができる。剥離を減らすために、1つ又は複数のアノード124を通して冷却流体が供給され得る。アノード124の膨張及び収縮の量を減らすことにより、アノード124からの材料の剥離を減らすことができる。より小さな基板、ひいてはより小さな処理チャンバでは、チャンバ壁が、接地する経路を設け、均一なプラズマ分配をもたらすのに十分であり得るので、処理空間にまたがるアノード124は必要ではない場合がある。
[0020]反応性スパッタリングでは、反応性ガスをチャンバ100内に供給することが有益であり得る。さらに、1つ又は複数のガス導入チューブ126が、ターゲット104と基板102との間の、チャンバ100にわたる距離にまたがる場合がある。より小さな基板、ひいてはより小さなチャンバでは、従来のガス導入手段を通してガスの均一な分配が可能であり得るので、処理空間にまたがるガス導入チューブ126は必要でない場合がある。ガス導入チューブ126は、ガスパネル132からスパッタリングガスを導入することができる。幾つかの実施形態では、遠隔プラズマ源150は、ガスパネル132とガス導入チューブ126との間で連結され得る。ガス導入チューブ126は、遠隔プラズマ源150によって生成された遠隔プラズマをチャンバ100の中に導入するために使用され得る。ガス導入チューブ126は、1つ又は複数のカップリング128によってアノード124に連結され得る。カップリング128は、ガス導入チューブ126の導電的冷却を許容するために熱伝導性材料から作られてもよい。さらに、ガス導入チューブ126が接地されて、アノードとして機能するように、カップリング128も同様に導電性であり得る。
[0021]反応性スパッタリング処理は、PVDチャンバ100内で基板の対向側に亜鉛スパッタリングターゲットを配置することを含み得る。亜鉛スパッタリングターゲットは、亜鉛、又は、亜鉛及びドーピング元素を実質的に含み得る。使用することができる適切なドーパントには、Al、Sn、Ga、Ca、Si、Ti、Cu、Ge、In、Ni、Mn、Cr、V、Mg、SixNy、AlxOy、及びSiCが含まれる。一実装形態では、ドーパントは、アルミニウムを含む。一方で、基板は、プラスチック、紙、ポリマー、ガラス、ステンレス鋼、及びこれらの組み合わせであり得る。基板がプラスチックであるとき、反応性スパッタリングは、摂氏約180℃未満の温度で起こり得る。
[0022]スパッタリング処理の間、亜鉛ターゲットを反応性スパッタリングするために、アルゴン、窒素含有ガス、及び酸素含有ガスがチャンバに供給され得る。B、CO、CO、CH、及びこれらの組み合わせなどの追加の添加物が、さらにスパッタリングの間に供給され得る。一実施形態では、窒素含有ガスは、Nを含む。別の実施形態では、窒素含有ガスは、NO、NH、又はこれらの組み合わせを含む。一実施形態では、酸素含有ガスは、Oを含む。別の実施形態では、酸素含有ガスは、NOを含む。窒素含有ガスの窒素及び酸素含有ガスの酸素は、スパッタリングターゲットからの亜鉛と反応し、基板上に亜鉛、酸素、及び窒素を含む金属酸化物層が形成される。一実装形態では、金属酸化物層は、IGZO層である。
[0023]金属酸化物層を形成した後、金属酸化物層は、PVDチャンバ100内でフッ素含有ガス又はプラズマによって処理され得る。フッ素含有ガスは、ガスパネル132によって、PVDチャンバ100に導入され得る。フッ素含有ガスは、NF、CF、又はFなどの任意の適切なフッ素含有ガスを含み得る。フッ素含有プラズマは、遠隔プラズマ源150によってPVDチャンバ100に導入される遠隔プラズマであり得る。NF、CF、又はFなどのフッ素含有ガス、又は、任意の適切なフッ素含有ガスは、ガスパネル132から遠隔プラズマ源150の中に流し込まれてもよく、フッ素ラジカルを有するフッ素含有プラズマを形成するように励起され得る。フッ素含有プラズマは、ガス導入チューブ126を介して金属酸化物層を処理するために使用され得る。
[0024]図2は、本明細書に開示された実施形態に係る、プラズマ化学気相堆積(PECVD)チャンバ200の概略断面図である。PECVDチャンバ200は、概して、処理領域を画定する、壁202、底部204、及びシャワーヘッド206を含む。基板支持体218が、処理容量内に配置される。処理領域は、スリットバルブ開口208を通してアクセスされ、それにより、基板220がPECVDチャンバ200を出入りするよう移送することができる。基板支持体218を昇降させるために、基板支持体218をアクチュエータ216に連結することができる。基板220を基板支持体218の基板受容面へと及び基板受容面から動かすために、リフトピン222が、基板支持体218を貫通するように可動式に配置される。基板支持体218は、基板支持体218を所定温度に維持するための、加熱素子及び/又は冷却素子224をさらに含み得る。基板支持体218は、基板支持体218の周縁にRFリターンパスを設けるためのRFリターンストラップ226をさらに含み得る。
[0025]シャワーヘッド206は、締着機構250によってバッキング板212に連結される。シャワーヘッド206は、1つ又は複数の締着機構250によってバッキング板212に連結され得、それにより、たわみ防止が促進され、且つ/又は、シャワーヘッド206の真直度/湾曲が制御される。
[0026]ガス源232は、バッキング板212に連結され、シャワーヘッド206内のガス通路を通して、ガスをシャワーヘッド206と基板220との間の処理領域に供給する。処理領域を所定の圧力で制御するために、真空ポンプ210がPECVDチャンバ200に連結される。RF源228が、整合ネットワーク290を通して、バッキング板212及び/又はシャワーヘッド206に連結され、RF電流がシャワーヘッド206に供給される。RF電流がシャワーヘッド206と基板支持体218との間に電界を生成し、それにより、プラズマがシャワーヘッド206と基板支持体218との間のガスから生成され得る。一実装形態では、ガス源232によってフッ素含有ガスが処理領域に供給され、フッ素含有ガスは、基板220上の金属酸化物層を処理するために使用され得る。別の実施形態では、フッ素含有ガスは、RF源228によって励起され得、シャワーヘッド206に供給され、処理領域内でフッ素含有プラズマが形成され、フッ素ラジカルは、基板220上の金属酸化物層を処理するために使用され得る。
[0027]誘導結合遠隔プラズマ源230などの遠隔プラズマ源230もガス源232とバッキング板212との間で連結されてもよい。基板の処理と処理との間に、洗浄ガスが遠隔プラズマ源230に供給され、遠隔プラズマが生成され得る。PECVDチャンバ200の部品を洗浄するために、遠隔プラズマからのラジカルがPECVDチャンバ200に供給され得る。洗浄ガスは、RF源228によってさらに励起され、シャワーヘッド206に供給され得る。幾つかの実施形態では、遠隔プラズマ源230は、フッ素含有ガスを励起して、フッ素含有プラズマを形成するために使用され得、遠隔で形成されたフッ素含有プラズマは、シャワーヘッド206を介して、処理領域に入ることができる。遠隔で形成されたフッ素含有プラズマ内のフッ素ラジカルは、基板220上の金属酸化物層を処理するために使用され得る。
[0028]シャワーヘッド206は、さらにシャワーヘッドサスペンション234によって、バッキング板212に連結され得る。一実装形態では、シャワーヘッドサスペンション234は、可撓性の金属スカート(metal skirt)である。シャワーヘッドサスペンション234は、シャワーヘッド206が置くことができるリップ236を有し得る。PECVDチャンバ200を密封するために、バッキング板212は、壁202と連結したレッジ214の上面に置かれ得る。
[0029]図3Aから図3Gは、本明細書に開示された実施形態に係る、製造の諸段階におけるTFT300の概略断面図である。TFT300は、基板302を含み得る。一実施形態では、基板302は、ガラスであってもよい。別の実施形態では、基板302は、ポリマーであってもよい。別の実施形態では、基板302は、プラスチックであってもよい。さらに別の実施形態では、基板302は、ステンレス鋼板などの金属であってもよい。
[0030]基板の上にゲート電極304が形成され得る。熱酸化物層が、ゲート電極304と基板302との間に存在し得る。ゲート電極304は、TFT300内の電荷担体の動きを制御する導電層であり得る。ゲート電極304は、アルミニウム、モリブデン、タングステン、クロム、タンタル、又はこれらの組み合わせなどの金属から作られ得る。ゲート電極304は、スパッタリング、リソグラフィ、及びエッチングを含む従来の堆積技法を用いて形成され得る。ゲート電極304は、基板302の上に導電層をブランケット堆積することによって形成され得る。導電層は、スパッタリングによって堆積され得る。その後、導電層の上にフォトレジスト層が堆積され得る。マスクを形成するために、フォトレジスト層がパターニングされ得る。ゲート電極304は、導電層のマスキングされていない部分をエッチング除去し、基板302の上のゲート電極304を残すことによって形成され得る。
[0031]図3Bで示すように、ゲート電極304の上には、ゲート誘電体層306が堆積され得る。ゲート誘電体層306は、ゲート電極304に直接堆積され得る。ゲート誘電体層306は、TFT300の閾値下のスィング又はスロープ及び閾値電圧(Vth)に影響を与える。シリコンベースのTFT(すなわち、アモルファスシリコンなどのシリコンベースの半導体層を有するTFT)では、ゲート誘電体層306は、酸化シリコンを含むことはできない。なぜなら、Vthはゲート電圧のゼロボルトから遠く離れており、これによりTFTの性能が低くなるからである。しかしながら、金属酸化物TFTについては、酸化シリコンは、効果的なゲート誘電体層306として機能し得ることが発見された。酸化シリコン内の酸素は、金属酸化物層に有害な変化を与えないので、TFTが破損することはないであろう。一実施形態では、ゲート誘電体層306は、窒化シリコンを含んでもよい。別の実施形態では、ゲート誘電体層306は、酸化シリコンを含んでもよい。別の実施形態では、ゲート誘電体層306は、酸窒化シリコンを含んでもよい。別の実施形態では、ゲート誘電体層306は、Alを含んでもよい。ゲート誘電体層306は、PECVDを含む周知の堆積技法を用いて堆積され得る。一実施形態では、ゲート誘電体層306は、PVDによって堆積され得る。
[0032]図3Cに示すように、金属酸化物層310が、ゲート誘電体層306上に、且つ、ゲート誘電体層306と直接接触するように堆積され得る。金属酸化物層310は、最終的なTFT構造におけるアクティブチャネルであり得る。金属酸化物層310は、酸素、窒素、並びに亜鉛、ガリウム、カドミウム、インジウム、スズ、及びこれらの組み合わせからなる群から選択された1つ又は複数の元素を含み得る。一実施形態では、金属酸化物層310は、ZnOを含み得る。一実施形態では、金属酸化物層310は、IGZOである。金属酸化物層310は、図1に示すPVDチャンバ100を用いて、スパッタリングによって堆積され得る。
[0033]金属酸化物層310が堆積された後、金属酸化物層310に対してアニール処理が実行され得る。アニール処理は、金属酸化物層310が堆積されたチャンバ内で実行され得る。アニール処理は、基板表面の全面に空気を流しながら、金属酸化物層310が堆積された基板の温度を、約1時間にわたって摂氏約350度に維持することを含み得る。アニール処理の前か後のいずれかにおいて、酸素が金属酸化物層310から離れる場合があり、酸素空孔が形成される。酸素空孔を充填し、且つ/又は、酸素が金属酸化物層310から離れることを防止するために、金属酸化物層310をフッ素含有ガス又はプラズマで処理することができる。
[0034]図3Dに示すように、金属酸化物層310の処理は、金属酸化物層310をフッ素含有ガス又はプラズマ308に曝露することを含み得る。フッ素含有ガスからのフッ素ガス分子又はフッ素含有プラズマからのフッ素ラジカルは、酸素空孔を充填することができ、且つ、酸素分子が金属酸化物層310から離れることを防止するために金属酸化物層310をパッシベーションすることができる。この金属酸化物層310の処理プロセスは、金属酸化物層310の表面に材料の層を形成しない。この処理プロセスは、フッ素ガス分子又はフッ素ラジカルを金属酸化物層310内に拡散させることを含み得る。一実施形態では、金属酸化物層310は、NF、CF、又はFなどのフッ素含有ガス、又は任意の適切なフッ素含有ガスに曝露され得る。フッ素含有ガスは、酸素非含有又はシリコン非含有であり得る。別の実施形態では、金属酸化物層310は、フッ素ラジカルを含むプラズマに曝露され得る。フッ素含有プラズマは、遠隔で又はインシトゥで形成され得る。フッ素含有プラズマは、NF、CF、又はFなどのフッ素含有ガス、又は任意の適切なフッ素含有ガスを、遠隔プラズマ源又は金属酸化物層310が堆積された処理チャンバの中に流すことによって形成することができる。次いで、フッ素含有ガスがRF電力によって励起され、処理チャンバの外側(すなわち、遠隔)で又は処理チャンバの内側(すなわち、インシトゥ)でフッ素含有プラズマが形成される。フッ素含有プラズマは、酸素非含有又はシリコン非含有であり得る。
[0035]フッ素含有ガス又はプラズマによる金属酸化物層310の処理時間、すなわち、金属酸化物層310がフッ素含有ガス又はフッ素含有プラズマに曝露される時間は、約10秒から約100秒(例えば、約20秒から約60秒)の範囲であり得る。金属酸化物層310の処理は、図1で示すPVDチャンバ100のような、金属酸化物層310が堆積されたチャンバ内で実行され得る。代替的に、金属酸化物層310の処理は、図2で示すPECVDチャンバ200のような、後続の層が堆積されたチャンバ内で実行され得る。一実装形態では、金属酸化物層310は、遠隔プラズマを用いるPECVDチャンバ200と類似するPECVDチャンバ内で処理される。この実施形態では、NF及びArガスは、遠隔プラズマ源230などの遠隔プラズマ源内に流し込まれる。NFガスは、約2000立方センチメートル毎分(sccm)から約6000sccmの範囲内の流量を有し得、Arガスは、約2000sccmから約6000sccmの範囲内の流量を有し得る。一実施形態では、NFガスの流量及びArガスの流量は、両方とも4000sccmである。遠隔プラズマ源は、約0.2W/cmから約0.6W/cmの範囲内(例えば、約0.4W/cm)の電力密度を有し得る。PECVDチャンバの内部の圧力は、約200mTから約900mTの範囲(例えば、約500mTから約600mT)であり得る。金属酸化物層310が堆積された基板は、摂氏約150度から摂氏約350度(例えば、摂氏約220度から摂氏約240度)の範囲内の温度まで加熱され得る。
[0036]次に、図3Eに示すように、エッチング停止層312が、フッ素で処理された金属酸化物層310に堆積され得る。エッチング停止層312は、金属酸化物層310の一部を覆うためにパターニングされ得る。エッチング停止層312は、酸化シリコン、酸化アルミニウム、窒化シリコン、又はその他の適切な材料などの誘電材料から作られてもよい。エッチング停止層312は、図1に示すPVDチャンバ100のようなPVDチャンバ又は図2に示すPECVDチャンバ200のようなPECVDチャンバの中で堆積され得る。図3Eに示すように、導電層314が、エッチング停止層312及び処理された金属酸化物層310に堆積され得る。導電層314は、アルミニウム、タングステン、モリブデン、クロム、タンタル、又はこれらの組み合わせなどの導電性金属から作られ得る。導電層314は、PVDによって堆積され得る。
[0037]図3Fに示すように、導電層314が堆積された後、導電層314の一部をエッチング除去することにより、ソース電極316、ドレイン電極318、及びアクティブチャネル319が画定され得る。フッ素で処理された金属酸化物層310の一部をさらにエッチングによって取り除くことができ、ゲート誘電体層306の一部が露出される。エッチング停止層312は、エッチングの間の過度のプラズマ曝露からアクティブチャネル319を保護するように機能する。
[0038]次に、図3Gに示すように、パッシベーション層320が、ゲート誘電体層306の露出部分に堆積され、ソース電極316、ドレイン電極318、及びパッシベーション層320もさらにアクティブチャネル319内で堆積される。パッシベーション層320は、酸化シリコン、酸窒化シリコン、炭化シリコン、アモルファスカーボン、又は他の任意の適切な材料を含み得る。TFT300は、ボトムゲートTFTであってもよい。フッ素含有ガス又はプラズマによる処理は、任意の適切なTFTで金属酸化物層に対して行われ得る。幾つかの実施形態では、フッ素含有ガス又はプラズマによる処理は、トップゲートTFTの金属酸化物層に対して行われる。
[0039]図4Aから図4Fは、本明細書に開示された実施形態に係る、製造の諸段階におけるTFT400の概略断面図である。TFT400は、トップゲートTFTであってもよく、基板402を含み得る。基板402は、基板302と同じ材料で作られ得る。熱酸化物層404が、基板402上に形成され得る。熱酸化物層404は、基板402と直接接触し得る。酸化シリコン層406が、熱酸化物層404上に形成され得る。酸化シリコン層406は、熱酸化物層404と直接接触し得る。金属酸化物層408が、酸化シリコン層406の上に且つ酸化シリコン層406と直接接触するように、基板402に堆積され得る。金属酸化物層408は、最終的なTFT構造におけるアクティブチャネルであり得る。金属酸化物層408は、金属酸化物層310と同じ材料で作られてもよく、金属酸化物層310の堆積で用いられた処理と同じ処理によって堆積され得る。金属酸化物層408を堆積した後、酸素空孔を充填し、且つ/又は、酸素が金属酸化物層408から離れることを防止するために、金属酸化物層408をフッ素含有ガス又はプラズマで処理することができる。図4Bに示すように、金属酸化物層408をフッ素含有ガス又はプラズマ410に曝露するなどの、金属酸化物層408のフッ素ガス又はプラズマによる処理は、金属酸化物層310のフッ素ガス又はプラズマによる処理と同じであってもよい。フッ素含有ガス又はプラズマ410は、図3Dに示すフッ素含有ガス又はプラズマ308と同じであってもよい。
[0040]次に、図4Cに示すように、フッ素で処理された金属酸化物層408は、エッチングなどによってパターニングされてもよく、それにより、金属酸化物層408の一部が取り除かれ、酸化シリコン層406の一部が露出する。金属酸化物層408の一部をエッチングした後、金属酸化物層408は、フッ素含有ガス又はプラズマ412によって再度処理され得る。フッ素含有ガス又はプラズマ412は、図3Dに示すフッ素含有ガス又はプラズマ308と同じであってもよい。金属酸化物層408の処理プロセス条件は、金属酸化物層310の処理プロセス条件と同じであってもよい。第2のフッ素含有ガス又はプラズマによる処理の前に、パターニングされた金属酸化物層408にアニール処理を行うことができる。
[0041]次に、図4Dに示すように、ゲート誘電体層414が、処理された金属酸化物層408に堆積され得る。ゲート誘電体層414は、ゲート誘電体層306と同じ材料で作られ得る。ゲートコンタクト層416が、ゲート誘電体層414に堆積され得、ゲートコンタクト層416は、ゲート電極304と同じ材料で作られ得る。ゲート誘電体層414及びゲートコンタクト層416の一部を取り除くために、エッチングなどによって、ゲート誘電体層414及びゲートコンタクト層416がパターニングされてもよく、金属酸化物層408の一部が露出される。層間誘電体(ILD)層418が、露出した酸化シリコン層406、露出した金属酸化物層408、及びゲートコンタクト層416に堆積され得る。ILD層418は、酸化シリコンなどの任意の適切な誘電材料から作られてもよい。
[0042]図4Eに示すように、複数のコンタクトホール419、421、423がILD層418内に形成され得る。コンタクトホール419、421、423は、エッチングなどの任意の適切な方法によって形成され得る。金属酸化物層408の一部は、複数のコンタクトホール419、421の形成に起因して露出し得、ゲートコンタクト層416の一部は、複数のコンタクトホール423の形成によって露出し得る。図4Eに示すように、コンタクトホール419、421、423は、金属で充填されて、それぞれ、コンタクト426、428、430を形成することができる。複数のコンタクト426、428、430は、ゲート電極304と同じ材料で作られ得る。複数のコンタクト426、428は、金属酸化物層408と直接接触し得、複数のコンタクト430は、ゲートコンタクト層416と直接接触し得る。金属層がILD層418に堆積され得る。金属層は、ソース電極420、ドレイン電極422、及びゲート電極424を画定するためにパターニングされ得る。ソース電極420、ドレイン電極422、及びゲート電極424は、ゲート電極304と同じ材料で作られ得る。ソース電極420は、複数のコンタクト426と直接接触し得、ドレイン電極422は、複数のコンタクト428と直接接触し得、ゲート電極424は、複数のコンタクト430と直接接触し得る。ゲート電極424が金属酸化物層408の上に形成され得るので、TFT400は、トップゲートTFTであり得る。
[0043]図5Aから図5Cは、本明細書に開示された実施形態に係る、図3Aから図3Gで示されたTFT300を形成するプロセスを示すフロー図である。図5Aに示すように、プロセス500は、ブロック502で始まり、基板の上にゲート電極が堆積される。ゲート電極は、ゲート電極304であってもよく、基板は、図3Aに示す基板302であってもよい。次に、ブロック504では、ゲート電極の上にゲート誘電体層が堆積される。ゲート誘電体層は、図3Bに示すゲート誘電体層306であってもよい。ブロック506に示すように、ゲート誘電体層の上に、図3Cに示す金属酸化物層310のような金属酸化物層が堆積され得る。ブロック508に示すように、金属酸化物層の堆積の後、金属酸化物層はアニールされ得る。次に、ブロック510に示すように、金属酸化物層は、図3Dに示すフッ素含有ガス又はプラズマ308などのフッ素含有ガス又はプラズマに曝露される。最後に、ブロック512に示すように、処理された金属酸化物層の上に導電層314などの導電層が堆積され得る。
[0044]図5Bに示すように、プロセス514は、ブロック516で始まり、基板の上にゲート電極が堆積される。ゲート電極は、ゲート電極304であってもよく、基板は、図3Aに示す基板302であってもよい。次に、ブロック518では、ゲート電極の上にゲート誘電体層が堆積される。ゲート誘電体層は、図3Bに示すゲート誘電体層306であってもよい。ブロック520に示すように、ゲート誘電体層の上に、図3Cに示す金属酸化物層310のような金属酸化物層が堆積され得る。ブロック522に示すように、金属酸化物層の堆積の後、金属酸化物層は、図3Dに示すフッ素含有ガス又はプラズマ308などのフッ素含有ガス又はプラズマに曝露され得る。次に、ブロック524に示すように、処理された金属酸化物層はアニールされ得る。最後に、ブロック526に示すように、処理且つアニールされた金属酸化物層の上に導電層314などの導電層が堆積され得る。
[0045]図5Cに示すように、プロセス528は、ブロック530で始まり、基板の上にゲート電極が堆積される。ゲート電極は、ゲート電極304であってもよく、基板は、図3Aに示す基板302であってもよい。次に、ブロック532では、ゲート電極の上にゲート誘電体層が堆積される。ゲート誘電体層は、図3Bに示すゲート誘電体層306であってもよい。ブロック534に示すように、ゲート誘電体層の上に、図3Cに示す金属酸化物層310のような金属酸化物層が堆積され得る。ブロック536に示すように、金属酸化物層の堆積の後、金属酸化物層は、図3Dに示すフッ素含有ガス又はプラズマ308などの第1のフッ素含有ガス又はプラズマに曝露され得る。次に、ブロック538に示すように、処理された金属酸化物層はアニールされ得る。ブロック540に示すように、処理された金属酸化物層のアニールの後、アニールされた金属酸化物層は、図3Dに示すフッ素含有ガス又はプラズマ308などの第2のフッ素含有ガス又はプラズマに再度曝露され得る。最後に、ブロック542に示すように、処理された金属酸化物層の上に導電層314などの導電層が堆積され得る。
[0046]要約すると、TFTを形成する方法は、フッ素含有ガス又はプラズマを用いて金属酸化物層を処理することを含む。フッ素含有ガス又はプラズマによる処理は、金属酸化物層に対して行われるアニール処理の前に、その後に、又はその前と後の両方の時点で実行されてもよい。フッ素含有ガス又はプラズマによる処理は、酸素分子が金属酸化物層から離れることを防止するために、酸素空孔を充填し、金属酸化物層をパッシベーションすることに役立つ。酸素空孔を減少させることにより、負の閾値電圧の発生が防止され、より安定したTFTが生じる。
[0047]以上の記述は本開示の実施形態を対象としているが、本開示の基本的な範囲から逸脱することなく、本開示の他の実施形態及びさらなる実施形態を考案してもよい。本開示の範囲は、下記の特許請求の範囲によって決定される。
また、本願は以下に記載する態様を含む。
(態様1)
基板の上にゲート電極を形成することと、
前記ゲート電極の上にゲート誘電体層を堆積することと、
前記ゲート誘電体層の上に金属酸化物層を堆積することと、
第1のフッ素ラジカルを用いて前記金属酸化物層を処理することと、
前記金属酸化物層の上に導電層を堆積することと
を含む方法。
(態様2)
前記第1のフッ素ラジカルが、第1の遠隔プラズマ内で生成される、態様1に記載の方法。
(態様3)
前記第1のフッ素ラジカルが、前記金属酸化物層が配置されたチャンバの内部で点火された第1のプラズマ内で生成される、態様1に記載の方法。
(態様4)
前記第1のフッ素ラジカルを用いて前記金属酸化物層を処理する前に、前記金属酸化物層をアニールすることをさらに含む、態様1に記載の方法。
(態様5)
前記第1のフッ素ラジカルを用いて前記金属酸化物層を処理した後に、前記金属酸化物層をアニールすることをさらに含む、態様1に記載の方法。
(態様6)
前記金属酸化物層をアニールした後に、第2のフッ素ラジカルを用いて前記金属酸化物層を処理することをさらに含み、前記第2のフッ素ラジカルが、第2の遠隔プラズマ内で生成される、態様5に記載の方法。
(態様7)
前記金属酸化物層をアニールした後に、第2のフッ素ラジカルを用いて前記金属酸化物層を処理することをさらに含み、前記第2のフッ素ラジカルが、前記金属酸化物層が配置されたチャンバの内部で点火された第2のプラズマ内で生成される、態様5に記載の方法。
(態様8)
基板の上に金属酸化物層を堆積することと、
第1のフッ素ラジカル又は第1のフッ素含有ガスを用いて前記金属酸化物層を処理することと、
前記金属酸化物層にゲート誘電体層を堆積することと、
前記金属酸化物層の上に層間誘電体層を堆積することと、
前記層間誘電体層に金属層を堆積することと
を含む方法。
(態様9)
前記第1のフッ素ラジカルが、第1の遠隔プラズマ内で生成される、態様8に記載の方法。
(態様10)
前記第1のフッ素ラジカルが、前記金属酸化物層が配置されたチャンバの内部で点火された第1のプラズマ内で生成される、態様8に記載の方法。
(態様11)
前記第1のフッ素ラジカル又は前記第1のフッ素含有ガスを用いて前記金属酸化物層を処理した後に、前記金属酸化物層をエッチングすることをさらに含む、態様8に記載の方法。
(態様12)
前記金属酸化物層をエッチングした後に、第2のフッ素ラジカル又は第2のフッ素含有ガスを用いて前記金属酸化物層を処理することをさらに含み、前記第2のフッ素ラジカルが、第2の遠隔プラズマ内で生成される、態様11に記載の方法。
(態様13)
前記金属酸化物層をエッチングした後に、第2のフッ素ラジカル又は第2のフッ素含有ガスを用いて前記金属酸化物層を処理することをさらに含み、前記第2のフッ素ラジカルが、前記金属酸化物層が配置されたチャンバの内部で点火された第2のプラズマ内で生成される、態様11に記載の方法。
(態様14)
基板の上にゲート電極を形成することと、
前記ゲート電極の上にゲート誘電体層を堆積することと、
前記ゲート誘電体層の上に金属酸化物層を堆積することと、
フッ素含有ガスを用いて前記金属酸化物層を処理することと、
前記金属酸化物層の上に導電層を堆積することと
を含む方法。
(態様15)
前記金属酸化物層をアニールすることをさらに含む、態様14に記載の方法。

Claims (4)

  1. 基板の上に金属酸化物層を堆積することと、
    第1のフッ素ラジカル又は第1のフッ素含有ガス前記金属酸化物層を曝露することと、
    前記金属酸化物層にゲート誘電体層を堆積することと、
    前記金属酸化物層の上に層間誘電体層を堆積することと、
    前記層間誘電体層に金属層を堆積することと
    前記第1のフッ素ラジカル又は前記第1のフッ素含有ガスに前記金属酸化物層を曝露した後に、前記金属酸化物層をエッチングすることと、
    前記金属酸化物層をエッチングした後に、第2のフッ素ラジカル又は第2のフッ素含有ガスに前記金属酸化物層を曝露することとを含み、
    前記第2のフッ素ラジカルが、第2の遠隔プラズマ内で生成される、方法。
  2. 基板の上に金属酸化物層を堆積することと、
    第1のフッ素ラジカル又は第1のフッ素含有ガスに前記金属酸化物層を曝露することと、
    前記金属酸化物層にゲート誘電体層を堆積することと、
    前記金属酸化物層の上に層間誘電体層を堆積することと、
    前記層間誘電体層に金属層を堆積することと、
    前記第1のフッ素ラジカル又は前記第1のフッ素含有ガスに前記金属酸化物層を曝露した後に、前記金属酸化物層をエッチングすることと、
    前記金属酸化物層をエッチングした後に、第2のフッ素ラジカル又は第2のフッ素含有ガスに前記金属酸化物層を曝露することとを含み、
    前記第2のフッ素ラジカルが、前記金属酸化物層が配置されたチャンバの内部で点火された第2のプラズマ内で生成される、方法。
  3. 前記第1のフッ素ラジカルが、第1の遠隔プラズマ内で生成される、請求項1又は2に記載の方法。
  4. 前記第1のフッ素ラジカルが、前記金属酸化物層が配置されたチャンバの内部で点火された第1のプラズマ内で生成される、請求項1又は2に記載の方法。
JP2021117139A 2016-01-14 2021-07-15 フッ素処理によるigzoパッシベーションの酸素空孔 Active JP7260599B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201662278955P 2016-01-14 2016-01-14
US62/278,955 2016-01-14
US15/359,325 US10134878B2 (en) 2016-01-14 2016-11-22 Oxygen vacancy of IGZO passivation by fluorine treatment
US15/359,325 2016-11-22
JP2018536291A JP6916186B2 (ja) 2016-01-14 2017-01-10 フッ素処理によるigzoパッシベーションの酸素空孔

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2018536291A Division JP6916186B2 (ja) 2016-01-14 2017-01-10 フッ素処理によるigzoパッシベーションの酸素空孔

Publications (2)

Publication Number Publication Date
JP2021182630A JP2021182630A (ja) 2021-11-25
JP7260599B2 true JP7260599B2 (ja) 2023-04-18

Family

ID=59311423

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2018536291A Active JP6916186B2 (ja) 2016-01-14 2017-01-10 フッ素処理によるigzoパッシベーションの酸素空孔
JP2021117139A Active JP7260599B2 (ja) 2016-01-14 2021-07-15 フッ素処理によるigzoパッシベーションの酸素空孔

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2018536291A Active JP6916186B2 (ja) 2016-01-14 2017-01-10 フッ素処理によるigzoパッシベーションの酸素空孔

Country Status (5)

Country Link
US (1) US10134878B2 (ja)
JP (2) JP6916186B2 (ja)
KR (1) KR20180095115A (ja)
CN (1) CN108475620B (ja)
WO (1) WO2017123552A1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10224432B2 (en) * 2017-03-10 2019-03-05 Applied Materials, Inc. Surface treatment process performed on devices for TFT applications
CN108281509B (zh) * 2018-01-30 2020-03-17 电子科技大学 氧化物半导体基光电探测器及提高其性能的方法
JP7153499B2 (ja) * 2018-08-08 2022-10-14 東京エレクトロン株式会社 酸素含有被処理体の処理方法及び処理装置
KR20200098750A (ko) 2019-02-11 2020-08-21 삼성디스플레이 주식회사 표시 장치
KR20210027678A (ko) 2019-08-30 2021-03-11 삼성디스플레이 주식회사 표시 장치
GB201913533D0 (en) 2019-09-19 2019-11-06 Univ Southampton Optical thin films and fabrication thereof
US11430898B2 (en) 2020-03-13 2022-08-30 Applied Materials, Inc. Oxygen vacancy of amorphous indium gallium zinc oxide passivation by silicon ion treatment
KR20210148548A (ko) 2020-05-29 2021-12-08 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
TWI750902B (zh) * 2020-11-18 2021-12-21 友達光電股份有限公司 薄膜電晶體及其形成方法
CN113764282B (zh) * 2021-09-03 2023-09-05 深圳市华星光电半导体显示技术有限公司 一种背沟道蚀刻型的薄膜电晶体及其制作方法
CN114203556B (zh) * 2021-12-08 2023-05-23 中山大学 一种用于调控氧化镓半导体表层电导的方法及半导体晶圆

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001007093A (ja) 1999-05-03 2001-01-12 Applied Materials Inc 誘電エッチングプロセスのためのエッチング後処理方法
JP2010505281A (ja) 2006-09-26 2010-02-18 アプライド マテリアルズ インコーポレイテッド 欠陥パシベーションのための高kゲート積層構造に対するフッ素プラズマ処理
JP2012033911A (ja) 2010-07-02 2012-02-16 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2013041949A (ja) 2011-08-12 2013-02-28 Nlt Technologies Ltd 薄膜デバイス
WO2015194176A1 (ja) 2014-06-20 2015-12-23 株式会社Joled 薄膜トランジスタ、薄膜トランジスタの製造方法及び有機el表示装置
WO2015198604A1 (ja) 2014-06-26 2015-12-30 株式会社Joled 薄膜トランジスタ及び有機el表示装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5650655A (en) 1994-04-28 1997-07-22 Micron Technology, Inc. Integrated circuitry having electrical interconnects
US5874745A (en) 1997-08-05 1999-02-23 International Business Machines Corporation Thin film transistor with carbonaceous gate dielectric
US8143093B2 (en) * 2008-03-20 2012-03-27 Applied Materials, Inc. Process to make metal oxide thin film transistor array with etch stopping layer
KR20140002616A (ko) 2010-08-20 2014-01-08 어플라이드 머티어리얼스, 인코포레이티드 수소 미함유 실리콘 함유 유전체막을 형성하기 위한 방법들
WO2012083220A2 (en) * 2010-12-16 2012-06-21 The Regents Of The University Of California Generation of highly n-type, defect passivated transition metal oxides using plasma fluorine insertion
TWI522490B (zh) 2012-05-10 2016-02-21 應用材料股份有限公司 利用微波電漿化學氣相沈積在基板上沈積膜的方法
US8735305B2 (en) 2012-05-24 2014-05-27 Intermolecular, Inc. Methods of forming fluorinated hafnium oxide gate dielectrics by atomic layer deposition
US20140091379A1 (en) * 2012-10-01 2014-04-03 Applied Materials, Inc. Fluorocarbon coating having low refractive index
WO2014133722A1 (en) 2013-03-01 2014-09-04 Applied Materials, Inc. Metal oxide tft stability improvement
WO2014159033A1 (en) * 2013-03-13 2014-10-02 Applied Materials, Inc. Vth control method of multiple active layer metal oxide semiconductor tft
US20150140836A1 (en) * 2013-11-18 2015-05-21 Intermolecular, Inc. Methods to Control SiO2 Etching During Fluorine Doping of Si/SiO2 Interface
US20160155849A1 (en) * 2014-12-02 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, module, and electronic device
KR20160137843A (ko) * 2015-05-22 2016-12-01 엘지디스플레이 주식회사 고신뢰성 금속 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판
CN105572990B (zh) * 2015-12-21 2019-07-12 武汉华星光电技术有限公司 阵列基板及其制造方法、液晶显示面板

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001007093A (ja) 1999-05-03 2001-01-12 Applied Materials Inc 誘電エッチングプロセスのためのエッチング後処理方法
JP2010505281A (ja) 2006-09-26 2010-02-18 アプライド マテリアルズ インコーポレイテッド 欠陥パシベーションのための高kゲート積層構造に対するフッ素プラズマ処理
JP2012033911A (ja) 2010-07-02 2012-02-16 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2013041949A (ja) 2011-08-12 2013-02-28 Nlt Technologies Ltd 薄膜デバイス
WO2015194176A1 (ja) 2014-06-20 2015-12-23 株式会社Joled 薄膜トランジスタ、薄膜トランジスタの製造方法及び有機el表示装置
WO2015198604A1 (ja) 2014-06-26 2015-12-30 株式会社Joled 薄膜トランジスタ及び有機el表示装置

Also Published As

Publication number Publication date
JP2021182630A (ja) 2021-11-25
JP6916186B2 (ja) 2021-08-11
WO2017123552A1 (en) 2017-07-20
CN108475620A (zh) 2018-08-31
US10134878B2 (en) 2018-11-20
CN108475620B (zh) 2023-04-04
JP2019508883A (ja) 2019-03-28
US20170207327A1 (en) 2017-07-20
KR20180095115A (ko) 2018-08-24

Similar Documents

Publication Publication Date Title
JP7260599B2 (ja) フッ素処理によるigzoパッシベーションの酸素空孔
US9871124B2 (en) Method of IGZO and ZnO TFT fabrication with PECVD SiO2 passivation
KR100932815B1 (ko) 저온 폴리-실리콘 박막 트랜지스터를 위한 다층 고품질게이트 유전체
CN103828061B (zh) 使用氩气稀释来沉积含硅层的方法
US10381454B2 (en) Interface engineering for high capacitance capacitor for liquid crystal display
US20120045904A1 (en) Methods for forming a hydrogen free silicon containing dielectric film
US20110263079A1 (en) Interface protection layaer used in a thin film transistor structure
US9818606B2 (en) Amorphous silicon thickness uniformity improved by process diluted with hydrogen and argon gas mixture
US10224432B2 (en) Surface treatment process performed on devices for TFT applications
US10170569B2 (en) Thin film transistor fabrication utlizing an interface layer on a metal electrode layer
US8840763B2 (en) Methods for stable process in a reactive sputtering process using zinc or doped zinc target
US20140273342A1 (en) Vth control method of multiple active layer metal oxide semiconductor tft
US11430898B2 (en) Oxygen vacancy of amorphous indium gallium zinc oxide passivation by silicon ion treatment
KR102446402B1 (ko) 플라즈마 유발 손상을 감소시키기 위한 프로세스

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210816

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210816

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220927

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220930

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221213

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230314

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230406

R150 Certificate of patent or registration of utility model

Ref document number: 7260599

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150