KR102446402B1 - 플라즈마 유발 손상을 감소시키기 위한 프로세스 - Google Patents

플라즈마 유발 손상을 감소시키기 위한 프로세스 Download PDF

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Abstract

본원에서 설명되는 실시예들은 TFT(thin film transistor)들, 및 TFT들에서 플라즈마 유발 손상을 감소시키기 위한 프로세스들을 제공한다. 일 실시예에서, 기판 위에 버퍼 층이 배치되고, 버퍼 층 위에 반도체 층이 배치된다. 반도체 층 위에 게이트 유전체 층이 배치된다. 게이트 유전체 층은 계면에서 반도체 층과 접촉한다. 게이트 전극(204)은 게이트 유전체 층 위에 배치된다. 게이트 유전체 층은, 약 6 MV/cm 내지 약 10 MV/cm의 브레이크다운 필드를 가지면서 TFT의 수행 능력을 개선하기 위해, 약 5e10 cm-2eV-1 내지 약 5e11 cm-2eV-1의 Dit 및 약 0.10 V 내지 약 0.30 V의 히스테리시스를 갖는다.

Description

플라즈마 유발 손상을 감소시키기 위한 프로세스
[0001] 본 개시내용의 실시예들은 일반적으로, TFT(thin film transistor)들, 및 TFT들에서 플라즈마 유발 손상을 감소시키기 위한 프로세스에 관한 것이다.
[0002] 플랫 패널(flat panel) 디스플레이들은 일반적으로, 액티브 매트릭스(active matrix) 디스플레이들, 이를테면 컴퓨터 및 텔레비전 모니터들에 사용된다. PECVD(plasma-enhanced chemical vapor deposition)는 일반적으로, 플랫 패널 디스플레이 구현들을 위한 투명 기판과 같은 기판 상에 박막들을 증착하기 위해 이용된다. PECVD는 일반적으로, 기판을 수용하는 진공 챔버 내에 전구체 가스 또는 가스 혼합물을 도입함으로써 달성된다. 전구체 가스 또는 가스 혼합물은 전형적으로, 기판과 대향하는, 챔버의 최상부 근처에 위치된 분배 플레이트를 통해 기판 쪽으로 지향된다. 챔버 내의 전구체 가스 또는 가스 혼합물은, 챔버에 커플링된 하나 이상의 RF(radio frequency) 소스들로부터 챔버에 RF 전력을 인가함으로써, 플라즈마로 에너자이징(energize)된다(예컨대, 여기된다). 여기된 가스 또는 가스 혼합물이 반응하여 기판의 표면 상에 재료의 층을 형성한다.
[0003] PECVD 기법들에 의해 프로세싱되는 플랫 패널들은 전형적으로 크고, 흔히 수 제곱 미터를 초과한다. 플랫 패널들 위로 균일한 프로세스 가스 유동을 제공하는 데 활용되는 가스 분배 플레이트들(또는 가스 확산기 플레이트들)은, 특히 200 mm 및 300 mm 반도체 웨이퍼 프로세싱에 활용되는 가스 분배 플레이트들과 비교할 때, 사이즈가 비교적 크다. 추가로, 기판들이 직사각형일 때, 기판의 에지들, 이를테면 기판의 측면들 및 코너들은 기판의 다른 부분들에서 겪게 되는 조건들과 상이할 수 있는 조건들을 겪는다. 이들 상이한 조건들은 프로세싱 파라미터들, 이를테면 막 두께, 증착 균일성, 및/또는 막 응력에 영향을 미친다.
[0004] PECVD는 대개 TFT들을 위한 막들을 증착하기 위해 사용된다. PECVD 프로세스의 특성 상 플라즈마가 형성된다. 플라즈마 환경은 가혹할 수 있고, 대개 손상을 야기할 수 있다. 손상은 후속 층이 상부에 증착되는 하부 층에도 발생할 수 있다.
[0005] 따라서, 플라즈마 손상이 감소된 TFT들, 및 플라즈마 유발 손상을 감소시키기 위한 개선된 프로세스가 필요하다.
[0006] 일 실시예에서, TFT(thin film transistor)가 제공된다. TFT는 기판, 기판 상에 배치된 게이트 전극, 게이트 전극 및 기판 상에 배치된 게이트 유전체 층, 게이트 유전체 층 상에 배치된 반도체 층, 및 반도체 층 상에 배치된 소스 전극 및 드레인 전극을 포함한다. 게이트 유전체 층은 약 6 MV/cm 내지 약 10 MV/cm의 브레이크다운 필드(breakdown field), 약 5e10 cm-2eV-1 내지 약 5e11 cm-2eV-1의 계면 트랩 밀도(interface trap density)(Dit), 및 약 0.10 V 내지 약 0.30 V의 히스테리시스(hysteresis)를 갖는다.
[0007] 일 실시예에서, TFT(thin film transistor)가 제공된다. TFT는 기판, 기판 상에 배치된 버퍼 층, 버퍼 층 상에 배치된 반도체 층, 반도체 층 상에 배치된 게이트 유전체 층, 게이트 유전체 층 상에 배치된 게이트 전극, 게이트 유전체 층 및 게이트 전극 상에 배치된 ILD(inter-layer dielectric) 층, 및 ILD 층의 소스 전극 비아에 배치된 소스 전극 및 ILD 층의 드레인 전극 비아에 배치된 드레인 전극을 포함한다. 게이트 유전체 층은 6 MV/cm 내지 약 10 MV/cm의 브레이크다운 필드, 약 5e10 cm-2eV-1 내지 약 5e11 cm-2eV-1의 계면 트랩 밀도(Dit), 및 약 0.10 V 내지 약 0.30 V의 히스테리시스를 갖는다.
[0008] 일 실시예에서, TFT(thin film transistor)를 제작하는 방법이 제공된다. 방법은, 챔버의 프로세스 볼륨 내에 증착 가스 유량으로 증착 가스를 유동시키는 단계, 초기 전력 레벨로 초기 구간 동안 증착 가스에 RF(radio frequency) 전력을 인가하여, 게이트 유전체 층의 구역들의 범위 중 초기 구역을 형성하는 단계 ― 초기 구역은 최소 밀도를 갖는 구역 밀도를 가짐 ―; 및 RF 전력이 최종 전력 레벨로 최종 구간 동안 인가되어, 구역들의 범위 중 최종 구역이 형성될 때까지, 구간들에서 초기 전력 레벨을 증가시켜서, 구역들의 범위 중 구역들을 형성하는 단계를 포함하며, 최종 구역은 최대 밀도를 갖는 구역 밀도를 갖고, 그리고 형성된 각각의 구역의 구역 밀도는 이전 구역의 구역 밀도 이상의 밀도를 갖는다.
[0009] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 단지 예시적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 하고, 다른 균등하게 유효한 실시예들을 허용할 수 있다는 것이 주목되어야 한다.
[0010] 도 1은 본원에서 설명되는 실시예들에 따른 PECVD 챔버의 개략적인 단면도를 예시한다.
[0011] 도 2는 일 실시예에 따른 탑 게이트(top gate) TFT의 개략적인 단면도를 예시한다.
[0012] 도 3a는 일 실시예에 따른 예시적인 게이트 유전체 층의 개략적인 단면도를 예시한다.
[0013] 도 3b는 일 실시예에 따른 예시적인 게이트 유전체 층의 개략적인 단면도를 예시한다.
[0014] 도 4는 일 실시예에 따른 탑 게이트 TFT를 제작하는 방법의 흐름도이다.
[0015] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 특징들이 추가적인 설명 없이 다른 실시예들에 유익하게 포함될 수 있다는 것이 고려된다.
[0016] 본원에서 설명되는 실시예들은 플라즈마 손상이 감소된 TFT들, 및 TFT 제작 동안 기판 또는 이미 증착된 막 상의 플라즈마 손상을 감소시키기 위한 프로세스들에 관한 것이다. PECVD 프로세스로부터의 플라즈마는 이미 증착된 막을 손상시킬 수 있다. 구체적으로, PECVD 프로세스에 의해 층이 상부에 증착될 노출된 표면이 손상될 수 있다. 본원에서 논의되는 바와 같이, 플라즈마 손상을 감소 및/또는 제거하는 프로세스가 개시된다.
[0017] 본원의 실시예들은 대면적 기판들을 프로세싱하도록 구성된 PECVD 시스템, 이를테면, 캘리포니아, 산타클라라의 Applied Materials, Inc.의 디비전인 AKT로부터 입수가능한 PECVD 시스템을 참조하여 아래에서 예시적으로 설명된다. 다른 제조자들로부터의 다른 적합하게 구성된 장치가 또한, 본원에서 설명되는 실시예들에 따라 구현될 수 있다는 것이 고려된다. 부가하여, 본원에서 설명되는 다양한 구현들이 다른 시스템 구성들, 이를테면, 에칭 시스템들, 다른 화학 기상 증착 시스템들, 또는 원형 기판들을 프로세싱하도록 구성된 시스템들을 포함하여 프로세스 챔버 내에서 가스를 분배하는 것이 요구되는 다른 시스템들에서 유용하다는 것을 이해하여야 한다.
[0018] 도 1은 플랫 패널 디스플레이들을 위한 전자 디바이스들, 이를테면 TFT(thin film transistor) 디바이스들 및 AMOLED(active matrix organic light emitting diode) 디바이스들을 형성하기 위한 PECVD 챔버(100)의 개략적인 단면도를 예시한다. 챔버(100)는 벽들(102), 최하부(104), 및 확산기(110)를 포함하며, 이들은 프로세스 볼륨(106)을 정의한다. 더 구체적으로, 프로세스 볼륨(106)은 추가로 벽들(102)의 표면들(107)에 의해 정의된다. 일 실시예에서, 벽들(102), 최하부(104), 및 확산기(110)는 금속 재료, 이를테면 알루미늄, 스테인리스 강, 및 이들의 합금들로 제작된다. 예컨대, 확산기(110)는 6061 알루미늄 합금으로 형성될 수 있다. 다른 실시예에서, 확산기(110)는 양극산화 알루미늄 재료로 형성될 수 있다. 기판 지지부(130)가 확산기(110)와 대향하게 프로세스 볼륨(106)에 배치된다. 프로세스 볼륨(106)은 기판(105)이 챔버(100) 내로 그리고 밖으로 이송될 수 있도록 벽들(102)을 통해 형성된 밀봉가능 슬릿 밸브 개구(108)를 통해 접근된다.
[0019] 기판 지지부(130)는 기판(105)을 지지하기 위한 기판 수용 표면(132), 및 기판 지지부(130)를 상승 및 하강시키기 위해 리프트 시스템(136)에 커플링된 스템(stem)(134)을 포함한다. 동작 시, 프로세싱 동안 기판(105)의 주변부 위에 섀도우 프레임(133)이 포지셔닝될 수 있다. 리프트 핀들(138)은, 기판 이송을 가능하게 하도록, 기판 수용 표면(132)으로 그리고 기판 수용 표면(132)으로부터 기판(105)을 이동시키기 위해, 기판 지지부(130)를 통해 이동가능하게 배치된다. 기판 지지부(130)는 또한, 기판 지지부(130) 및 기판 지지부(130) 상에 포지셔닝된 기판(105)을 원하는 온도로 유지하기 위해, 가열 및/또는 냉각 엘리먼트들(139)을 포함할 수 있다. 기판 지지부(130)는 또한, 기판 지지부(130)의 주변부에 RF 접지를 제공하기 위해 접지 스트랩들(131)을 포함할 수 있다.
[0020] 확산기(110)는 서스펜션 엘리먼트(suspension element)(114)에 의해 확산기(110)의 주변부 근방에서 배킹 플레이트(112)에 커플링된다. 확산기(110)는 또한, 확산기(110)의 직진도/곡률을 제어하고 그리고/또는 처짐을 방지하는 것을 보조하기 위해, 하나 이상의 중앙 지지부들(116)에 의해 배킹 플레이트(112)에 커플링될 수 있다. 가스 소스(120)가 배킹 플레이트(112)에 유동적으로 커플링되어, 배킹 플레이트(112)를 통해, 확산기(110)에 형성된 복수의 가스 통로들(111)로, 그리고 최종적으로, 기판 수용 표면(132)으로 가스를 제공한다.
[0021] 진공 펌프(109)가 프로세스 볼륨(106) 내의 압력을 제어하기 위해 챔버(100)에 커플링된다. RF 전력 소스(122)가 배킹 플레이트(112) 및/또는 확산기(110)에 커플링되어, 확산기(110)에 RF 전력을 제공하여, 확산기(110)와 기판 지지부(130) 사이에 전기장을 생성한다. 동작 시, 확산기(110)와 기판 지지부(130) 사이에 존재하는 가스들은 RF 전기장에 의해 플라즈마로 에너자이징된다. 다양한 RF 주파수들, 이를테면 약 0.3 MHz 내지 약 200 MHz의 주파수가 사용될 수 있다. 일 실시예에서, RF 전력 소스(122)는 13.56 MHz의 주파수로 확산기(110)에 전력을 제공한다.
[0022] 원격 플라즈마 소스(124)가 또한, 가스 소스(120)와 배킹 플레이트(112) 사이에 커플링된다. 원격 플라즈마 소스(124)는, 원하는 구현에 따라, 유도성 커플링 원격 플라즈마 소스, 용량성 커플링 원격 플라즈마 소스, 또는 마이크로파 원격 플라즈마 소스일 수 있다. 원격 플라즈마 소스(124)는 프로세스 가스 플라즈마 생성 및/또는 세정 가스 플라즈마 생성을 보조하기 위해 활용될 수 있다.
[0023] 일 실시예에서, 기판 지지부(130)에 매립된 가열 및/또는 냉각 엘리먼트들(139)은, 증착 동안, 기판 지지부(130) 및 기판 지지부(130) 상의 기판(105)의 온도를 섭씨 약 200도 내지 섭씨 약 500도 이하로 유지하기 위해 활용된다.
[0024] 증착 프로세스들 동안, 기판 수용 표면(132) 상에 배치된 기판(105)의 최상부 표면과 확산기(110)의 최하부 표면(140) 사이의 간격은 400 mil 내지 약 1,200 mil, 예컨대 400 mil 내지 약 800 mil일 수 있다. 챔버(100)는, 특히, 층간 유전체 막들 및 게이트 절연체 막들을 포함하는 다양한 애플리케이션들을 위해, 다양한 재료들, 이를테면 실리콘 나이트라이드 재료, 실리콘 산화물 재료, 비정질 실리콘 재료들을 증착하는 데 사용될 수 있다.
[0025] 도 2는 일 실시예에 따른 탑 게이트 TFT(200)의 개략적인 단면도를 예시한다. 탑 게이트 TFT(200)는 기판(202), 버퍼 층(204), 반도체 층(206), 게이트 유전체 층(208), 게이트 전극(210), ILD(inter-layer dielectric) 층(212), 소스 전극(214), 및 드레인 전극(216)을 포함한다. 기판(202)은 임의의 적합한 재료, 이를테면 실리콘 기반 기판들, 반도체 기반 기판들, 절연 기반 기판들, 게르마늄 기반 기판들, 그리고 일반적으로, CMOS 구조에 존재할 하나 이상의 일반적인 층들을 포함할 수 있다. 다른 재료들이 또한 고려된다는 것을 이해해야 한다.
[0026] 버퍼 층(204)은 기판(202) 위에 배치되고, 반도체 층(206)은 버퍼 층(204) 위에 배치된다. 일 실시예에서, 버퍼 층(204)은, 실리콘 모노나이트라이드(SiN) 및 실리콘 이산화물(SiO2) 함유 재료, 또는 SiO2 함유 재료 중 적어도 하나를 포함한다. 반도체 층(206)은 반도체 재료를 포함한다. 일 실시예에서, 반도체 재료는, 실리콘, 폴리실리콘, 저온 폴리실리콘, 비정질 실리콘, IGZO(indium-gallium-zinc oxide), 및 ZnON(zinc oxynitride) 함유 재료 중 적어도 하나를 포함한다. 다른 재료들이 또한 고려된다는 것을 이해해야 한다. 게이트 유전체 층(208)은 반도체 층(206) 위에 배치된다. 일 실시예에서, 게이트 유전체 층(208)은 약 500 옹스트롬 내지 약 1500 옹스트롬의 두께를 갖는다. 게이트 유전체 층(208)은 계면(201)에서 반도체 층과 접촉한다. 게이트 유전체 층(208)은 절연 재료를 포함한다. 일 실시예에서, 절연 재료는, 실리콘 모노나이트라이드(SiN), 실리콘 나이트라이드(Si3N4), 실리콘 일산화물(SiO), 실리콘 이산화물(SiO2), 및 실리콘 옥시나이트라이드(Si2N2O) 함유 재료 중 적어도 하나를 포함한다. 다른 재료들이 또한 고려된다는 것을 이해해야 한다. 반도체 층(206) 및 게이트 유전체 층(208)은 PECVD(plasma-enhanced chemical vapor deposition) 프로세스에 의해 증착될 수 있다.
[0027] 게이트 전극(210)은 게이트 유전체 층(208) 위에 배치된다. ILD 층(212)은 게이트 전극(210) 위에 배치된다. ILD 층(212)의 소스 전극 비아(218)에 소스 전극(214)이 배치되고, ILD 층(212)의 드레인 전극 비아(220)에 드레인 전극(216)이 배치된다. 게이트 전극(210), 소스 전극(214), 및 드레인 전극(216)은 각각, 전도성 재료, 이를테면 구리, 티타늄, 탄탈럼, 또는 임의의 전기 전도성 금속을 포함한다. 다른 재료들이 또한 고려된다는 것을 이해해야 한다. 일 실시예에서, 게이트 전극(210), 소스 전극(214), 및 드레인 전극(216)에 사용되는 재료는 동일한 재료이다. 다른 실시예에서, 게이트 전극(210), 소스 전극(214), 및 드레인 전극(216) 중 적어도 하나를 위한 재료는 나머지 2개의 전극들에 사용되는 재료와 상이하다. 또 다른 실시예에서, 게이트 전극(210), 소스 전극(214), 및 드레인 전극(216)을 위한 재료는 각각의 전극마다 상이하다. 게이트 전극(210), 소스 전극(214), 및 드레인 전극(216)은 PVD(physical vapor deposition)에 의해 증착될 수 있다. ILD 층(212)은 임의의 적합한 유전체 재료, 이를테면 실리콘 산화물로 제조될 수 있다. 버퍼 층(204) 및 ILD 층(212)은 PECVD 프로세스에 의해 증착될 수 있다.
[0028] 게이트 유전체 층(208)은 약 6 MV/cm(megavolts per centimeter) 내지 약 10 MV/cm의 브레이크다운 필드를 갖는다. 브레이크다운 필드는, 일반적으로, 게이트 유전체 층(208)을 고밀화하기 위해 PECVD 프로세스에서 증착 가스에 인가되는 높은 RF 전력으로 인한 높은 이온 충격의 결과이다. PECVD 프로세스에서, 계면(201) 및 반도체 층(206)은 PECVD 프로세스의 높은 이온 충격으로 인해 손상될 수 있다. 통상적으로, PECVD 프로세스의 높은 이온 충격으로부터의 계면(210) 및 반도체 층(206)에 대한 손상으로 인해, 게이트 유전체 층(208)은 약 5e11 cm-2eV-1 초과의 계면 트랩 밀도(Dit), 및 약 0.30 V 초과의 히스테리시스를 갖는다. 약 5e11 cm-2eV-1 초과의 Dit 및 약 0.30 V 초과의 히스테리시스는 탑 게이트 TFT(200)의 수행 능력(performance capability)을 감소시킬 수 있다.
[0029] 도 3a는 예시적인 게이트 유전체 층(208A)의 개략적인 단면도이다. 예시적인 게이트 유전체 층(208A)은, 약 6 MV/cm 내지 약 10 MV/cm의 브레이크다운 필드를 가지면서 탑 게이트 TFT(200)의 수행 능력을 개선하기 위해, 약 5e10 cm-2eV-1 내지 약 5e11 cm-2eV-1의 Dit 및 약 0.10 V 내지 약 0.30 V의 히스테리시스를 갖는다. 약 5e10 cm-2eV-1 내지 약 5e11 cm-2eV-1의 Dit 및 약 0.10 V 내지 약 0.30 V의 히스테리시스는 게이트 유전체 층(208A)의 두께의 구역들의 범위에 걸친 밀도 프로파일의 결과이다.
[0030] 게이트 유전체 층(208A)은 제1 표면(304), 제2 표면(306), 및 두께(308)를 갖는다. 게이트 유전체 층(208A)의 두께(308)는 두께(308)의 0%에 대응하는 제1 표면(304)으로부터 두께(308)의 100%에 대응하는 제2 표면(306)까지 측정된 구역들의 범위(310)로 분할된다. 각각의 구역(312)은 구역 두께 및 구역 밀도를 갖는다. 일 실시예에서, 각각의 구역(312)은 두께(308)의 약 0.001% 내지 약 20%의 구역 두께를 갖는다. 두께(308)의 구역들의 범위(310)에 걸친 밀도 프로파일은 최소 밀도 및 최대 밀도를 갖는다. 일 실시예에서, 제1 표면(304)에 인접한, 구역들의 범위(310) 중 초기 구역(314)은 최소 밀도를 갖는 구역 밀도를 갖고, 제2 표면(306)에 인접한, 구역들의 범위(310) 중 최종 구역(316)은 최대 밀도를 갖는 구역 밀도를 가지며, 이전 구역 바로 위에 배치된 각각의 구역(312)의 구역 밀도는 이전 구역의 구역 밀도 이상이다. 일 실시예에서, 최대 밀도는 약 2.1 g/cm3이고, 최대 밀도는 약 2.25 g/cm3이다.
[0031] 일 실시예에서, 각각의 구역(312)은 실질적으로 동일한 구역 두께를 가지며, 이전 구역 바로 위에 배치된 각각의 구역(312)은 이전 구역의 구역 밀도 이상의 구역 밀도를 갖는다. 다른 실시예에서, 구역 밀도의 증가는 PECVD 프로세스의 결과이다. PECVD 프로세스는, 초기 전력 레벨로 초기 구간 동안 증착 가스에 RF(radio frequency) 전력을 인가하여, 구역들의 범위(310) 중 초기 구역(314)을 형성하는 것, 및 RF 전력이 최종 전력 레벨로 최종 구간 동안 인가되어, 구역들의 범위 중 최종 구역(316)이 형성될 때까지, 구간들에서 초기 전력 레벨을 증가시켜서, 구역들의 범위(310) 중 구역들(312)을 형성하는 것을 포함한다. 구역들의 범위(310) 중 각각의 구역(312)은 실질적으로 동일한 두께를 가지며, 이전 구역 바로 위에 배치된 각각의 구역(312)은 이전 구역의 구역 밀도 이상의 구역 밀도를 갖는다. 도 2를 참조하면, 게이트 유전체 층(208A)의 제1 표면(304)은 계면(201)에서 반도체 층(206)과 접촉한다. 게이트 유전체 층(208A)은 약 5e10 cm-2eV-1 내지 약 5e11 cm-2eV-1의 Dit 및 약 0.10 V 내지 약 0.30 V의 히스테리시스를 갖는다.
[0032] 도 3b는 예시적인 게이트 유전체 층(208B)의 개략적인 단면도이다. 예시적인 게이트 유전체 층(208B)은, 약 6 MV/cm 내지 약 10 MV/cm의 브레이크다운 필드를 가지면서 탑 게이트 TFT(200)의 수행 능력을 개선하기 위해, 약 5e10 cm-2eV-1 내지 약 5e11 cm-2eV-1의 Dit 및 약 0.10 V 내지 약 0.30 V의 히스테리시스를 갖는다. 약 5e10 cm-2eV-1 내지 약 5e11 cm-2eV-1의 Dit 및 약 0.10 V 내지 약 0.30 V의 히스테리시스는, 게이트 유전체 층(208B)의 중간 층이 게이트 유전체 층(208B)의 두께의 약 20% 이하의 두께를 갖고, 중간 층이 게이트 유전체 층(208B)의 벌크 층의 밀도 이하의 밀도를 갖는 것의 결과이다.
[0033] 게이트 유전체 층(208B)은 제1 표면(304), 제2 표면(306), 중간 층(301), 벌크 층(302), 및 두께(308)를 갖는다. 일 실시예에서, 중간 층(301)은 제1 표면(304)을 포함하고, 벌크 층(302)은 제2 표면(306)을 포함한다. 벌크 층(302)은 중간 층(301) 위에 배치된다. 두께(308)는 중간 층(301)의 두께(303) 및 벌크 층(302)의 두께(305)를 포함한다. 중간 층(301)은 두께(308)의 약 20% 이하의 두께(303)를 갖는다. 중간 층(301)은 벌크 층(302)의 밀도 이하의 밀도를 갖는다. 일 실시예에서, 벌크 층(302)의 밀도는 약 2.15 g/cm3 초과이다. 도 2를 참조하면, 게이트 유전체 층(208B)의 제1 표면(304)은 계면(201)에서 반도체 층(206)과 접촉한다. 게이트 유전체 층(208B)은 약 5e10 cm-2eV-1 내지 약 5e11 cm-2eV-1의 Dit 및 약 0.10 V 내지 약 0.30 V의 히스테리시스를 갖는다.
[0034] 도 4는 탑 게이트 TFT를 제작하는 방법(400)의 흐름도이다. 일 실시예에서, 방법(400)을 위해 챔버(100)가 활용된다. 선택적인 동작(401)에서, TFT의 초기 층들이 기판(202) 상에 형성된다. 일 실시예에서, PECVD 프로세싱에 의해, 버퍼 층(204)이 기판(202) 위에 증착되고, 반도체 층(206)이 버퍼 층(204) 위에 증착된다. 동작(402)에서, 게이트 유전체 층(208)이 증착된다.
[0035] 일 실시예에서, 게이트 유전체 층(208A)은 단일-단계 PECVD 프로세스에 의해 증착된다. 단일-단계 PECVD 프로세스는 챔버(100)의 프로세스 볼륨(106) 내에 증착 가스 유량으로 증착 가스를 유동시키고, 증착 가스에 RF 전력을 인가하는 것을 포함한다. 일 실시예에서, 증착 가스는 실란(SiH4), 아산화 질소(N2O), 및 아르곤(Ar)을 포함한다. 증착 가스 유량은 약 800 sccm 내지 약 1600 sccm의 SiH4, 약 30000 sccm 내지 약 70000 sccm의 N2O, 및 약 40000 sccm 내지 약 70000 sccm 의 Ar을 포함한다. 일 실시예에서, RF 전력 소스(122)는 확산기(110)에 RF 전력을 제공한다. RF 전력은 초기 구간에서 초기 전력 레벨 및 일정 주파수로 인가된다. RF 전력이 최종 구간에서 최종 전력 레벨로 인가될 때까지, 초기 전력 레벨은 구간들에서 증가되는데, 이는 또한 램핑(ramp)되는 것으로 알려져 있다. 일 실시예에서, 구간들은 약 0.5초 내지 약 2초이다. 초기 전력 레벨은, RF 전력이 최종 전력 레벨로 인가될 때까지, 구간들에서 단계적으로, 지수적으로, 또는 선형적으로 증가될 수 있다. 일 실시예에서, RF 전력은 약 2000 W(Watt) 내지 약 16000 W이다. 예컨대, 초기 전력 레벨은 약 2000 W 내지 약 5000 W이고, 최종 전력 레벨은 약 12000 W 내지 약 16000 W이다. 초기 전력을 증가시키는 것은, 게이트 유전체 층(208A)이 두께(308)의 0%에 대응하는 제1 표면(304)으로부터 두께(308)의 100%에 대응하는 제2 표면(306)까지 측정된 구역들의 범위(310)로 분할되게 한다. 각각의 구역(312)은 구역 두께 및 구역 밀도를 갖는다. 일 실시예에서, 각각의 구역(312)은 두께(308)의 약 0.001% 내지 약 20%의 구역 두께를 갖는다.
[0036] 두께(308)의 구역들의 범위(310)에 걸친 밀도 프로파일은 최소 밀도 및 최대 밀도를 갖는다. 일 실시예에서, 제1 표면(304)에 인접하고 초기 구간에 대응하는, 구역들의 범위(310) 중 초기 구역은 최소 밀도를 갖는 구역 밀도를 갖고, 제2 표면(306)에 인접하고 최종 구간에 대응하는, 구역들의 범위(310) 중 최종 구역(316)은 최대 밀도를 갖는 구역 밀도를 가지며, 이전 구역 바로 위에 증착된 각각의 구역(312)의 구역 밀도는 이전 구역의 구역 밀도 이상이다. 밀도 프로파일은 구간들에서 초기 전력 레벨을 증가시킨 결과이며, 이는 이온 충격으로부터의 하부 층에 대한 플라즈마 손상을 감소시킨다. 일 실시예에서, 각각의 구역(312)은 실질적으로 동일한 구역 두께를 가지며, 이전 구역 바로 위에 배치된 각각의 구역(312)은 이전 구역의 구역 밀도 이상의 구역 밀도를 갖는다. 다른 실시예에서, 구역 밀도의 증가는 RF 전력을 램핑한 결과이다. 초기 전력 레벨로 초기 구간 동안 증착 가스에 RF 전력을 인가하여 구역들의 범위(310) 중 초기 구역(314)을 형성하고, RF 전력이 최종 전력 레벨로 최종 구간 동안 인가되어 구역들의 범위 중 최종 구역(316)이 형성될 때까지, 구간들에서 초기 전력 레벨을 증가시켜서 구역들의 범위(310) 중 구역들(312)을 형성하는 것은, 구역들의 범위(310) 중 각각의 구역(312)이 실질적으로 동일한 두께를 갖게 할 수 있고, 이전 구역 바로 위에 배치된 각각의 구역(312)이 이전 구역의 구역 밀도 이상의 구역 밀도를 갖게 할 수 있다.
[0037] 다른 실시예에서, 초기 구간에서의 프로세스 볼륨(106) 내의 초기 압력은, 최종 구간에서의 최종 압력까지, 구간들에서 감소된다. 일 실시예에서, 약 900 mTorr 내지 약 1300 mTorr의 초기 압력이 구간들에서 감소된다. 각각의 구간에 대응하는, 구역들의 범위(310) 중 각각의 구역(312)은 구역 두께 및 구역 밀도를 갖는다. 초기 구간에 대응하는, 구역들의 범위(310) 중 초기 구역은 최소 밀도를 갖는 구역 밀도를 갖고, 최종 구간에 대응하는, 구역들의 범위(310) 중 최종 구역(316)은 최대 밀도를 갖는 구역 밀도를 가지며, 이전 구역 바로 위에 증착된 각각의 구역의 구역 밀도는 이전 구역의 구역 밀도 이상의 구역 밀도를 갖는다.
[0038] 일 실시예에서, 게이트 유전체 층(208B)은 2-단계 PECVD 프로세스에 의해 증착된다. 2-단계 PECVD 프로세스는 챔버(100)의 프로세스 볼륨(106) 내에 증착 가스 유량으로 증착 가스를 유동시키고, 증착 가스에 RF 전력을 인가하는 것을 포함한다. 일 실시예에서, RF 전력 소스(122)는 확산기(110)에 RF 전력을 제공한다. 게이트 유전체 층(208B)의 중간 층(301)이 증착될 때까지, 초기 구간 동안, RF 전력은 초기 전력 레벨 및 일정 주파수로 인가되고, 프로세스 볼륨(106)은 초기 압력을 갖는다. 게이트 유전체 층(208B)의 벌크 층(302)이 증착될 때까지, 최종 구간 동안, RF 전력은 최종 전력 레벨로 인가되고, 프로세스 볼륨(106)은 최종 압력을 갖는다. 일 실시예에서, 초기 전력 레벨은 최종 전력 레벨 초과이다. 다른 실시예에서, 최종 압력은 초기 압력 미만이다. 일 실시예에서, RF 전력은 약 2000 W(Watt) 내지 약 16000 W이다. 예컨대, 초기 전력 레벨은 약 2000 W 내지 약 5000 W이고, 최종 전력 레벨은 약 12000 W 내지 약 16000 W이다. 일 실시예에서, 초기 압력은 약 900 mTorr 내지 약 1300 mTorr이다. 중간 층(301)은 두께(308)의 약 20% 이하의 두께(303)를 갖는다. 중간 층(301)은 벌크 층(302)의 밀도 이하의 밀도를 갖는다. 초기 전력 레벨로 증착된 중간 층(301)은 게이트 유전체 층(208B)의 벌크 층(302)을 증착하는 최종 전력 레벨에서 이온 충격으로부터 하부 층에 대한 플라즈마 손상을 감소시킨다.
[0039] 동작(403)에서, TFT의 나머지 구조가 형성된다. 일 실시예에서, PVD 프로세싱에 의해 게이트 유전체 층(208) 위에 게이트 전극(210)이 형성된다. PECVD 프로세싱에 의해 게이트 전극(210) 위에 ILD 층(212)이 증착된다. ILD 층(212)에 형성된 소스 전극 비아(218)에 PVD 프로세싱에 의해 소스 전극(214)이 형성되고, 그리고 ILD 층(212)에 형성된 드레인 전극 비아(220)에 PVD 프로세싱에 의해 드레인 전극(216)이 형성된다.
[0040] 요약하면, 게이트 유전체 층을 갖는 TFT들 및 그 TFT들을 제작하는 방법들이 본원에서 설명된다. 게이트 유전체 층은, 약 6 MV/cm 내지 약 10 MV/cm의 브레이크다운 필드를 가지면서 탑 게이트 TFT(200)의 수행 능력을 개선하기 위해, 약 5e10 cm-2eV-1 내지 약 5e11 cm-2eV-1의 Dit 및 약 0.10 V 내지 약 0.30 V의 히스테리시스를 갖는다. 단일-단계 PECVD 프로세스는 게이트 유전체 층의 두께의 구역들의 범위에 걸친 밀도 프로파일을 갖는 게이트 유전체 층을 형성한다. 하부 층에 인접한, 구역들의 범위 중 초기 구역은 최소 밀도를 갖는 구역 밀도를 갖고, 구역들의 범위 중 최종 구역은 최대 밀도를 갖는 구역 밀도를 가지며, 이전 구역 바로 위에 증착된 각각의 구역의 구역 밀도는 이전 구역의 구역 밀도 이상이다. 밀도 프로파일은 구간들에서 초기 전력 레벨을 증가시킨 결과이며, 이는 이온 충격으로부터의 하부 층에 대한 플라즈마 손상을 감소시킨다. 2-단계 PECVD 프로세스는 중간 층 및 벌크 층을 갖는 게이트 유전체 층을 형성한다. 중간 층은 게이트 유전체 층의 두께의 약 20% 이하의 두께를 갖고, 벌크 층의 밀도 이하의 밀도를 갖는다. 초기 전력 레벨로 증착된 중간 층은 게이트 유전체 층의 벌크 층을 증착하는 최종 전력 레벨에서 이온 충격으로부터 하부 층에 대한 플라즈마 손상을 감소시킨다.
[0041] 전술한 바가 본 개시내용의 예들에 관한 것이지만, 본 개시내용의 다른 및 추가적인 예들이 본 개시내용의 기본적인 범위로부터 벗어나지 않으면서 고안될 수 있고, 본 개시내용의 범위는 다음의 청구항들에 의해 결정된다.

Claims (15)

  1. 기판;
    상기 기판 상에 배치된 버퍼 층;
    상기 버퍼 층 상에 배치된 반도체 층;
    상기 반도체 층 상에 배치된 게이트 유전체 층 ― 상기 게이트 유전체 층은 계면에서 상기 반도체 층과 접촉하고, 상기 게이트 유전체 층은:
    제1 표면과의 계면에서 상기 반도체 층과 접촉하는 상기 제1 표면을 갖는 중간 층;
    게이트 전극 및 ILD(inter-layer dielectric) 층과 접촉하는 제2 표면을 갖는 벌크 층; 및
    상기 중간 층 및 상기 벌크 층을 필수적 요소로 하여 구성되는(consisting essentially of) 두께 ― 상기 게이트 유전체 층은 6 MV/cm 내지 10 MV/cm의 브레이크다운 필드(breakdown field), 5e10 cm-2eV-1 내지 5e11 cm-2eV-1의 계면 트랩 밀도(interface trap density)(Dit), 및 0.10 V 내지 0.30 V의 히스테리시스(hysteresis)를 갖도록, 상기 중간 층은 상기 게이트 유전체 층의 두께의 20% 이하이고, 상기 벌크 층의 밀도 이하의 밀도를 가짐 ―
    를 포함함;
    상기 게이트 유전체 층 상에 배치된 상기 게이트 전극;
    상기 게이트 유전체 층 및 상기 게이트 전극 상에 배치된 상기 ILD 층; 및
    상기 ILD 층의 소스 전극 비아에 배치된 소스 전극, 및 상기 ILD 층의 드레인 전극 비아에 배치된 드레인 전극
    을 포함하는,
    TFT(thin film transistor).
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1 항에 있어서,
    상기 게이트 유전체 층은 500 옹스트롬 내지 1500 옹스트롬의 두께를 갖는,
    TFT.
  6. 제1 항에 있어서,
    상기 버퍼 층은, 실리콘 모노나이트라이드(SiN) 및 실리콘 이산화물(SiO2) 함유 재료, 또는 SiO2 함유 재료 중 적어도 하나를 포함하는,
    TFT.
  7. 제1 항에 있어서,
    상기 반도체 층은, 실리콘, 폴리실리콘, 저온 폴리실리콘, 비정질 실리콘, IGZO(indium-gallium-zinc oxide), 및 ZnON(zinc oxynitride) 함유 재료 중 적어도 하나를 포함하는,
    TFT.
  8. 제1 항에 있어서,
    상기 게이트 유전체 층은, SiN, 실리콘 나이트라이드(Si3N4), 실리콘 일산화물(SiO), 실리콘 이산화물(SiO2), 및 실리콘 옥시나이트라이드(Si2N2O) 함유 재료 중 적어도 하나를 포함하는,
    TFT.
  9. 제1 항에 있어서,
    상기 게이트 전극, 상기 소스 전극, 및 상기 드레인 전극은 각각, 구리, 티타늄, 및 탄탈럼 함유 재료 중 적어도 하나를 포함하는,
    TFT.
  10. 기판;
    상기 기판 상에 배치된 버퍼 층;
    상기 버퍼 층 상에 배치된 반도체 층;
    상기 반도체 층 상에 배치된 게이트 유전체 층 ― 상기 게이트 유전체 층은 제1 표면 및 제2 표면을 갖고, 상기 제1 표면은 계면에서 상기 반도체 층과 접촉하고, 상기 게이트 유전체 층은 6 MV/cm 내지 10 MV/cm의 브레이크다운 필드, 5e10 cm-2eV-1 내지 5e11 cm-2eV-1의 계면 트랩 밀도(Dit), 및 0.10 V 내지 0.30 V의 히스테리시스를 가지며, 상기 게이트 유전체 층은,
    제1 표면과의 계면에서 상기 반도체 층과 접촉하는 상기 제1 표면을 갖는 중간 층;
    게이트 전극 및 ILD(inter-layer dielectric) 층과 접촉하는 제2 표면을 갖는 벌크 층; 및
    상기 중간 층 및 상기 벌크 층을 필수적 요소로 하여 구성되는 두께
    를 포함하고,
    상기 중간 층은 상기 게이트 유전체 층의 두께의 20% 이하이고, 상기 벌크 층의 밀도 이하의 밀도를 가짐 ―;
    상기 게이트 유전체 층 상에 배치된 게이트 전극 ― 상기 게이트 전극은 상기 게이트 유전체 층의 상기 제2 표면과 접촉함 ―;
    상기 게이트 유전체 층 및 상기 게이트 전극 상에 배치된 ILD 층; 및
    상기 ILD 층의 소스 전극 비아에 배치된 소스 전극, 및 상기 ILD 층의 드레인 전극 비아에 배치된 드레인 전극
    을 포함하는,
    TFT(thin film transistor).
  11. 챔버의 프로세스 볼륨 내에 증착 가스 유량으로 증착 가스를 유동시키는 단계;
    초기 전력 레벨로 초기 구간 동안 상기 증착 가스에 RF(radio frequency) 전력을 인가하여, 게이트 유전체 층의 중간 층을 형성하는 단계 ― 상기 중간 층은 반도체 층과의 계면에서 상기 반도체 층과 접촉하는 제1 표면을 가지고, 상기 증착 가스는 상기 초기 구간에서 초기 압력으로 유동됨 ―; 및
    상기 RF 전력이 최종 전력 레벨로 최종 구간 동안 인가되어, 상기 게이트 유전체 층의 벌크 층이 형성될 때까지, 상기 초기 전력 레벨을 증가시키는 단계
    를 포함하며,
    상기 게이트 유전체 층은 상기 중간 층 및 상기 벌크 층을 필수적 요소로 하여 구성되는 두께를 포함하고, 상기 중간 층은 상기 두께의 20% 이하이고, 상기 벌크 층의 밀도 이하의 밀도를 갖고, 상기 초기 압력은 상기 최종 구간에서의 최종 압력까지 구간들 내에서 감소되는,
    TFT(thin film transistor)를 제작하는 방법.
  12. 제11 항에 있어서,
    상기 증착 가스 유량으로 상기 증착 가스를 유동시키기 전에, 기판 상에 상기 TFT의 초기 층들을 형성하고, 그리고 상기 RF 전력이 상기 최종 전력 레벨로 상기 최종 구간 동안 인가된 후에, 상기 TFT의 나머지 구조를 형성하는 단계를 더 포함하는,
    TFT를 제작하는 방법.
  13. 삭제
  14. 제11 항에 있어서,
    상기 RF 전력은 2000 W(Watt) 내지 16000 W이고, 상기 초기 전력 레벨은 2000 W 내지 5000 W이며, 상기 최종 전력 레벨은 12000 W 내지 16000 W인,
    TFT를 제작하는 방법.
  15. 제10 항에 있어서,
    상기 게이트 유전체 층은, SiN, 실리콘 나이트라이드(Si3N4), 실리콘 일산화물(SiO), 실리콘 이산화물(SiO2), 및 실리콘 옥시나이트라이드(Si2N2O) 함유 재료 중 적어도 하나를 포함하는,
    TFT.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004088122A (ja) 1999-09-16 2004-03-18 Matsushita Electric Ind Co Ltd 薄膜トランジスタ及びその製造方法
JP2007081414A (ja) * 2006-10-10 2007-03-29 Seiko Epson Corp 半導体装置の製造方法
JP2012033836A (ja) 2010-08-03 2012-02-16 Canon Inc トップゲート型薄膜トランジスタ及びこれを備えた表示装置
JP2016096343A (ja) 2015-11-30 2016-05-26 富士通株式会社 半導体装置

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5962883A (en) * 1994-03-23 1999-10-05 Lucent Technologies Inc. Article comprising an oxide layer on a GaAs-based semiconductor body
KR100272260B1 (ko) * 1996-11-27 2000-11-15 김영환 유사다이아몬드를 이용한 박막트랜지스터 및 그의 제조방법
JP4332263B2 (ja) * 1998-10-07 2009-09-16 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタの製造方法
KR20000027821A (ko) 1998-10-29 2000-05-15 김영환 반도체장치의 콘택홀 형성방법
US6939756B1 (en) * 2000-03-24 2005-09-06 Vanderbilt University Inclusion of nitrogen at the silicon dioxide-silicon carbide interace for passivation of interface defects
US6667248B2 (en) * 2001-09-05 2003-12-23 Applied Materials Inc. Low-bias-deposited high-density-plasma chemical-vapor-deposition silicate glass layers
KR100469345B1 (ko) 2001-11-22 2005-02-02 엘지.필립스 엘시디 주식회사 액정 디스플레이 패널 제조방법
US7022378B2 (en) * 2002-08-30 2006-04-04 Cree, Inc. Nitrogen passivation of interface states in SiO2/SiC structures
US6902960B2 (en) * 2002-11-14 2005-06-07 Sharp Laboratories Of America, Inc. Oxide interface and a method for fabricating oxide thin films
US6689646B1 (en) * 2002-11-14 2004-02-10 Sharp Laboratories Of America, Inc. Plasma method for fabricating oxide thin films
US7300829B2 (en) * 2003-06-02 2007-11-27 Applied Materials, Inc. Low temperature process for TFT fabrication
KR20050077832A (ko) * 2004-01-28 2005-08-04 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 구비한 평판표시장치
KR100600876B1 (ko) * 2004-06-22 2006-07-14 삼성에스디아이 주식회사 박막트랜지스터 형성 방법
KR100752367B1 (ko) * 2004-10-22 2007-08-27 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법
US7202164B2 (en) * 2004-11-19 2007-04-10 Chartered Semiconductor Manufacturing Ltd. Method of forming ultra thin silicon oxynitride for gate dielectric applications
US8318554B2 (en) * 2005-04-28 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method of forming gate insulating film for thin film transistors using plasma oxidation
KR101172015B1 (ko) * 2005-06-30 2012-08-08 삼성전자주식회사 박막 트랜지스터 기판 및 그 제조 방법
US20090278120A1 (en) 2008-05-09 2009-11-12 Korea Institute Of Science And Technology Thin Film Transistor
KR101711870B1 (ko) 2009-12-23 2017-03-06 삼성디스플레이 주식회사 박막트랜지스터, 그 제조방법 및 박막트랜지스터를 이용한 표시기판
CN102983060B (zh) 2011-09-07 2017-06-16 中芯国际集成电路制造(北京)有限公司 能够改善等离子体诱导损伤的半导体器件及其制造方法
JP5717677B2 (ja) * 2012-03-06 2015-05-13 株式会社東芝 半導体装置およびその製造方法
US8940650B2 (en) * 2013-03-06 2015-01-27 GlobalFoundries, Inc. Methods for fabricating integrated circuits utilizing silicon nitride layers
US20150079727A1 (en) * 2013-09-17 2015-03-19 Intermolecular, Inc. Amorphous IGZO Devices and Methods for Forming the Same
JP6332746B2 (ja) 2013-09-20 2018-05-30 株式会社日立国際電気 基板処理装置、半導体装置の製造方法及びプログラム
CN104637992B (zh) * 2013-11-13 2019-08-23 上海和辉光电有限公司 具有改善的蚀刻角度的栅极绝缘层及其形成方法
US20150187956A1 (en) * 2013-12-26 2015-07-02 Intermolecular Inc. IGZO Devices with Increased Drive Current and Methods for Forming the Same
US9214340B2 (en) * 2014-02-05 2015-12-15 Applied Materials, Inc. Apparatus and method of forming an indium gallium zinc oxide layer
WO2016201609A1 (zh) * 2015-06-15 2016-12-22 北京大学深圳研究生院 金属氧化物薄膜晶体管、显示面板及两者的制备方法
WO2016201610A1 (zh) * 2015-06-15 2016-12-22 北京大学深圳研究生院 金属氧化物薄膜晶体管及制备方法、显示面板和显示器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004088122A (ja) 1999-09-16 2004-03-18 Matsushita Electric Ind Co Ltd 薄膜トランジスタ及びその製造方法
JP2007081414A (ja) * 2006-10-10 2007-03-29 Seiko Epson Corp 半導体装置の製造方法
JP2012033836A (ja) 2010-08-03 2012-02-16 Canon Inc トップゲート型薄膜トランジスタ及びこれを備えた表示装置
JP2016096343A (ja) 2015-11-30 2016-05-26 富士通株式会社 半導体装置

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