JP7237191B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関するものである。
従来、複数の半導体チップと、複数の半導体チップの各々の両面に圧接された一対の電極と、一対の電極に接続された一対のブスバーとを備えた半導体装置がある。一方の電極に他方の電極に流れる電流と反対方向に流れる電流が流れる際に、一対の電極の各々に電磁斥力が生じる。一対の電極の各々に生じる電磁斥力の方向は、一対の電極の各々が複数の半導体チップから離れる方向と同じ方向である。例えば、特開２００８－１１３０２５号公報（特許文献１）に記載された半導体装置では、一方のブスバーは、一対の電極および半導体チップを挟み込んで、他方のブスバーと対向している。これにより、一方のブスバーに他方のブスバーに流れる電流と反対方向に流れる電流が流れる際に、一対のブスバーの各々に電磁斥力が生じる。一対のブスバーの各々に生じる電磁斥力の方向は、一対のブスバーの各々が半導体チップから離れる方向と同じ方向である。
特開２００８－１１３０２５号公報
上記公報に掲載された半導体装置では、一対の電極の各々には、一対のブスバーの各々が重なって接続されている。このため、一対の電極の各々が半導体チップから離れる方向は、一対のブスバーの各々が半導体チップから離れる方向と同じ方向である。よって、一対の電極および一対のブスバーに電磁斥力が生じた際に、一対の電極の各々には、一対のブスバーの各々に生じる電磁斥力および一対の電極の各々に生じる電磁斥力による半導体チップから離れる方向の力が作用する。一対の電極の各々は、半導体チップに圧接されているため、半導体チップに対して固定されていない。したがって、半導体チップの短絡により半導体チップに電流が急激に流れることよって大きな電磁斥力が発生した場合、一対の電極の各々が半導体チップから剥離し得る。
本発明は上記課題に鑑みてなされたものであり、その目的は、半導体チップに圧接された一対の電極が半導体チップから剥離することを抑制できる半導体装置を提供することである。
本発明の半導体装置は、複数の半導体チップと、絶縁部と、第１電極と、第２電極と、第１ブスバーと、第２ブスバーとを備えている。絶縁部は、複数の半導体チップを取り囲んでいる。第１電極は、複数の半導体チップに圧接されている。第２電極は、第１電極とで複数の半導体チップを第１方向に挟み込んでいる。第２電極は、複数の半導体チップに圧接されている。第１ブスバーは、第１電極に接続されている。第２ブスバーは、第２電極に接続されている。第１ブスバーと第２ブスバーとは、絶縁部を第１方向に交差する第２方向に挟み込んでいる。
本発明の半導体装置によれば、第２電極は、第１電極と複数の半導体チップを第１方向に挟み込んでいる。第１ブスバーと第２ブスバーとは、絶縁部を第１方向に交差する第２方向に挟み込んでいる。このため、第１ブスバーおよび第２ブスバーに生じる電磁斥力の方向は、第１電極および第２電極が半導体チップから離れる方向とは異なる方向である。したがって、半導体チップに圧接された第１電極および第２電極が半導体チップから剥離することを抑制できる。
実施の形態１に係る半導体装置の構成を概略的に示す斜視図である。 図１のＩＩ－ＩＩ線に沿った断面図である。 実施の形態１に係る半導体装置に流れる電流を概略的に示す上面図である。 実施の形態１に係る半導体装置に流れる電流を概略的に示す断面図である。 実施の形態１に係る半導体装置が短絡した半導体チップを含む場合に半導体装置に流れる電流を概略的に示す上面図である。 比較例に係る半導体装置の構成を概略的に示す斜視図である。 図６のＶＩＩ－ＶＩＩ線に沿った断面図である。 実施の形態２に係る半導体装置の構成を概略的に示す斜視図である。 実施の形態３に係る半導体装置の構成を概略的に示す斜視図である。 実施の形態４に係る半導体装置の構成を概略的に示す斜視図である。 実施の形態４に係る半導体装置の構成を概略的に示す側面図である。 実施の形態５に係る半導体装置の構成を概略的に示す斜視図である。 実施の形態５に係る第１電極、第２電極、複数の半導体チップ、絶縁部、第１ブスバーおよび第２ブスバーの構成を概略的に示す斜視図である。 実施の形態５に係る第１電極および第２電極の構成を概略的に示す斜視図である。 実施の形態５に係る半導体装置の構成を概略的に示す側面図である。 実施の形態６に係る半導体装置の構成を概略的に示す斜視図である。 実施の形態６に係る半導体装置の構成を概略的に示す側面図である。 実施の形態７に係る半導体装置の構成を概略的に示す斜視図である。 実施の形態５に係る半導体装置の構成を概略的に示す上面図である。
以下、実施の形態について図に基づいて説明する。なお、以下では、同一または相当する部分に同一の符号を付すものとし、重複する説明は繰り返さない。
実施の形態１．
＜半導体装置１００の構成について＞
図１および図２を用いて、実施の形態１に係る半導体装置１００の構成を説明する。図１は、実施の形態１に係る半導体装置１００の構成を概略的に示す斜視図である。図２は、図１のＩＩ－ＩＩ線に沿った断面図である。
図１に示されるように、半導体装置１００は、複数の半導体チップ３と、絶縁部４と、第１電極１１と、第２電極１２と、第１ブスバー２１と、第２ブスバー２２とを含んでいる。半導体装置１００は、電力用のパワー半導体装置である。半導体装置１００は、例えば、電力系統などにおいて大電圧が負荷されて使用される。半導体装置１００に負荷される電圧は、例えば、最大で５００ｋＶであってもよいし、それ以上であってもよい。半導体装置１００は、モジュラーマルチレベル変換器（ＭＭＣ：Ｍｏｄｕｌａｒ Ｍｕｌｔｉｌｅｖｅｌ Ｃｏｎｖｅｒｔｅｒ）に適用されてもよい。半導体装置１００がモジュラーマルチレベル変換器に適用される場合、複数の半導体装置１００が上下方向に積み重ねられて用いられてもよい。
図２に示されるように、複数の半導体チップ３は、第１電極１１と第２電極１２との間に配置されている。複数の半導体チップ３の各々の上下方向の寸法は、等しい。複数の半導体チップの各々は、第１面３ｕおよび第２面３ｄを含んでいる。複数の半導体チップ３の各々の第１面３ｕの高さ位置は、等しい。複数の半導体チップ３の各々の第２面３ｄの高さ位置は、等しい。
複数の半導体チップ３の各々は、並列に接続されている。複数の半導体チップ３の各々は、例えば、電力用のパワー半導体チップである。複数の半導体チップ３の各々がパワー半導体チップである場合、半導体装置１００に大電流が流され得る。
複数の半導体チップ３の各々は、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）チップまたはダイオードチップなどの電力用半導体チップである。ダイオードチップは、還流ダイオードであってもよい。半導体チップ３が還流ダイオードである場合、電流が流れる方向は、還流ダイオード以外のダイオードの場合とは反対の方向である。
図１に示されるように、絶縁部４は、複数の半導体チップ３を取り囲んでいる。絶縁部４は、複数の半導体チップ３の各々を取り囲むことで複数の半導体チップ３の各々を互いに絶縁している。絶縁部４の厚み方向の寸法は、複数の半導体チップ３の厚み方向の寸法と等しい。
図１に示されるように、絶縁部４は、第１ブスバー２１および第２ブスバー２２が固定可能であるように構成されている。図２に示されるように、絶縁部４は、第１側面部４ｓ１および第２側面部４ｓ２を有している。第２側面部４ｓ２は、第１側面部４ｓ１と対向している。第２側面部４ｓ２は、第１側面部４ｓ１に対して平行に設けられている。第１側面部４ｓ１には、第１ブスバー２１が固定されている。第２側面部４ｓ２には、第２ブスバー２２が固定されている。
図１に示されるように、第１電極１１は、複数の半導体チップ３に圧接されている。第２電極１２は、第１電極１１とで複数の半導体チップ３を第１方向に挟み込んでいる。第２電極１２は、複数の半導体チップ３に圧接されている。
第１電極１１と第２電極１２とは、複数の半導体チップ３によって電気的に接続されている。第１電極１１は、電流印加電極である。第２電極１２は、電流流出電極である。このため、電流は、第１電極１１から複数の半導体チップ３を通って第２電極１２に向かって流れる。
図２に示されるように、第１電極１１は、複数の半導体チップ３の各々の第１面３ｕに圧接されている。第２電極１２は、複数の半導体チップ３の各々の第２面３ｄに圧接されている。第１電極１１、第２電極１２および複数の半導体チップ３は、スタック構造として構成されている。本実施の形態において、スタック構造とは、第１電極１１、複数の半導体チップ３および第２電極１２が第１電極１１、複数の半導体チップ３、第２電極１２の順に重ねられている構造である。本実施の形態において、スタック力とは、第１電極１１および第２電極１２を複数の半導体チップ３に圧接するための力である。
第１電極１１および第２電極１２は、複数の半導体チップ３に圧接されているため、複数の半導体チップ３に対して固定されていない。これにより、第１電極１１および第２電極１２は、複数の半導体チップ３に対して、第１方向（Ｚ軸方向）に沿って移動し得る。また、第１電極１１および第２電極１２は、複数の半導体チップ３に対して、例えば、はんだによって固定されていない。
第１電極１１と複数の半導体チップ３との間および第２電極１２と複数の半導体チップ３との間には、図示されない上下方向に変形可能な導電部材およびバネが配置されてもよい。これにより、複数の半導体チップ３の各々の上下方向の寸法が誤差を有する場合であっても、第１電極１１および第２電極１２を複数の半導体チップ３に適正な圧力によって圧接できる。
また、第１電極１１に対して半導体チップ３の反対側に図示されない上下方向に変形可能な導電部材およびバネが配置され、第２電極１２に対して半導体チップ３の反対側に図示されない上下方向に変形可能な導電部材およびバネが配置されてもよい。これにより、複数の半導体装置１００が上下方向に重ねられて配置された後に、上下方向に圧力が加えられる場合であっても、複数の半導体チップ３に対する適正な圧力によって、複数の半導体装置１００が電気的に接続され得る。これにより、複数の半導体装置１００は、簡便に配置され得る。
図１に示されるように、第１ブスバー２１は、第１電極１１に電気的に接続されている。第１ブスバーは、例えば、図示されない導体によって第１電極１１に電気的に接続されている。第２ブスバー２２は、第２電極１２に電気的に接続されている。第２ブスバーは、例えば、図示されない導体によって第２電極１２に電気的に接続されている。第１ブスバー２１と第２ブスバー２２とは、絶縁部４を第２方向（Ｘ軸方向）に挟み込んでいる。第２方向（Ｘ軸方向）は、第１方向（Ｚ軸方向）に交差している。
図１に示されるように、本実施の形態において、第１ブスバー２１と第２ブスバー２２とが絶縁部４を挟み込んでいる方向は、第１電極１１と第２電極１２とが複数の半導体チップ３を挟み込んでいる方向と直交している。このため、第２方向（Ｘ軸方向）は、第１方向（Ｚ軸方向）に直交している。第１ブスバー２１は、第２ブスバー２２との間に複数の半導体チップ３を挟み込んで、第２ブスバー２２と対向している。
図１に示されるように、第１ブスバー２１は、第１接続部２１１および第１延伸部２１２を含んでいる。第１接続部２１１は、第１電極１１に接続されている。第１延伸部２１２は、第１接続部２１１から延伸している。第２接続部２２１は、第２電極１２に接続されている。第２延伸部２２２は、第２接続部２２１から延伸している。
第２接続部２２１と第１接続部２１１とは、絶縁部４を挟み込んで対向している。第１延伸部２１２が延伸している方向は、第２延伸部２２２が延伸している方向に対して、同じ方向であってもよいし、反対の方向であってもよい。
第１ブスバー２１および第２ブスバー２２は、電気伝導体である。第１ブスバー２１を通って、電流は複数の半導体チップ３に印加される。第２ブスバー２２を通って、電流は複数の半導体チップ３から流出する。第１ブスバー２１および第２ブスバー２２は、図示されていない外部機器と接続されている。
図１に示されるように、本実施の形態において、第１方向をＺ軸方向とする。第２方向をＸ軸方向とする。第１方向および第２方向に直交している方向をＹ軸方向とする。Ｙ軸方向に沿って、第１延伸部２１２は、第１接続部２１１から延伸している。Ｘ軸方向において、第１ブスバー２１から第２ブスバー２２に向かう方向をＸ軸正方向とする。Ｙ軸方向において、第１延伸部２１２から第１接続部２１１に向かう方向をＹ軸正方向とする。Ｚ軸方向において、第２電極１２から第１電極１１に向かう方向をＺ軸正方向とする。各軸の負方向は、各軸の正方向に対する反対の方向である。
＜半導体装置１００に流れる電流および電流によって生じる電磁斥力について＞
次に、図３および図４を用いて、半導体装置１００が正常な状態における実施の形態１に係る半導体装置１００に流れる電流および半導体装置１００に生じる電磁斥力を説明する。図３は、実施の形態１に係る半導体装置１００に流れる電流を概略的に示す上面図である。図４は、図３のＩＶ－ＩＶ線に沿った断面図である。図４は、実施の形態１に係る半導体装置１００に流れる電流を概略的に示す。半導体装置１００が正常な状態において、複数の半導体チップ３の全ては、正常に動作している。複数の半導体チップ３は、短絡している半導体チップ３を含んでいない。
図３および図４に、半導体装置１００が正常な状態における、電流が流れる方向を図示する。実線による矢印は、流入電流が流れる方向を示す。本実施の形態において、流入電流とは、複数の半導体チップ３に流入する電流である。一点鎖線による矢印は、流出電流が流れる方向を示す。本実施の形態において、流出電流は、複数の半導体チップ３から流出する電流である。白抜き矢印は、半導体装置１００に作用する力の方向を示す。
図３に示されるように、本実施の形態において、流入電流は、第１延伸部２１２、第１接続部２１１、第１電極１１、複数の半導体チップ３の各々の順に通って、第１延伸部２１２から複数の半導体チップ３の各々に流れる。図４に示されるように、流出電流は、第２電極１２、第２接続部２２１、第２延伸部２２２（図３参照）の順に通って、複数の半導体チップ３の各々から第２延伸部２２２（図３参照）に流れる。
図３に示されるように、流入電流は、Ｙ軸正方向に沿って第１ブスバー２１の第１延伸部２１２から第１接続部２１１に流れる。図４に示されるように、流入電流は、Ｚ軸正方向に沿って第１接続部２１１から第１電極１１に流れる。流入電流は、Ｘ軸正方向に沿って第１電極１１から複数の半導体チップ３の各々に流れる。流入電流は、Ｚ軸負方向に沿って複数の半導体チップ３の各々の第１面３ｕから第２面３ｄに流れる。
図４に示されるように、流出電流は、Ｘ軸正方向に沿って第２電極１２から第２接続部２２１に流れる。流出電流は、Ｚ軸正方向に沿って第２電極１２から第２接続部２２１に流れる。図３に示されるように、流出電流は、Ｙ軸負方向に沿って第２接続部２２１から第２延伸部２２２に流れる。
図３に示されるように、半導体装置１００が正常な状態において、第１電極１１に流れる流入電流の方向は、第２電極１２に流れる流出電流の方向と同じである。具体的には、第１電極１１に流れる流入電流および第２電極１２に流れる流出電流は、Ｘ軸正方向に沿って流れる。このため、第１電極１１および第２電極１２に電磁斥力が生じることが抑制される。
図３に示されるように、第１延伸部２１２が第１接続部２１１から延伸している方向が、第２延伸部２２２が第２接続部２２１から延伸している方向と同じ場合、第１ブスバー２１に流れる電流の方向は、第２ブスバー２２に流れる電流の方向と反対である。この場合、第１ブスバー２１および第２ブスバー２２に電磁斥力が生じる。
＜短絡した半導体チップ３を含む半導体装置１００に流れる電流および電流によって生じる電磁斥力について＞
次に、図５を用いて、複数の半導体チップ３が、短絡半導体チップ３ＳＣを含んでいる場合における、電流が流れる方向を説明する。図５は、図３に対応する上面図であり、実施の形態１に係る半導体装置１００が短絡した短絡半導体チップ３ＳＣを含む場合に半導体装置１００に流れる電流を概略的に示す。なお、半導体装置１００が正常な状態である場合と同一の説明を繰り返さない。
短絡半導体チップ３ＳＣは、短絡している。短絡半導体チップ３ＳＣは、正常な半導体チップ３よりも小さい抵抗を有している。よって、流入電流は、正常な半導体チップ３よりも短絡半導体チップ３ＳＣに流れやすい。これにより、第１電極１１において、流入電流は、短絡半導体チップ３ＳＣに向かって流れやすい。このため、第１電極１１において、流入電流は、Ｘ軸方向に沿って流れるとは限られない。流入電流は、短絡半導体チップ３ＳＣに短絡半導体チップ３ＳＣの周囲から流入し得る。例えば、図５に示されるように、流入電流は、Ｙ軸正方向に沿って短絡半導体チップ３ＳＣに流入する。また、第２電極１２において、流出電流は、Ｘ軸に沿って流れるとは限られない。例えば、図５に示されるように、流出電流は、Ｙ軸負方向に沿って短絡半導体チップ３ＳＣから流出する。
図５に示されるように、本実施の形態において、複数の半導体チップ３が短絡半導体チップ３ＳＣを含んでいる場合、第１電極１１に流れる流入電流の方向が、第２電極１２に流れる流出電流の方向の反対の方向になり得る。第１電極１１に流れる流入電流の方向が、第２電極１２に流れる流出電流の方向の反対の方向である場合、電磁斥力が第１電極１１および第２電極１２に生じる。
図５に示されるように、本実施の形態において、第１電極１１に生じる電磁斥力の方向は、Ｚ軸正方向（紙面手前向き）である。第２電極１２に生じる電磁斥力の方向は、Ｚ軸負方向（紙面奥向き）である。
第１電極１１および第２電極１２に生じる電磁斥力によって第１電極１１および第２電極１２が複数の半導体チップ３から離れる方向は、第１方向（Ｚ軸方向）に沿った方向である。一方、第１ブスバー２１および第２ブスバー２２に生じる電磁斥力の方向は、第１電極１１および第２電極１２に生じる電磁斥力と交差する方向（第２方向）である。よって、第１ブスバー２１および第２ブスバー２２に生じる電磁斥力の方向は、第１電極１１および第２電極１２が半導体チップ３から離れる方向とは異なる方向である。
複数の半導体チップ３が短絡半導体チップ３ＳＣを含んでいる場合、短絡半導体チップ３ＳＣには、正常な半導体チップ３よりも大きい電流が流入する。これにより、第１電極１１および第２電極１２の短絡した半導体チップ３に圧接されている部分に生じる電磁斥力は、第１電極１１および第２電極１２の正常な半導体チップ３に圧接されている部分に生じる電磁斥力よりも大きくなる。
＜比較例に係る半導体装置１００について＞
次に、図６および図７を用いて、比較例に係る半導体装置１００の構成を説明する。図６に示されるように、比較例に係る半導体装置１００において、第１ブスバー２１と第２ブスバー２２とは、第１電極１１、第２電極１２、複数の半導体チップ３および絶縁部４を第１方向（Ｚ軸方向）に挟み込んでいる。比較例における半導体装置１００は、第１ブスバー２１と第２ブスバー２２とが絶縁部４を第１方向に挟み込んでいる点において、本実施の形態における半導体装置１００と異なっている。
図７に示されるように、比較例における第１ブスバー２１は、第１電極１１と重なって第１電極１１に接続されている。第２ブスバー２２は、第２電極１２と重なって第２電極１２に接続されている。このため、第１ブスバー２１および第２ブスバー２２は、絶縁部４に固定されていない。第１ブスバー２１は、第１電極１１とともに、第１方向に移動し得る。第２ブスバー２２は、第２電極１２とともに、第１方向に移動し得る。また、比較例における第１延伸部２１２が延伸する方向は、第２延伸部２２２が延伸する方向と同じ方向である。
続いて、図７を用いて、比較例に係る半導体装置１００に流れる電流および比較例に係る半導体装置１００に生じる電磁斥力を説明する。
比較例において、第１ブスバー２１に流れる電流の方向は、第２ブスバー２２に流れる電流の方向の反対の方向である。このため、第１ブスバー２１および第２ブスバー２２には、電磁斥力が生じる。第１ブスバー２１に生じる電磁斥力の方向は、第１方向に沿って半導体チップ３から遠ざかる方向と同じ方向である。第２ブスバー２２に生じる電磁斥力の方向は、第１方向に沿って半導体チップ３から遠ざかる方向と同じ方向である。
図７に示されるように、比較例に係る半導体装置１００において、第１ブスバー２１が第１電極１１と重なって接続されているため、第１ブスバー２１に生じる電磁斥力は、第１ブスバー２１に加えて第１電極１１にも作用する。第２ブスバー２２が第２電極１２と重なって接続されているため、第２ブスバー２２に生じる電磁斥力は、第２ブスバー２２に加えて第２電極１２にも作用する。これにより、第１電極１１および第２電極１２には、第１方向（Ｚ軸）に沿って半導体チップ３から遠ざかる方向の力が作用する。半導体装置１００が正常な状態において、第１電極１１および第２電極１２には、第１ブスバー２１および第２ブスバー２２に生じる電磁斥力が作用する。よって、第１電極１１および第２電極１２は、半導体チップ３から剥離し得る。
また、比較例において複数の半導体チップ３が短絡している短絡半導体チップ３ＳＣ（図５参照）を含んでいる場合には、第１電極１１および第２電極１２には第１方向に沿って電磁斥力が生じる。このため、比較例において複数の半導体チップ３が短絡半導体チップ３ＳＣ（図５参照）を含んでいる場合、第１電極１１および第２電極１２には、第１電極１１および第２電極１２に生じる電磁斥力と、第１ブスバー２１および第２ブスバー２２に生じる電磁斥力とが作用する。したがって、比較例において複数の半導体チップ３が短絡している短絡半導体チップ３ＳＣ（図５参照）を含んでいる場合における第１電極１１および第２電極１２は、半導体装置１００が正常な状態である場合よりも半導体チップ３から剥離しやすい。
＜実施の形態１の効果について＞
本実施の形態に係る半導体によれば、図２に示されるように、第２電極１２は、第１電極１１と複数の半導体チップ３を第１方向（Ｚ軸方向）に挟み込んでいる。第１ブスバー２１と第２ブスバー２２とは、絶縁部４を第２方向（Ｘ軸方向）に挟み込んでいる。第２方向（Ｘ軸方向）は、第１方向（Ｚ軸方向）と交差する方向である。このため、第１ブスバー２１および第２ブスバー２２に生じる電磁斥力の方向は、第１電極１１および第２電極１２が半導体チップ３から離れる方向とは異なる方向である。これにより、第１ブスバー２１および第２ブスバー２２に生じた電磁斥力によって第１電極１１および第２電極１２に作用する半導体チップ３から離れる方向の力を、一対のブスバーの各々が一対の電極の各々と重なっている場合よりも、小さくできる。したがって、半導体チップ３に圧接された第１電極１１および第２電極１２が半導体チップ３から剥離することを抑制できる。
半導体チップ３に圧接された第１電極１１および第２電極１２が半導体チップ３から剥離することを抑制できるため、半導体チップ３に第１電極１１および第２電極１２を圧接するための力（スタック力）を小さくできる。これにより、半導体装置１００の強度を大きくする必要がないため、半導体装置１００の設計を容易にすることができる。
仮に、第１電極１１または第２電極１２が半導体チップ３から剥離した場合、半導体チップ３と第１電極１１または第２電極１２との間には、隙間が生じる。隙間の抵抗が第１電極１１、第２電極１２および半導体チップ３よりも大きいことにより、電流によって隙間にアークが生じる。これにより、半導体装置１００の温度が上昇するため、半導体装置１００にはさらに不具合が生じ得る。
本実施の形態において、半導体チップ３に圧接された第１電極１１および第２電極１２が半導体チップ３から剥離することを抑制できるため、剥離によって半導体装置１００にさらに不具合が生じることを抑制できる。
図１に示されるように、第１電極１１および第２電極１２が複数の半導体チップ３に圧接されているため、第１電極１１および第２電極１２が複数の半導体チップ３の各々に対して第１方向（Ｚ軸方向）に沿って移動することができる。このため、複数の半導体チップ３の第１方向（Ｚ軸方向）の寸法が異なる場合であっても、第１電極１１および第２電極１２は複数の半導体チップ３に電気的に接続され得る。よって、許容される複数の半導体チップ３の寸法の誤差を大きくできる。
図１に示されるように、第１ブスバー２１および第２ブスバー２２が絶縁体に固定されているため、第１ブスバー２１および第２ブスバー２２に電磁斥力が生じた場合でも、第１ブスバー２１および第２ブスバー２２が絶縁体から剥離することを抑制できる。
実施の形態２．
次に、図８を用いて、実施の形態２に係る半導体装置１００の構成を説明する。実施の形態２は、特に説明しない限り、上記の実施の形態１と同一の構成および作用効果を有している。したがって、上記の実施の形態１と同一の構成には同一の符号を付し、説明を繰り返さない。
図８に示されるように、第１延伸部２１２が延伸している方向は、第２延伸部２２２が延伸している方向に対して、反対の方向である。本実施の形態に係る第１延伸部２１２は、第１接続部２１１に対してＹ軸負方向に沿って延伸している。第２延伸部２２２は、第２接続部２２１に対してＹ軸正方向に沿って延伸している。このため、第１延伸部２１２は、第２延伸部２２２と向かい合っていない。第１ブスバー２１は、第１接続部２１１のみにおいて、第２ブスバー２２と向かい合っている。
本実施の形態に係る半導体装置１００によれば、第１延伸部２１２が延伸している方向は、第２延伸部２２２が延伸している方向に対して、反対の方向であるため、第１延伸部２１２は、第２延伸部２２２と向かい合っていない。このため、第１ブスバー２１と第２ブスバー２２とが向かい合っている面積は、第１延伸部２１２が延伸している方向が第２延伸部２２２が延伸している方向と同じ方向である場合よりも、小さい。よって、印加電流と流出電流とが反対方向に流れる面積は、第１延伸部２１２が延伸している方向が第２延伸部２２２が延伸している方向と同じ方向である場合よりも、小さい。したがって、第１ブスバー２１と第２ブスバー２２との間に生じる電磁斥力は、第１延伸部２１２が延伸している方向が第２延伸部２２２が延伸している方向と同じ方向である場合よりも、小さい。これにより、第１ブスバー２１および第２ブスバー２２を絶縁部４に固定する力を小さくすることができる。また、第１ブスバー２１および第２ブスバー２２が絶縁部４から剥離することをさらに抑制できる。
実施の形態３．
次に、図９を用いて、実施の形態３に係る半導体装置１００の構成を説明する。実施の形態３は、特に説明しない限り、上記の実施の形態１と同一の構成および作用効果を有している。したがって、上記の実施の形態１と同一の構成には同一の符号を付し、説明を繰り返さない。
図９に示されるように、本実施の形態に係る第１ブスバー２１は、第１電極１１と一体的に構成されている。第２ブスバー２２は、第２電極１２と一体的に構成されている。
本実施の形態に係る半導体装置１００においては、例えば、１枚の板状部材が直角に折り曲げられることによって、一体的な第１ブスバー２１および第１電極１１が構成されてもよい。例えば、１枚の板状部材が直角に折り曲げられることによって、一体的な第２ブスバー２２および第２電極１２が構成されてもよい。また、例えば、第１ブスバー２１が第１電極１１に溶接されることによって、一体的な第１ブスバー２１および第１電極１１が形成されてもよい。例えば、第２ブスバー２２が第２電極１２に溶接されることによって、一体的な第２ブスバー２２および第２電極１２が形成されてもよい。
本実施の形態に係る半導体装置１００の製造方法においては、第１電極１１が複数の半導体チップ３に圧接されてから、第１ブスバー２１が絶縁部４に固定される。第２電極１２が複数の半導体チップ３に圧接されてから、第２ブスバー２２が絶縁部４に固定される。
本実施の形態に係る半導体装置１００によれば、第１ブスバー２１は、第１電極１１と一体的に構成され、第２ブスバー２２は、第２電極１２と一体的に構成されているため、半導体装置１００の部品の数を減らすことができる。よって、半導体装置１００の製造コストを小さくすることができる。また、半導体装置１００の組立てを簡素化することができるため、半導体装置１００の製造コストを小さくすることができる。
実施の形態４．
次に、図１０および図１１を用いて、実施の形態４に係る半導体装置１００の構成を説明する。図１０は、実施の形態４に係る半導体装置１００の構成を概略的に示す斜視図である。図１１は、実施の形態４に係る半導体装置１００の構成を概略的に示す側面図であり、半導体装置１００に流れる電流によって生じる磁界を概略的に示す。二点鎖線による矢印は、磁界を示す。実施の形態４は、特に説明しない限り、上記の実施の形態１と同一の構成および作用効果を有している。したがって、上記の実施の形態１と同一の構成には同一の符号を付し、説明を繰り返さない。
図１０に示されるように、本実施の形態に係る半導体装置１００は、第１磁性板５１と第２磁性板５２とをさらに含んでいる。第１磁性板５１は、第１電極１１に対して複数の半導体チップ３の反対側に配置されている。第２磁性板５２は、第２電極１２に対して複数の半導体チップ３の反対側に配置されている。第１磁性板５１および第２磁性板５２は、強磁性体である。第１磁性板５１と第２磁性板５２とは、第１電極１１、第２電極１２、複数の半導体チップ３および絶縁部４を第１方向（Ｚ軸方向）に挟み込んでいる。本実施の形態に係る半導体装置１００は、第１磁性板５１および第２磁性板５２をさらに含んでいる点において、実施の形態１の半導体装置１００とは異なっている。
図１０に示されるように、第１磁性板５１は、第１電極１１と重なっている。第１磁性板５１の形状は、第１電極１１に沿った板状である。第２磁性板５２は、第２電極１２と重なっている。第２磁性板５２の形状は、第２電極１２に沿った板状である。
図１１に示されるように第１電極１１をＸ軸正方向（紙面奥向き）に沿って流れる電流によって、磁界が発生する。第２電極１２をＸ軸正方向（紙面奥向き）に沿って流れる電流によって、磁界が発生する。第１電極１１に流れる電流の方向は、第２電極１２に流れる電流の方向と同じ方向である。このため、第１電極１１に流れる電流によって発生する磁界の方向は、第２電極１２に流れる電流によって発生する磁界の方向と同じ方向である。
図１１に示されるように、第１電極１１に流れる電流によって発生する磁界は、第１磁性板５１および第２磁性板５２の両方の内部を透過し、第２電極１２に流れる電流によって発生する磁界は、第１磁性板５１および第２磁性板５２の両方の内部を透過する。第１磁性板５１および第２磁性板５２が強磁性体であるため、第１磁性板５１および第２磁性板５２を透過する磁界によって、第１磁性板５１および第２磁性板５２には電磁引力が生じる。第１磁性板５１および第２磁性板５２に生じる電磁引力の方向は、第１方向（Ｚ軸方向）に沿って半導体チップ３に近づく方向である。
図１１に示されるように、第１磁性板５１は第１電極１１に重なっており、第２磁性板５２は第２電極１２に重なっている。このため、第１磁性板５１に生じる電磁引力は第１電極１１に作用し、第２磁性板５２に生じる電磁引力は第２電極１２に作用する。また、第１磁性板５１、第２磁性板５２、第１電極１１および第２電極１２は、複数の半導体チップ３に重なっている。このため、第１電極１１は第１磁性板５１に生じる電磁引力によって複数の半導体チップ３に押し付けられ、第２電極１２は第２磁性板５２に生じる電磁引力によって複数の半導体チップ３に押し付けられる。
本実施の形態に係る半導体装置１００によれば、半導体装置１００は第１磁性板５１と第２磁性板５２とをさらに含んでいる。第１磁性板５１および第２磁性板５２が強磁性体であるため、第１電極１１および第２電極１２に同じ方向の電流が流れる際に、第１磁性板５１および第２磁性板５２には、電磁引力が発生する。第１磁性板５１および第２磁性板５２に生じる電磁引力によって、第１電極１１および第２電極１２を半導体チップ３に押し付けることができる。これにより、第１電極１１および第２電極１２が半導体チップ３から剥離することを抑制できる。
第１磁性板５１および第２磁性板５２によって第１電極１１および第２電極１２を半導体チップ３に押し付けることができるため、第１電極１１および第２電極１２を半導体チップ３に圧接する力（スタック力）を小さくできる。このため、半導体装置１００の設計が容易になる。例えば、半導体装置１００の強度を大きくする必要がない。
実施の形態５．
次に、図１２～図１５を用いて、実施の形態５に係る半導体装置１００の構成を説明する。実施の形態５は、特に説明しない限り、上記の実施の形態４と同一の構成および作用効果を有している。したがって、上記の実施の形態４と同一の構成には同一の符号を付し、説明を繰り返さない。
図１２に示されるように、本実施の形態に係る半導体装置１００は、第１絶縁板６１と第２絶縁板６２とをさらに含んでいる。第１絶縁板６１は、第１電極１１と第１磁性板５１との間に配置されている。第２絶縁板６２は、第２電極１２と第２磁性板５２との間に配置されている。第１絶縁板６１および第２絶縁板６２は、絶縁体である。第１磁性板５１は、第１絶縁板６１によって第１電極１１に対して絶縁されている。第２磁性板５２は、第２絶縁板６２によって第２電極１２に対して絶縁されている。
図１３に示されるように、本実施の形態に係る第１電極１１は、第１根元部１１１と複数の第１突出部１１２とを含んでいる。第１根元部１１１は、第１ブスバー２１に接続されている。複数の第１突出部１１２は、第２方向（Ｘ軸方向）に第１根元部１１１から突出している。
図１４に示されるように、本実施の形態に係る第２電極１２は、第２根元部１２１と複数の第２突出部１２２とを含んでいる。図１３に示されるように、第２根元部１２１は、第２ブスバー２２に接続されている。複数の第２突出部１２２は、第２根元部１２１から第２方向（Ｘ軸方向）に突出している。
本実施の形態において、流入電流は、第１根元部１１１から複数の第１突出部１１２の各々に沿って複数の半導体チップ３に流れる。図１２に示されるように、複数の第１突出部１１２の各々と複数の第２突出部１２２の各々との間に複数の半導体チップ３が配置されている。このため、流入電流は、複数の第１突出部１１２の各々から複数の半導体チップ３を通って複数の第２突出部１２２の各々に流れる。流出電流は、複数の半導体チップ３から複数の第２突出部１２２の各々に沿って第２根元部１２１に流れる。
図１５に示されるように、複数の第１突出部１１２の各々に流れる流入電流および複数の第２突出部１２２の各々に流れる流出電流によって、磁束が生じる。
図１３に示されるように、複数の第１突出部１１２の各々は、互いに隙間を空けて配置されている。複数の第２突出部１２２の各々は、互いに隙間を空けて配置されている。
本実施の形態に係る半導体によれば、第１電極１１が第２方向（Ｘ軸方向）に第１根元部１１１から突出している複数の第１突出部１１２を含み、第２電極１２が第２方向（Ｘ軸方向）に第２根元部１２１から突出している複数の第２突出部１２２を含んでいる。このため、流入電流は確実に第２方向（Ｘ軸方向）に沿って流れ、流出電流は確実に第２方向（Ｘ軸方向）に沿って流れる。これにより、流入電流の流れる方向は、流出電流の流れる方向と同じ方向になる。したがって、第１電極１１および第２電極１２に電磁斥力が生じることを抑制できる。
複数の第１突出部１１２の各々が互いに間を空けて配置されているため、複数の第１突出部１１２の１つの第１突出部１１２に流れる流入電流が、複数の第１突出部１１２の別の第１突出部１１２に流れることを抑制できる。これにより、複数の半導体チップ３が短絡半導体チップ３ＳＣを含んでいる場合であっても、流入電流が短絡半導体チップ３ＳＣに集中して流れることを抑制できる。また、複数の第２突出部１２２の各々が違いに間を空けて配置されているため、複数の第２突出部１２２の１つの第２突出部１２２に流れる流出電流が、複数の第２突出部１２２の別の第２突出部１２２に流れることが抑制されている。これにより、複数の半導体チップ３が短絡半導体チップ３ＳＣを含んでいる場合であっても、流出電流が短絡半導体チップ３ＳＣから分散して流出することを抑制できる。したがって、複数の半導体チップ３が短絡半導体チップ３ＳＣを含んでいる場合であっても、第１電極１１および第２電極１２に電磁斥力が生じることを抑制できる。
半導体装置１００が第１絶縁板６１をさらに含んでいるため、流入電流が第１磁性板５１に流れることを抑制できる。これにより、流入電流は、複数の第１突出部１１２に沿って流れる。また、半導体装置１００が第２絶縁板６２をさらに含んでいるため、流出電流が第２磁性板５２に流れることを抑制できる。これにより、流出電流は、複数の第２突出部１２２に沿って流れる。したがって、電流の方向が第１突出部１１２および第２突出部１２２が突出している方向（Ｘ軸方向）に揃うため、電流によって生じる磁束が大きくなる。よって、第１磁性板５１および第２磁性板５２に生じる電磁引力を大きくできるため、第１電極１１および第２電極１２が半導体チップ３から剥離することをさらに抑制できる。
実施の形態６．
次に、図１６および図１７を用いて、実施の形態６に係る半導体装置１００の構成を説明する。図１６は、実施の形態６に係る半導体装置１００の構成を概略的に示す斜視図である。図１７は、実施の形態６に係る半導体装置１００の構成を概略的に示す側面図である。図１７は、半導体装置１００に流れる電流によって生じる磁界を概略的に示す。実施の形態６は、特に説明しない限り、上記の実施の形態５と同一の構成および作用効果を有している。したがって、上記の実施の形態５と同一の構成には同一の符号を付し、説明を繰り返さない。
図１６に示されるように、本実施の形態に係る第１磁性板５１は、第１本体部５１１と第１張出部５１２とを含んでいる。第１本体部５１１は、第１電極１１に重なっている。第１張出部５１２は、第１電極１１に沿って、第１電極１１の外方に張り出している。第１張出部５１２は、第１本体部５１１の面内方向において、第１本体部５１１から張り出している。第１張出部５１２は、Ｘ－Ｙ平面において、Ｙ軸方向に沿って第１本体部５１１から張り出している。第１張出部５１２は、Ｙ軸正方向のみに第１本体部５１１から張り出していてもよい。第１張出部５１２は、Ｙ軸負方向のみに第１本体部５１１から張り出していてもよい。第１張出部５１２は、Ｙ軸正方向およびＹ軸負方向に第１本体部５１１から張り出していてもよい。第１張出部５１２は、Ｘ－Ｙ平面において、Ｘ軸に沿って第１本体部５１１から張り出していてもよい。
図１６に示されるように、本実施の形態に係る第２磁性板５２は、第２本体部５２１と第２張出部５２２とを含んでいる。第２本体部５２１は、第２電極１２に重なっている。第２張出部５２２は、第２電極１２に沿って、第２電極１２の外方に張り出している。第２張出部５２２は、第２本体部５２１の面内方向において、第２本体部５２１から張り出している。第２張出部５２２は、Ｘ－Ｙ平面において、Ｙ軸方向に沿って第２本体部５２１から張り出している。第２張出部５２２は、Ｙ軸正方向のみに第２本体部５２１から張り出していてもよい。第２張出部５２２は、Ｙ軸負方向のみに第２本体部５２１から張り出していてもよい。第２張出部５２２は、Ｙ軸正方向およびＹ軸負方向に第２本体部５２１から張り出していてもよい。第２張出部５２２は、Ｘ－Ｙ平面において、Ｘ軸に沿って第２本体部５２１から張り出していてもよい。
図１５に示されるように、実施の形態５では第１電極１１に流れる流入電流および第２電極１２に流れる流出電流によって生じる磁束の一部が第１磁性板５１および第２磁性板５２を透過しない可能性がある。例えば、第１電極１１の端に配置されている第１突出部１１２に流れる流入電流によって生じる磁束は、第１磁性板５１および第２磁性板５２を透過しない可能性がある。例えば、第２電極１２の端に配置されている第２突出部１２２に流れる流出電流によって生じる磁束は、第１磁性板５１および第２磁性板５２を透過しない可能性がある。また、例えば、複数の半導体チップ３の端に配置されている半導体チップ３が短絡した場合にも、第１電極１１および第２電極１２に流れる電流によって生じる磁束の一部が第１磁性板５１および第２磁性板５２を透過しない可能性がある。
第１電極１１に流れる流入電流によって生じる磁束の一部が第１磁性板５１および第２磁性板５２を透過しない場合の電磁引力は、第１電極１１に流れる流入電流によって生じる磁束の全てが第１磁性板５１および第２磁性板５２を透過する場合の電磁引力よりも小さい。第２電極１２に流れる流出電流によって生じる磁束の一部が第１磁性板５１および第２磁性板５２を透過しない場合の電磁引力は、第２電極１２に流れる流出電流によって生じる磁束の全てが第１磁性板５１および第２磁性板５２を透過する場合の電磁引力よりも小さい。
本実施の形態に係る第１磁性板５１によれば、図１７に示されるように、第１磁性板５１は第１張出部５１２を含んでおり、第２磁性板５２は第２張出部５２２を含んでいる。第１張出部５１２が第１電極１１に沿って第１電極１１の外方に張り出し、第２張出部５２２が第２電極１２に沿って第２電極１２の外方に張り出している。これにより、第１突出部１１２および第２突出部１２２に流れる電流によって生じる磁束は、第１張出部５１２および第２張出部５２２を透過し得る。よって、第１磁性板５１および第２磁性板５２に生じる電磁引力が小さくなることを抑制できる。
実施の形態７．
次に、図１８を用いて、実施の形態７に係る半導体装置１００の構成を説明する。図１８は、実施の形態７に係る半導体装置１００の構成を概略的に示す斜視図である。実施の形態７は、特に説明しない限り、上記の実施の形態４と同一の構成および作用効果を有している。したがって、上記の実施の形態４と同一の構成には同一の符号を付し、説明を繰り返さない。
図１８に示されるように、本実施の形態に係る第１磁性板５１および第２磁性板５２は、複数の電磁鋼板５００から構成されている。複数の電磁鋼板５００は、第２方向（Ｘ軸方向）に積層されている。複数の電磁鋼板５００の各々は、図示されない強磁性体と図示されない絶縁被膜とを含んでいる。図示されない絶縁被膜は、図示されない強磁性体を覆っている。
図１９は、実施の形態５に係る半導体装置１００の構成を概略的に示す上面図である。図１９は、半導体装置１００に流れる電流によって生じる磁界および磁界によって生じる渦電流を概略的に示す。二点鎖線による矢印は、渦電流の流れる方向を示す。実施の形態５では、Ｘ軸正方向に沿って流れる電流によって、磁界が生じる。実施の形態５では、Ｘ軸正方向に沿って流れる電流による磁界によって、渦電流が生じる。渦電流は、Ｘ軸方向に流れる渦電流とＹ軸方向に流れる渦電流とからなる。実施の形態５では、渦電流によって、第１磁性板５１および第２磁性板５２が発熱し得る。
本実施の形態に係る半導体装置１００によれば、図１８に示されるように、第１磁性板５１および第２磁性板５２が複数の電磁鋼板５００から構成されている。複数の電磁鋼板５００が第２方向（Ｘ軸方向）に積層されているため、複数の電磁鋼板５００の図示されない絶縁被膜も第２方向（Ｘ軸方向）に積層されている。これにより、渦電流が第２方向（Ｘ軸方向）に流れることを抑制できる。よって、渦電流によって第１磁性板５１および第２磁性板５２が発熱することを抑制できる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
３ 半導体チップ、４ 絶縁部、１１ 第１電極、１２ 第２電極、２１ 第１ブスバー、２２ 第２ブスバー、５１ 第１磁性体、５２ 第２磁性体、６１ 第１絶縁板、６２ 第２絶縁板、１００ 半導体装置、１１１ 第１根元部、１１２ 第１突出部、１２１ 第２根元部、１２２ 第２突出部、２１１ 第１接続部、２１２ 第２延伸部、２２１ 第２接続部、２２２ 第２延伸部、５００ 電磁鋼板、５１１ 第１本体部、５１２ 第１張出部、５２１ 第２本体部、５２２ 第２張出部。

Claims (7)

  1. 複数の半導体チップと、
    前記複数の半導体チップを取り囲む絶縁部と、
    前記複数の半導体チップに圧接された第１電極と、
    前記第１電極とで前記複数の半導体チップを第１方向に挟み込み、かつ前記複数の半導体チップに圧接された第２電極と、
    前記第１電極に接続された第１ブスバーと、
    前記第２電極に接続された第２ブスバーとを備え、
    前記第１ブスバーと前記第２ブスバーとは、前記絶縁部を前記第１方向に交差する第２方向に挟み込んでいる、半導体装置。
  2. 前記第１ブスバーは、前記第１電極に接続された第１接続部と、前記第１接続部から延伸する第１延伸部とを含み、
    前記第２ブスバーは、前記第２電極に接続された第２接続部と、前記第２接続部から延伸する第２延伸部とを含み、
    前記第１延伸部が延伸する方向は、前記第２延伸部が延伸する方向に対して、反対の方向である、請求項１に記載の半導体装置。
  3. 前記第１ブスバーは、前記第１電極と一体的に構成され、
    前記第２ブスバーは、前記第２電極と一体的に構成されている、請求項１または２に記載の半導体装置。
  4. 前記第１電極に対して前記複数の半導体チップの反対側に配置された第１磁性板と、
    前記第２電極に対して前記複数の半導体チップの反対側に配置された第２磁性板とをさらに備え、
    前記第１磁性板および前記第２磁性板は、強磁性体である、請求項１～３のいずれか１項に記載の半導体装置。
  5. 前記第１電極と前記第１磁性板との間に配置された第１絶縁板と、
    前記第２電極と前記第２磁性板との間に配置された第２絶縁板とをさらに備え、
    前記第１絶縁板および前記第２絶縁板は、絶縁体であり、
    前記第１電極は、前記第１ブスバーに接続された第１根元部と、前記第１根元部から前記第２方向に突出する複数の第１突出部とを含み、
    前記第２電極は、前記第２ブスバーに接続された第２根元部と、前記第２根元部から前記第２方向に突出する複数の第２突出部とを含み、
    前記複数の第１突出部の各々と前記複数の第２突出部の各々との間に前記複数の半導体チップが配置され、
    前記複数の第１突出部の各々は、互いに隙間を空けて配置されており、
    前記複数の第２突出部の各々は、互いに隙間を空けて配置されている、請求項４に記載の半導体装置。
  6. 前記第１磁性板は、前記第１電極に重なる第１本体部と、前記第１本体部から張り出す第１張出部とを含み、
    前記第２磁性板は、前記第２電極に重なる第２本体部と、前記第２本体部から張り出す第２張出部とを含み、
    前記第１張出部は、前記第１電極に沿って、前記第１電極の外方に張り出し、
    前記第２張出部は、前記第２電極に沿って、前記第２電極の外方に張り出している、請求項４または５に記載の半導体装置。
  7. 前記第１磁性板および前記第２磁性板は、複数の電磁鋼板から構成され、
    前記複数の電磁鋼板は、前記第２方向に積層されている、請求項４～６のいずれか１項に記載の半導体装置。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007259685A (ja) 2006-02-24 2007-10-04 Denso Corp 電力変換装置
JP2013101993A (ja) 2011-11-07 2013-05-23 Denso Corp 半導体装置
WO2014136335A1 (ja) 2013-03-05 2014-09-12 日立オートモティブシステムズ株式会社 配線板およびそれを用いた電力変換装置
WO2019043870A1 (ja) 2017-08-31 2019-03-07 三菱電機株式会社 プレスパックパワー半導体モジュール用ばね電極

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3226088B2 (ja) * 1995-08-25 2001-11-05 富士電機株式会社 半導体装置
JP2008113025A (ja) 1998-11-09 2008-05-15 Denso Corp 電気機器
JP4085536B2 (ja) 1998-11-09 2008-05-14 株式会社日本自動車部品総合研究所 電気機器およびその製造方法並びに圧接型半導体装置
JP3819195B2 (ja) 1999-11-12 2006-09-06 三菱電機株式会社 パワーモジュール
JP2005012028A (ja) * 2003-06-19 2005-01-13 Hitachi Unisia Automotive Ltd 半導体装置
US7557434B2 (en) * 2006-08-29 2009-07-07 Denso Corporation Power electronic package having two substrates with multiple electronic components
JP5398269B2 (ja) 2009-01-07 2014-01-29 三菱電機株式会社 パワーモジュール及びパワー半導体装置
JP5669866B2 (ja) * 2011-02-09 2015-02-18 三菱電機株式会社 パワー半導体モジュール
FR2979474B1 (fr) * 2011-08-26 2013-09-27 Schneider Electric Ind Sas Dispositif de contacts de puissance a compensation electrodynamique
US9837380B2 (en) * 2014-01-28 2017-12-05 Infineon Technologies Austria Ag Semiconductor device having multiple contact clips
JP2015162609A (ja) * 2014-02-27 2015-09-07 株式会社東芝 半導体装置
JP6602480B2 (ja) * 2016-07-26 2019-11-06 三菱電機株式会社 半導体装置
CN113874998A (zh) * 2019-06-03 2021-12-31 三菱电机株式会社 半导体模块以及电力变换装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007259685A (ja) 2006-02-24 2007-10-04 Denso Corp 電力変換装置
JP2013101993A (ja) 2011-11-07 2013-05-23 Denso Corp 半導体装置
WO2014136335A1 (ja) 2013-03-05 2014-09-12 日立オートモティブシステムズ株式会社 配線板およびそれを用いた電力変換装置
WO2019043870A1 (ja) 2017-08-31 2019-03-07 三菱電機株式会社 プレスパックパワー半導体モジュール用ばね電極

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