JP7184839B2 - 誤り率測定装置及びエラーカウント方法 - Google Patents

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Description

本発明は、被測定物を信号パターン折り返しのステートに遷移させた状態で既知パターン（ＮＲＺ信号またはＰＡＭ４信号）をテスト信号として被測定物に送信し、このテスト信号の送信に伴って被測定物から折り返して受信する入力データのビット誤り率を測定するにあたって、特に、被測定物のＦＥＣ（Forward Error Correction：前方誤り訂正）動作が可能か否かを測定する誤り率測定装置及びエラーカウント方法に関する。
例えば下記特許文献１に開示されるように、誤り率測定装置は、固定データを含む既知パターンのテスト信号を被測定物に送信し、このテスト信号の送信に伴って被測定物から折り返して受信した被測定信号と基準となる参照信号とをビット単位で比較してビット誤り率（ＢＥＲ：Bit Error Rate）を測定する装置として従来から知られている。
ところで、テスト信号として特にＰＡＭを用いた場合、ＮＲＺに比べて多くの伝送量を実現できる一方で、Ｅｙｅ開口が小さくなるためＮＲＺに比べＳＮＲがとれなくなるため、シンボル数が増えるにつれて雑音の影響も大きくなり、エラーを０にするのが極めて困難である。そのため、測定対象の被測定物の通信規格に応じた領域で発生するＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒをカウントし、前方誤り訂正（ＦＥＣ：Forward Error Correction）によるエラー訂正が可能か否かの測定が望まれている。
特開２００７－２７４４７４号公報
しかしながら、従来の誤り率測定装置では、上述したＦＥＣによるエラー訂正の可否の測定を行うにあたって、測定対象の被測定物の通信規格に応じた領域で発生するＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒのカウント機能を有していないため、ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒを数値で確認することができず、被測定物の不具合の原因究明に時間がかかり、効率的なデバッグを行うことができないという問題があった。
そこで、本発明は上記問題点に鑑みてなされたものであって、被測定物の通信規格に基づいてユーザが設定する領域のＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒをカウントすることができる誤り率測定装置及びエラーカウント方法を提供することを目的としている。
上記目的を達成するため、本発明の請求項１に記載された誤り率測定装置は、既知パターンのＮＲＺ信号をテスト信号として被測定物Ｗに入力し、前記テスト信号の入力に伴う前記被測定物からの信号を受信し、受信した信号と前記テスト信号との比較結果に基づいて前記被測定物のＦＥＣ（Forward Error Correction）動作が可能か否かを測定する誤り率測定装置１であって、
前記被測定物の通信規格に応じて前記ＦＥＣの１Ｃｏｄｅｗｏｒｄ長、１ＦＥＣ Ｓｙｍｂｏｌ長を設定する操作部４と、
前記被測定物からの信号を受信して変換されたビット列データを、１Ｃｏｄｅｗｏｒｄ長の中でＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒが指定数発生したタイミングまたはＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒが連続で指定数発生したタイミングで前記テスト信号と同期を取って取り込む同期検出部３ｂと、
前記同期検出部が取り込んだ前記ビット列データを１ＦＥＣ Ｓｙｍｂｏｌ長ごとに分割して該１Ｃｏｄｅｗｏｒｄ長ごとのエラーを検出するとともに、前記１ＦＥＣ Ｓｙｍｂｏｌ長間隔で前記ビット列データのＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒを検出するデータ比較部３ｄと、
前記データ比較部にて検出した１Ｃｏｄｅｗｏｒｄ長ごとのエラーおよびＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒをカウントするエラーカウント手段７ａと、を備えたことを特徴とする。
本発明の請求項２に記載された誤り率測定装置は、既知パターンのＰＡＭ４信号をテスト信号として被測定物Ｗに入力し、前記テスト信号の入力に伴う前記被測定物からの信号を受信し、受信した信号と前記テスト信号との比較結果に基づいて前記被測定物のＦＥＣ（Forward Error Correction）動作が可能か否かを測定する誤り率測定装置１であって、
前記被測定物の通信規格に応じて前記ＦＥＣの１Ｃｏｄｅｗｏｒｄ長、１ＦＥＣ Ｓｙｍｂｏｌ長を設定する操作部４と、
前記被測定物からの信号を受信して変換されたシンボル列データを最上位ビット列データと最下位ビット列データに分割するデータ分割手段３ｄａと、
前記最上位ビット列データと前記最下位ビット列データを、１Ｃｏｄｅｗｏｒｄ長の中でＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒが指定数発生したタイミングまたはＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒが連続で指定数発生したタイミングで前記テスト信号と同期を取って取り込む同期検出部３ｂと、
前記同期検出部が取り込んだ前記最上位ビット列データと前記最下位ビット列データそれぞれを１ＦＥＣ Ｓｙｍｂｏｌ長ごとに分割して該１Ｃｏｄｅｗｏｒｄ長ごとの最上位ビットエラーと最下位ビットエラーをそれぞれ検出するとともに、前記１ＦＥＣ Ｓｙｍｂｏｌ長間隔で前記最上位ビット列データと最下位ビット列データそれぞれのＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒを検出するデータ比較部３ｄと、
前記データ比較部にて検出した最上位ビットエラーと最下位ビットエラーをカウントするとともに前記ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒをカウントするエラーカウント手段７ａと、を備えたことを特徴とする。
本発明の請求項３に記載された誤り率測定装置は、請求項１または２の誤り率測定装置において、
前記カウントの結果に基づいてエラーレートとエラーカウント値を表示する表示部６を備えたことを特徴とする。
本発明の請求項４に記載された誤り率測定装置のエラーカウント方法は、既知パターンのＮＲＺ信号をテスト信号として被測定物Ｗに入力し、前記テスト信号の入力に伴う前記被測定物からの信号を受信し、受信した信号と前記テスト信号との比較結果に基づいて前記被測定物のＦＥＣ（Forward Error Correction）動作が可能か否かを測定する誤り率測定装置１のエラーカウント方法であって、
前記被測定物の通信規格に応じて前記ＦＥＣの１Ｃｏｄｅｗｏｒｄ長、１ＦＥＣ Ｓｙｍｂｏｌ長を設定するステップと、
前記被測定物からの信号を受信して変換されたビット列データを、１Ｃｏｄｅｗｏｒｄ長の中でＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒが指定数発生したタイミングまたはＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒが連続で指定数発生したタイミングで前記テスト信号と同期を取って取り込むステップと、
前記取り込んだビット列データを１ＦＥＣ Ｓｙｍｂｏｌ長ごとに分割して該１Ｃｏｄｅｗｏｒｄ長ごとのエラーを検出するとともに、前記１ＦＥＣ Ｓｙｍｂｏｌ長間隔で前記ビット列データのＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒを検出するステップと、
前記検出した１Ｃｏｄｅｗｏｒｄ長ごとのエラーおよびＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒをカウントするステップと、を含むことを特徴とする。
本発明の請求項５に記載された誤り率測定装置のエラーカウント方法は、既知パターンのＰＡＭ４信号をテスト信号として被測定物Ｗに入力し、前記テスト信号の入力に伴う前記被測定物からの信号を受信し、受信した信号と前記テスト信号との比較結果に基づいて前記被測定物のＦＥＣ（Forward Error Correction）動作が可能か否かを測定する誤り率測定装置１のエラーカウント方法であって、
前記被測定物の通信規格に応じて前記ＦＥＣの１Ｃｏｄｅｗｏｒｄ長、１ＦＥＣ Ｓｙｍｂｏｌ長を設定するステップと、
前記被測定物からの信号を受信して変換されたシンボル列データを最上位ビット列データと最下位ビット列データに分割するステップと、
前記最上位ビット列データと前記最下位ビット列データを、１Ｃｏｄｅｗｏｒｄ長の中でＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒが指定数発生したタイミングまたはＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒが連続で指定数発生したタイミングで前記テスト信号と同期を取って取り込むステップと、
前記取り込んだ前記最上位ビット列データと前記最下位ビット列データそれぞれを１ＦＥＣ Ｓｙｍｂｏｌ長ごとに分割して該１Ｃｏｄｅｗｏｒｄ長ごとの最上位ビットエラーと最下位ビットエラーをそれぞれ検出するとともに、前記１ＦＥＣ Ｓｙｍｂｏｌ長間隔で前記最上位ビット列データと最下位ビット列データそれぞれのＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒを検出するステップと、
前記検出した最上位ビットエラーと最下位ビットエラーをカウントするとともに前記ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒをカウントするステップと、を含むことを特徴とする。
本発明の請求項６に記載された誤り率測定装置のエラーカウント方法は、請求項４または５の誤り率測定装置のエラーカウント方法において、
前記カウントの結果に基づいてエラーレートとエラーカウント値を表示するステップを含むことを特徴とする。
本発明によれば、被測定物の通信規格に基づいてユーザが設定する領域のＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒをカウントすることができる。しかも、カウントしたＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒのエラー数を表示画面上で数値確認できるので、デバッグを効率的に行うことができる。
本発明に係る誤り率測定装置の概略構成を示すブロック図である。 ＰＡＭ４信号の説明図である。 本発明に係る誤り率測定装置の設定画面の一例を示す図である。 本発明に係る誤り率測定装置においてＮＲＺ信号を被測定物に入力した場合の測定画面の一例を示す図である。 本発明に係る誤り率測定装置においてＰＡＭ４信号を被測定物に入力した場合の測定画面の一例を示す図である。 本発明に係る誤り率測定装置においてＮＲＺ信号を被測定物に入力した場合のエラーカウントの処理動作のフローチャートである。 本発明に係る誤り率測定装置においてＰＡＭ４信号を被測定物に入力した場合のエラーカウントの処理動作のフローチャートである。
以下、本発明を実施するための形態について、添付した図面を参照しながら詳細に説明する。
本発明に係る誤り率測定装置は、被測定物を信号パターン折り返しのステートに遷移させた状態で既知パターンのテスト信号を被測定物に送信し、このテスト信号の送信に伴って被測定物から折り返される受信信号の誤り率を測定するものである。
図１に示すように、本実施の形態の誤り率測定装置１は、エラーを挿入した既知パターンのＮＲＺ信号または４値のシンボル値を持つＰＡＭ４信号をテスト信号として被測定物Ｗに入力したときの被測定物Ｗからの受信信号とテスト信号との比較結果に基づいて被測定物ＷのＦＥＣ（Forward Error Correction）動作が可能か否かを測定する機能を有するものであり、信号発生器２、誤り検出器３、操作部４、記憶部５、表示部６、制御部７を備えて概略構成される。
なお、本実施の形態では、被測定物ＷのＦＥＣ動作が可能か否かを測定する機能を実現するための構成および処理内容を主体に説明する。
信号発生器２は、多値信号による基準データとして、各ビットの間で０に復帰しない方式のＮＲＺ信号または所望のシンボル列データ（０、１、２、３のシンボル値からなるシンボルの列のデータ）からなるＰＡＭ４信号を発生する。
ＰＡＭ４信号を発生する場合には、図１に示すように、信号発生器２が第１信号発生部２ａ、第２信号発生部２ｂ、信号合成出力部２ｃを備えて概略構成される。
ＰＡＭ４信号は、振幅がシンボルごとに４種類に分けられ、図２に示すように、４つの異なる振幅の電圧レベルＶ１，Ｖ２，Ｖ３，Ｖ４を有し、全体の振幅電圧範囲Ｈが電圧レベルの低い方から低電圧範囲Ｈ１、中電圧範囲Ｈ２、高電圧範囲Ｈ３に分けられ、３つのアイパターン開口部による連続した範囲からなる。
第１信号発生部２ａは、固定データを含む既知パターンからなる所望のＰＡＭ４シンボル列を発生するにあたり、第２信号発生部２ｂが生成する最下位ビット列信号（ＬＳＢ：Least Significant Bit ）と足し合わせてＰＡＭ４信号を生成するための最上位ビット列信号（ＭＳＢ：Most Significant Bit）を生成する。
第２信号発生部２ｂは、第１信号発生部２ａが生成する最上位ビット列信号と足し合わせてＰＡＭ４信号を生成するための最下位ビット列信号を生成する。
第１信号発生部２ａ、第２信号発生部２ｂが発生する具体的なビット列信号としては、例えばＰＲＢＳ７（パターン長：２7 －１）、ＰＲＢＳ９（パターン長：２9 －１）、ＰＲＢＳ１０（パターン長：２10－１）、ＰＲＢＳ１１（パターン長：２11－１）、ＰＲＢＳ１５（パターン長：２15－１）、ＰＲＢＳ２０（パターン長：２20－１）などの各種疑似ランダムパターン（ＰＲＢＳ：Pseudo Random Bit Sequence）といった周期パターンや、ＰＲＢＳ１３Ｑ、ＰＲＢＳ３１Ｑ、ＳＳＰＲＱなどのＰＡＭを評価するための評価用パターンがある。
信号合成出力部２ｃは、第１信号発生部２ａが発生する最上位ビット列信号と第２信号発生部２ｂが発生する最下位ビット列信号とを足し合わせてＰＡＭ４信号を出力する。このＰＡＭ４信号は、被測定物Ｗの誤り率などを測定する際、既知パターンのテスト信号として被測定物Ｗに入力される。
なお、テスト信号に挿入するエラーは任意である。例えば被測定物ＷのＦＥＣエラー耐性を調べる場合には任意のＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒが挿入される。また、被測定物Ｗの耐性確認をする場合にはエラーを挿入し、被測定物Ｗが他の任意のテスト信号でエラー確認する場合にはエラーを挿入せずにキャプチャ機能で確認する。
誤り検出器３は、信号発生器２から既知パターンのテスト信号として基準データであるＮＲＺ信号またはＰＡＭ４信号が被測定物Ｗに入力されたときに、このＮＲＺ信号またはＰＡＭ４信号の入力に伴って被測定物Ｗから出力される信号を受けて誤り率などを測定するもので、図１に示すように、信号受信部３ａ、同期検出部３ｂ、位置情報記憶部３ｃ、データ比較部３ｄ、データ記憶部３ｅを備える。
信号受信部３ａは、被測定物Ｗに入力したテスト信号がＮＲＺ信号の場合、被測定物Ｗから受信したＮＲＺ信号を所定のサンプリング周期でサンプリングしてビット列データ（０、１からなるビット列のデータ）に変換する。この信号受信部３ａにて変換されたビット列データは、同期検出部３ｂに入力される。
信号受信部３ａは、被測定物Ｗに入力したテスト信号がＰＡＭ４信号の場合、被測定物Ｗから受信したＰＡＭ４信号を所定のサンプリング周期でサンプリングしてシンボル列データ（０、１、２、３のシンボル値からなるシンボルの列のデータ）に変換する。この信号受信部３ａにて変換されたシンボル列データは、同期検出部３ｂに入力される。
同期検出部３ｂは、被測定物Ｗに入力したテスト信号がＮＲＺ信号の場合、操作部４にて予め設定される設定タイミングにより、記憶部５から読み込んだ基準となるＮＲＺ信号のビット列のデータである基準データと、被測定物Ｗから受信して信号受信部３ａから出力されるＮＲＺ信号のビット列データとの同期を取って取り込み、取り込んだ入力データとなるビット列データをデータ比較部３ｄに出力する。
同期検出部３ｂは、被測定物Ｗに入力したテスト信号がＰＡＭ４信号の場合、操作部４にて予め設定される設定タイミングにより、記憶部５から読み込んだ基準となるＰＡＭ４信号のシンボル列のデータである基準データと、被測定物Ｗから受信して信号受信部３ａから出力されるＰＡＭ４信号のシンボル列データとの同期を取って取り込み、取り込んだ入力データとなるシンボル列データをデータ比較部３ｄに出力する。
設定タイミングは、例えば表示部６の不図示の設定画面上で操作部４にて予め設定され、ユーザの指示によりトリガー信号を発生するタイミング、１Ｃｏｄｅｗｏｒｄ長の中でＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒが指定数発生したタイミング（例えば１Ｃｏｄｅｗｏｒｄ＝５４４ＦＥＣ Ｓｙｍｂｏｌで、ユーザがＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒが１６個発生したタイミングでキャプチャしたい場合には、１６／５４４のＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒが発生したタイミングで同期をとる）、ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒが連続で指定数発生したタイミング（Ｃｏｄｅｗｏｒｄに関係なく、ユーザが指定した数で連続したＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒが発生したタイミングで同期をとる）である。
同期検出部３ｂは、同期が取れたときにその旨をデータ比較部３ｄへ通知するとともに、同期が取れたときの基準データにおけるビットまたはシンボルの位置を表す同期位置を位置情報記憶部３ｃに記憶させる。
位置情報記憶部３ｃは、同期検出部３ｂにて基準データと信号受信部３ａからのＮＲＺ信号のビット列データまたはＰＡＭ４信号のシンボル列データとの同期が取れたときに、同期が取れたときの基準データにおけるビットまたはシンボルの位置を表す同期位置を記憶する。
データ比較部３ｄは、被測定物Ｗに入力したテスト信号がＮＲＺ信号の場合、同期検出部３ｂにて設定タイミングで基準データ（テスト信号）と同期を取って取り込んだビット列データの１ＦＥＣ Ｓｙｍｂｏｌ（１０ｂｉｔまたは２０ｂｉｔ）の先頭を捉え、各ビットとエラーデータ（「１」）を比較して１Ｃｏｄｅｗｏｒｄ長ごとのエラーを検出する。すなわち、ビット列データのビットが「１」であればエラーとして検出する。なお、ビット列データの１ＦＥＣ Ｓｙｍｂｏｌの先頭は、データ比較部３ｄのカウンタを自走させて先頭を仮定することで検出している。
データ比較部３ｄは、被測定物Ｗに入力したテスト信号がＮＲＺ信号の場合、同期検出部３ｂにて設定タイミングで基準データ（テスト信号）と同期を取って取り込んだビット列データを１ＦＥＣ Ｓｙｍｂｏｌ長（１０ｂｉｔまたは２０ｂｉｔ）ごとに分割し、１ＦＥＣ Ｓｙｍｂｏｌ間隔でＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒを検出する。例えば１ＦＥＣ Ｓｙｍｂｏｌ長が１０ｂｉｔであれば、ビット列データを１０ｂｉｔごとに分割し、１０ｂｉｔ内で１ｂｉｔでもエラーが発生したら１ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒとして検出する。
データ比較部３ｄは、被測定物Ｗに入力したテスト信号がＰＡＭ４信号の場合、同期検出部３ｂにて設定タイミングで基準データ（テスト信号）と同期を取って取り込んだシンボル列データの１ＦＥＣ Ｓｙｍｂｏｌ（１０ｂｉｔまたは２０ｂｉｔ）の先頭を捉えて最上位ビット列データ（以下、ＭＳＢデータと言う）と最下位ビット列データ（以下、ＬＳＢデータと言う）にデータ分割手段３ｄａにて分割し、ＭＳＢデータとＬＳＢデータそれぞれをエラーデータ（「１」）と比較して１Ｃｏｄｅｗｏｒｄ長ごとの最上位ビットエラー（以下、ＭＳＢエラーと言う）と最下位ビットエラー（以下、ＬＳＢエラーと言う）をそれぞれ検出する。すなわち、分割されたＭＳＢデータが「１」であればＭＳＢエラーとして検出してカウントし、分割されたＬＳＢデータが「１」であればＬＳＢエラーとして検出する。なお、シンボル列データの１ＦＥＣ Ｓｙｍｂｏｌの先頭は、データ比較部３ｄのカウンタを自走させて先頭を仮定することで検出している。
データ比較部３ｄは、被測定物Ｗに入力したテスト信号がＰＡＭ４信号の場合、ＭＳＢデータとＬＳＢデータを１ＦＥＣ Ｓｙｍｂｏｌ長（１０ｂｉｔまたは２０ｂｉｔ）ごとに分割し、１ＦＥＣ Ｓｙｍｂｏｌ間隔でＦＥＣ Ｓｙｍｂｏｌ ＥｒｒｏｒをＭＳＢデータとＬＳＢデータそれぞれで検出する。例えば１ＦＥＣ Ｓｙｍｂｏｌ長が１０ｂｉｔであれば、ＭＳＢデータとＬＳＢデータを１０ｂｉｔごとに分割し、１０ｂｉｔ内で１ｂｉｔでもエラーが発生したら１ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒとして検出する。
なお、図１では、説明の便宜上、データ比較部３ｄがデータ分割手段３ｄａを含む構成として説明しているが、例えば周知のＰＡＭデコーダでデータ分割手段３ｄａを構成することができる。
データ記憶部３ｅは、基準データと同期が取れたビット列データまたはシンボル列データとともにデータ比較部３ｄによる比較結果データなどを記憶する。
操作部４は、設定手段としても機能するものであり、図１の誤り率測定装置１に備える例えば操作ノブ、各種キー、スイッチ、ボタンや表示部６の表示画面上のソフトキーなどのユーザインタフェースで構成される。操作部４は、設定タイミングの設定、表示部６の表示画面（図３のキャプチャ画面６ａ）上に表示されるビット列データやシンボル列データのブロックの指定、ボーレート、ビット列やシンボル列の発生条件などの設定、誤り率測定の開始・終了の指示など誤り率測定に関わる各種設定を行う。
図３（ａ）は被測定物Ｗから受信する信号に対する設定パラメータ（ＦＥＣの１Ｃｏｄｅｗｏｒｄ長、１ＦＥＣ Ｓｙｍｂｏｌ長、ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒ Ｔｈｒｅｓｈｏｌｄ（キャプチャを開始するＳｙｍｂｏｌ Ｅｒｒｏｒの閾値）を設定する設定画面１１の一例を示している。
図３（ａ）の設定画面１１には、ＦＥＣの１Ｃｏｄｅｗｏｒｄの長さを示す「Ｎｕｍｂｅｒ ｏｆ ＦＥＣ Ｓｙｍｂｏｌｓ ｉｎ ａ Ｃｏｄｅｗｏｒｄ」として、長さの一部を省略し、ＦＥＣ Ｓｙｍｂｏｌごとに区切られた例えば紫色のバー形状のグラフィック１２で１Ｃｏｄｅｗｏｒｄが表示される。
「Ｎｕｍｂｅｒ ｏｆ ＦＥＣ Ｓｙｍｂｏｌｓ ｉｎ ａ Ｃｏｄｅｗｏｒｄ」のグラフィック１２の直下位置には、「Ｃｏｄｅｗｏｒｄ Ｌｅｎｇｔｈ」を構成するＦＥＣ Ｓｙｍｂｏｌの数をプルダウンメニューから選択設定するための入力ボックス１３が表示される。図３（ａ）の設定画面１１では、入力ボックス１３に「５４４」が選択設定された状態を示している。
また、「Ｎｕｍｂｅｒ ｏｆ ＦＥＣ Ｓｙｍｂｏｌｓ ｉｎ ａ Ｃｏｄｅｗｏｒｄ」のグラフィック１２の直上位置には、Ｃｏｄｅｗｏｒｄの一部を構成することを点線で示すとともに色分けした「Ｂｉｔ Ｌｅｎｇｔｈ ｉｎ ａ ＦＥＣ Ｓｙｍｂｏｌ」がバー形状のグラフィック１４で表示される。例えばＦＥＣ Ｓｙｍｂｏｌのグラフィック１４が青色、これ以外のＣｏｄｅｗｏｒｄのグラフィック１２ａに相当する部分が紫色で色分け表示される。
「Ｂｉｔ Ｌｅｎｇｔｈ ｉｎ ａ ＦＥＣ Ｓｙｍｂｏｌ」のグラフィック１４の直上位置には、「ＦＥＣ Ｓｙｍｂｏｌ Ｌｅｎｇｔｈ」のｂｉｔ数（１０ｂｉｔまたは２０ｂｉｔ）をプルダウンメニューから選択設定するための入力ボックス１５が表示される。図３（ａ）の設定画面では、入力ボックス１５に「１０」が選択設定された状態を示している。
さらに、「Ｎｕｍｂｅｒ ｏｆ ＦＥＣ Ｓｙｍｂｏｌｓ ｉｎ ａ Ｃｏｄｅｗｏｒｄ」のグラフィック１２の下部には、１Ｃｏｄｅｗｏｒｄに含まれるエラーとして、１Ｃｏｄｅｗｏｒｄのグラフィック１２ｂ中に「Ｂｉｔ Ｅｒｒｏｒ」のグラフィック１６と「ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒ」のグラフィック１７が色分けして表示される。例えば１Ｃｏｄｅｗｏｒｄのグラフィック１２ｂが紫色、「Ｂｉｔ Ｅｒｒｏｒ」のグラフィック１６が黄色、「ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒ」のグラフィック１７が赤色で色分け表示される。
「Ｂｉｔ Ｅｒｒｏｒ」のグラフィック１６と「ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒ」のグラフィック１７が表示された１Ｃｏｄｅｗｏｒｄのグラフィック１２ｂの直上位置には、「ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒ Ｔｈｒｅｓｈｏｌｄ」の閾値を等号（＝）、等号付き不等号（≧）、数字を用いて設定するため入力ボックス１８が表示される。
「Ｂｉｔ Ｅｒｒｏｒ」のグラフィック１６と「ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒ」のグラフィック１７が表示された１Ｃｏｄｅｗｏｒｄのグラフィック１２ｂの直下位置には、１Ｃｏｄｅｗｏｒｄを構成するＦＥＣ Ｓｙｍｂｏｌの数を入力するための入力ボックス１９が表示される。
そして、図３（ａ）の設定画面１１の上部には、「ＦＥＣ Ｓｙｍｂｏｌ Ｃａｐｔｕｒｅ Ｓｅｔｔｉｎｇ」の選択項目２０が表示される。「ＦＥＣ Ｓｙｍｂｏｌ Ｃａｐｔｕｒｅ Ｓｅｔｔｉｎｇ」の選択項目２０は、図３（ｂ）に示すように、通信規格に応じた設定の選択項目がプルダウンメニュー表示される。図３（ｂ）の例では、「Ｖａｒｉａｂｌｅ」、「５０Ｇ ＰＡＭ４」、「１００Ｇ ＰＡＭ４」、「２５Ｇ ＮＲＺ」が選択項目としてプルダウンメニュー表示されている。
図３（ａ）は、「ＦＥＣ Ｓｙｍｂｏｌ Ｃａｐｔｕｒｅ Ｓｅｔｔｉｎｇ」の選択項目２０として「Ｖａｒｉａｂｌｅ」が選択された状態を示している。「Ｖａｒｉａｂｌｅ」が選択された状態では、各入力ボックスに対し、プルダウンメニューから自由に選択入力することができる。
また、図３（ａ）の例では、「５０Ｇ ＰＡＭ４」、「１００Ｇ ＰＡＭ４」、「２５Ｇ ＮＲＺ」がプリセット設定の選択項目２０として選択可能であり、何れかのプリセット設定が選択されると、選択されたプリセット設定の通信規格に基づく各パラメータが自動的に設定される。
例えば「５０Ｇ ＰＡＭ４」をプリセット設定として選択すると、Ｃｏｄｅｗｏｒｄ長が「５４４」、ＦＥＣ Ｓｙｍｂｏｌ長が「１０」、ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒ Ｔｈｒｅｓｈｏｌｄが「１６」に各パラメータが自動的に設定される。
また、「１００Ｇ ＰＡＭ４」をプリセット設定として選択すると、Ｃｏｄｅｗｏｒｄ長が「２７２」、ＦＥＣ Ｓｙｍｂｏｌ長が「２０」、ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒ Ｔｈｒｅｓｈｏｌｄが「１６」に各パラメータが自動的に設定される。
さらに、「５０Ｇ ＮＲＺ」をプリセット設定として選択すると、Ｃｏｄｅｗｏｒｄ長が「５２８」、ＦＥＣ Ｓｙｍｂｏｌ長が「１０」、ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒ Ｔｈｒｅｓｈｏｌｄが「８」に各パラメータが自動的に設定される。
このように、図３（ａ）の設定画面１１では、１Ｃｏｄｅｗｏｒｄに対するＦＥＣ Ｓｙｍｂｏｌの構成関係、１Ｃｏｄｅｗｏｒｄに対するＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒの対応関係を識別可能にグラフィック表示している。これにより、ユーザが通信規格を知る熟練者でなくても「Ｎｕｍｂｅｒ ｏｆ ＦＥＣ Ｓｙｍｂｏｌｓ ｉｎ ａ Ｃｏｄｅｗｏｒｄ」、「Ｂｉｔ Ｌｅｎｇｔｈ ｉｎ ａ ＦＥＣ Ｓｙｍｂｏｌ」、「Ｂｉｔ Ｅｒｒｏｒ」、「ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒ」の構成関係や対応関係を視覚的に把握した上で被測定物Ｗから受信する信号に対するＦＥＣの各パラメータの設定を行うことができる。
なお、図３（ａ）の設定画面１１では、「Ｎｕｍｂｅｒ ｏｆ ＦＥＣ Ｓｙｍｂｏｌｓ ｉｎ ａ Ｃｏｄｅｗｏｒｄ」、「Ｂｉｔ Ｌｅｎｇｔｈ ｉｎ ａ ＦＥＣ Ｓｙｍｂｏｌ」、「Ｂｉｔ Ｅｒｒｏｒ」、「ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒ」の構成関係を視覚的に把握しやすいように、「Ｎｕｍｂｅｒ ｏｆ ＦＥＣ Ｓｙｍｂｏｌｓ ｉｎ ａ Ｃｏｄｅｗｏｒｄ」を中心として、「Ｂｉｔ Ｌｅｎｇｔｈ ｉｎ ａ ＦＥＣ Ｓｙｍｂｏｌ」、「Ｂｉｔ Ｅｒｒｏｒ」と「ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒ」とを上下に配置してグラフィック表示する場合を図示したが、この配置に限定されるものではない。例えば、「Ｂｉｔ Ｌｅｎｇｔｈ ｉｎ ａ ＦＥＣ Ｓｙｍｂｏｌ」、「Ｂｉｔ Ｅｒｒｏｒ」と「ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒ」との配置を逆にしたり、「Ｂｉｔ Ｌｅｎｇｔｈ ｉｎ ａ ＦＥＣ Ｓｙｍｂｏｌ」、「Ｂｉｔ Ｅｒｒｏｒ」と「ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒ」とを「Ｎｕｍｂｅｒ ｏｆ ＦＥＣ Ｓｙｍｂｏｌｓ ｉｎ ａ Ｃｏｄｅｗｏｒｄ」の上部または下部に並べて配置してグラフィック表示してもよい。
記憶部５は、信号合成出力部２ｃからの既知パターンのテスト信号として被測定物Ｗに入力するＮＲＺ信号のビット列またはＰＡＭ４信号のシンボル列（０、１、２、３のシンボル値からなるシンボルの列）を記憶する。この既知パターンのテスト信号として被測定物Ｗに入力するＮＲＺ信号のビット列またはＰＡＭ４信号のシンボル列は、被測定物Ｗから受信した信号から生成する入力データと比較するときの基準となる基準データとなっている。
また、記憶部５は、制御部７の後述するエラーカウント手段７ａによるカウント結果を記憶する。さらに、記憶部５は、設定タイミング、ボーレート、ビット列、シンボル列の発生条件などの情報を記憶する。これらの情報は、操作部４によりユーザインタフェースを介して適宜選択設定することができる。
なお、制御部７や、信号発生器２において、テスト信号となるＮＲＺ信号のビット列またはＰＡＭ４信号のシンボル列を把握できる場合は、制御部７や、信号発生器２から記憶部５へと既知パターンのテスト信号であるＮＲＺ信号のビット列またはＰＡＭ４信号のシンボル列、すなわち基準データを記憶するように構成してもよい。
表示部６は、図１の誤り率測定装置１に備える例えば液晶表示器などで構成され、後述する表示制御手段７ｂの制御により、誤り率測定に関わる設定画面、誤り率測定を含む各コンプライアンステスト（被測定物Ｗが通信規格に適合するか否かの試験）、キャプチャ画面などを表示する。なお、表示部６は、表示画面上のソフトキーなどの操作部４の操作機能を兼ね備えている。
また、表示部６は、後述する表示制御手段７ｂの制御により、例えば図３（ａ）の設定画面１１の他、図４に示す表示形態の測定画面２１や図５に示す表示形態の測定画面２２を表示する。図４の測定画面２１や図５の測定画面２２は、簡易設定表示領域２３と測定結果表示領域２４を含む。
簡易設定表示領域２３は、被測定物Ｗから受信する信号に対する設定パラメータ（ＦＥＣの１Ｃｏｄｅｗｏｒｄ長、１ＦＥＣ Ｓｙｍｂｏｌ長、ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒ Ｔｈｒｅｓｈｏｌｄ（キャプチャを開始するＳｙｍｂｏｌ Ｅｒｒｏｒの閾値）を簡易的に設定する領域である。
さらに説明すると、簡易設定表示領域２３には、ＦＥＣの１Ｃｏｄｅｗｏｒｄの長さを示す「Ｎｕｍｂｅｒ ｏｆ ＦＥＣ Ｓｙｍｂｏｌｓ ｉｎ ａ Ｃｏｄｅｗｏｒｄ」として、「Ｃｏｄｅｗｏｒｄ Ｌｅｎｇｔｈ」を構成するＦＥＣ Ｓｙｍｂｏｌの数をプルダウンメニューから選択設定するための入力ボックス２５が表示される。図４や図５の簡易設定表示領域２３では、入力ボックス２５に「５４４」が選択設定された状態を示している。
「Ｎｕｍｂｅｒ ｏｆ ＦＥＣ Ｓｙｍｂｏｌｓ ｉｎ ａ Ｃｏｄｅｗｏｒｄ」の右側には、Ｃｏｄｅｗｏｒｄの一部を構成する「Ｂｉｔ Ｌｅｎｇｔｈ ｉｎ ａ ＦＥＣ Ｓｙｍｂｏｌ」のビット数をプルダウンメニューから選択設定するための入力ボックス２６が表示される。図４や図５の簡易設定表示領域２３では、入力ボックス２６に「１０」が選択設定された状態を示している。
「Ｎｕｍｂｅｒ ｏｆ ＦＥＣ Ｓｙｍｂｏｌｓ ｉｎ ａ Ｃｏｄｅｗｏｒｄ」の下部には、「ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒ Ｔｈｒｅｓｈｏｌｄ」の閾値を等号（＝）、等号付き不等号（≧）、数字を用いて設定するため入力ボックス２７が表示される。図４や図５の簡易設定表示領域２３では、「ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒ Ｔｈｒｅｓｈｏｌｄ」の閾値が「１５以上」に設定された状態を示している。
なお、簡易設定表示領域２３は、「Ｐｒｅｓｅｔ」として、通信規格に応じた設定の選択項目２８がプルダウンメニュー表示される。例えば「Ｖａｒｉａｂｌｅ」、「５０Ｇ ＰＡＭ４」、「１００Ｇ ＰＡＭ４」、「２５Ｇ ＮＲＺ」が「Ｐｒｅｓｅｔ」の選択項目２８としてプルダウンメニュー表示される。図４の簡易設定表示領域２３では、「５０Ｇ ＮＲＺ」がプリセット設定として選択設定された状態を示している。また、図５の簡易設定表示領域２３では、「５０Ｇ ＰＡＭ４」がプリセット設定として選択設定された状態を示している。なお、「Ｐｒｅｓｅｔ」として、「Ｖａｒｉａｂｌｅ」が選択設定された場合には、「Ｎｕｍｂｅｒ ｏｆ ＦＥＣ Ｓｙｍｂｏｌｓ ｉｎ ａ Ｃｏｄｅｗｏｒｄ」、「Ｂｉｔ Ｌｅｎｇｔｈ ｉｎ ａ ＦＥＣ Ｓｙｍｂｏｌ」、「ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒ Ｔｈｒｅｓｈｏｌｄ」それぞれの値をユーザが被測定物Ｗの通信規格に応じて任意に設定することができる。
測定結果表示領域２４は、後述するエラーカウント手段７ａのカウントに基づくエラーに関する測定結果を表示する領域である。例えば図４の測定結果表示領域２４には、Ｃｏｄｅｗｏｒｄ、Ｔｏｔａｌ、ＩＮＳ、ＯＭＩごとのエラーレートとエラーカウント値が表示される。また、図５の測定結果表示領域２４には、Ｃｏｄｅｗｏｒｄ、Ｓｙｍｂｏｌ、Ｂｉｔごとのエラーレートとエラーカウント値が表示される。
制御部７は、ＰＡＭ４信号の誤り率を測定するため、例えば中央処理装置（ＣＰＵ）、ＲＯＭ、ＲＡＭなどの記憶素子から構成され、信号発生器２、誤り検出器３、操作部４、記憶部５、表示部６を統括制御するもので、エラーカウント手段７ａ、表示制御手段７ｂを備える。
エラーカウント手段７ａは、被測定物Ｗに入力したテスト信号がＮＲＺ信号の場合、データ比較部３ｄにて検出したエラーをカウント（Ｃｏｄｅｗｏｒｄのカウントを含む）するとともに、１ＦＥＣ Ｓｙｍｂｏｌ間隔で検出したＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒをカウントする。
エラーカウント手段７ａは、被測定物Ｗに入力したテスト信号がＰＡＭ４信号の場合、データ比較部３ｄにて検出したＭＳＢエラーとＬＳＢエラーをカウント（Ｃｏｄｅｗｏｒｄのカウントを含む）するとともに、１ＦＥＣ Ｓｙｍｂｏｌ間隔で検出したＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒをカウントする。
表示制御手段７ｂは、例えば図３（ａ）の設定画面１１、図４の測定画面２１や図５の測定画面２２など、表示部６の表示画面への表示を制御する。
次に、上記のように構成される誤り率測定装置１のエラーカウントの処理動作として、被測定物Ｗに入力されるテスト信号がＮＲＺ信号とＰＡＭ４信号に場合分けして図６と図７を参照しながら説明する。
［ＮＲＺ信号の場合］
図６に示すように、まず、被測定物Ｗからの受信信号に対する設定パラメータを操作部４にて設定する（ＳＴ１）。具体的には、図３（ａ）の設定画面１１や図４の測定画面２１の簡易設定表示領域２３において、測定対象の被測定物Ｗの通信規格に基づいて１Ｃｏｄｅｗｏｒｄ長、１ＦＥＣ Ｓｙｍｂｏｌ長、ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒ Ｔｈｒｅｓｈｏｌｄを設定するか、通信規格に応じたプリセット設定（例えば２５Ｇ ＮＲＺなど）を選択して設定する。
上記設定を終えた後、信号発生器２にてエラー挿入した既知パターンのＮＲＺ信号（設定パラメータに合わせた例えば２５Ｇ ＮＲＺなど）をテスト信号として被測定物Ｗに入力する（ＳＴ２）。
そして、被測定物Ｗへのテスト信号の入力に伴って被測定物Ｗから折り返される信号を信号受信部３ａにて受信してビット列データに変換する（ＳＴ３）。
次に、同期検出部３ｂにて設定タイミングで基準データ（テスト信号）と同期を取って取り込んだビット列データの１ＦＥＣ Ｓｙｍｂｏｌ（１０ｂｉｔまたは２０ｂｉｔ）の先頭を捉えて各ビットとエラーデータ（「１」）をデータ比較部３ｄにて比較して１Ｃｏｄｅｗｏｒｄ長ごとのエラーを検出し、検出した１Ｃｏｄｅｗｏｒｄ長ごとのエラーをエラーカウント手段７ａにてカウントする（ＳＴ４）。その際、Ｃｏｄｅｗｏｒｄ数もカウントする。なお、ビット列データの１ＦＥＣ Ｓｙｍｂｏｌの先頭は、データ比較部３ｄのカウンタを自走させて先頭を仮定することで検出している。
続いて、ビット列データを１ＦＥＣ Ｓｙｍｂｏｌ長ごとに分割し、１ＦＥＣ Ｓｙｍｂｏｌ間隔でＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒを検出し、検出したＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒをエラーカウント手段７ａにてカウントする（ＳＴ５）。例えば１ＦＥＣ Ｓｙｍｂｏｌ長が１０ｂｉｔであれば、ビット列データを１０ｂｉｔごとに分割し、１０ｂｉｔ内で１ｂｉｔでもエラーが発生したら１ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒとして検出してカウントする。そして、表示制御手段７ｂの制御により、エラーカウント手段７ａにてカウントした結果を例えば図４の測定画面２１に表示する。
［ＰＡＭ４信号の場合］
図７に示すように、まず、被測定物Ｗからの受信信号に対する設定パラメータを操作部４にて設定する（ＳＴ１１）。具体的には、図３（ａ）の設定画面１１や図５の測定画面２２の簡易設定表示領域２３において、測定対象の被測定物Ｗの通信規格に基づいて１Ｃｏｄｅｗｏｒｄ長、１ＦＥＣ Ｓｙｍｂｏｌ長、ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒ Ｔｈｒｅｓｈｏｌｄを設定するか、通信規格に応じたプリセット設定（例えば５０Ｇ ＰＡＭ４など）を選択して設定する。
上記設定を終えた後、信号発生器２にてエラー挿入した既知パターンのＰＡＭ４信号（設定パラメータに合わせた例えば５０Ｇ ＰＡＭ４など）をテスト信号として被測定物Ｗに入力する（ＳＴ１２）。
そして、被測定物Ｗへのテスト信号の入力に伴って被測定物Ｗから折り返される信号を信号受信部３ａにて受信してシンボル列データに変換する（ＳＴ１３）。
次に、同期検出部３ｂにて設定タイミングで基準データ（テスト信号）と同期を取って取り込んだシンボル列データの１ＦＥＣ Ｓｙｍｂｏｌ（１０ｂｉｔまたは２０ｂｉｔ）の先頭を捉えてデータ分割手段３ｄａにてＭＳＢデータとＬＳＢデータに分割する（ＳＴ１４）。そして、データ比較部３ｄにてＭＳＢデータとＬＳＢデータそれぞれをエラーデータ（「１」）と比較して１Ｃｏｄｅｗｏｒｄ長ごとのＭＳＢエラーとＬＳＢエラーをそれぞれ検出し、検出した１Ｃｏｄｅｗｏｒｄ長ごとのＭＳＢエラーとＬＳＢエラーをエラーカウント手段７ａにてカウントする（ＳＴ１５）。その際、Ｃｏｄｅｗｏｒｄ数もカウントする。なお、シンボル列データの１ＦＥＣ Ｓｙｍｂｏｌの先頭は、データ比較部３ｄのカウンタを自走させて先頭を仮定することで検出している。
なお、エラーデータ（「１」）は、ＭＳＢデータと比較するためのエラーデータとＬＳＢデータと比較するためのエラーデータにそれぞれ分割されており、ＭＳＢデータが「１」であればＭＳＢエラーとして検出してカウントし、ＬＳＢデータが「１」であればＬＳＢエラーとして検出してカウントする。
続いて、ＭＳＢデータとＬＳＢデータを１ＦＥＣ Ｓｙｍｂｏｌ長ごとに分割し、１ＦＥＣ Ｓｙｍｂｏｌ間隔でＦＥＣ Ｓｙｍｂｏｌ ＥｒｒｏｒをＭＳＢデータとＬＳＢデータそれぞれで検出し、検出したＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒをエラーカウント手段７ａにてカウントする（ＳＴ１６）。例えば１ＦＥＣ Ｓｙｍｂｏｌ長が１０ｂｉｔであれば、ＭＳＢデータとＬＳＢデータを１０ｂｉｔごとに分割し、１０ｂｉｔ内で１ｂｉｔでもエラーが発生したら１ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒとして検出してカウントする。そして、表示制御手段７ｂの制御により、エラーカウント手段７ａにてカウントした結果を例えば図５の測定画面２２に表示する。
ところで、上述した実施の形態では、図１に示すように、誤り率測定装置１に信号発生器２、誤り検出器３、操作部４、記憶部５、表示部６、制御部７が含まれる構成としたが、この構成に限定されるものではない。例えば、信号発生器２と誤り検出器３をそれぞれ別々にモジュール化または個別筐体とし、操作部４、表示部６を外部に接続したパーソナルコンピュータなどの外部装置で構成することもできる。
このように、本実施の形態によれば、被測定物の通信規格に基づいてユーザが設定する領域のＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒをカウントすることができる。しかも、カウントしたＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒのエラー数を表示画面上で数値確認できるので、デバッグを効率的に行うことができる。
以上、本発明に係る誤り率測定装置及びエラーカウント方法の最良の形態について説明したが、この形態による記述および図面により本発明が限定されることはない。すなわち、この形態に基づいて当業者等によりなされる他の形態、実施例および運用技術などはすべて本発明の範疇に含まれることは勿論である。
１ 誤り率測定装置
２ 信号発生器
２ａ 第１信号発生部
２ｂ 第２信号発生部
２ｃ 信号合成出力部
３ 誤り検出器
３ａ 信号受信部
３ｂ 同期検出部
３ｃ 位置情報記憶部
３ｄ データ比較部
３ｄａ データ分割手段
３ｅ データ記憶部
４ 操作部
５ 記憶部
６ 表示部
７ 制御部
７ａ エラーカウント手段
７ｂ 表示制御手段
１１ 設定画面
１２，１２ａ，１２ｂ Ｃｏｄｅｗｏｒｄのグラフィック
１３，１５，１８，１９，２５，２７ 入力ボックス
１４ ＦＥＣ Ｓｙｍｂｏｌのグラフィック
１６ Ｂｉｔ Ｅｒｒｏｒのグラフィック
１７ ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒのグラフィック
２０，２８ 選択項目
２１，２２ 測定画面
２３ 簡易設定表示領域
２４ 測定結果表示領域
Ｗ 被測定物

Claims (6)

  1. 既知パターンのＮＲＺ信号をテスト信号として被測定物（Ｗ）に入力し、前記テスト信号の入力に伴う前記被測定物からの信号を受信し、受信した信号と前記テスト信号との比較結果に基づいて前記被測定物のＦＥＣ（Forward Error Correction）動作が可能か否かを測定する誤り率測定装置（１）であって、
    前記被測定物の通信規格に応じて前記ＦＥＣの１Ｃｏｄｅｗｏｒｄ長、１ＦＥＣ Ｓｙｍｂｏｌ長を設定する操作部（４）と、
    前記被測定物からの信号を受信して変換されたビット列データを、１Ｃｏｄｅｗｏｒｄ長の中でＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒが指定数発生したタイミングまたはＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒが連続で指定数発生したタイミングで前記テスト信号と同期を取って取り込む同期検出部（３ｂ）と、
    前記同期検出部が取り込んだ前記ビット列データを１ＦＥＣ Ｓｙｍｂｏｌ長ごとに分割して該１Ｃｏｄｅｗｏｒｄ長ごとのエラーを検出するとともに、前記１ＦＥＣ Ｓｙｍｂｏｌ長間隔で前記ビット列データのＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒを検出するデータ比較部（３ｄ）と、
    前記データ比較部にて検出した１Ｃｏｄｅｗｏｒｄ長ごとのエラーおよびＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒをカウントするエラーカウント手段（７ａ）と、を備えたことを特徴とする誤り率測定装置。
  2. 既知パターンのＰＡＭ４信号をテスト信号として被測定物（Ｗ）に入力し、前記テスト信号の入力に伴う前記被測定物からの信号を受信し、受信した信号と前記テスト信号との比較結果に基づいて前記被測定物のＦＥＣ（Forward Error Correction）動作が可能か否かを測定する誤り率測定装置（１）であって、
    前記被測定物の通信規格に応じて前記ＦＥＣの１Ｃｏｄｅｗｏｒｄ長、１ＦＥＣ Ｓｙｍｂｏｌ長を設定する操作部（４）と、
    前記被測定物からの信号を受信して変換されたシンボル列データを最上位ビット列データと最下位ビット列データに分割するデータ分割手段（３ｄａ）と、
    前記最上位ビット列データと前記最下位ビット列データを、１Ｃｏｄｅｗｏｒｄ長の中でＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒが指定数発生したタイミングまたはＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒが連続で指定数発生したタイミングで前記テスト信号と同期を取って取り込む同期検出部（３ｂ）と、
    前記同期検出部が取り込んだ前記最上位ビット列データと前記最下位ビット列データそれぞれを１ＦＥＣ Ｓｙｍｂｏｌ長ごとに分割して該１Ｃｏｄｅｗｏｒｄ長ごとの最上位ビットエラーと最下位ビットエラーをそれぞれ検出するとともに、前記１ＦＥＣ Ｓｙｍｂｏｌ長間隔で前記最上位ビット列データと最下位ビット列データそれぞれのＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒを検出するデータ比較部（３ｄ）と、
    前記データ比較部にて検出した最上位ビットエラーと最下位ビットエラーをカウントするとともに前記ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒをカウントするエラーカウント手段（７ａ）と、を備えたことを特徴とする誤り率測定装置。
  3. 前記カウントの結果に基づいてエラーレートとエラーカウント値を表示する表示部（６）を備えたことを特徴とする請求項１または２に記載の誤り率測定装置。
  4. 既知パターンのＮＲＺ信号をテスト信号として被測定物（Ｗ）に入力し、前記テスト信号の入力に伴う前記被測定物からの信号を受信し、受信した信号と前記テスト信号との比較結果に基づいて前記被測定物のＦＥＣ（Forward Error Correction）動作が可能か否かを測定する誤り率測定装置（１）のエラーカウント方法であって、
    前記被測定物の通信規格に応じて前記ＦＥＣの１Ｃｏｄｅｗｏｒｄ長、１ＦＥＣ Ｓｙｍｂｏｌ長を設定するステップと、
    前記被測定物からの信号を受信して変換されたビット列データを、１Ｃｏｄｅｗｏｒｄ長の中でＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒが指定数発生したタイミングまたはＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒが連続で指定数発生したタイミングで前記テスト信号と同期を取って取り込むステップと、
    前記取り込んだビット列データを１ＦＥＣ Ｓｙｍｂｏｌ長ごとに分割して該１Ｃｏｄｅｗｏｒｄ長ごとのエラーを検出するとともに、前記１ＦＥＣ Ｓｙｍｂｏｌ長間隔で前記ビット列データのＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒを検出するステップと、
    前記検出した１Ｃｏｄｅｗｏｒｄ長ごとのエラーおよびＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒをカウントするステップと、を含むことを特徴とする誤り率測定装置のエラーカウント方法。
  5. 既知パターンのＰＡＭ４信号をテスト信号として被測定物（Ｗ）に入力し、前記テスト信号の入力に伴う前記被測定物からの信号を受信し、受信した信号と前記テスト信号との比較結果に基づいて前記被測定物のＦＥＣ（Forward Error Correction）動作が可能か否かを測定する誤り率測定装置（１）のエラーカウント方法であって、
    前記被測定物の通信規格に応じて前記ＦＥＣの１Ｃｏｄｅｗｏｒｄ長、１ＦＥＣ Ｓｙｍｂｏｌ長を設定するステップと、
    前記被測定物からの信号を受信して変換されたシンボル列データを最上位ビット列データと最下位ビット列データに分割するステップと、
    前記最上位ビット列データと前記最下位ビット列データを、１Ｃｏｄｅｗｏｒｄ長の中でＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒが指定数発生したタイミングまたはＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒが連続で指定数発生したタイミングで前記テスト信号と同期を取って取り込むステップと、
    前記取り込んだ前記最上位ビット列データと前記最下位ビット列データそれぞれを１ＦＥＣ Ｓｙｍｂｏｌ長ごとに分割して該１Ｃｏｄｅｗｏｒｄ長ごとの最上位ビットエラーと最下位ビットエラーをそれぞれ検出するとともに、前記１ＦＥＣ Ｓｙｍｂｏｌ長間隔で前記最上位ビット列データと最下位ビット列データそれぞれのＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒを検出するステップと、
    前記検出した最上位ビットエラーと最下位ビットエラーをカウントするとともに前記ＦＥＣ Ｓｙｍｂｏｌ Ｅｒｒｏｒをカウントするステップと、を含むことを特徴とする誤り率測定装置のエラーカウント方法。
  6. 前記カウントの結果に基づいてエラーレートとエラーカウント値を表示するステップを含むことを特徴とする請求項４または５に記載の誤り率測定装置のエラーカウント方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2318954B (en) * 1996-10-29 2001-05-23 Daewoo Electronics Co Ltd Reed-solomon decoder for use in advanced television
JP4468322B2 (ja) 2006-03-31 2010-05-26 アンリツ株式会社 ビット誤り測定装置
JP5154585B2 (ja) * 2010-01-12 2013-02-27 アンリツ株式会社 誤り率測定装置及び方法
US10567123B2 (en) * 2018-02-26 2020-02-18 Keysight Technologies, Inc. Methods, systems and computer readable media for evaluating link or component quality using synthetic forward error correction (FEC)

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
アンリツ株式会社，BERTを用いたFEC評価方法，MP1800A_FEC-J-F-1，2014年06月
アンリツ株式会社，MX190000A シグナルクオリティアナライザ-R 制御ソフトウェア 取扱説明書 第８版，M-W3913AW-8.0，2019年11月08日，ｐ．４－１～４－８０
アンリツ株式会社，PAM4信号発生とBER測定ソリューション，MP1800A-J-L-6-(3.00)，2017年01月

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