JP7176641B2 - 半導体パッケージ - Google Patents
半導体パッケージ Download PDFInfo
- Publication number
- JP7176641B2 JP7176641B2 JP2021541388A JP2021541388A JP7176641B2 JP 7176641 B2 JP7176641 B2 JP 7176641B2 JP 2021541388 A JP2021541388 A JP 2021541388A JP 2021541388 A JP2021541388 A JP 2021541388A JP 7176641 B2 JP7176641 B2 JP 7176641B2
- Authority
- JP
- Japan
- Prior art keywords
- metal layer
- sealing metal
- semiconductor substrate
- wiring
- width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 86
- 239000002184 metal Substances 0.000 claims description 90
- 229910052751 metal Inorganic materials 0.000 claims description 90
- 238000007789 sealing Methods 0.000 claims description 89
- 239000000758 substrate Substances 0.000 claims description 56
- 238000002161 passivation Methods 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 12
- 238000001465 metallisation Methods 0.000 claims description 12
- 230000002093 peripheral effect Effects 0.000 claims description 10
- 239000013078 crystal Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 72
- 239000013598 vector Substances 0.000 description 12
- 230000000694 effects Effects 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 6
- 230000000704 physical effect Effects 0.000 description 5
- 239000012141 concentrate Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 238000002834 transmittance Methods 0.000 description 3
- 238000003776 cleavage reaction Methods 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000007017 scission Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 239000003463 adsorbent Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000003763 resistance to breakage Effects 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14618—Containers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/2901—Shape
- H01L2224/29011—Shape comprising apertures or cavities
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/2901—Shape
- H01L2224/29012—Shape in top view
- H01L2224/29013—Shape in top view being rectangular or square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/162—Disposition
- H01L2924/16235—Connecting to a semiconductor or solid-state bodies, i.e. cap-to-chip
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/163—Connection portion, e.g. seal
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/163—Connection portion, e.g. seal
- H01L2924/16315—Shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/163—Connection portion, e.g. seal
- H01L2924/164—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3512—Cracking
- H01L2924/35121—Peeling or delaminating
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electromagnetism (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
本発明は、半導体パッケージに関する。
半導体基板に封止金属層を介してリッドを接合して半導体基板に形成されたデバイスを真空封止した半導体パッケージが提案されている（例えば、特許文献１参照）。
半導体基板の材料はＳｉなどであり、封止金属層の材料とは線膨張係数又はヤング率等の物性値の違いがある。このため、応力が発生し、半導体基板が破断してヒートサイクル耐量が低下するという問題があった。
本発明は、上述のような課題を解決するためになされたもので、その目的はヒートサイクル耐量を向上することができる半導体パッケージを得るものである。
本発明に係る半導体パッケージは、半導体基板と、前記半導体基板の主面に形成されたデバイスと、前記主面を覆うパッシベーション膜と、前記デバイスを囲むように前記パッシベーション膜の上に形成されたメタライズパターンと、前記メタライズパターンの上に形成され、平面視で角部を有する封止金属層と、前記封止金属層を介して前記メタライズパターンに接合され、前記デバイスを真空封止するリッドと、少なくとも前記封止金属層の前記角部の外側部分と前記半導体基板との間に形成され、前記メタライズパターンよりも柔らかく、前記デバイスに電気的に接続されていないダミー配線とを備えることを特徴とする。
本発明では、柔らかいダミー配線を少なくとも封止金属層の角部の外側部分と半導体基板との間に形成する。このダミー配線により封止金属層から半導体基板への応力伝達を抑制できるため、半導体基板の破断を防いでヒートサイクル耐量を向上することができる。
実施の形態に係る半導体パッケージについて図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、実施の形態１に係る半導体パッケージを示す平面図である。図２は図１のＩ－ＩＩに沿った断面図である。図３は図１のＩＩＩ－ＩＶに沿った断面図である。例えばＳｉからなる半導体基板１の主面にデバイス２と配線３とパッド４が形成されている。デバイス２は例えば撮像素子等のセンサ、回路等を含む。パッド４は配線３を介してデバイス２に接続されている。デバイス２、配線３、パッド４を覆うように半導体基板１の上にＳｉＮ等のパッシベーション膜５が形成されている。パッド４の上においてパッシベーション膜５に開口が形成されパッド４の上面中央部が露出している。デバイス２上のパッシベーション膜５に部分的又は全体的な加工を行ってもよい。例えば、デバイス２が撮像素子を含む場合、部分的な加工を行うことでインナーレンズ化してもよいし、透過率を高めるための薄膜化を行ってもよい。
図１は、実施の形態１に係る半導体パッケージを示す平面図である。図２は図１のＩ－ＩＩに沿った断面図である。図３は図１のＩＩＩ－ＩＶに沿った断面図である。例えばＳｉからなる半導体基板１の主面にデバイス２と配線３とパッド４が形成されている。デバイス２は例えば撮像素子等のセンサ、回路等を含む。パッド４は配線３を介してデバイス２に接続されている。デバイス２、配線３、パッド４を覆うように半導体基板１の上にＳｉＮ等のパッシベーション膜５が形成されている。パッド４の上においてパッシベーション膜５に開口が形成されパッド４の上面中央部が露出している。デバイス２上のパッシベーション膜５に部分的又は全体的な加工を行ってもよい。例えば、デバイス２が撮像素子を含む場合、部分的な加工を行うことでインナーレンズ化してもよいし、透過率を高めるための薄膜化を行ってもよい。
メタライズパターン６が平面視でデバイス２を囲むようにパッシベーション膜５の上に形成されている。封止金属層７がメタライズパターン６の上に形成されている。リッド８の下面において半導体基板１側のメタライズパターン６に対応する位置にメタライズパターン９が形成されている。リッド８のメタライズパターン９が封止金属層７を介して半導体基板１側のメタライズパターン６に接合され、デバイス２を真空封止する。例えば、メタライズパターン６の上に封止金属層７とリッド８のメタライズパターン９を重ねて真空加熱装置に入れて真空状態にし、封止金属層７を加熱溶融して接合を行う。
半導体基板１とリッド８と封止金属層７で囲まれた中空部が真空状態に保たれている。ただし、封止金属層７の横幅を狭くすると、封止金属層７に発生する隙間、内圧と外圧の差により発生する応力の影響に耐えられず真空破れが発生する可能性が高くなる。従って、封止金属層７の横幅を一定以上は確保する必要がある。パッド４は中空部の外側に形成され、配線基板等（図示せず）と電気的に接続される。なお、内部の真空を維持するために中空部にガス吸着剤（ゲッター）等を設けてもよい。また、赤外線の透過率を向上させるためにリッド８に反射防止膜（ＡＲ）を設けてもよい。また、リッド８にエッチング処理を行って真空保持体積を大きく確保することで、半導体基板１表面からのガス放出による真空度悪化の影響を低減してもよい。また、デバイス２が撮像素子を含む場合、リッド８に検知波長以下の凹凸構造を設けることで、大気とリッド８と真空部の屈折率を見かけ上段階的に変調させ、結果的に透過率を向上させることができる。
メタライズパターン６，９は例えばＴｉ、Ｃｕ、Ｎｉ、Ａｕ、Ｐｄが任意の順に堆積された積層体であり、スパッタ法又はめっき法により形成される。材料又は形成方法はこれに限らず適宜選択可能である。封止金属層７は例えばＳｎＡｇＣｕ又はＡｕＳｎ等のはんだからなる。封止金属層７の材料はこれに限らず、メタライズパターン６，９との接合に適した材料を適宜選定できる。
メタライズパターン６，９及び封止金属層７は、半導体基板１の主面に対して垂直方向から見た平面視で四角の枠状になっている。従って、封止金属層７は平面視で４つの角部１０を有する。デバイス２に電気的に接続されていないダミー配線１１が封止金属層７の角部１０の外側部分と半導体基板１との間に形成されている。配線３及びダミー配線１１は例えばＡｌＳｉ、ＡｌＳｉＣｕ等からなり、メタライズパターン６，９よりも弾性率が低い、つまり柔らかい。
半導体基板１の材料と封止金属層７の材料との線膨張係数又はヤング率等の物性値の違いにより応力が発生する。この応力は特に封止金属層７の角部１０の外側部分に集中する。封止金属層７の形状を完全な円形にしない限りは、この応力の集中を無くすことはできない。例えば封止金属層７の四角枠形状の角を落とすか又はRを付けたとしても応力の集中を完全に無くすことはできない。そこで、本実施の形態では、柔らかいダミー配線１１を少なくとも封止金属層７の角部１０の外側部分と半導体基板１との間に形成する。このダミー配線１１により封止金属層７から半導体基板１への応力伝達を抑制できるため、半導体基板１の破断を防いでヒートサイクル耐量を向上することができる。ここで、メタライズパターン６，９としてＡｌ等の柔らかい金属を厚く堆積することで応力伝達を抑制することは原理的に可能ではある。しかし、その場合メタライズパターン６，９の層間応力差が大きく発生することで、層間剥離又は層間破断等の別モード不良が発生する可能性が高く、現実的ではない。
また、配線３は封止金属層７の角部１０を迂回してパッド４とデバイス２に接続されている。このように応力が集中する封止金属層７の角部１０を避けるように配線３を配置することにより、配線３の断線による不具合を防ぐことができる。
また、リッド８の材料が半導体基板１と同じＳｉの場合は、リッド８と半導体基板１との間に線膨張係数等の物性値の差は無いため、単に封止金属層７との物性値の差による応力のみを考慮すればよい。ただし、リッド８の材料はＳｉに限らず、ガラス、Ｇｅ等でもよい。このように半導体基板１の材料とリッド８の材料が異なる場合には両者の物性値の差により応力が増加するため、ダミー配線１１による応力伝達の抑制が特に有効となる。
実施の形態２．
図４は、実施の形態２に係る半導体パッケージを示す断面図である。本実施の形態では、ダミー配線１１は半導体基板１の上において配線３と同層で形成され、両者は厚みと材料が同じである。この場合にはダミー配線１１と配線３を同時に形成できるため、ダミー配線１１の形成のために製造工程を追加する必要が無い。また、パッシベーション膜５の厚みは一般的に０．５μｍ～数μｍで設定されるため、封止金属層７の厚みと比べて非常に薄い。従って、本実施の形態の構成でも実施の形態１の応力伝達抑制効果を得ることができる。その他の構成及び効果は実施の形態１と同様である。
図４は、実施の形態２に係る半導体パッケージを示す断面図である。本実施の形態では、ダミー配線１１は半導体基板１の上において配線３と同層で形成され、両者は厚みと材料が同じである。この場合にはダミー配線１１と配線３を同時に形成できるため、ダミー配線１１の形成のために製造工程を追加する必要が無い。また、パッシベーション膜５の厚みは一般的に０．５μｍ～数μｍで設定されるため、封止金属層７の厚みと比べて非常に薄い。従って、本実施の形態の構成でも実施の形態１の応力伝達抑制効果を得ることができる。その他の構成及び効果は実施の形態１と同様である。
実施の形態３．
図５は、実施の形態３に係る半導体パッケージを示す平面図である。図６は図５のＶ－ＶＩに沿った断面図である。応力は封止金属層７の角部１０の外側部分だけではなく、内側部分でも大きくなる。そこで、本実施の形態では、封止金属層７の角部１０の内側部分と半導体基板１との間にもダミー配線１１を形成する。このダミー配線１１により封止金属層７から半導体基板１への応力伝達を更に抑制できるため、ヒートサイクル耐量を更に向上することができる。その他の構成及び効果は実施の形態１と同様である。
図５は、実施の形態３に係る半導体パッケージを示す平面図である。図６は図５のＶ－ＶＩに沿った断面図である。応力は封止金属層７の角部１０の外側部分だけではなく、内側部分でも大きくなる。そこで、本実施の形態では、封止金属層７の角部１０の内側部分と半導体基板１との間にもダミー配線１１を形成する。このダミー配線１１により封止金属層７から半導体基板１への応力伝達を更に抑制できるため、ヒートサイクル耐量を更に向上することができる。その他の構成及び効果は実施の形態１と同様である。
実施の形態４．
図７は、実施の形態４に係る半導体パッケージを示す断面図である。応力によりリッド８が破断するとパッケージ内の真空度が劣化する。そこで、本実施の形態では、封止金属層７の角部１０の外側部分とリッド８との間にもダミー配線１１を形成する。このダミー配線１１により封止金属層７からリッド８への応力伝達を抑制できるため、リッド８の応力耐性が強化され、真空度の信頼性を確保することができる。その他の構成及び効果は実施の形態１と同様である。なお、封止金属層７の角部１０の内側部分とリッド８との間にダミー配線１１を形成してもよい。
図７は、実施の形態４に係る半導体パッケージを示す断面図である。応力によりリッド８が破断するとパッケージ内の真空度が劣化する。そこで、本実施の形態では、封止金属層７の角部１０の外側部分とリッド８との間にもダミー配線１１を形成する。このダミー配線１１により封止金属層７からリッド８への応力伝達を抑制できるため、リッド８の応力耐性が強化され、真空度の信頼性を確保することができる。その他の構成及び効果は実施の形態１と同様である。なお、封止金属層７の角部１０の内側部分とリッド８との間にダミー配線１１を形成してもよい。
実施の形態５．
図８は、実施の形態５に係る半導体パッケージを示す平面図である。実施の形態１等と同様にダミー配線１１が封止金属層７と半導体基板１の間に形成されている。ただし、本実施の形態では、ダミー配線１１は封止金属層７の角部１０だけでなく、外周部及び内周部に沿って設けられている。平面視で四角い枠状の封止金属層７の一辺にダミー配線１１が設けられていない箇所がある。この箇所において、配線３が封止金属層７を横切ってパッケージ内のデバイス２と外部のパッド４を接続している。
図８は、実施の形態５に係る半導体パッケージを示す平面図である。実施の形態１等と同様にダミー配線１１が封止金属層７と半導体基板１の間に形成されている。ただし、本実施の形態では、ダミー配線１１は封止金属層７の角部１０だけでなく、外周部及び内周部に沿って設けられている。平面視で四角い枠状の封止金属層７の一辺にダミー配線１１が設けられていない箇所がある。この箇所において、配線３が封止金属層７を横切ってパッケージ内のデバイス２と外部のパッド４を接続している。
図９は、図８の配線が横切る封止金属層の外周部を拡大した断面図である。封止金属層７の外周部及び内周部において配線３もダミー配線１１も存在しない領域１２がある。この領域１２において、半導体基板１と封止金属層７の物性値の違いによる応力が発生する。一方、配線３又はダミー配線１１の上方は、応力が緩和される応力緩和領域１３となる。
封止金属層７を一つの部材としてマクロ的にとらえた場合、封止金属層７に発生する応力Ｐは封止金属層７の厚み方向にかかる応力Ｐｈと幅方向にかかる応力Ｐｗのベクトル和となる。配線３もダミー配線１１も存在しない領域１２の幅をＷ、封止金属層７の厚みをＨとすると、応力ＰｈはＨ３×Ｗに比例し、応力ＰｗはＷ３×Ｈに比例する。従って、領域１２の幅Ｗを低減することで応力を低減することができる。
また、半導体基板１は面方位（１００）、（１１０）又は（１１１）のＳｉウエハである。この場合、半導体基板１は、主面に対して垂直方向と４５°方向に劈開面がある結晶構造を有する。このため、半導体基板１は垂直方向と４５°方向に破断しやすい。従って、応力ベクトルを４５°方向からずらせば破断を低減することができる。なお、垂直方向の応力は面剥離を発生させるが、一般的に基板の剥離耐量は破断耐量よりも高いため、垂直方向の応力はあまり問題とならない。
ここで、応力緩和領域１３の効果を定量的に示す。図１０は、応力のシミュレーションに用いた短冊状モデルを示す図である。左図は応力緩和層である配線３が無い場合を示し、右図は配線３が有る場合を示す。領域の幅は１５０μｍ、封止金属層７の厚みは９０μｍ、配線３の厚みは０．８μｍである。配線３が封止金属層７の応力に追従して変形して封止金属層７内の歪量が緩和されるため、横方向の応力が低減される。
以下の表にシミュレーション結果を示す。ＣＡＳＥ１は配線３が無い場合を示す。ＣＡＳＥ２は幅方向全てに配線３が有る場合を示す。ＣＡＳＥ３は幅１５０μｍ中の２０μｍの範囲に配線３が有る場合を示す。
配線３が存在するＣＡＳＥ２では、配線３が存在しないＣＡＳＥ１に比べて配線３の上下で応力が緩和されていることが分かる。ＣＡＳＥ３では配線３の上下の応力差が大きいため、歪による断線の可能性がある。
配線３が存在しないＣＡＳＥ１では厚み方向の応力Ｐｈ１は３６０Ｍｐａ、幅方向の応力Ｐｗ１は１０５０Ｍｐａ程度となる。配線３の厚みは幅に比べて非常に小さいため、配線３が存在するＣＡＳＥ２でも厚み方向の応力Ｐｈ２は３６０Ｍｐａ程度であり、ＣＡＳＥ１とほぼ変わらない。一方、幅方向の応力Ｐｗ２は１８５ＭＰａと大きく低減される。従って、半導体基板１の破断を防ぐ上で、配線３又はダミー配線１１が存在する応力緩和領域１３は考慮する必要がなく、配線３及びダミー配線１１が存在しない領域１２のＷ／Ｈ比を制御すればよい。
図１１は、Ｗ／Ｈ比と応力ベクトル角の関係を示す図である。図１２は図１１の一部を拡大した図である。応力ベクトル角は、半導体基板１の主面に対する応力ベクトルの角度を示す。Ｗ／Ｈ≦０．６で応力ベクトル角を７０°以上に設定できることが分かる。即ち、応力ベクトルを破断しやすい４５°方向からずらすことができる。なお、本実施の形態では面方位（１００）、（１１０）又は（１１１）のＳｉウエハを使用する例を用いたが、ＳｉＣウエハ又はＧａＮウエハ等、面方位が異なる、つまり劈開面が４５°ではない基板を用いてもよい。この場合でも、劈開面角度から応力ベクトル角をずらすことで、同様の効果を得ることができる。これらの基板を用いる場合でも上述の通り基板の剥離耐量は破断耐量よりも高いため、垂直方向の応力はあまり問題とならない。従って、クラック耐量を向上させるために、ベクトル角を７０°以上に保つことが好ましい。
図１３は、Ｗ／Ｈ比と応力比の関係を示す図である。図１４は図１３の一部を拡大した図である。応力比は、Ｗ／Ｈ比が１の場合を基準にして規格化した応力の大きさである。Ｗ／Ｈ≦０．６とすることで、応力を下限値近くまで低減できることが分かる。
上記の結果に基づいて、本実施の形態では、封止金属層７の外周部及び内周部において配線３及びダミー配線１１が存在しない領域１２の幅Ｗを封止金属層７の厚みＨの０．６倍以下とする（Ｗ／Ｈ≦０．６）。これにより、半導体基板１の破断を低減することができる。複数の領域１２が存在する場合、その全てがＷ／Ｈ≦０．６を満たすことが最も好ましい。ただし、特に応力が集中する点に対してのみ上記関係式を満たすようにダミー配線１１を設けてもよい。
実際には封止金属層７の厚みＨは４０～１００μｍ程度に設定されている。これ以上の厚みの封止金属層７を蒸着、スパッタ又はディスペンス等の方法で堆積させることは非常に困難であり、コストが大きくなる。従って、領域１２の幅Ｗを２５～６０μｍに設定する必要がある。
実施の形態６．
図１５は、実施の形態６に係る半導体パッケージを示す平面図である。封止金属層７の外周部及び内周部において配線３が封止金属層７の外周又は内周に沿って延びている。このため、封止金属層７の外周又は内周に沿って幅を測定した場合に、封止金属層７の外周部及び内周部における配線３の幅は封止金属層７の中央部における配線３の幅よりも広くなる。
図１５は、実施の形態６に係る半導体パッケージを示す平面図である。封止金属層７の外周部及び内周部において配線３が封止金属層７の外周又は内周に沿って延びている。このため、封止金属層７の外周又は内周に沿って幅を測定した場合に、封止金属層７の外周部及び内周部における配線３の幅は封止金属層７の中央部における配線３の幅よりも広くなる。
このように応力が集中する封止金属層７の外周部及び内周部における配線３の幅を広くすることで、封止金属層７を横切る配線３の断線を防ぐことができる。ただし、配線３を太く配置しすぎた場合、半導体基板１又はパッシベーション膜５との応力差により、スライド破壊という配線信頼性を損なう不具合が生じることが一般的に知られている。このため、配線３の幅は１００μｍ以下とすることが一般的である。本実施の形態にかかる対策を行うことで、封止金属層７の中央部における配線３の幅を狭くすることができる。これにより、配線３とパッシベーション膜５の応力関係により発生するスライド破壊を抑制することができる。
実施の形態７．
図１６は、実施の形態７に係る半導体パッケージを示す平面図である。図１７は図１６の領域Ａを拡大した斜視図である。複数の配線３が存在しない領域１２の幅は、封止金属層７の外周又は内周に沿った第１の幅Ｗ１と、封止金属層７の外周又は内周とは垂直方向の第２の幅Ｗ２とを有する。第１の幅Ｗ１と第２の幅Ｗ２の両方が封止金属層７の厚みＨの０．６倍以下である（Ｗ１，Ｗ２≦０．６×Ｈ）。これにより、第１の幅Ｗ１だけが封止金属層７の厚みＨの０．６倍以下である場合よりも応力を緩和することができる。
図１６は、実施の形態７に係る半導体パッケージを示す平面図である。図１７は図１６の領域Ａを拡大した斜視図である。複数の配線３が存在しない領域１２の幅は、封止金属層７の外周又は内周に沿った第１の幅Ｗ１と、封止金属層７の外周又は内周とは垂直方向の第２の幅Ｗ２とを有する。第１の幅Ｗ１と第２の幅Ｗ２の両方が封止金属層７の厚みＨの０．６倍以下である（Ｗ１，Ｗ２≦０．６×Ｈ）。これにより、第１の幅Ｗ１だけが封止金属層７の厚みＨの０．６倍以下である場合よりも応力を緩和することができる。
実施の形態８．
図１８は、実施の形態８に係る半導体パッケージを示す平面図である。配線３とダミー配線１１が封止金属層７の外周部において封止金属層７の外周に沿って互いに平行に並んでいる。図１９は図１８のＶＩＩ－ＶＩＩＩに沿った断面図である。図中の矢印は引っ張り応力ベクトルを示す。平行に並んだ配線３とダミー配線１１の段差構造により応力ベクトルが分散し応力が緩和される。このため、半導体基板１の破断を防いでヒートサイクル耐量を向上することができる。また、封止金属層７の熱融解時の濡れ性を向上することができるため、中空部と外部との間のリーク発生を抑制することができる。また、封止金属層７が熱融解時にはみだすのを防ぐことができる。
図１８は、実施の形態８に係る半導体パッケージを示す平面図である。配線３とダミー配線１１が封止金属層７の外周部において封止金属層７の外周に沿って互いに平行に並んでいる。図１９は図１８のＶＩＩ－ＶＩＩＩに沿った断面図である。図中の矢印は引っ張り応力ベクトルを示す。平行に並んだ配線３とダミー配線１１の段差構造により応力ベクトルが分散し応力が緩和される。このため、半導体基板１の破断を防いでヒートサイクル耐量を向上することができる。また、封止金属層７の熱融解時の濡れ性を向上することができるため、中空部と外部との間のリーク発生を抑制することができる。また、封止金属層７が熱融解時にはみだすのを防ぐことができる。
また、配線３とダミー配線１１の幅を１００μｍ以下にすることで、配線３又はダミー配線１１とパッシベーション膜５の応力関係により発生するスライド破壊を抑制することができる。その他の構成及び効果は実施の形態５と同様である。
１ 半導体基板、２ デバイス、３ 配線、５ パッシベーション膜、６ メタライズパターン、７ 封止金属層、８ リッド、１０ 角部、１１ ダミー配線、１２ 領域
Claims (12)
- 半導体基板と、
前記半導体基板の主面に形成されたデバイスと、
前記主面を覆うパッシベーション膜と、
前記デバイスを囲むように前記パッシベーション膜の上に形成されたメタライズパターンと、
前記メタライズパターンの上に形成され、平面視で角部を有する封止金属層と、
前記封止金属層を介して前記メタライズパターンに接合され、前記デバイスを真空封止するリッドと、
少なくとも前記封止金属層の前記角部の外側部分と前記半導体基板との間に形成され、前記メタライズパターンよりも柔らかく、前記デバイスに電気的に接続されていないダミー配線とを備えることを特徴とする半導体パッケージ。 - 前記半導体基板の前記主面に形成され、前記デバイスに電気的に接続された配線を更に備え、
前記配線は前記封止金属層の前記角部を避けるように配置されていることを特徴とする請求項１に記載の半導体パッケージ。 - 前記半導体基板の材料と前記リッドの材料は異なることを特徴とする請求項１又は２に記載の半導体パッケージ。
- 前記ダミー配線は前記配線と同層で形成されていることを特徴とする請求項２に記載の半導体パッケージ。
- 前記ダミー配線は、前記封止金属層の前記角部の内側部分と前記半導体基板との間に形成されていることを特徴とする請求項１～４の何れか１項に記載の半導体パッケージ。
- 前記ダミー配線は、前記封止金属層の前記角部の前記外側部分と前記リッドとの間に形成されていることを特徴とする請求項１～５の何れか１項に記載の半導体パッケージ。
- 半導体基板と、
前記半導体基板の主面に形成されたデバイスと、
前記半導体基板の前記主面に形成された複数の配線と、
前記主面及び前記複数の配線を覆うパッシベーション膜と、
前記デバイスを囲むように前記パッシベーション膜の上に形成されたメタライズパターンと、
前記メタライズパターンの上に配置された封止金属層と、
前記封止金属層を介して前記メタライズパターンに接合され、前記デバイスを真空封止するリッドとを備え、
前記複数の配線は前記メタライズパターンよりも柔らかく、
前記封止金属層の外周部及び内周部において前記複数の配線が存在しない領域の幅は前記封止金属層の厚みの０．６倍以下であることを特徴とする半導体パッケージ。 - 前記半導体基板は、前記主面に対して４５°方向に劈開面がある結晶構造を有することを特徴とする請求項７に記載の半導体パッケージ。
- 前記封止金属層の前記外周部及び前記内周部における前記配線の幅は前記封止金属層の中央部における前記配線の幅よりも広いことを特徴とする請求項７又は８に記載の半導体パッケージ。
- 前記領域の幅は、前記封止金属層の外周又は内周に沿った第１の幅と、前記封止金属層の前記外周又は前記内周とは垂直方向の第２の幅とを有し、
前記第１の幅と前記第２の幅の両方が前記封止金属層の厚みの０．６倍以下であることを特徴とする請求項７～９の何れか１項に記載の半導体パッケージ。 - 半導体基板と、
前記半導体基板の主面に形成されたデバイスと、
前記半導体基板の前記主面に形成された複数の配線と、
前記主面及び前記複数の配線を覆うパッシベーション膜と、
前記デバイスを囲むように前記パッシベーション膜の上に形成されたメタライズパターンと、
前記メタライズパターンの上に配置された封止金属層と、
前記封止金属層を介して前記メタライズパターンに接合され、前記デバイスを真空封止するリッドとを備え、
前記複数の配線が前記封止金属層の外周部において互いに離間しつつ前記封止金属層の外周に沿って互いに平行に並び、段差構造を有することを特徴とする半導体パッケージ。 - 前記複数の配線の各々の幅は１００μｍ以下であることを特徴とする請求項１１に記載の半導体パッケージ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2019/032474 WO2021033269A1 (ja) | 2019-08-20 | 2019-08-20 | 半導体パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2021033269A1 JPWO2021033269A1 (ja) | 2021-02-25 |
| JP7176641B2 true JP7176641B2 (ja) | 2022-11-22 |
Family
ID=74660657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021541388A Active JP7176641B2 (ja) | 2019-08-20 | 2019-08-20 | 半導体パッケージ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20220181220A1 (ja) |
| EP (1) | EP4020541A4 (ja) |
| JP (1) | JP7176641B2 (ja) |
| CN (1) | CN114270497A (ja) |
| WO (1) | WO2021033269A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20240178247A1 (en) * | 2021-05-12 | 2024-05-30 | Mitsubishi Electric Corporation | Hermetic package device and device module |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008153082A1 (ja) | 2007-06-12 | 2008-12-18 | Sumitomo Bakelite Company Limited | 樹脂組成物、埋め込み材、絶縁層および半導体装置 |
| JP2010080591A (ja) | 2008-08-28 | 2010-04-08 | Oki Semiconductor Co Ltd | カメラモジュール及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040080917A1 (en) * | 2002-10-23 | 2004-04-29 | Steddom Clark Morrison | Integrated microwave package and the process for making the same |
| US8089144B2 (en) * | 2008-12-17 | 2012-01-03 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| WO2016024946A1 (en) * | 2014-08-11 | 2016-02-18 | Raytheon Company | Hermetically sealed package having stress reducing layer |
-
2019
- 2019-08-20 JP JP2021541388A patent/JP7176641B2/ja active Active
- 2019-08-20 WO PCT/JP2019/032474 patent/WO2021033269A1/ja unknown
- 2019-08-20 EP EP19942492.0A patent/EP4020541A4/en active Pending
- 2019-08-20 CN CN201980099340.5A patent/CN114270497A/zh active Pending
- 2019-08-20 US US17/600,786 patent/US20220181220A1/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008153082A1 (ja) | 2007-06-12 | 2008-12-18 | Sumitomo Bakelite Company Limited | 樹脂組成物、埋め込み材、絶縁層および半導体装置 |
| JP2010080591A (ja) | 2008-08-28 | 2010-04-08 | Oki Semiconductor Co Ltd | カメラモジュール及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP4020541A1 (en) | 2022-06-29 |
| EP4020541A4 (en) | 2022-10-12 |
| CN114270497A (zh) | 2022-04-01 |
| JPWO2021033269A1 (ja) | 2021-02-25 |
| WO2021033269A1 (ja) | 2021-02-25 |
| US20220181220A1 (en) | 2022-06-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI486303B (zh) | 由至少兩種半導體基材構成的複合物及其製造方法（二） | |
| TWI543415B (zh) | A piezoelectric vibrating device, and a piezoelectric vibrating device and a circuit board | |
| TW202329358A (zh) | 半導體裝置及製造其之方法 | |
| TWI525757B (zh) | Electronic components packaging sealing components, and electronic components package | |
| US9761542B1 (en) | Liquid metal flip chip devices | |
| TWI637593B (zh) | Piezoelectric vibration element | |
| US20100162545A1 (en) | Methods for manufacturing crystal oscillator devices | |
| TWI574365B (zh) | 積體電路結構及其製造方法 | |
| TW201322397A (zh) | 引線框架及應用此引線框架的倒裝晶片式半導體封裝結構 | |
| JP7176641B2 (ja) | 半導体パッケージ | |
| TWI449134B (zh) | 積體封裝 | |
| US20220285605A1 (en) | Vibration Device | |
| TWI267971B (en) | Packing structure and method forming the same | |
| JP6330370B2 (ja) | 圧電振動デバイスの製造方法 | |
| JP2005311284A (ja) | パワー半導体素子およびこれを用いた半導体装置 | |
| US7274107B2 (en) | Semiconductor device | |
| JPWO2020137830A1 (ja) | 圧電振動デバイス | |
| US9850122B2 (en) | Method for hermetically sealing with reduced stress | |
| JP2020150004A (ja) | パッケージ及びパッケージの製造方法 | |
| JP3167813B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| JP7079075B2 (ja) | パッケージ | |
| KR100311980B1 (ko) | 적외선 검출기 및 그 제조방법 | |
| JP6311344B2 (ja) | 圧電振動デバイス | |
| TWI744978B (zh) | 發光裝置的蓋件及蓋件的製造方法 | |
| US20240128136A1 (en) | Wafer level package and method of manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210906 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220802 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220825 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20221011 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20221024 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 7176641 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |