JP7168138B1 - 半導体レーザ素子および半導体レーザ素子の製造方法 - Google Patents

Abstract

下から順にｎ型クラッド層（１４）、下側光閉じ込め層（１６）、活性層（１８）および上側光閉じ込め層（２０）が積層されたリッジ（２２）と、リッジ（２２）の両脇に埋め込まれ、下から順に、リッジ（２２）の側面を覆う半絶縁ブロック層（２４）、中間ブロック層（２６）およびｎ型ブロック層（２８）が積層された電流ブロック層（３０）と、リッジ（２２）および電流ブロック層（３０）の上に形成されたｐ型クラッド層（３２）と、を備え、リッジ（２２）の最上層は上側光閉じ込め層（２０）であり、中間ブロック層（２６）は半絶縁ブロック層（２４）に対して伝導帯の底のエネルギー準位が高い。

Description

本開示は、リッジの両脇に電流ブロック層を埋め込んだ半導体レーザ素子および半導体レーザ素子の製造方法に関する。

特許文献１には、光導波路として機能するリッジの両脇に電流ブロック層を埋め込んだＩｎＰ系半導体レーザ素子が開示されている。この半導体レーザ素子のリッジは下から順に、ｎ型クラッド層、下側光閉じ込め層、活性層、上側光閉じ込め層およびｐ型クラッド層が積層されている。リッジの最上層はｐ型クラッド層である。電流ブロック層は下から順に、リッジの側面を覆う半絶縁ブロック層、および、ｎ型ブロック層が積層されている。

特開２００４－０４７７４３号公報

上述した半導体レーザ素子には、ホールのリークが多いという問題がある。ホールのリーク経路は、ｐ型クラッド層および上側光閉じ込め層から半絶縁ブロック層へと抜ける経路である。この経路のリッジ側面における断面積は、ｐ型クラッド層と上側光閉じ込め層の側面の面積を合わせたものになる。そのためリッジ側面におけるリーク経路の断面積が大きくなってしまい、ホールのリーク電流も大きくなる。

そこでリッジからｐ型クラッド層をなくし、リッジの最上層を上側光閉じ込め層にしたとする。こうすることでホールのリーク経路は、上側光閉じ込め層から半絶縁ブロック層へと抜ける経路だけになる。すなわちリッジ側面におけるリーク経路の断面積が小さくなる。そのためホールによるリーク電流が減る。

しかしリッジの最上層を上側光閉じ込め層にするだけでは、電子によるリーク電流が増えてしまう。電子のリーク経路は、ｎ型クラッド層および下側光閉じ込め層から半絶縁ブロック層を通り、ｎ型ブロック層へ抜ける経路である。リッジの最上層を上側光閉じ込め層にすると、ｎ型クラッド層からｎ型ブロック層への距離が短くなる。その結果、半絶縁ブロック層によるリーク低減効果が小さくなり、電子によるリーク電流が増える。

本開示は上記の問題を解決するためになされたもので、リーク電流が低減された半導体レーザ素子を得ることを目的とする。

本開示の第１の発明に係る半導体レーザ素子は、下から順にｎ型クラッド層、下側光閉じ込め層、活性層および上側光閉じ込め層が積層されたリッジと、リッジの両脇に埋め込まれ、下から順に、リッジの側面を覆う半絶縁ブロック層、中間ブロック層およびｎ型ブロック層が積層された電流ブロック層と、リッジおよび電流ブロック層の上に形成されたｐ型クラッド層と、を備え、リッジの最上層は上側光閉じ込め層であり、中間ブロック層は半絶縁ブロック層に対して伝導帯の底のエネルギー準位が高く前記半絶縁ブロック層より電子親和力が小さい。

本開示の第２の発明に係る半導体レーザ素子は、下から順にｎ型クラッド層、下側光閉じ込め層および活性層が積層されたリッジと、リッジの両脇に埋め込まれ、下から順に、リッジの側面を覆う半絶縁ブロック層、中間ブロック層およびｎ型ブロック層が積層された電流ブロック層と、リッジおよび電流ブロック層の上に形成された上側光閉じ込め層と、上側光閉じ込め層の上に形成されたｐ型クラッド層と、を備え、リッジの最上層は活性層であり、中間ブロック層は半絶縁ブロック層に対して伝導帯の底のエネルギー準位が高い。

本開示の第１の発明に係る半導体レーザ素子の製造方法は、基板の上に、下から順にｎ型クラッド層、下側光閉じ込め層、活性層および上側光閉じ込め層が積層された第１の半導体層を形成する工程と、上側光閉じ込め層の上にストライプ状のマスクを形成する工程と、マスクの両脇にある第１の半導体層をｎ型クラッド層の途中までエッチングし、マスクの下に最上層が上側光閉じ込め層となるリッジを形成する工程と、リッジの両脇に、下から順に、リッジの側面を覆う半絶縁ブロック層、半絶縁ブロック層に対して伝導帯の底のエネルギー準位が高く前記半絶縁ブロック層より電子親和力が小さい中間ブロック層、および、ｎ型ブロック層が積層された電流ブロック層を埋め込む工程と、マスクを除去する工程と、リッジおよび電流ブロック層の上に、ｐ型クラッド層から成る第２の半導体層を形成する工程と、を備える。

本開示の第２の発明に係る半導体レーザ素子の製造方法は、基板の上に、下から順にｎ型クラッド層、下側光閉じ込め層および活性層が積層された第１の半導体層を形成する工程と、活性層の上にストライプ状のマスクを形成する工程と、マスクの両脇にある第１の半導体層をｎ型クラッド層の途中までエッチングし、マスクの下に最上層が活性層となるリッジを形成する工程と、リッジの両脇に、下から順に、リッジの側面を覆う半絶縁ブロック層、半絶縁ブロック層に対して伝導帯の底のエネルギー準位が高い中間ブロック層、および、ｎ型ブロック層が積層された電流ブロック層を埋め込む工程と、マスクを除去する工程と、リッジおよび電流ブロック層の上に、下から順に上側光閉じ込め層およびｐ型クラッド層が積層された第２の半導体層を形成する工程と、を備える。

本開示の第１、第２の発明に係る半導体レーザ素子のリッジの最上層はそれぞれ、上側光閉じ込め層、活性層である。さらに本開示の第１、第２の発明に係る半導体レーザ素子はどちらも、半絶縁ブロック層に対して伝導帯の底のエネルギー準位が高い中間ブロック層が半絶縁ブロック層の上に形成されている。よって本開示の第１、第２の発明に係る半導体レーザ素子はリーク電流を低減できる。

実施の形態１に係る半導体レーザ素子の断面図である。 比較例に係る半導体レーザ素子の断面図である。 実施の形態１に係る半導体レーザ素子の製造方法を示す断面図である。 実施の形態１に係る半導体レーザ素子の製造方法を示す断面図である。 実施の形態１に係る半導体レーザ素子の製造方法を示す断面図である。 実施の形態１に係る半導体レーザ素子の製造方法を示す断面図である。 実施の形態１に係る半導体レーザ素子の製造方法を示す断面図である。 実施の形態２に係る半導体レーザ素子の断面図である。 実施の形態３に係る半導体レーザ素子の断面図である。 実施の形態５に係る半導体レーザ素子の製造方法を示す断面図である。

実施の形態１．
実施の形態１に係る半導体レーザ素子１０の断面を図１に示す。

半導体レーザ素子１０は基板１２を備える。基板１２はｎ型ＩｎＰから成る。

基板１２の上にｎ型クラッド層１４が形成されている。ｎ型クラッド層１４はｎ型ＩｎＰから成る。

ｎ型クラッド層１４を含むリッジ２２が形成されている。リッジ２２は下から順に、ｎ型クラッド層１４、下側光閉じ込め層１６、活性層１８および上側光閉じ込め層２０が積層されている。リッジ２２の最上層は上側光閉じ込め層２０である。下側光閉じ込め層１６はｎ型のＡｌＧａＩｎＡｓから成る。活性層１８はアンドープのＡｌＧａＩｎＡｓから成り、内部に量子井戸が形成されている。上側光閉じ込め層２０はアンドープのＡｌＧａＩｎＡｓから成る。下側光閉じ込め層１６は、活性層１８内の量子井戸よりバンドギャップが大きく、ｎ型クラッド層１４よりバンドギャップが小さい。上側光閉じ込め層２０は、活性層１８内の量子井戸よりバンドギャップが大きく、ｐ型クラッド層３２よりバンドギャップが小さい。下側光閉じ込め層１６と上側光閉じ込め層２０はＳｅｐａｒａｔｅ Ｃｏｎｆｉｎｅｍｅｎｔ Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ（ＳＣＨ）である。

リッジ２２の両脇に電流ブロック層３０が埋め込まれている。電流ブロック層３０は下から順に、リッジ２２の側面を覆う半絶縁ブロック層２４、中間ブロック層２６、および、ｎ型ブロック層２８が積層されている。半絶縁ブロック層２４は、Ｆｅをドープした半絶縁性のＩｎＰから成る。中間ブロック層２６は、Ｚｎをドープしたｐ型ＩｎＰから成る。ｎ型ブロック層２８はｎ型ＩｎＰから成る。

リッジ２２および電流ブロック層３０の上にｐ型クラッド層３２が形成されている。ｐ型クラッド層３２はｐ型ＩｎＰから成る。

ｐ型クラッド層３２の上にコンタクト層３４が形成されている。コンタクト層３４はｐ型ＩｎＧａＡｓから成る。

ここでホールおよび電子のリークに関して、比較例と本実施の形態を対比する。

比較例に係る半導体レーザ素子１００の断面を図２に示す。比較例に係る半導体レーザ素子１００では、リッジ１２２の最上層がｐ型クラッド層１３２である。また電流ブロック層１３０は中間ブロック層を含まない。

ホールリークは本実施の形態のほうが比較例より少ない。比較例では、ホールがリッジ１２２から半絶縁ブロック層２４へリークする際、リッジ１２２中のｐ型クラッド層１３２および上側光閉じ込め層２０の両側面を通る（図２の矢印Ａ）。つまりホールは、これら２つの層の側面を合わせた面を通過することになる。一方、本実施の形態では、ホールは上側光閉じ込め層２０の側面のみを通る。すなわち本実施の形態のほうが、リッジ２２と半絶縁ブロック層２４との境において、ホールのリーク経路の断面積が小さい。そのためホールリークは本実施の形態のほうが少ない。

電子リークは、もし中間ブロック層２６がなければ、本実施の形態のほうが比較例よりも多くなってしまう。比較例では、電子がリッジ１２２から半絶縁ブロック層２４を通りｎ型ブロック層２８へリークする際、ｎ型クラッド層１４および下側光閉じ込め層１６からｎ型ブロック層２８へとリークする（図２の矢印Ｂ）。本実施の形態でもリーク経路は比較例と同様である。しかし本実施の形態ではリッジ２２がｐ型クラッド層を含まないため、リッジ２２中のｎ型クラッド層１４とｎ型ブロック層２８との距離が近くなる。そのため電子がリークする際に通過する半絶縁ブロック層２４の距離が短くなる。その結果、中間ブロック層２６がなければ電子リークが比較例より多くなる。

しかし本実施の形態では中間ブロック層２６が形成されているため、電子リークも比較例より少なくなる。本実施の形態では、半絶縁ブロック層２４とｎ型ブロック層２８との間に中間ブロック層２６が存在する。ｐ型の中間ブロック層２６は半絶縁性の半絶縁ブロック層２４に対して、ビルトインポテンシャル分の障壁を持つ電子障壁となる。すなわち中間ブロック層２６は半絶縁ブロック層２４に対して伝導帯の底のエネルギー準位が高い。そのため電子リークも本実施の形態のほうが少ない。

なお図２では、ホールと電子のリーク経路を示す矢印Ａ、Ｂは右側だけにあるが、実際は左側にもリーク経路がある。

ここから実施の形態１に係る半導体レーザ素子１０の製造方法を説明する。

まず図３のように、基板１２の上に順に、ｎ型クラッド層１４、下側光閉じ込め層１６、活性層１８および上側光閉じ込め層２０を形成する。これ以降、ｎ型クラッド層１４から上側光閉じ込め層２０までの層を第１の半導体層と呼ぶ。第１の半導体層の形成方法として、有機金属化学気相成長法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＭＯＣＶＤ法）を用いる。

次に図４のように、上側光閉じ込め層２０の上にＳｉＯ_２から成るストライプ状のマスク３６を形成する。マスク３６を形成する工程では、まず上側光閉じ込め層２０の上にＳｉＯ_２層を形成する。次いでレジストパターンを用いたフォトエッチングにより、ＳｉＯ_２層をストライプ状の形状にパターニングし、マスク３６を形成する。

次に図５のように、マスク３６の両脇にある第１の半導体層をｎ型クラッド層１４の途中までエッチングして、マスク３６の下に最上層が上側光閉じ込め層となるリッジ２２を形成する。エッチングは、図４の状態のウエハを反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ、ＲＩＥ）装置のチャンバ内へ搬送し、マスク３６をマスクとして実施する。

次に図６のように、リッジ２２の両脇に電流ブロック層３０を埋め込む。電流ブロック層３０を埋め込む工程ではＭＯＣＶＤ法により、下から順に、リッジ２２の側面を覆う半絶縁ブロック層２４、中間ブロック層２６およびｎ型ブロック層２８を積層する。

次に図７のように、マスク３６を除去したあと、リッジ２２および電流ブロック層３０の上にｐ型クラッド層３２を形成する。これ以降、ｐ型クラッド層３２から成る層を第２の半導体層と呼ぶ。ｐ型クラッド層３２の形成方法としてＭＯＣＶＤ法を用いる。

次にｐ型クラッド層３２の上にコンタクト層３４を形成する。形成方法としてＭＯＣＶＤ法を用いる。これで図１に示した半導体レーザ素子１０の形成を終える。

このあとコンタクト層３４の上と基板１２の下にそれぞれ電極を形成するが、ここでは説明を省く。

以上のとおり、この実施の形態に係る半導体レーザ素子１０は、リッジ２２の最上層が上側光閉じ込め層２０であるため、ホールリークが少ない。また半絶縁ブロック層に対して電子障壁となる中間ブロック層が半絶縁ブロック層の上に形成されているため、電子リークが少ない。すなわち半導体レーザ素子１０ではリーク電流が低減される。

また中間ブロック層２６を半絶縁ブロック層２４の上に形成したため、半導体レーザ素子１０の動作時に中間ブロック層２６中のＺｎが活性層１８に拡散することで発生する光出力低下が抑制される。もし中間ブロック層を半絶縁ブロック層２４とリッジ２２との間に形成した場合、中間ブロック層中のＺｎが活性層１８に拡散してしまう。本実施の形態ではこの問題が抑えられる。

なお下側光閉じ込め層１６、活性層１８および上側光閉じ込め層２０はＡｌＧａＩｎＡｓに限らず、ＩｎＧａＡｓＰなどでもよい。

またリッジ２２中のｎ型クラッド層１４の上部にＩｎＧａＡｓＰから成る回折格子層が形成されていてもよい。

実施の形態２．
実施の形態２に係る半導体レーザ素子４０が実施の形態１と異なる点は、中間ブロック層５６がＡｌＩｎＡｓから成ることである。ＡｌＩｎＡｓはＩｎＰと同じ格子定数を持つ組成にでき、その組成においてＩｎＰよりも電子親和力が小さい。そのため中間ブロック層５６が半絶縁ブロック層２４に対して電子障壁となり、電子リークを抑制できる。

実施の形態２に係る半導体レーザ素子４０の断面を図８に示す。中間ブロック層５６のＡｌＩｎＡｓはアンドープ、ｐ型、ｎ型のいずれでもよい。ただしＡｌＩｎＡｓをｐ型にするためにＺｎをドープすると、実施の形態１で述べたＺｎの拡散が問題になる場合がある。またＡｌＩｎＡｓをｐ型にすると、中間ブロック層５６内での光吸収による光損失が問題になる場合もある。このようなＺｎの拡散および光損失の問題を防ぐためには、ＡｌＩｎＡｓをアンドープまたはｎ型とするのがよい。一方、電子リーク抑制の観点からは、ＡｌＩｎＡｓを、電子障壁が高くなるｐ型とするのがよい。

また中間ブロック層５６を半絶縁ブロック層２４の上に形成したため、中間ブロック層５６の結晶品質低下、および、応力による信頼性低下がない。もし中間ブロック層を半絶縁ブロック層２４とリッジ２２との間から半絶縁ブロック層２４の下にわたって形成した場合、中間ブロック層の形成時にＡｌＩｎＡｓが縦にも横にも成長することになる。この成長のとき、縦方向と横方向ではＡｌとＩｎの組成比の違いが生じ、ＩｎＰに格子整合できなくなる。その結果、中間ブロック層５６の結晶品質低下または応力による信頼性低下が生じる可能性がある。本実施の形態ではこのような問題がない。

実施の形態３．
実施の形態３に係る半導体レーザ素子７０が実施の形態１と異なる点は、リッジ８２に上側光閉じ込め層８０が含まれず、リッジ８２の最上部が活性層１８であり、リッジ８２と電流ブロック層９０の上に上側光閉じ込め層８０が形成されていることである。

実施の形態３に係る半導体レーザ素子７０の断面を図９に示す。本実施の形態はリッジ８２が上側光閉じ込め層８０を含まないため、ホールリークがさらに抑制される。そのためリーク電流がさらに低減される。

実施の形態３に係る半導体レーザ素子７０の製造方法は、まず基板１２の上に順に、ｎ型クラッド層１４、下側光閉じ込め層１６および活性層１８を形成する。次いでマスクを活性層１８の上に形成し、リッジ８２および電流ブロック層９０を形成し、マスクを除去する。次いでリッジ８２と電流ブロック層９０の上に上側光閉じ込め層８０、ｐ型クラッド層３２およびコンタクト層３４を順次形成する。

この実施の形態では、ｎ型クラッド層１４から活性層１８までの層が第１の半導体層であり、上側光閉じ込め層８０からｐ型クラッド層３２までの層が第２の半導体層である。

なお本実施の形態の特徴を実施の形態２の特徴と組み合わせてもよい。

実施の形態４．
実施の形態４に係る半導体レーザ素子の製造方法が実施の形態１と異なる点は、マスクを除去する工程のあと、かつ、第２の半導体層を形成する工程の前に、ハロゲン系エッチングガスを供給することである。ハロゲン系エッチングガスの供給はＭＯＣＶＤ装置内で行う。

ハロゲン系エッチングガスを供給することで、上側光閉じ込め層２０の上面にできた酸化膜を除去できる。上側光閉じ込め層２０の材料であるＡｌＧａＩｎＡｓは酸化しやすい。上側光閉じ込め層２０の表面が酸化すると電気抵抗の増加や光の損失が発生する。あるいはｐ型クラッド層が正常に成長しなくなる可能性がある。本実施の形態では酸化膜を除去するため、これらの問題が生じない。

ハロゲン系エッチングガスとしてｔ－塩化ブチル（（ＣＨ_３）_３ＣＣｌ、ＴＢＣｌ）または塩化水素（ＨＣｌ）を用いる。エッチングする厚さは例えば５ｎｍである。上側光閉じ込め層２０はエッチングする分だけ余分に厚く形成しておくことが望ましい。エッチングの際、ｎ型ブロック層２８も同程度エッチングされるが、ｎ型ブロック層２８ではわずかな膜厚変化は特性にほとんど影響しない。

なお酸化膜除去の方法は上記のエッチングに限らず、例えば高温でのアニールを実施してもよい。アニール温度は例えば６５０℃以上である。

また本実施の形態の製造方法を実施の形態２または実施の形態３に係る半導体レーザ素子の製造に適用してもよい。実施の形態３に係る半導体レーザ素子７０の製造に適用する場合は、エッチングするのはリッジ８２の最上層である活性層１８になる。

実施の形態５．
実施の形態５に係る半導体レーザ素子の製造方法が実施の形態１と異なる点は、第１の半導体層を形成する工程のあと、かつ、マスクを形成する工程の前に、第１の半導体層の上にＩｎＰから成るキャップ層１３８を形成し（図１０）、マスクを除去する工程のあと、かつ、第２の半導体層を形成する工程の前に、キャップ層１３８を除去することである。本実施の形態ではマスクはキャップ層１３８の上に形成する。

キャップ層１３８は例えば３ｎｍの厚さで形成する。キャップ層１３８の除去は、実施の形態４と同様に、第２の半導体層の成長前にＭＯＣＶＤ装置内でハロゲン系のエッチングガスを供給して実施する。このエッチングでは例えば最上層のキャップ層１３８を含む５ｎｍの半導体層をエッチングする。このエッチングによりキャップ層１３８は除去され、キャップ層１３８の下にあるリッジの最上層も２ｎｍエッチングされる。またリッジの上以外のキャップ層１３８はリッジ形成時に消失するため、ｎ型ブロック層も５ｎｍエッチングされる。

本実施の形態ではキャップ層１３８の形成および除去により、実施の形態４よりも確実に酸化膜の形成を防げる。

また本実施の形態の製造方法を実施の形態２または実施の形態３に係る半導体レーザ素子の製造に適用してもよい。

１０，４０，７０ 半導体レーザ素子、１２ 基板、１４ ｎ型クラッド層、１６ 下側光閉じ込め層、１８ 活性層、２０，８０ 上側光閉じ込め層、２２，８２ １２２ リッジ、２４，８４ 半絶縁ブロック層、２６，５６，８６ 中間ブロック層、２８，８８ ｎ型ブロック層、３０，６０，９０，１３０ 電流ブロック層、３２，１３２ ｐ型クラッド層、３４ コンタクト層、３６ マスク、１３８ キャップ層

Claims (11)

1. 下から順にｎ型クラッド層、下側光閉じ込め層、活性層および上側光閉じ込め層が積層されたリッジと、
   前記リッジの両脇に埋め込まれ、下から順に、前記リッジの側面を覆う半絶縁ブロック層、中間ブロック層およびｎ型ブロック層が積層された電流ブロック層と、
   前記リッジおよび前記電流ブロック層の上に形成されたｐ型クラッド層と、
   を備え、
   前記リッジの最上層は前記上側光閉じ込め層であり、
   前記中間ブロック層は前記半絶縁ブロック層に対して伝導帯の底のエネルギー準位が高く前記半絶縁ブロック層より電子親和力が小さい
   半導体レーザ素子。
2. 下から順にｎ型クラッド層、下側光閉じ込め層および活性層が積層されたリッジと、
   前記リッジの両脇に埋め込まれ、下から順に、前記リッジの側面を覆う半絶縁ブロック層、中間ブロック層およびｎ型ブロック層が積層された電流ブロック層と、
   前記リッジおよび前記電流ブロック層の上に形成された上側光閉じ込め層と、
   前記上側光閉じ込め層の上に形成されたｐ型クラッド層と、
   を備え、
   前記リッジの最上層は前記活性層であり、
   前記中間ブロック層は前記半絶縁ブロック層に対して伝導帯の底のエネルギー準位が高い
   半導体レーザ素子。
3. 前記半絶縁ブロック層はＩｎＰから成り、
   前記中間ブロック層は、Ｚｎをドープしたｐ型ＩｎＰから成る
   請求項２に記載の半導体レーザ素子。
4. 前記中間ブロック層は前記半絶縁ブロック層より電子親和力が小さい
   請求項２に記載の半導体レーザ素子。
5. 前記半絶縁ブロック層はＩｎＰから成り、
   前記中間ブロック層はＡｌＩｎＡｓから成る
   請求項１または４に記載の半導体レーザ素子。
6. 基板の上に、下から順にｎ型クラッド層、下側光閉じ込め層、活性層および上側光閉じ込め層が積層された第１の半導体層を形成する工程と、
   前記上側光閉じ込め層の上にストライプ状のマスクを形成する工程と、
   前記マスクの両脇にある前記第１の半導体層を前記ｎ型クラッド層の途中までエッチングし、前記マスクの下に最上層が前記上側光閉じ込め層となるリッジを形成する工程と、
   前記リッジの両脇に、下から順に、前記リッジの側面を覆う半絶縁ブロック層、前記半絶縁ブロック層に対して伝導帯の底のエネルギー準位が高く前記半絶縁ブロック層より電子親和力が小さい中間ブロック層、および、ｎ型ブロック層が積層された電流ブロック層を埋め込む工程と、
   前記マスクを除去する工程と、
   前記リッジおよび前記電流ブロック層の上に、ｐ型クラッド層から成る第２の半導体層を形成する工程と、
   を備えた半導体レーザ素子の製造方法。
7. 基板の上に、下から順にｎ型クラッド層、下側光閉じ込め層および活性層が積層された第１の半導体層を形成する工程と、
   前記活性層の上にストライプ状のマスクを形成する工程と、
   前記マスクの両脇にある前記第１の半導体層を前記ｎ型クラッド層の途中までエッチングし、前記マスクの下に最上層が前記活性層となるリッジを形成する工程と、
   前記リッジの両脇に、下から順に、前記リッジの側面を覆う半絶縁ブロック層、前記半絶縁ブロック層に対して伝導帯の底のエネルギー準位が高い中間ブロック層、および、ｎ型ブロック層が積層された電流ブロック層を埋め込む工程と、
   前記マスクを除去する工程と、
   前記リッジおよび前記電流ブロック層の上に、下から順に上側光閉じ込め層およびｐ型クラッド層が積層された第２の半導体層を形成する工程と、
   を備えた半導体レーザ素子の製造方法。
8. 前記マスクを除去する工程のあと、かつ、前記第２の半導体層を形成する工程の前に、ハロゲン系エッチングガスを供給して、前記リッジの上面に形成された酸化膜を除去する
   請求項６または７に記載の半導体レーザ素子の製造方法。
9. 前記ハロゲン系エッチングガスはｔ－塩化ブチルまたは塩化水素である
   請求項８に記載の半導体レーザ素子の製造方法。
10. 前記マスクを除去する工程のあと、かつ、前記第２の半導体層を形成する工程の前に、６５０℃以上の温度でアニールして前記リッジの上面に形成された酸化膜を除去する
    請求項６または７に記載の半導体レーザ素子の製造方法。
11. 前記第１の半導体層を形成する工程のあと、かつ、前記マスクを形成する工程の前に、前記第１の半導体層の上面を覆うキャップ層を形成し、
    前記マスクを形成する工程において、前記マスクは前記キャップ層の上に形成し、
    前記マスクを除去する工程のあと、かつ、前記第２の半導体層を形成する工程の前に、前記キャップ層を除去する
    請求項６または７に記載の半導体レーザ素子の製造方法。

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