JP7162966B2 - 電子部品 - Google Patents

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Description

電子部品が提供される。例えば、電子部品は、集積された機能性構造を備えるパワーモジュールとして形成され得る。
電子部品、特にパワーモジュール、いわゆる「システムパワーパッケージ」を製造する努力がなされており、これらは、小型化されると、より高いパワー密度と、より高い機械的な、特に熱機械的な負荷能力とを示す。ここで、例えばパワー半導体及びLED(「発光ダイオード」)を用いる用途における傾向は、より高い作動温度、即ち約125℃~175℃又はそれより高温である。
いわゆるパワーPCB(PCB:「プリント基板」)を製造するための、ガラス及び/又はエポキシ樹脂に基づく積層技術は、いわゆる「埋め込みプロセス」を通じて、熱伝導性の構造の、並びに、受動部品及び能動部品の集積を可能とする。しかしながら、例えば非常に小さな熱抵抗の実現可能性の欠如において、制限が存在する。
ガラスセラミックスに基づくLTCC技術(LTCC:「低温同時焼成セラミックス」)も、ガラスセラミックスの低い熱伝導性に起因して、熱伝導経路の実現において非常に制限されている。
それとは逆に、良好な熱伝導性を示し得るAlNに基づく技術は、現在、表面上に取り付けられた部品、例えば、ワイヤボンディングされた部品、又は、SMD技術(SMD:「表面実装デバイス」)を用いてはんだ付けされた部品に制限されている。
TSV技術(TSV:「シリコン貫通ビア」)は、非常に高い集積度を可能とする。この技術は、低減された強度(200MPa未満)の故に、MEMS用途(MEMS:「マイクロエレクトロメカニカルシステム」)に限定して使用可能であるが、高い熱機械的負荷プロファイルを有するパワーモジュールには使用可能ではない。
特定の実施形態の少なくとも1つの課題は、電子部品を提供することである。
この課題は独立請求項の主題によって解決される。当該主題の有利な実施形態及び発展形態は、従属請求項で明らかにされ、更に以下の記載及び図面から明らかになる。
少なくとも1つの実施形態によれば、電子部品は少なくとも1つの半導体チップを備える。半導体チップは、例えば、例えばIGBT(「絶縁ゲートバイポーラトランジスタ」、絶縁されたゲート電極を有するバイポーラトランジスタ)又はMOSFET(「金属酸化物半導体電界効果トランジスタ」)のようなトランジスタを備えるか、又は、そのようなトランジスタであり得る。更に、半導体チップは、他の半導体部品、特にパワー半導体部品、及び/又は、例えば発光ダイオードチップのようなオプトエレクトロニクス半導体チップを備えるか、又は、そのような部品であり得る。半導体チップは、例えばSiC、GaAs又はGaNをベースとすることができ、即ちSiCチップ、GaAsチップ又はGaNチップであることができる。
更に、電子部品は、少なくとも1つの第1の支持体を備えることができる。支持体は、ここ及び以下においては、基板、基板支持体又は構造セラミックとも称され得る。電子部品は、システムパッケージとも称され得る。
第1の支持体は、その内部に半導体チップが配置されたキャビティを備えることができる。特に、半導体チップは、キャビティ内に完全に埋没して配置され得る。素子がキャビティ内に完全に埋没して配置される場合、これは、特に、キャビティが、素子を電気的及び/又は機械的に組み立てるために存在し得る接合層を含む素子の厚さよりも大きい深さを有することを意味し得る。これに代えて、半導体チップは、キャビティ内に部分的に埋没して配置され得る。換言すれば、キャビティは、半導体チップの厚さよりも小さな深さを有し、その結果、半導体チップが部分的にキャビティから突出していることができる。更に、第1の支持体は、キャビティを完全に取り囲む平坦な表面を備えることができる。
更に、電子部品は、第2の支持体及び/又は冷却要素を備えることができ、第2の支持体及び/又は冷却要素は、第1の支持体の上に配置されていると共に、キャビティ内の半導体チップを覆っている。特に、半導体チップは、これにより、キャビティ内に気密に封入され得る。半導体チップが、第1の支持体のキャビティ内に部分的に埋没して配置されており、第1の支持体のキャビティから突出する部分を有する場合、第2の支持体又は冷却要素は、その内部に半導体チップの突出する部分が配置された対応するキャビティを有することができる。特に有利には、この場合、第1の支持体のキャビティと第2の支持体又は冷却要素のキャビティは、対称的に形成することができる。
第1の支持体及び/又は第2の支持体は、以下の特徴のうち1つ以上を備える:
1.導電性又は電気絶縁性の、特にAlN、BN、Al2O3、SiC、SiN、ZnO、BeOから選択されたセラミック材料。
2.少なくとも1つの表面、特に半導体チップ、他の支持体又は冷却要素の方を向いた側の又はその逆側の少なくとも1つの表面上の、特に有利にはCu、Ag、W、Mo、Ti、Au、Ni、Zn並びにそれらの混合物及び合金から選択された材料を含む金属層。特に、支持体のうちの少なくとも一方は、2つの金属層の間に配置されたセラミック材料を含むことができる。
3.例えばCu、Ag、W、Mo、Ti、Au、Ni、Zn、ここでは有利にはAg及び/又はCu、特に有利にはWから選択される材料、並びに、上述の材料の1つ以上を有する混合物及び合金を含む、少なくとも1つの電気ビア及びサーマルビア、及び/又は、少なくとも1つの内部電極及び/又は導電路。電気ビア、内部電極及び導電路により、支持体のうちの少なくとも1つの内部に相互接続構造及び相互接続平面が形成され得る。支持体の少なくとも一部は、適切なセラミック材料と協働して、ここでは、例えばバリスタ、PTC素子及び/又はNTC素子の形態の電気的な機能性を有することもできる。サーマルビアは、熱排出を改善するために設けることができる。更に、第1及び/又は第2の支持体は、多層技術で構築され得る。特に、それぞれの支持体は、LTCC又はHTCC技術を用いて製造され得る。
4.少なくとも1つの機能性要素少なくとも1つの機能性要素は、受動的又は能動的な電子又は電気素子を備えるか、またはそれらの素子であることができる。特に、少なくとも1つの機能性要素は、以下の素子のうちの1つ以上を備えることができる:
・PTC素子
・NTC素子
・バリスタ
・アレスタ
・多層部品
・インダクタ
・キャパシタ
・オーミック抵抗
少なくとも1つの機能性要素は、第1又は第2の支持体に統合された、分散した部材の形態で形成することができる。これに代えて、少なくとも1つの機能性要素は、第1及び/又は第2の支持体の部分領域によって形成することができる。この場合、第1又は第2の支持体は、機能性要素を形成するセラミック材料及び内部電極層を、上述の領域に備えることができる。
分散した部材の場合、少なくとも1つの機能性要素は、有利には、単独で又は少なくとも1つ以上の別の機能性要素と共に、特に完全に又は部分的に埋没した状態で、第1又は第2の支持体のキャビティ内に配置することができる。キャビティは、支持体の上面に隣接することができ、又は、支持体の内部に形成することもできる。特に、少なくとも1つの機能性要素及び半導体チップの相互接続は、それぞれの支持体内に形成されたビア、内部電極及び導電路を用いて行うことができる。特に、同一の又は異なる複数の機能性要素を、第1及び/又は第2の支持体に統合することができる。1つ以上の要素は、例えば支持体の内部のキャビティ、あるいは、他方の支持体、金属層及び/又は冷却要素により覆われ閉鎖された一方の支持体の上面のキャビティのような、1つ以上のキャビティ内に配置されることによって、特に有利には気密に封入され得る。
更に、第1及び/又は第2の支持体の表面上に、冷却要素を配置することができる。冷却要素は、特に有利には、それぞれの支持体の、半導体チップとは逆側の上面の上に配置することができる。更に、各支持体の上にもそれぞれ1つの冷却要素を配置することができ、当該冷却要素は、例えばヒートスプレッダ、空気冷却器及び/又は水冷却器であり得る。冷却要素は、例えば、好ましくは金属を有する又は金属から成るヒートシンクを備えることができ、当該ヒートシンクは、外面上に、冷却リブ、冷却フィン又は他の表面積拡大構造を備える。
更に、少なくとも第1及び第2の支持体の間に、及び/又は、少なくとも1つの支持体と冷却要素との間に、接合層を配置することができる。接合層は、以下の材料のうちの1つ以上を含むことができる:
・ガラス
・金属、特に、例えば焼結層のためのマイクロ銀(μAg)、Ag、例えば超音波熱圧着に基づく接合技術のためのAu、例えば熱圧着に基づく接合技術のためのAuSn、SnAgCu、例えばロウ付けのためのCu-Si3N4-Cuから選択された1つ以上の金属
・例えばSi3N4、有利にはAlNのようなセラミック
・例えばSi3N4及び/又はAlNを充填したエポキシ樹脂のような熱伝導性接着剤
更に、第2の支持体がプリント基板(PCB:「プリント基板」)を備えること又はプリント基板として形成されていることも可能である。
ここで述べる電子部品は、熱基板内において、能動的及び受動的な機能上の構造又は要素を、当該構造又は要素を、例えばサーマルビア及び/又は導電性ビアを介して、基板上/内で熱的に及び/又は電気的に接続することを同時に保証しつつ統合すること、並びに、そのようにして作り出された全体システムの特に熱的な及び/又は電気的な外部接触の可能性を保証することを、可能とする。更に、電子部品は、より高いパワー密度、及び、より高い機械的な特に熱機械的な負荷能力の下での小型化、並びに、175℃まで及びそれより高い温度での作動を、可能とすることができる。
電子部品は、更に、機能性要素と構造セラミック及び冷却システムとの間の熱機械的な膨張の良好な適合を可能とすることができる。更に、システムパッケージのために可能な限り少数の異なる接続又は接合方法を用いることによって、並びに、特に、単層又は多層構造で支持体及びそれらの電気ビア及び/又はサーマルビア、導電路及び内部電極を製造するために、例えばHTCC(「高温同時焼成セラミックス」)又はLTCC(「低温同時焼成セラミックス」)のような、いわゆる同時焼成プロセスを広範囲に用いることによって、簡易化された製造が可能であり得る。
更に、電子部品は、基板形状、特に基板内部形状の設計における内部電極及び存在し得る空洞デザインを適切に構成することにより、例えば特にキャパシタ及び/又はアレスタの機能性、ZnOベースの支持体の場合には特にバリスタの機能性のような、受動的な機能性をマッピングするための、また、基板セラミック又は基板セラミックの部分を適切に選択することにより、特に例えばバリスタ及び/又はPTC要素(PTC:「positive temperature coefficient」;PTCサーミスタ)及び/又はNTC要素(NTC:「negative temperature coefficient」;サーミスタ)のような別の受動的な機能性をマッピングするための、基板セラミックの使用を可能とし得る。
特に、ここで述べる電子部品は、以下の特徴のうちの1つ以上を備えることができる:
・熱基板としての、特に1つ以上のキャビティと1つ以上の統合された機能性要素とを備える多層基板としての、第1の支持体及び/又は第2の支持体の構築
・機能性要素の、冷却システム、特に1つ以上の冷却要素への、直接的な熱的接続
・機能性要素の気密な封入
・特に、第1の支持体を第2の支持体と組み合わせて用いることによる、及び/又は、第1の支持体の異なる面上に又は2つの支持体の組み合わせの異なる面上に2つの冷却要素を配置することによる、熱機械的な応力を補償するための対称的な構造
・半導体チップの対称的な接続によって、より良好な熱伝導性を利用することができる。
ここで述べる技術は、先行技術と比較して有利な以下の特性のうちの1つ以上を備える電子部品、特に例えばIGBTモジュール又はパワーMOSFETモジュールのようなコンパクトなパワーモジュールの構築を可能とする:
・より高い機械的なロバスト性
・より高いパワー密度
・より低い熱抵抗
・要素と熱基板セラミックとの間の熱膨張差の改善された適合
・冷却システムへのより良好な接続可能性
・簡易化された製造方法
更なる利点,有利な実施形態及び発展形態が、以下において図面と関連して説明される実施例から明らかになる。
一実施例による電子部品の概略図である。 別の実施例による電子部品の概略図である。 別の実施例による電子部品の概略図である。
実施例及び図面において、同一の、同様の、又は、同等に機能する要素には、それぞれ同一の参照符号が付されている可能性がある。図示された要素及びそれらの互いの大きさの比率は縮尺どおりではなく、むしろ、例えば層、部材、部品及び領域のような個々の要素は、より良好な図示の可能性及び/又はより良好な理解のために、誇張して大きく示されている可能性がある。
図1には、電子部品100の実施例が示されている。
電子部品100は、熱伝導性の基板の形態の第1及び第2の支持体1,1’を備えており、これらは、それぞれ、例えばAlN、特に多層AlN、BN、Al2O3、SiC、SiN、ZnO及び/又はBeOのような熱伝導性のセラミック材料を含むセラミック体を備えている。支持体1,1’は、セラミック体の上面上に、例えば、Cu、Ag、W、Mo、Ti、Au、Ni、Zn、並びに、これらの混合物及び合金から選択された材料の金属層6を備えている。特に、支持体1,1’は、図示されているように、それぞれ、セラミック体が金属層6の間に配置されたサンドイッチ構造の形態で形成することができる。
支持体1,1’は、特に多層技術、特にLTCC又はHTCCで形成されており、統合された内部電極及び導電路9、並びに、電気ビア及びサーマルビア8を備えている。導電路及び電気接続ビアは、支持体1,1’内に相互接続構造及び相互接続平面を形成し、一方、サーマルビアは、冷却システムへの統合された接続を提供する。このために、第1及び第2の支持体1,1’から成る積層体の外面上には冷却要素2が装着されており、当該冷却要素2は、純粋に例示的に、統合された冷却リブを有するヒートシンクを備えた空気冷却器として形成されている。更に、ヒートプレッダ及び/又は水冷却器も可能である。第2の支持体1’のサーマルビア8は、後述する半導体チッ3から第2の支持体1’上に配置された冷却要素2への効果的な熱搬出を可能とする。
支持体1,1’は、半導体チップ3と機能性要素4とを統合するために、セラミック材料及び/又は金属層6内にキャビティ5を備えている。図示された実施例では、第1の支持体1は、金属層6及びセラミック材料の内部にキャビティ5を備え、当該キャビティ5内には、半導体チップ3、例えばトランジスタチップ、例えばIGBT又はMOSFET、他のパワー半導体部品又は発光ダイオードチップが、埋没して配置されていると共に、前述の相互接続構造を介して電気的及び熱的に接続されている。別の同様のキャビティ5内には、能動的又は受動的な機能性要素4が配置されている。キャビティ5は、特に有利には、半導体チップ3又は要素4に関して正確に適合して形成することができる。
第2の支持体1’を第1の支持体1のキャビティ5を覆って配置することにより、キャビティ内に配置された素子を気密に封入することができる。第2の支持体1’は、金属層6の内部にキャビティ5を備えており、その内部には同様に機能性要素4が配置され、電気的及び熱的に接続されている。冷却要素2のうちの1つを、キャビティを覆って配置することにより、当該キャビティも気密に閉鎖することができる。キャビティ5は、半導体チップ3のためのキャビティ5の場合に示されているように、例えば熱伝導性のプラスチック材料のような熱伝導性の充填材料の形態のグラウト(Verguss)10で充填することができる。更に、グラウト材は、例えばAlNのような微粉砕セラミック粉末、又は、例えばAlNのようなセラミック粉末が埋め込まれたガラス又はプラスチックのようなマトリックス材を含むか、又は、それらの材料であることもできる。機能性要素4は、同一であっても異なっていてもよく、例えば、PTC素子、NTC素子、バリスタ、アレスタ、多層部品、インダクタ、キャパシタ、オーミック抵抗から選択することができる。
支持体1,1’の間、並びに、それぞれ支持体1,1’のうちの1つと、その上に配置された冷却要素2との間には、接合層7が配置されている。接合層7は、全て同一に又は異なって形成することができ、例えば、ガラス、金属又はセラミック材料、例えば、Si3N4、AlN、Ag、Au、AuSn及び/又はSnAgCuを含むことができる。更に、熱伝導性接着剤も可能である。有利な接合技術は、例えば、以下のものであり得る:
・セラミック-ガラス-セラミック
・セラミック-金属-セラミック、特にμAgを用いた銀焼結、Auを用いた超音波熱圧着、AuSnを用いた熱圧着、Au、AuSnを用いたロウ付け、SnAgCu、Cu-Si3N4-Cu
図2には、パワー半導体として及び/又はフリップチップとして形成され得る半導体チップ3に加えて、第1及び第2の支持体1,1’内、あるいは、第1又は第2の支持体1,1’の部分領域によって形成されたキャビティ内に、多数の機能性要素4-1~4-9を備える電子部品100の別の実施例が示されており、ここでは、理解しやすくするためキャビティに参照符号は付されていない。図示された機能要素4-1~4-9の数、接続方法及び相互接続は、純粋に例示的なものと理解されるべきであり、図2に示された実施例とは相違し得る。
図2に示された電子部品100は、前述の実施例と比較して、冷却要素を備えていない。これに代えて、図1に関連して説明したような冷却要素を設けることもできる。第1及び第2の支持体1,1’は、それぞれ多層技術で製造され、例えば、前の実施例に関連して列挙されたセラミック材料のような基板セラミックを有するセラミック基板を形成する。
機能性要素4-1~4-9は、同一であっても異なっていてもよく、例えば、PTC素子、NTC素子、バリスタ、アレスタ、多層部品のような能動要素又は受動要素から選択することができる。特に、図示された実施例において、要素4-1~4-5は受動要素である。要素4-1及び4-4は、図示された実施例では、いずれも表面実装されており(SMDスタンダード)、要素4-4は、非導電性グラウト10内に配置されている。要素4-2及び4-5は、いずれも側面に表面実装されており、要素4-5は、同様に非導電性グラウト10内に配置されている。要素4-3は、上下方向に表面実装されている。要素4-6は、アレスタとして形成されている。要素4-7は、第2の支持体1’の部分領域によって形成された、基板セラミックを有する多層部品として形成されており、要素4-8は、第2の支持体1’の部分領域によって形成された、当該支持体1’に統合された機能セラミックを有する多層部品として形成されている。要素4-9は、フリップチップとして形成された受動部品である。
図示された要素に加えて、図示された実施例においては、例えば抵抗、インダクタ及び/又はキャパシタのような機能性要素が、ペーストによって実現され得る。
図示された実施例に代えて、図1に示された上部の冷却要素は、第1の支持体の上に直に、したがって第1の支持体内のキャビティの上に直に配置することもでき、その結果、電子部品は、1つの支持体のみを備える。更に、上半分、即ち図1において第2の支持体及びその上に配置された冷却要素も存在しなくてもよく、その結果、電子部品は、図1に示された実施例の構造の半分を備えていてもよい。更に、第2の支持体は、PCBとして形成することもできる。
図1及び2には、半導体チップが支持体のキャビティ内に完全に埋没して配置されている、電子部品の実施例が示されている。図3には、半導体チップ3が第1の支持体1のキャビティ5内に部分的に埋没して配置されている、電子部品100の別の実施例が示されている。ここで、キャビティ5は、半導体チップ3の厚さよりも小さな深さを有し、その結果、半導体チップ3は、部分的にキャビティ5から突出している。その上方には、対応するキャビティ5を備える第2の支持体1’が配置されており、当該キャビティ5内には、半導体チップ3の突出した部分が配置されている。特に有利には、第1の支持体1のキャビティ5と第2の支持体1’のキャビティ5は、対称的に形成することができ、その結果、比喩的に言えば、支持体1,1’内には半分のスペースのみが設けられている。更に、第1の支持体1及び第2の支持体1’が、それらの全体構造に関して対称であることも、可能であり得る。電子部品100は、前述した2つ実施例による別の特徴、素子、特性及び要素を備えることができる。
図面に関連して記載された特徴及び実施例は、全ての組み合わせが明示的に記載されていなくても、別の実施例に従って互いに組み合わせることができる。更に、図面に関連して記載された実施例は、代替的に又は付加的に、全般的な部分の記載による別の特徴を備えていてもよい。
本発明は、実施例を参照した記載によって、これらに限定されない。むしろ、本発明は、全ての新しい特徴、及び、特に特許請求の範囲における全ての特徴の組み合わせを含む全ての特徴の組み合わせを、たとえ当該特徴又は組み合わせ自体が特許請求の範囲又は実施例において明示的に提示されていない場合であっても、含む。
1 第1の支持体
1’ 第2の支持体
2 冷却要素
3 半導体チップ
4,4-1~4-9 機能性要素
5 キャビティ
6 金属層
7 接合層
8 ビア
9 導電路
10 グラウト
100 電子部品

Claims (13)

  1. 少なくとも1つの第1の支持体と、第2の支持体と、少なくとも1つの半導体チップと、を備える電子部品であって、
    前記第1の支持体はキャビティを備え、前記キャビティ内には前記半導体チップが配置されており、
    前記第1の支持体は多層技術で構築されており、
    前記第1の支持体の上には前記第2の支持体が配置されており、前記第2の支持体は、前記第1の支持体の前記キャビティ内の前記半導体チップを覆い、プリント基板を備え、及び/又は、多層技術で構築されており、
    前記第2の支持体はキャビティを備え、
    前記半導体チップは、前記第1の支持体の前記キャビティ内に部分的に埋没して配置されていると共に、前記第1の支持体の前記キャビティから突出する部分を有し、前記突出する部分は、前記第2の支持体の前記キャビティ内に配置されている電子部品。
  2. 前記第1の支持体の前記キャビティと前記第2の支持体の前記キャビティは、対称的に形成されている、請求項1に記載の電子部品。
  3. 前記第1の支持体及び前記第2の支持体は、対称である、請求項1又は2に記載の電子部品。
  4. 前記第1の支持体及び/又は前記第2の支持体は、以下の特徴のうち1つ以上を備える、請求項1~3のいずれか1項に記載の電子部品。
    ・導電性又は電気絶縁性のセラミック材料
    ・少なくとも1つの表面上の金属層
    ・少なくとも1つの電気ビア及び/又はサーマルビア、及び/又は、少なくとも1つの内部電極及び/又は導電路
    ・少なくとも1つの機能性要素
  5. 前記セラミック材料は、AlN、BN、Al 2 O 3 、SiC、SiN、ZnO、BeOから選択され、
    前記金属層は、Cu、Ag、W、Mo、Ti、Au、Ni、Zn並びにそれらの混合物及び合金から選択された材料を含む、請求項4に記載の電子部品。
  6. 前記少なくとも1つの機能性要素は、以下の素子のうちの1つ以上を備える、請求項4又は5に記載の電子部品。
    ・PTC素子
    ・NTC素子
    ・バリスタ
    ・アレスタ
    ・多層部品
    ・インダクタ
    ・キャパシタ
    ・オーミック抵抗
  7. 前記第1の支持体及び/又は前記第2の支持体は、少なくとも1つの機能性要素を備え、前記少なくとも1つの機能性要素は、分散した部材の形態でキャビティ内に配置されている、請求項4~6のいずれか1項に記載の電子部品。
  8. 前記第1の支持体及び/又は前記第2の支持体は、少なくとも1つの機能性要素を備え、前記少なくとも1つの機能性要素は、前記第1及び/又は第2の支持体の部分領域によって形成される、請求項4~7のいずれか1項に記載の電子部品。
  9. 前記第1及び/又は第2の支持体は、冷却システムへの統合された熱的接続を提供するサーマルビアを備える、請求項1~のいずれか1項に記載の電子部品。
  10. 前記第1及び/又は第2の支持体の表面上に冷却要素が配置されている、請求項1~のいずれか1項に記載の電子部品。
  11. 前記冷却要素は、一体化された冷却リブを有するヒートシンクを備えた空気冷却器として、ヒートスプレッダとして、及び/又は、水冷却器として形成されている、請求項10に記載の電子部品。
  12. 少なくとも前記第1及び第2の支持体の間に、及び/又は、少なくとも前記支持体のうちの一方と冷却要素との間に、接合層が配置されている、請求項1~11のいずれか1項に記載の電子部品。
  13. 前記接合層は、以下の材料のうちの1つ以上を含む、請求項12に記載の電子部品。
    ・ガラス
    ・マイクロ銀、Ag、Au、AuSn、SnAgCu、Cu-Si3N4-Cuから選択された1つ以上の金属
    ・Si3N4及び/又はAlN
    ・熱伝導性接着剤としての、Si3N4及び/又はAlNを充填したエポキシ樹脂
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10881028B1 (en) 2019-07-03 2020-12-29 Apple Inc. Efficient heat removal from electronic modules
DE102019124593A1 (de) * 2019-09-12 2021-03-18 Tdk Electronics Ag Kühlsystem
US11710945B2 (en) 2020-05-25 2023-07-25 Apple Inc. Projection of patterned and flood illumination
DE102020209752A1 (de) 2020-08-03 2022-02-03 Robert Bosch Gesellschaft mit beschränkter Haftung Elektronisches Schaltungsmodul
US11699715B1 (en) 2020-09-06 2023-07-11 Apple Inc. Flip-chip mounting of optoelectronic chips
CN113675158B (zh) * 2021-07-06 2024-01-05 珠海越亚半导体股份有限公司 循环冷却嵌埋封装基板及其制作方法
EP4340014A1 (de) * 2022-09-15 2024-03-20 Siemens Aktiengesellschaft Anordnung mit mindestens einem passiven bauelement
DE102022125554A1 (de) 2022-10-04 2024-04-04 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Package mit Komponententräger mit Hohlraum und elektronischer Komponente sowie funktionellem Füllmedium darin

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002359327A (ja) 2001-03-28 2002-12-13 Kyocera Corp 電子回路モジュール
JP2005158770A (ja) 2003-11-20 2005-06-16 Matsushita Electric Ind Co Ltd 積層基板とその製造方法及び前記積層基板を用いたモジュールの製造方法とその製造装置
JP2010080683A (ja) 2008-09-26 2010-04-08 Kyocera Corp 半導体装置の製造方法
JP2011222662A (ja) 2010-04-07 2011-11-04 Mitsubishi Electric Corp セラミック多層基板の製造方法、及びセラミック多層基板
JP2013051401A (ja) 2011-07-29 2013-03-14 Kyocera Corp セラミック回路基板およびそれを用いた電子装置
JP2014053575A (ja) 2012-09-10 2014-03-20 Ngk Insulators Ltd 大容量モジュールの周辺回路用の回路基板、及び当該回路基板の製造方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0632378B2 (ja) * 1985-06-14 1994-04-27 株式会社村田製作所 電子部品内蔵多層セラミック基板
US5583377A (en) * 1992-07-15 1996-12-10 Motorola, Inc. Pad array semiconductor device having a heat sink with die receiving cavity
US5805430A (en) * 1996-07-22 1998-09-08 International Business Machines Corporation Zero force heat sink
JP3859340B2 (ja) * 1998-01-06 2006-12-20 三菱電機株式会社 半導体装置
JP3213292B2 (ja) * 1999-07-12 2001-10-02 ソニーケミカル株式会社 多層基板、及びモジュール
MXPA02005249A (es) * 1999-11-25 2003-01-28 Infineon Technologies Ag Portador plano con al menos un chip semiconductor.
US6538210B2 (en) * 1999-12-20 2003-03-25 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module, radio device having the same, and method for producing the same
JP2003007971A (ja) * 2001-06-25 2003-01-10 Toshiba Corp 半導体装置
US6873529B2 (en) * 2002-02-26 2005-03-29 Kyocera Corporation High frequency module
DE10336171B3 (de) 2003-08-07 2005-02-10 Technische Universität Braunschweig Carolo-Wilhelmina Multichip-Schaltungsmodul und Verfahren zur Herstellung hierzu
US6984785B1 (en) * 2003-10-27 2006-01-10 Asat Ltd. Thermally enhanced cavity-down integrated circuit package
US20050127489A1 (en) * 2003-12-10 2005-06-16 Debendra Mallik Microelectronic device signal transmission by way of a lid
JP4071204B2 (ja) * 2004-02-27 2008-04-02 Tdk株式会社 多層セラミック基板の製造方法
US6974724B2 (en) * 2004-04-28 2005-12-13 Nokia Corporation Shielded laminated structure with embedded chips
US7482686B2 (en) * 2004-06-21 2009-01-27 Braodcom Corporation Multipiece apparatus for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages and method of making the same
JP4329762B2 (ja) * 2004-09-13 2009-09-09 株式会社村田製作所 チップ型電子部品内蔵型多層基板
US7426117B2 (en) * 2005-12-21 2008-09-16 Xerox Corporation Chip on a board
CN101772994B (zh) * 2007-07-26 2011-07-20 株式会社村田制作所 多层陶瓷基板及其制造方法
DE102007036045A1 (de) 2007-08-01 2009-02-05 Siemens Ag Elektronischer Baustein mit zumindest einem Bauelement, insbesondere einem Halbleiterbauelement, und Verfahren zu dessen Herstellung
US7901981B2 (en) * 2009-02-20 2011-03-08 National Semiconductor Corporation Integrated circuit micro-module
US8263434B2 (en) * 2009-07-31 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of mounting die with TSV in cavity of substrate for electrical interconnect of Fi-PoP
JP5442424B2 (ja) * 2009-12-25 2014-03-12 新光電気工業株式会社 半導体装置
US20120139095A1 (en) * 2010-12-03 2012-06-07 Manusharow Mathew J Low-profile microelectronic package, method of manufacturing same, and electronic assembly containing same
EP2624294B1 (en) * 2011-10-12 2017-12-06 NGK Insulators, Ltd. Circuit board for large-capacity module peripheral circuit and large-capacity module containing peripheral circuit using said circuit board
US9202782B2 (en) * 2013-01-07 2015-12-01 Intel Corporation Embedded package in PCB build up
DE102013015960A1 (de) * 2013-09-25 2014-04-10 Daimler Ag Leistungsmodul sowie Verfahren zur Herstellung eines Leistungsmoduls
US20170025393A1 (en) * 2015-05-27 2017-01-26 Bridge Semiconductor Corporation Thermally enhanced face-to-face semiconductor assembly with heat spreader and method of making the same
US9351410B2 (en) 2014-03-07 2016-05-24 Fujikura Ltd. Electronic component built-in multi-layer wiring board and method of manufacturing the same
US9355997B2 (en) * 2014-03-12 2016-05-31 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
EP2988328B1 (en) * 2014-08-19 2021-05-12 ABB Schweiz AG Power semiconductor module and method of manufacturing the same
TWI544580B (zh) * 2015-05-01 2016-08-01 頎邦科技股份有限公司 具中空腔室之半導體封裝製程
US9842813B2 (en) * 2015-09-21 2017-12-12 Altera Corporation Tranmission line bridge interconnects
US10312193B2 (en) * 2016-08-12 2019-06-04 Qualcomm Incorporated Package comprising switches and filters
US9991181B2 (en) * 2016-08-31 2018-06-05 Qorvo Us, Inc. Air-cavity package with enhanced package integration level and thermal performance

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002359327A (ja) 2001-03-28 2002-12-13 Kyocera Corp 電子回路モジュール
JP2005158770A (ja) 2003-11-20 2005-06-16 Matsushita Electric Ind Co Ltd 積層基板とその製造方法及び前記積層基板を用いたモジュールの製造方法とその製造装置
JP2010080683A (ja) 2008-09-26 2010-04-08 Kyocera Corp 半導体装置の製造方法
JP2011222662A (ja) 2010-04-07 2011-11-04 Mitsubishi Electric Corp セラミック多層基板の製造方法、及びセラミック多層基板
JP2013051401A (ja) 2011-07-29 2013-03-14 Kyocera Corp セラミック回路基板およびそれを用いた電子装置
JP2014053575A (ja) 2012-09-10 2014-03-20 Ngk Insulators Ltd 大容量モジュールの周辺回路用の回路基板、及び当該回路基板の製造方法

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