JP7155016B2 - イオン注入チャネリング技術により形成される超接合パワーシリコンカーバイド半導体デバイス及び関連方法 - Google Patents

イオン注入チャネリング技術により形成される超接合パワーシリコンカーバイド半導体デバイス及び関連方法 Download PDF

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Description

米国政府の利害関係に関する陳述
本発明は、陸軍研究所により付与される契約番号Ｗ９１１ＮＦ－１２－２－００６４に基づく政府支援によってなされた。政府は本発明において特定の権利を有する。
本発明は、パワー半導体デバイスに関し、特に、超接合構造を有するパワー半導体デバイス及びそのようなデバイスの製造方法に関する。
パワー半導体デバイスは、大きな電流を流して高電圧をサポートするために使用される。例えば、パワー金属酸化膜半導体電界効果トランジスタ（「ＭＯＳＦＥＴ」）、バイポーラ接合トランジスタ（「ＢＪＴ」）、絶縁ゲートバイポーラトランジスタ（「ＩＧＢＴ」）、ショットキー（登録商標）ダイオード、接合バリアショットキー（「ＪＢＳ」）ダイオード、マージドｐ－ｎショットキー（「ＭＰＳ」）ダイオード、ゲートターンオフトランジスタ（「ＧＴＯ」）、ＭＯＳ制御サイリスタ、及び、様々な他のデバイスを含む多種多様なパワー半導体デバイスが当該技術分野において知られている。これらのパワー半導体デバイスは、一般に、単結晶シリコン半導体材料から、又は、より最近では、シリコンカーバイド系又は窒化ガリウム系の半導体材料から製造される。
パワー半導体デバイスは横方向構造又は縦方向構造を有することができる。横方向構造を有するデバイスでは、デバイスの端子（例えば、パワーＭＯＳＦＥＴデバイスにおけるドレイン端子、ゲート端子、及び、ソース端子）が半導体層構造の同じ主面（すなわち、上面又は下面）上にある。一方、縦方向構造を有するデバイスでは、少なくとも１つの端子が半導体層構造の各主面上に設けられる（例えば、垂直ＭＯＳＦＥＴデバイスでは、ソースが半導体層構造の上面にあってもよく、ドレインが半導体層構造の下面上にあってもよい）。半導体層構造は下層の基板を含んでも含まなくてもよい。本明細書中において、用語「半導体層構造」は、半導体基板及び／又は半導体エピタキシャル層などの１つ以上の半導体層を含む構造を指す。
従来のシリコンカーバイドパワーデバイスは、一般に、第１の導電型（例えば、ｎ型基板）を有するシリコンカーバイドウエハなどのシリコンカーバイド基板を有し、該基板上に第１の導電型（例えば、ｎ型）を有するエピタキシャル層構造が形成される。このエピタキシャル層構造（１つ以上の別個の層を備えてもよい）は、パワー半導体デバイスのドリフト領域として機能する。デバイスは、一般に、ｐ－ｎ接合部及び／又はショットキー接合部を有する１つ以上のパワー半導体デバイスを含む「アクティブ領域」を含む。アクティブ領域は、ドリフト領域上及び／又はドリフト領域内に形成されてもよい。アクティブ領域は、逆バイアス方向の電圧を阻止して順バイアス方向に電流を流すための主接合部として作用する。また、デバイスは、アクティブ領域に隣接するエッジ終端領域を有してもよい。１つ以上のパワー半導体デバイスが基板上に形成されてもよく、また、各パワー半導体デバイスは一般にそれ自体のエッジ終端を有する。基板が完全に形成されて処理された後、基板は、複数のデバイスが同じ基板上に形成される場合、個々のエッジ終端付きパワー半導体デバイスを分離するようにダイシングされてもよい。パワー半導体デバイスが単位セル構造を有してもよく、この単位セル構造において、各パワー半導体デバイスのアクティブ領域は、互いに並列に配置されて単一のパワー半導体デバイスとして共に機能する多数の個々のデバイスを含む。
パワー半導体デバイスは、大きな電圧及び／又は電流を（順方向又は逆方向遮断状態では）遮断する又は（順方向動作状態では）通すように設計されている。例えば、遮断状態において、パワー半導体デバイスは、数百又は数千ボルトの電位を維持するように設計されてもよい。しかしながら、デバイスが遮断するようになっている電圧レベルに印加電圧が近づく又はそのような電圧レベルを印加電圧が超えると、軽微なレベルの電流がパワー半導体デバイスを通じて流れ始めることができる。一般に「漏れ電流」と称されるそのような電流が非常に望ましくない場合がある。ドリフト領域の特にドーピング及び厚さの関数となり得るデバイスの設計電圧阻止能力を超えて電圧が増大される場合には、漏れ電流が流れ始める場合がある。しかしながら、電流漏れは、デバイスのエッジ終端及び／又は主接合部の不具合などの他の理由により発生する可能性がある。デバイスにおける電圧が降伏電圧を超えて臨界レベルまで増大されれば、電界の増大が半導体デバイス内の電荷キャリアの制御不可能な望ましくない急激な生成をもたらす場合があり、それにより、アバランシェ降伏として知られる状態につながる。
また、パワー半導体デバイスは、該デバイスの設計降伏電圧よりも低い電圧レベルで軽微とは言えない量の漏れ電流が流れることができるようにし始める場合もある。特に、漏れ電流は、電界クラウディング効果に起因して高電界に直面し得るアクティブ領域のエッジで流れ始める場合がある。この電界クラウディング（及びその結果として生じる漏れ電流）を低減するために、パワー半導体デバイスのアクティブ領域の一部又は全部を取り囲むエッジ終端構造が設けられてもよい。これらのエッジ終端は、より広い領域にわたって電界を広げ、それにより、電界クラウディングを低減することができる。
縦型パワー半導体デバイスにおいて、デバイスの阻止電圧定格は、一般に、ドリフト領域の厚さ及びドーピング濃度によって決定される。特に、デバイスの降伏電圧を増大させるために、ドリフト領域のドーピング濃度が減少され及び／又はドリフト領域の厚さが増大される。一般に、設計段階中、所望の阻止電圧定格が選択され、その後、所望の阻止電圧定格に基づいてドリフト領域の厚さ及びドーピングが選択される。ドリフト領域は順方向「オン」状態のデバイスのための電流経路であるため、ドリフト領域のドーピング濃度の減少及び厚さの増大は、デバイスのためのより高いオン状態抵抗をもたらし得る。したがって、これらのデバイスのためのオン状態抵抗と阻止電圧の間には固有のトレードオフがある。
ドリフト領域が交互に並んだ高濃度にドープされたｎ型領域とｐ型領域とに分割される超接合型ドリフト領域が導入されてきた。縦型半導体デバイスでは、これらの並んだｎ型領域及びｐ型領域がしばしば「ピラー」と称される。ピラーは、フィン形状、柱形状、又は、他の形状を有し得る。これらのピラーの厚さ及びドーピングは、超接合が低抵抗及び高降伏電圧を伴うｐ－ｎ接合のように作用するように制御され得る。したがって、超接合構造を用いることによって、デバイスの降伏電圧とドリフト領域のドーピングレベルとの間の従来のトレードオフを回避することができる。一般に、ピラーの少なくとも幾つかはイオン注入によって形成され、また、超接合構造の効果を高めるために、いわゆる「深い」注入（例えば、２．５ミクロンから５ミクロン以上のイオン注入深さ）が用いられる。超接合デバイスにおいて、ドリフト領域におけるドーピング濃度は、降伏電圧に対する影響が低減されたデバイスのオン状態抵抗を下げるために増大されてもよい。
図１は、従来の超接合型ドリフト領域３０を有するＪＢＳダイオード１０の形態を成す従来のパワー半導体デバイスの概略断面図である。図１に示されるように、ＪＢＳダイオード１０は、カソード接点２０、オーミック接点層２２、ｎ型基板２４、ドリフト領域３０、ｐ型ブロッキング接合部４０、チャネル領域４６、ショットキー接点４２、及び、アノード接点４４とを含む。カソード接点２０及びアノード接点４４はそれぞれ高導電性金属層を備えてもよい。ショットキー接点４２は、ドリフト領域３０と共にショットキー接合部を形成する層を備えてもよく、例えばアルミニウム層を備えてもよい。ｎ型基板２４は、窒素又はリンなどのｎ型不純物が高濃度にドープされたシリコンカーバイド基板を備えてもよい。オーミック接点層２２は、シリコンカーバイド基板２４に対するオーミック接点を形成するべくｎ型シリコンカーバイドに対するオーミック接点を形成する金属を備えてもよい。ｐ型ブロッキング接合部４０は、ｐ型ドーパントが高濃度に注入されるドリフト領域３０の上部にあるｐ型注入領域であってもよい。チャネル領域４６はｐ型ブロッキング接合部４０に隣接して位置される。チャネル領域４６は、オン状態で電流を通すとともに遮断状態で電圧を遮断する半導体構造である。ダイオード１０がその順方向オン状態にあるときには、電流がチャネル領域４６を通じて流れる。
ドリフト領域３０は、少なくとも１つのｎ型ピラー３２と少なくとも１つのｐ型ピラー３４とを含むシリコンカーバイド半導体領域を備えてもよい。ｎ型ピラー３２及びｐ型ピラー３４はそれぞれ、ｎ型及びｐ型ドーパントがそれぞれドープされるエピタキシャル成長されたシリコンカーバイド領域を備えてもよい。ｎ型ピラー３２における電荷数は、ｐ型ピラー３４における電荷数にほぼ等しくてもよい。ｎ型及びｐ型ピラー３２，３４は、例えば、ドリフト領域３０の所定の部分にイオンを注入することによって形成されてもよい。当業者に知られているように、ｎ型又はｐ型ドーパントなどのイオンは、所望のイオン種をイオン化して所定の運動エネルギーのイオンをイオン注入ターゲットチャンバ内の半導体層の表面へ向けてイオンビームとして加速させることによって半導体層又は半導体領域に注入されてもよい。所定の運動エネルギーに基づいて、所望のイオン種が半導体層中へ特定の深さまで侵入してもよい。
本発明の実施形態にしたがって、上部及び下部を有するドリフト領域であって、シリコンカーバイドを備えるドリフト領域と、ドリフト領域の上部にある第１の接点と、ドリフト領域の下部にある第２の接点とを含む半導体デバイスが提供される。ドリフト領域は、ドリフト領域の上面と垂直な平面から６°～３５°の角度で形成されるｐ－ｎ接合を含む超接合構造を含む。ｐ－ｎ接合は、ドリフト領域を形成するシリコンカーバイド材料の結晶軸の＋／－１．５°内で延びる。
幾つかの実施形態において、結晶軸は、＜１１－２３＞結晶軸，＜－１－１２３＞結晶軸，＜１－２１３＞結晶軸，＜－１２－１３＞結晶軸，＜２－１－１３＞結晶軸、又は、＜－２１１３＞結晶軸のうちの１つである。ｐ－ｎ接合がｐ型ピラーとｎ型ピラーとの間の界面を備えてもよく、また、ｐ型ピラーの幅がｎ型ピラーの幅とほぼ等しくてもよい。幾つかの実施形態においてｐ型ピラー及びｎ型ピラーはそれぞれ、ドリフト領域の上面からドリフト領域内へと少なくとも４ミクロン延びてもよい。ｐ型ピラーは、ドリフト領域の上面からの深さに応じてｐ型ピラーの少なくとも２．５ミクロン深い部分の全体にわたって１０倍未満変化するドーピング濃度を有してもよい。
本発明の更なる実施形態にしたがって、上部及び下部を有するドリフト領域であって、シリコンカーバイドを備えるドリフト領域と、ドリフト領域の上部にある第１の接点と、ドリフト領域の下部にある第２の接点とを含む半導体デバイスが提供される。これらのデバイスにおいて、ドリフト領域は、第１の導電型の不純物がドープされる第１のピラーであって、＜０００１＞結晶軸から１０°～１３°、１５．５°～１８．５°、又は、３０°～３３°の角度で傾けられる第１の側壁を有する第１のピラーと、第１のピラーに隣接するとともに第１の導電型の不純物とは反対の第２の導電型の不純物がドープされる第２のピラーとを含んでもよい。
幾つかの実施形態において、第１のピラー及び第２のピラーは、ドリフト領域内の超接合構造の少なくとも一部であるｐ－ｎ接合をドリフト領域内に形成してもよい。第２のピラーは、＜０００１＞結晶軸から１０°～１３°、１５．５°～１８．５°、又は、３０°～３３°の角度で傾けられる第１の側壁を有してもよい。第１のピラーの第１の側壁は、第２のピラーの第１の側壁と同じ角度で傾けられてもよい。第１のピラーの第１の側壁は、第２のピラーの第１の側壁と対向して直接に接触してもよい。
幾つかの実施形態において、第１のピラーの第１の側壁は、第２のピラーの第１の側壁と同一平面上にあってもよい。第１のピラーの第１の体積が第２のピラーの第２の体積にほぼ等しくてもよい。半導体デバイスは、ドリフト領域と第２の接点との間にあるシリコンカーバイド基板を更に含んでもよい。第１の導電型の不純物はｐ型導電性不純物であってもよく、また、第２の導電型の不純物はｎ型導電性不純物であってもよい。シリコンカーバイド基板は、例えば２°～８°など、＜１０－１０＞結晶軸及び＜１１－２０＞結晶軸により画定される平面に対して傾斜角度で切断されてもよい。幾つかの実施形態では、傾斜角度が約４°であってもよい。
幾つかの実施形態において、デバイスは、第１及び第２のピラーを取り囲むエッジ終端を更に含んでもよい。第１及び第２のピラーは、ドリフト領域の上面からドリフト領域内へと少なくとも４ミクロン延びてもよい。ドリフト領域は、例えば、約５ｘ１０１５ｃｍ－３～約５ｘ１０１６ｃｍ－３のドーピング濃度を有してもよい。第１のピラーは、ドリフト領域の上面からの深さに応じて第１のピラーの少なくとも２．５ミクロン深い部分の全体にわたって１０倍未満変化するドーピング濃度を有してもよい。
本発明の更に別の実施形態にしたがって、上部及び下部を有するドリフト領域であって、シリコンカーバイドを備えるドリフト領域と、ドリフト領域の上部にある第１の接点と、ドリフト領域の下部にある第２の接点とを含む半導体デバイスが提供される。ドリフト領域が超接合構造を含み、超接合構造は、第１の導電型の不純物がドープされる第１のピラーであって、＜１１－２０＞結晶軸から－１．５°～１．５°の角度で傾けられる第１の側壁を有する第１のピラーと、第１のピラーに隣接するとともに第１の導電型の不純物とは反対の第２の導電型の不純物がドープされる第２のピラーであって、＜１１－２０＞結晶軸から－１．５°～１．５°の角度で傾けられる第１の側壁を有する第２のピラーとを有する。
幾つかの実施形態では、第１のピラー及び第２のピラーがほぼ同じ幅を有してもよい。第１及び第２のピラーは、ドリフト領域の上面からドリフト領域内へと少なくとも５ミクロン延びてもよい。第１のピラーは、ドリフト領域の上面からの深さに応じて第１のピラーの少なくとも２．５ミクロン深い部分の全体にわたって１０倍未満変化するドーピング濃度を有してもよい。
本発明の更に他の実施形態にしたがって、シリコンカーバイド基板上に第１の導電型を有する不純物がドープされるシリコンカーバイドドリフト層が形成される、半導体デバイスの形成方法が提供される。ドリフト層の選択された部分には、第１の導電型とは反対の第２の導電型を有する不純物を注入され、この場合、不純物は、超接合構造の一部である第２の導電型ピラーをドリフト層内に形成するために、＜１１－２３＞結晶軸，＜－１－１２３＞結晶軸，＜１－２１３＞結晶軸，＜－１２－１３＞結晶軸，＜２－１－１３＞結晶軸、又は、＜－２１１３＞結晶軸のうちの１つの＋／－１．５°内である角度で注入される。ドリフト層の選択された部分には、第１の導電型を有する不純物が注入されてもよく、この場合、不純物は、超接合構造の一部であるとともに第２の導電型ピラーとのｐ－ｎ接合を形成する第１の導電型ピラーをドリフト層内に形成するために、＜１１－２３＞結晶軸，＜－１－１２３＞結晶軸，＜１－２１３＞結晶軸，＜－１２－１３＞結晶軸，＜２－１－１３＞結晶軸、又は、＜－２１１３＞結晶軸のうちの１つの＋／－１．５°内である角度で注入される。
幾つかの実施形態では、第１及び第２の導電型ピラーがそれぞれ少なくとも１つの傾斜側壁を有してもよい。第２の導電型ピラーは、＜０００１＞結晶軸から１０°～１３°、１５．５°～１８．５°、又は、３０°～３３°の角度で傾けられる少なくとも２つの側壁を有してもよい。シリコンカーバイド基板は、＜１０－１０＞結晶軸及び＜１１－２０＞結晶軸により画定される平面から２°～８°の角度でオフカットされてもよい。第１及び第２の導電型ピラーのそれぞれは、ドリフト層の上面からドリフト層内へと少なくとも４ミクロン延びてもよい。第２の導電型ピラーは、深さに応じて第２の導電型ピラーの少なくとも２．５ミクロン深い部分の全体にわたって１０倍未満変化するドーピング濃度を有してもよい。方法は、＜１１－２０＞結晶軸の＋／－１．５°以内である注入角度でドリフト層の選択された部分に不純物を注入するステップを更に含んでもよい。
本発明の更に別の実施形態にしたがって、シリコンカーバイドドリフト層が形成された後にシリコンカーバイドドリフト層の上面にマスクが形成される、半導体デバイスの形成方法が提供される。ドリフト層の選択された部分には、第１の導電型を有する不純物が注入され、この場合、不純物は、第１の導電型を有する第１の注入領域をドリフト層内に形成するために＜１１－２３＞結晶軸，＜－１－１２３＞結晶軸，＜１－２１３＞結晶軸，＜－１２－１３＞結晶軸，＜２－１－１３＞結晶軸、又は、＜－２１１３＞結晶軸のうちの１つの＋／－１．５°内である角度で注入され、第１の注入領域は、シリコンカーバイドドリフト層の上面に対して傾けられる第１の側壁を有する。第１の側壁は、ドリフト層内の超接合構造の一部であるｐ－ｎ接合の一方側をドリフト層内に形成する。ドリフト層の選択された部分には、第１の導電型とは反対の第２の導電型を有する不純物が注入されてもよく、不純物は、記第２の導電型を有する第２の注入領域をドリフト層内に形成するために＜１１－２３＞結晶軸，＜－１－１２３＞結晶軸，＜１－２１３＞結晶軸，＜－１２－１３＞結晶軸，＜２－１－１３＞結晶軸、又は、＜－２１１３＞結晶軸のうちの１つの＋／－１．５°内である角度で注入され、第２の注入領域は、シリコンカーバイドドリフト層の上面に対して傾けられる第１の側壁を有する。
幾つかの実施形態では、第１の注入領域がｐ型ピラーを備えてもよく、また、第２の注入領域は、ｐ型ピラーと直接に接触するｎ型ピラーを備えてもよい。ｐ型ピラーは、＜０００１＞結晶軸から１０°～１３°、１５．５°～１８．５°、又は、３０°～３３°の角度で傾けられる少なくとも２つの側壁を有してもよい。ｎ型ピラー及びｐ型ピラーはそれぞれ、ドリフト層の上面からドリフト層内へと少なくとも４ミクロン延びてもよい。ｐ型ピラーは、深さに応じてｐ型ピラーの少なくとも２．５ミクロン深い部分の全体にわたって１０倍未満変化するドーピング濃度を有してもよい。
本発明の更なる理解を与えるために含まれるとともにこの出願に組み込まれてこの出願の一部を構成する添付図面は、本発明の特定の実施形態を示す。
超接合型ドリフト領域を有する従来のパワー半導体デバイスの概略断面図である。 ４Ｈシリコンカーバイドにおける様々な結晶軸の相対位置を示す概略図である。 ＜０００１＞結晶軸に沿って見た４Ｈシリコンカーバイドの格子構造を示す。 ＜１１－２３＞結晶軸に沿って見た４Ｈシリコンカーバイドの格子構造を示す。 ＜１１－２０＞結晶軸に沿って見た４Ｈシリコンカーバイドの格子構造を示す。 ６０ｋｅＶの注入エネルギーで＜０００１＞、＜１１－２３＞及び＜１１－２０＞結晶軸に沿って４Ｈシリコンカーバイドに注入された２７Ａｌイオンにおける注入ドーパント濃度を示す二次イオン質量分析法（ＳＩＭＳ）データのグラフである。 イオン注入中に高度チャネリングをもたらすことができる注入角度を示す４Ｈシリコンカーバイド系半導体デバイスの概略平面図である。 イオン注入中に高度チャネリングをもたらすことができる注入角度を示す４Ｈシリコンカーバイド系半導体デバイスの概略側面図である。 エピタキシャル層と該エピタキシャル層上に形成される第１のイオン注入マスクとを有する半導体ウエハの平面図である。 エピタキシャル層と該エピタキシャル層上に形成される第２のイオン注入マスクとを有する半導体ウエハの平面図である。 第２のイオン注入マスクが除去された後の図６Ｂの線６Ｃ－６Ｃに沿う断面図である。 エピタキシャル層と該エピタキシャル層上のマスクとを有する半導体ウエハの平面図である。 図７Ａの線７Ｂ－７Ｂに沿う断面図である。 図７Ａの線７Ｃ－７Ｃに沿う断面図である。 本発明の実施形態に係るチャネリングイオン注入技術を用いて形成される超接合型ドリフト領域を有するＪＢＳダイオードの概略断面図である。 本発明の他の実施形態に係る超接合型ドリフト領域を有するパワー半導体デバイスの概略平面図である。 図９Ａの線９Ｂ－９Ｂに沿う断面図である。 本発明の実施形態に係る超接合型ドリフト領域を有する他のパワー半導体デバイスの概略平面図である。 本発明の実施形態に係る複数のパワー半導体デバイスを有する半導体ウエハの概略平面図である。 本発明の実施形態に係るパワー半導体デバイスを製造する方法を例示する概略断面図である。 本発明の実施形態に係るパワー半導体デバイスを製造する方法を例示する概略断面図である。 本発明の実施形態に係るパワー半導体デバイスを製造する方法を例示する概略断面図である。 本発明の実施形態に係るパワー半導体デバイスを製造する方法を例示する概略断面図である。 本発明の実施形態に係るパワー半導体デバイスを製造する方法を例示する概略断面図である。 本発明の実施形態に係るパワー半導体デバイスを製造する方法を例示する概略断面図である。 本発明の更なる実施形態に係るパワー半導体デバイスの概略断面図である。 本発明の実施形態に係る技術を用いた＜１１－２３＞結晶軸に沿う４Ｈシリコンカーバイドに注入される２７Ａｌイオンにおける注入ドーパント濃度を示すＳＩＭＳデータのグラフである。 本発明の実施形態に係る別の超接合ピラー構造を有するパワー半導体デバイスの概略平面図である。 本発明の実施形態に係る別の超接合ピラー構造を有するパワー半導体デバイスの概略平面図である。 本発明の実施形態に係る超接合型ドリフト領域を有するパワー半導体デバイスを製造する方法を示すフローチャートである。 ＪＢＳダイオードの概略断面図である。 チタンショットキー接点及びタンタルショットキー接点を伴って実装される図１７の形態を有するＪＢＳダイオードの順方向動作電流－電圧（Ｉ－Ｖ’’）特性のグラフである。 タンタルショットキー接点を使用する図１７の形態を有するＪＢＳダイオードの幾つかの異なる動作温度に関する逆阻止Ｉ－Ｖ特性のグラフである。 本発明の実施形態に係るＪＢＳダイオードの概略平面図である。 図２０のＪＢＳダイオードの線Ｉ－Ｉに沿う断面図である。 そのｐ型ブロッキング接合部のドーピング濃度を示す図２０のＪＢＳダイオードの線Ｉ－Ｉに沿う断面図である。 本発明の実施形態に係るチャネリング技術を使用して異なる注入エネルギーで行われるドーパント注入における注入深さに応じたドーパント濃度を示すグラフである。 従来のＪＢＳダイオード及び本発明の実施形態に係るＪＢＳダイオードの両方に関する電流密度に応じたショットキー接合部におけるシミュレートされた電界強度のグラフである。 本発明の実施形態に係る幾つかのＪＢＳダイオードの順方向動作Ｉ－Ｖ特性を示すグラフである。 図２５のグラフを生成するために使用されるＪＢＳダイオードの逆阻止Ｉ－Ｖ特性を示すグラフである。 本発明の更なる実施形態に係るＭＯＳＦＥＴの概略的な断面図である。
超接合型のドリフト領域を有するパワー半導体装置は、従来、２つの異なる方法で形成されてきた。第１の手法では、第１の導電型（例えば、ｎ型）を有する半導体ドリフト領域を基板上にエピタキシャル成長させ、その後、エピタキシャル層内に１つ以上のトレンチを形成するためにエッチングステップが行われて、第１の導電型を有する半導体材料の１つ以上のピラーが形成されてもよい。その後、トレンチの側壁が酸化され、トレンチは、第２の導電型（例えば、ｐ型）を有する不純物がドープされる半導体材料をエピタキシャル成長させることによって再充填されてもよく、それにより、第２の導電型を有する半導体材料の１つ以上のピラーが形成されてもよい。
超接合型ドリフト領域を形成するための第２の手法では、半導体ドリフト領域を基板上にエピタキシャル成長させてもよく、その後、ｎ型及びｐ型ドーパントをドリフト領域に選択的に注入して、それぞれのｎ型及びｐ型ピラーが形成されてもよい。注入されたドーパントは、例えば、熱アニールを介してピラー全体に拡散することができる。必要に応じて、所望の厚さを有する超接合型ドリフト領域を形成するために、複数のエピタキシャル成長及びイオン注入ステップが実行されてもよい。いずれの手法を用いても、例えばシリコンパワーデバイスに超接合型のドリフト領域を形成することができる。以下の考察から明らかなように、超接合型のドリフト領域を形成するために使用される半導体ピラーは、ドリフト領域の少なくとも一部を垂直方向に延在し、様々な異なる形状を有することができる領域である。
超接合型ドリフト領域を形成するための上記の従来技術は、シリコンカーバイドなどの特定の高バンドギャップ半導体材料に超接合型ドリフト領域を形成するのにあまり適していない可能性がある。例えば、前述の第１の従来の製造方法、すなわち、第２の導電型の半導体材料で再充填されたドリフト領域にトレンチを形成することは、シリコンカーバイドにおいて問題となる可能性がある。これは、ｎ型ピラーとｐ型ピラーとの間に形成される酸化物層の降伏電圧がシリコンカーバイドにおける降伏電圧とほぼ同じだからである。その結果、逆バイアス動作中に、酸化物層へのキャリアトンネリングが起こって、酸化物を通る漏れ電流又は破壊的なアバランシェ降伏が生じる可能性がある。更に、シリコンカーバイドでは、エピタキシャルトレンチリフィル工程中にトレンチ側壁の近傍に第２の導電型ドーパントが不均一に混入し、第２の導電型ピラーの電荷を制御することが困難になることがある。
第２の前述の従来技術は、ｎ型及びｐ型ドーパントが高温であってもシリコンカーバイド中で良好に拡散する傾向がないため、シリコンカーバイドではうまく機能しない可能性がある。これは、熱拡散が起こり得る前に解離する、窒化ガリウムベースの半導体材料のような他の様々な化合物半導体材料においても当てはまる。その結果、イオン注入プロセスは、ドリフト領域内の所望のドーパントプロファイルを得るための主要な手段を提供する。ドーパントイオンが半導体層中に注入されると、イオンは半導体層の結晶格子に損傷を与え、これは典型的には熱アニールによって部分的にしか修復できない。イオンが注入される深さは、インプラントのエネルギーに直接関係する。すなわち、より高いエネルギーで半導体層に注入されたイオンは、より深く層に入る傾向がある。したがって、深い注入領域を形成するには高エネルギー注入が必要である。しかしながら、格子損傷は注入エネルギーにも直接関係している。すなわち、高エネルギーインプラントは低エネルギーインプラントよりも格子損傷を引き起こす傾向があり、イオンインプラントの均一性は注入深さの増加とともに減少する。したがって、深さ及び／又は格子損傷の許容レベルによって良好なドーピング均一性を有する注入領域を形成するためには、多数の連続的なエピタキシャル成長／イオン注入ステップを実行して、数キロボルト程度の降伏電圧を達成するのに十分な厚さを有するドリフト層を得ることが必要である。そのような多数のエピタキシャル成長及びイオン注入工程は、デバイス製造の時間及びコストを増大させる。
最近、その全内容が参照により本明細書中に組み入れられる米国特許公開第２０１５／００２８３５０号に開示される、４Ｈシリコンカーバイドに超接合構造を形成するための第３の手法が提案されている。この手法では、ｎ型及びｐ型ピラーがイオン注入によって形成され、イオン注入は、イオンを結晶中へと導くことができるように＜０００１＞結晶軸から２°未満の注入角度になるように注意深く制御される。この手法は、９００ｋｅＶの注入エネルギーで４ミクロンまでの接合深さをもたらすことが示されており、６００－１２００ボルトの範囲の阻止電圧を有するパワー半導体デバイスを製造するための経済的に実現可能な方法を提供することができる。しかしながら、この手法は、一般に、より高い阻止電圧を有するデバイスを製造するためにスケーラブルではないと考えられている。
本発明の実施形態は、４Ｈシリコンカーバイドにおけるイオン注入ステップの深さ及び品質並びに他の高いバンドギャップ及び／又は化合物半導体材料がイオンビームの長手方向軸に沿って見たときの格子構造の関数であるという認識に基づいている。特に、深いドーパントイオン注入深さ及び深さに応じたより均一なドーパント濃度を得るために特に有効な大きいチャネルをもたらすことができるシリコンカーバイド（又は他の材料）の格子構造とイオンビームとの間には特定の幾何学的関係が存在する。これらのチャネルに直接に沿ってイオンを注入することによって、より低いエネルギー注入を用いて深さに応じた良好な均一性を示す注入領域をシリコンカーバイドに形成することができ、その結果、格子損傷が低減される。
幾つかの実施形態によれば、イオン注入は、４Ｈシリコンカーバイド層構造の＜１１－２３＞結晶軸に沿って又は対称的に等価な結晶軸に沿って行われてもよい。＜１１－２３＞結晶軸に対して対称的に等価な結晶軸は、＜－１－１２３＞結晶軸、＜１－２１３＞結晶軸、＜－１２－１３＞結晶軸、＜２－１－１３＞結晶軸、及び、＜－２１１３＞結晶軸である。これらの６つの対称的に等価な結晶学的軸のそれぞれは、＜０００１＞結晶軸から１７度の傾斜を成す。本明細書中で詳細に説明されるように、これらの６つの結晶軸に沿って、イオン注入によるドーパントの深い注入を容易にする比較的大きなチャネルが結晶構造に現れる。他の例として、イオン注入は、注入軸に沿って見たときに原子の低い表面密度と共に非常に大きなチャネルを示す＜１１－２０＞結晶軸に沿って行われてもよい。より低いコスト及び／又はより高性能のパワー半導体デバイスをもたらすために使用され得るイオン注入を格子構造内のそのようなチャネルに沿って行うことにより、より一層深いイオン注入を（所定のイオン注入エネルギーに関して）達成できることが実証された。
イオンが半導体材料に注入されると、注入されたイオンは、それらが半導体材料の結晶格子内の原子に衝突する際に散乱する傾向がある。注入方向が結晶格子の主軸のそれぞれに対して傾斜角度で方向付けられると、結晶格子中の原子は、注入方向に対してランダムな分布を有するように見える場合がある。結果として、注入されたイオンと結晶格子内の原子との間の衝突の可能性は、深さが増すにつれてかなり均一となり得る。しかしながら、注入の方向が結晶格子の主軸に沿って（又は主軸に非常に近い）場合、結晶格子内の原子は注入方向に対して「整列」し得る。原子がイオンビームの長手方向軸に沿って見てこのように整列すると、原子が位置されない結晶格子内にチャネルが現れる。これらのチャネルに沿ってイオンが注入されると、注入されたイオンは、結晶構造内のチャネルを下る傾向がある。これは、特に半導体層の表面付近で、注入されたイオンと結晶格子中の原子との間の衝突の可能性を減らす。結果として、イオン注入の注入深さ（ひいては、そのようなイオン注入によって形成される超接合構造の深さ）を大幅に増大することができ、降伏電圧の増大及び良好なオン状態抵抗レベルを有するデバイスを達成できる。本明細書中で使用される「注入深さ」という用語は、注入されたドーパントの濃度が１０１４ｃｍ－３を下回る、イオンが注入される結晶の表面からの深さを指す。
殆どではないにしても多くのイオン注入用途では、注入の深さが注入領域の所望の深さより大きくてもよいため、注入の深さがチャネリングによって増大されることは望ましくない。その結果、シリコンカーバイド処理においては、従来、イオンを半導体層の結晶軸に沿って又は結晶軸付近に注入する際、注入されるべき層上にアモルファス二酸化ケイ素層などの犠牲スクリーン層を形成するとともに、アモルファススクリーン層を通じてイオンを半導体層に注入している。スクリーン層は、注入されたイオンの方向を無作為化するという効果を有し、それにより、下層の格子構造におけるチャネリング効果を低減する。
一般に、チャネリングは、注入方向がシリコンカーバイド結晶の結晶軸の約２°以内であるとき、特に、注入方向が結晶軸の＋／－１°以内であるときに、シリコンカーバイド中で起こる。注入方向が各結晶軸から＋／－１°以上オフセットされると、チャネリング効果が著しく減少され、また、入方向がシリコンカーバイド結晶の各結晶軸から約２°以上オフセットされると、結晶格子内の原子は、注入方向に対してランダムに分布しているように見える場合がある。
本発明の幾つかの実施形態にしたがって、＜１１－２３＞結晶軸に沿って又は対称的に等価な結晶軸（すなわち、＜１１－２３＞結晶軸、＜－１－１２３＞結晶軸、＜１－２１３＞結晶軸、＜－１２－１３＞結晶軸、＜２－１－１３＞結晶軸、及び、＜－２１１３＞結晶軸のうちの１つ）に沿ってイオンを注入することによって形成される超接合型ドリフト領域を有するパワー半導体デバイスが提供される。これらの６つの結晶軸のそれぞれは、＜０００１＞結晶軸に対して１７°の角度を成す。超接合型ドリフト領域は、ｐ型不純物及びｎ型不純物がそれぞれ比較的高濃度にドープされる交互のピラーを含んでもよい。ピラーが比較的高いドーピング密度を有し得るため、半導体デバイスのオン状態抵抗を大幅に低減できる。また、ドリフト領域をより厚くできるため、デバイスの降伏電圧を増大させることができる。したがって、本発明の実施形態に係る半導体デバイスは、デバイスがそれらのオン状態にあるときにより低いドリフト領域抵抗も有しつつ従来のデバイスよりも高い降伏電圧を示すことができる。
更なる実施形態にしたがって、上部及び下部を有する４Ｈシリコンカーバイドドリフト領域を含む半導体デバイスが提供される。ドリフト領域の上部に第１の接点が形成され、また、ドリフト領域の下部に第２の接点が形成される。ドリフト領域は、ドリフト領域の上面と垂直な平面から６°～３５°の角度で形成されるｐ－ｎ接合を含む超接合構造を含む。他の実施形態において、この角度は、ドリフト領域の上面に対して垂直な平面から１０°～３０°であってもよい。更に他の実施形態において、この角度は、ドリフト領域の上面に対して垂直な平面から１４°～２０°であってもよい。更に別の実施形態において、この角度は、ドリフト領域の上面に対して垂直な平面から６°～１５°であってもよい。このｐ－ｎ接合は、ドリフト領域を形成する４Ｈシリコンカーバイド材料の結晶軸の＋／－１．５°以内で延びる。
更なる実施形態にしたがって、上部及び下部を有する４Ｈシリコンカーバイドドリフト領域を含む半導体デバイスが提供される。ドリフト領域の上部に第１の接点が形成され、また、ドリフト領域の下部に第２の接点が形成される。ドリフト領域は、第１の導電型の不純物がドープされる第１のピラーを含み、第１のピラーは、＜０００１＞結晶軸から１５．５°～１８．５°の角度で傾けられる第１の側壁を有する。ドリフト領域には、第１の導電型の不純物とは反対の第２の導電型の不純物がドープされる第２のピラーが設けられる。第１及び第２のピラーは互いに隣接してもよい。
更に別の実施形態にしたがって、上部及び下部を有する４Ｈシリコンカーバイドドリフト領域を含む半導体デバイスが提供される。ドリフト領域の上部に第１の接点が形成され、また、ドリフト領域の下部に第２の接点が形成される。ドリフト領域は、第１の導電型の不純物がドープされる第１のピラーを含む超接合構造を含み、第１のピラーは、＜１１－２０＞結晶軸から－１．５°～１．５°の角度で傾けられる第１の側壁を有する。ドリフト領域は、第１のピラーに隣接するとともに第１の導電型の不純物とは反対の第２の導電型の不純物がドープされる第２のピラーを更に含み、第２のピラーは、＜１１－２０＞結晶軸から－１．５°～１．５°の角度で傾けられる第１の側壁を有する。
また、前述の半導体デバイスを形成する方法も提供される。これらの方法によれば、ドーパント不純物は、ドリフト領域内に超接合構造の１つ以上のピラーを形成するために、＜１１－２３＞結晶軸（又は対称的に等価な結晶軸）又は＜１１－２０＞結晶軸のいずれかの＋／－１．５°以内にある角度で半導体デバイスのドリフト領域の上面の選択された部分に注入される。
ここで、添付図面を参照して、本発明の実施形態の例について説明する。多くの更なる実施形態を提供するために本明細書中に開示される異なる実施形態の特徴が任意の方法で組み合わされてもよいことが分かる。
図２は、４Ｈシリコンカーバイドにおける様々な結晶軸の相対位置を示す概略図である。図２に示されるように、＜１０－１０＞結晶軸は、＜０００１＞結晶軸、＜１１－２０＞結晶軸、及び、＜１１－２３＞結晶軸のそれぞれに対して垂直である。＜１１－２０＞結晶軸は＜０００１＞結晶軸に対して垂直であり、＜１１－２３＞結晶軸は、＜１１－２０＞結晶軸から離れる方向で＜０００１＞結晶軸から約１７°オフセットされる。
図３Ａ～図３Ｃは、＜０００１＞結晶軸、＜１１－２３＞結晶軸、及び、＜１１－２０＞結晶軸にそれぞれ沿って見た４Ｈシリコンカーバイドの格子構造を示す。図３Ａに示されるように、表面における原子密度（図３Ａでは原子が小円により示される）は比較的低く、これはより深いイオン注入深さにとって好ましい条件である。原子間に複数のチャネルが設けられ、これらのチャネルは、半導体材料中への注入イオンの比較的深い深さにまで至るチャネリングを可能にする。しかしながら、チャネル自体は断面積が比較的小さい。相対的に言えば、チャネルの断面積が小さければ小さいほど、注入深さが浅くなる。したがって、＜０００１＞結晶軸に沿うイオン注入はチャネリングを成すが、達成できる注入深さは依然として限定される。
図３Ｂは、＜１１－２３＞結晶軸に沿って見た４Ｈシリコンカーバイドの格子構造を示す。格子構造は、＜－１－１２３＞結晶軸、＜１－２１３＞結晶軸、＜－１２－１３＞結晶軸、＜２－１－１３＞結晶軸、及び、＜－２１１３＞結晶軸のいずれかに沿って見ると図３Ｂに示されるのと同じように見える。４Ｈシリコンカーバイドの六方格子を考えると、先に挙げられた６つの結晶軸は、全てが＜０００１＞結晶軸から１７度オフセットされ、互いに６０度の増分で離間される。＜０００１＞結晶軸から１７度オフセットされるベクトルは、３６０度にわたって回転する円錐を形成する。＜１１－２３＞結晶軸、＜－１－１２３＞結晶軸、＜１－２１３＞結晶軸、＜－１２－１３＞結晶軸、＜２－１－１３＞結晶軸、及び、＜－２１１３＞結晶軸は、全てがこの円錐に沿って延び、互いから６０度離間される。この円錐回りの最大回転角で、格子構造は全体にわたって密集した原子で「過密状態」のように見える。しかしながら、図３Ｂに関連して示されるように、＜１１－２３＞結晶軸、＜－１－１２３＞結晶軸、＜１－２１３＞結晶軸、＜－１２－１３＞結晶軸、＜２－１－１３＞結晶軸、及び、＜－２１１３＞結晶軸に対応する６つの異なる位置では、格子構造内に別個のチャネルが現れるように原子が「整列」する。図３Ｂから分かるように、これらの６つの結晶軸に沿って、表面における原子密度が図３Ａの例と比較して増大され、これは一般にイオンの散乱の増大をもたらす。しかしながら、好適には、原子間に設けられるチャネルは、図３Ａの例におけるチャネルと比較して大きい断面積を有する。本明細書中に示されるように、これにより、注入深さを増大させることができる。
図３Ｃから分かるように、４Ｈシリコンカーバイドが＜１１－２０＞結晶軸に沿って見られると、表面における原子密度が非常に低くなり、大きな断面積を有するチャネルが格子構造内にもたらされる。そのような構造は、非常に深い注入深さを可能にし得る。しかしながら、残念ながら、＜１１－２０＞結晶軸は、一般に、ウエハが従来の態様で切断されるときにシリコンカーバイドウエハの主面に対して略垂直であり、したがって、＜１１－２０＞結晶軸に沿って又は＜１１－２０＞結晶軸から比較的小さい傾斜で主面を有するシリコンカーバイドウエハを提供することが難しい場合がある。そのため、＜１１－２０＞結晶軸に沿うイオン注入は、多くの用途において選択肢となり得ない。
図４は、６０ｋｅＶの注入エネルギーで注入された２７Ａｌイオンに関して４Ｈシリコンカーバイドにおける注入ドーパント濃度を示す二次イオン質量分析法（ＳＩＭＳ）により得られたデータのグラフであり、この場合、イオンは＜０００１＞、＜１１－２３＞及び＜１１－２０＞結晶軸に沿って注入される。図４における＜１１－２３＞結晶軸に関して示される結果と同一の結果が、＜－１－１２３＞結晶軸、＜１－２１３＞結晶軸、＜１２－１３＞結晶軸、＜２－１－１３＞結晶軸、及び、＜－２１１３＞結晶軸のいずれかに沿う注入に関して予期される。図４に示されるように、ドーパントイオンが＜０００１＞結晶軸に沿って注入されると、ドーパント濃度が注入層内の深さに応じて比較的急速に低下し、また、ドーパント濃度は、約０．８ミクロンの深さで表面ドーパントから３桁減少される。一方、ドーパントイオンが＜１１－２３＞結晶軸に沿って注入されると、ドーパント濃度は、よりゆっくりと低下し、より均一なドーパント濃度を示す。更に、ドーパント濃度は、表面ドーパント濃度から約２．０ミクロンの深さまで３桁内にとどまり、これは＜０００１＞結晶軸に沿って注入されるイオンの場合よりも２５０％深い。＜１１－２０＞結晶軸に沿ってドーパントイオンが注入されると、ドーパント濃度は、注入層内の深さに応じて非常に遅い速度で低下し、極めて均一のままである。この場合、ドーパント濃度は、表面ドーパント濃度から約３．２ミクロンの深さまで３桁内にとどまり、これは＜０００１＞結晶軸に沿って注入されるイオンの場合よりも４００％深い。このデータは、＜１１－２３＞結晶軸及び／又は＜１１－２０＞結晶軸（又は対称的に等価な結晶軸）に沿ってイオンを注入することによってより深いインプラントを達成できることを示す。前述したように、＜１１－２０＞結晶軸に沿う注入は、現在、幾つかの用途において商業的に実行し得ない。図４に示されないが、チャネリングが使用されない場合、インプラント濃度は約０．２ミクロンの深さで１０－２未満である。図４ではイオン注入が６０ｋｅＶの低い注入エネルギーで行われたことに留意すべきであり、より高い注入エネルギー（例えば、５００～９００ｋｅＶの範囲）を用いると、非常に深い注入（したがって深い超接合構造）を４Ｈシリコンカーバイドデバイスで達成できると推測される。
従来、４Ｈシリコンカーバイドウエハは、＜１０－１０＞結晶軸及び＜１１－２０＞結晶軸により画定される平面から小さいオフセット角でバルク４Ｈシリコンカーバイド材料のブールから切断される。このオフセット角はしばしば「オフカット」角と称される。ブールは、時として、＜１０－１０＞結晶軸及び＜１１－２０＞結晶軸により画定される平面に沿って直接に切断されるが、シリコンカーバイドウエハがこの平面から小さいオフカット角で切断されると、より高い品質のシリコンカーバイドエピタキシャル層を一般に成長させることができる。約２度から約８度のオフカット角が一般的である。したがって、例えば、４Ｈシリコンカーバイドウエハが＜１０－１０＞結晶軸及び＜１１－２０＞結晶軸により画定される平面から４°の角度で切断されて（＜１１－２３＞結晶軸へ向けて傾斜される）＜１１－２３＞結晶軸に沿って注入する場合、イオンはウエハの上面から１３°の角度で注入されるはずである。＜１１－２３＞結晶軸と対称的に等価な他の５つの結晶軸のうちの１つに沿ってイオンが注入されるようになっている場合には、（１７°からの）注入角度の同様の調整が必要である。
本発明の実施形態にしたがって、少なくとも部分的にイオン注入によって形成される超接合型のドリフト領域を有するパワー半導体デバイスが提供される。幾つかの実施形態において、超接合のｎ型ピラー及び／又はｐ型ピラーを形成するために使用されるドーパントイオンは、＜０００１＞結晶軸から１７°の角度で＜１１－２３＞結晶軸又は対称的に等価な結晶軸に沿って注入されてもよい。これは、エピタキシャル成長された４Ｈシリコンカーバイド層５２が形成されて成る４Ｈシリコンカーバイドウエハ５０の平面図及び側面図である図５Ａ及び５Ｂに関連して図示される。図５Ａ～図５Ｂに示されるように、イオンは、イオン注入デバイスを使用してエピタキシャル層５２の少なくとも一部に注入される。図５Ａ～５Ｂの例では、図５Ｂに図式的に示されるように、ウエハ５０が＜１０－１０＞結晶軸及び＜１１－２０＞結晶軸により画定される平面から４°の角度で切断される（＜１１－２３＞結晶軸に向けて傾斜される）。ウエハ５０の上面は、イオンが＜１１－２３＞結晶軸に沿って（すなわち、＜０００１＞結晶軸から１７°の注入角度で）注入されるようにイオン注入デバイス５４に対して１３°の角度で傾斜される。図５Ａに示されるように、ウエハ５０は、６つの位置５６－１～５６－６のうちの１つへとイオン注入デバイス５４に対して回転され、この場合、注入軸に沿って見てチャネルが結晶格子内に現れる（前述したように、これらのチャネルは、＜１１－２３＞結晶軸、＜－１－１２３＞結晶軸、＜１－２１３＞結晶軸、＜－１２－１３＞結晶軸、＜２－１－１３＞結晶軸、及び、＜－２１１３＞結晶軸に沿って現れる）。ウエハ５０を注入ビームと位置合わせするために、ラザフォード後方散乱を使用して、注入角度を厳密に（例えば、０．１°の分解能まで）制御することができる。図５Ａ～図５Ｂに示されないが、注入されるようになっているエピタキシャル層５２の領域を画定するために注入マスクがエピタキシャル層５２上に設けられてもよい。イオンは、最初にスクリーン層を通過することなく、マスクの開口を通じて直接にエピタキシャル層５２中へ注入されてもよい。
ウエハの上面に対して角度を成してウエハを注入する１つの結果は、超接合構造のｎ型及びｐ型ピラーがエピタキシャル層５２の上面に対して角度を成して形成されることである。本発明の特定の実施形態に係るデバイスのこの特徴について、図６Ａ～図６Ｃ及び図７Ａ～図７Ｃを参照して更に詳しく説明する。
図６Ａ～図６Ｃを最初に参照すると、図６Ａ及び図６Ｂは、４Ｈシリコンカーバイド基板１０２を含み該基板１０２上で４Ｈシリコンカーバイドエピタキシャル層１０４が成長された４Ｈシリコンカーバイド構造１００の平面図である。基板１０２は、＜１０－１０＞結晶軸及び＜１１－２０＞結晶軸により画定される平面から４°の角度で切断され、この場合、ウエハは＜１１－２３＞結晶軸へ向けて４°傾けられる。図６Ｃは、図６Ｂの線６Ｃ－６Ｃに沿う断面図である。図６Ａに示されるように、エピタキシャル層１０４の上面には、細長い開口部１１２が形成されて成る第１のマスク１１０が形成される。Ｎ型ドーパントが第１のマスク１１０の開口１１２を通じてエピタキシャル層１０４に選択的に注入される。図６Ｂに示されるように、その後の処理ステップでは、第１のマスク１１０が除去され、また、細長い開口１２２を有する第２のマスク１２０がエピタキシャル層１０４の上面に形成される。Ｐ型ドーパントが第２のマスク１２０の開口１２２を通じてエピタキシャル層１０４に選択的に注入される。第２のマスク１２０は、イオン注入ステップがエピタキシャル層１０４内にｎ型及びｐ型ピラーを交互に形成できるように第１のマスク１１０によって露出されたエピタキシャル層１０４の領域を覆ってもよい。各マスク１１０，１２０は、開口１１２，１２２の下方の領域を除いてエピタキシャル層１０４の全表面を覆ってもよい。図６Ａ～図６Ｃのそれぞれには注入方向を示す矢印１３０が与えられる。図示のように、図６Ａ～図６Ｃの例では、注入方向がマスク１１０，１２０の細長い開口１１２，１２２に対して略垂直である。イオンは、エピタキシャル層１０４の上面に対して１３°の角度で注入される。
図６Ｃの断面図では、第２のマスク１２０が簡略化のために示されない。図６Ｃにおいて分かるように、ｎ型ドーパントがエピタキシャル層１０４に注入されると、ｎ型ピラー１４０がエピタキシャル層１０４内に形成される。これらのｎ型ピラー１４０は、ドーパントイオンがエピタキシャル層１０４の上面に対して１３°の角度で注入されるように、したがって、ｎ型ドーパントがマスク領域の下方に入り込むように、角度を成してエピタキシャル層１０４を貫通して延びる。同様に、ｐ型ドーパントがエピタキシャル層１０４に注入されると、ｐ型ドーパントは、エピタキシャル層１０４内にｐ型ピラー１５０を形成する。ｐ型ピラー１５０も角度を成してエピタキシャル層１０４を貫通して延びる。ｎ型及びｐ型ピラー１４０，１５０の傾いた性質は、図６Ｃの断面において容易に分かる。注入されないエピタキシャル層１０４の領域１０６は、例えば、低濃度にドープされたｎ型であってもよく或いはドープされなくてもよい。
マスク１１０，１２０の細長い開口１１２，１２２を任意の選択された方向で形成できるため、マスク１１０，１２０の細長い開口１１２，１２２の方向をイオン注入機器の位置に対して回転させることができるのが分かる。図７Ａ～図７Ｃは、４Ｈシリコンカーバイド基板１０２’を含み該基板１０２’上で４Ｈシリコンカーバイドエピタキシャル層１０４’が成長された他の構造１００’内のピラー構造を示す。図７Ａ～図７Ｃの場合、注入角度は、図６Ａ～図６Ｃの場合に示される注入角度に対して９０°回転される。特に、図７Ａは、細長い開口１１２’を含むマスク１１０’をその上に有する４Ｈシリコンカーバイド構造１００’の平面図である。構造１００’に含まれる基板１０２’は、＜１０－１０＞結晶軸及び＜１１－２０＞結晶軸により画定される平面から４°の角度で切断され、この場合、ウエハは＜１１－２３＞結晶軸に向けて４°傾けられる。図７Ａの矢印１３０’は注入方向を示す。図示のように、注入方向１３０’は、マスク１１０’の細長い開口１１２’の長手方向軸と平行である。
図７Ｂ及び図７Ｃは、図７Ａの線７Ｂ－７Ｂ及び線７Ｃ－７Ｃにそれぞれ沿う断面図である。図７Ｂに示されるように、エピタキシャル層１０４’の各ｎ型ピラー１４０’は傾斜端部を有する。図に示されないが、各ｐ型ピラー１５０’は同じ形状を有する。細長い開口１１２’のそれぞれの端部をちょうど超えた部分の断面図である図７Ｃにおいても各ピラー１４０’、１５０’の端部の傾斜を見ることができる。図７Ｃに示されるように、ピラー１４０’、１５０’の底部は、エピタキシャル層１０４’の上面に対する１３°の注入角度に起因して断面図中へと延び、一方、断面図に沿うエピタキシャル層１０６’の上部はドープされない。
したがって、先の議論により示されるように、ｎ型及びｐ型ピラーは傾斜されなくてもよい。図６Ａ～図６Ｃに示されるように、ある場合には、ピラーの側壁がエピタキシャル層１０４の上面に対して傾斜されてもよい。図７Ａ～図７Ｃに示されるように、他の場合には、ピラーの端壁が傾斜されてもよい。図に示されないが、注入方向が先の例に示される方向１３０，１３０’間にある他の場合には、ピラーの側壁及び端壁の両方が傾斜されてもよいことが分かる。いずれの場合にも、そのようなピラーは、本明細書では「傾斜ピラー」と称される。
イオン注入深さを増大させるためのチャネリングの使用は、より深い注入を可能にするだけでなく、注入の横方向分布を減らすこともでき、それにより、良好なプロセス制御及びより小さい形態サイズがもたらされる。更に、チャネリングイオン注入が行われるときにはかなり薄い注入マスクが使用されてもよい。これは、さもなければ同様の注入範囲を達成するために必要とされるよりも注入エネルギーが低くなり得るからである。ある場合には、注入マスクは、さもなければ同様の注入範囲を得るために必要とされる厚さの半分未満であってもよい。
例えば、チャネリングを伴うことなく４Ｈシリコンカーバイドで３．５ミクロンの接合深さを達成するために、５ＭｅＶの注入エネルギーで注入を行うことが必要な場合がある。そのような注入エネルギーにおいては、イオンがマスクされない領域にのみ注入されるようにするために、５．０ミクロンの厚さを有するＳｉＯ２マスクが一般に使用される。注入エネルギーが７５０ｋｅＶまで低下される場合には、約２．０ミクロンの厚さを有するＳｉＯ２マスクが使用されてもよい。本発明の実施形態に係るチャネリング技術を用いると、かなり小さい注入エネルギーを使用できる（すなわち、３ミクロン以上の注入深さを得るには１００ｋＥＶ未満の注入エネルギーで十分かもしれない）と考えられる。したがって、幾つかの実施形態において、イオン注入マスクは、同様の注入深さを得るべく非チャネリング注入と共に使用されるマスクと比較してかなり薄くてもよく、また、そのようなより薄いマスクの使用は、デバイス製造時間を短縮して、製造コストを低減できる。
先の図６Ｃ、図７Ｂ、及び、図７Ｃに示される傾斜ピラーの他の想定し得る結果は、傾斜された幾何学的形態が（従来の超接合構造と比較して）デバイスの対称性に摂動をもたらすことができ、それにより、例えばデバイスの角領域で破壊電界を減らす可能性があることである。しかしながら、シミュレーションにより、例えば＜０００１＞結晶軸から１３°の注入角度を用いて良好な電場対称性を達成できることが分かった。
図８は、本発明の実施形態に係るチャネリングイオン注入技術を用いて形成される超接合型ドリフト領域を有するＪＢＳダイオード２００の形態を成すパワー半導体デバイスの概略断面図である。
図８に示されるように、ＪＢＳダイオード２００は、基板２１０と、超接合構造を含むドリフト領域２２０と、接点層と、ブロッキング接合部２４０と、チャネル領域２５０とを含む。
基板２１０は、上面２１２及び下面２１４を有する４Ｈシリコンカーバイド半導体ウエハを備えてもよい。基板２１０にはｎ型不純物がドープされてもよい（すなわち、ｎ＋シリコンカーバイド基板）。不純物は、例えば、窒素又はリンを含んでもよい。基板２１０のドーピング濃度は、例えば、１×１０１８ａｔｏｍｓ／ｃｍ３～１×１０２１ａｔｏｍｓ／ｃｍ３であってもよい。基板２１０は、任意の適切な厚さ（例えば、１００～５００ミクロンの厚さ）であってもよい。
ドリフト領域２２０は、例えば、基板２１０の上面２１２上にエピタキシャル成長されるシリコンカーバイドドリフト領域２２０を成してもよい。例示的な実施形態では、ドリフト領域２２０が３～１００ミクロン厚であってもよい。ドリフト領域２２０は、少なくとも第１のｎ型シリコンカーバイドピラー２２４及び第１のｐ型シリコンカーバイドピラー２２６を備える超接合構造を含む。図８には示されないが、２つ以上のｎ型ピラー２２４及び／又は２つ以上のｐ型ピラー２２６が設けられてもよいことが分かる。設けられるピラー２２４，２２６の数は、ピラーのために選択される幅の関数である。一般に、各ｎ型ピラー２２４及びｐ型ピラー２２６は同じ幅を有するが、本発明の実施形態はそれに限定されない。超接合型ドリフト領域２２０は、幾つかの実施形態では、交互のｎ型ピラー２２４とｐ型ピラー２２６との間で電荷バランスがとれるように設計されてもよい
図８に示されるように、ｎ型ピラー２２４及びｐ型ピラー２２６はそれぞれ傾斜ピラーを備える。各ピラー２２４，２２６は、基板２１０の上面に対して角度αで傾斜されてもよい。ＪＢＳダイオード２００が図６Ａ～図６Ｃに示される注入方向を使用して４°オフカット４Ｈシリコンカーバイドウエハ上に形成される場合には、角度αが１３°であってもよい。前述のように、イオンが＜１１－２３＞結晶軸に沿って注入されるような約１３°の注入角度は、＜１０－１０＞結晶軸及び＜１１－２０＞結晶軸により画定される平面から４°の角度で切断される４Ｈシリコンカーバイドウエハを注入する際に高レベルのチャネリングを達成し得る。
図８は注入されるようになっているドリフト領域の全体を示すが、これが当てはまる必要がないことが分かる。例えば、他の実施形態では、ドリフト領域２２０の上部のみが注入されてもよい。以下、図１３を参照して、その深さ全体にわたって注入されないドリフト領域を有する本発明の実施形態に係るパワー半導体デバイスの一例について説明する。また、ドリフト領域の注入された部分のドーピング濃度がデバイスの上面からの距離の増大に伴って低下する傾向があることも分かる。
再び図８を参照すると、接点層は、基板２１０の底面２１４上にあるオーミック接点層２３０と、オーミック接点層２３０上にあるカソード接点２３２と、ドリフト領域２２０の上面にあるショットキー接点層２３４と、ショットキー接点層２３４上にあるアノード接点２３６とを含む。オーミック接点層２３０は、基板２１０に対するオーミック接点を形成する材料を備えてもよい。例えば、基板２１０が高濃度にドープされたｎ型シリコンカーバイド基板２１０を備える場合には、オーミック接点層２３０がシリコン／コバルト層を備えてもよい。カソード接点２３２は、銀層などの高導電性金属接点を備えてもよい。幾つかの実施形態において、カソード接点２３２は、例えばＴｉ／Ｎｉ／Ａｇ構造などの多層金属構造を備えてもよい。幾つかの実施形態において、基板２１０は、オーミック接点層２３０及びカソード接点２３２の形成前に部分的に又は完全に除去されてもよい。
ショットキー接点層２３４は、シリコンカーバイドドリフト領域２２０と共にショットキー接点を形成する導電層を備えてもよい。幾つかの実施形態では、ショットキー接点層２３４がニッケル層を備えてもよい。アノード接点２３６は、アルミニウム層などの高導電性金属接点を備えてもよい。
ブロッキング接合部２４０は、高濃度にドープされたｐ型領域をドリフト領域２２０の上部に備えてもよい。図８に示されるように、幾つかの実施形態において、ブロッキング接合部２４０は、ｐ型シリコンカーバイドピラー２２６の上面を実質的に又は完全に覆ってもよい。また、ブロッキング接合部２４０は、ｎ型シリコンカーバイドピラー２２４の上面を部分的に覆ってもよい。ブロッキング接合部２４０は、ＪＢＳダイオード２００が遮断状態で動作するときに電界を低減してショットキー接点２３４を電界から遮蔽するのに役立ってもよい。ｎ型シリコンカーバイドピラー２２４とショットキー接点２３４との間にチャネル２５０が設けられてもよい。電流は、ＪＢＳダイオード２００がそのオン状態にあるときにチャネル２５０を通じて流れる。ブロッキング接合部２４０は、例えば、ＭＯＳＦＥＴ、ＪＦＥＴ、ＢＪＴ、又は、サイリスタ型構造を組み込んでデバイスを通じた電流の制御可能な流れを可能にしてもよい。
ピラー２２４，２２６は、従来の４Ｈシリコンカーバイド半導体デバイスの超接合構造に含まれるピラーよりもかなり深く延びてもよい。この理由は、単一のイオン注入ステップにおいて図３Ａ～図３Ｃに関して前述したように、ドーパントイオンがデバイス中へより深くまで注入され得るようにチャネリングが生じ得るようにする角度でｎ型及びｐ型ドーパントがシリコンカーバイドに注入されるからである。前述のように、これらのより深い注入は、厚い超接合型ドリフト層を有するパワー半導体デバイスのより速い製造を可能にする。より厚いドリフト層はデバイスの電圧遮断能力を高めるが、超接合構造は、さもなければドリフト層の厚さの増大の結果として生じるであろうデバイスのオン状態抵抗の任意のオフセッティング増大を低減する又は排除するのに役立つ。
図９Ａは、本発明の実施形態に係る超接合型ドリフト領域を有するパワー半導体デバイス３００の概略平面図である。図９Ａでは、半導体ピラー構造を示すためにデバイス３００の上側のメタライゼーション及び活性構造が省かれてしまっている。
図９Ａに示されるように、半導体デバイス３００は、複数の交互配置されたｎ型シリコンカーバイドピラー３２４及びｐ型シリコンカーバイドピラー３２６を有する半導体ドリフト領域３２０を含む。図９Ａの実施形態において、各ｎ型シリコンカーバイドピラー３２４は、基板３０２（図９Ｂ参照）の上面で第１の方向（ｙ軸方向）に沿って延びるバー又は「フィン」形状のピラーを備える。各ｐ型シリコンカーバイドピラー３２６も同様に、基板３０２の上面で第１の方向（ｙ軸方向）に沿って延びる棒状のピラーを備える。図示のように、ｎ型ピラー３２４及びｐ型ピラー３２６は交互態様で配置される。ピラー３２４，３２６以外のドリフト領域３２０の部分は、例えば、ｎ型及びｐ型ピラー３２４，３２６を取り囲む低濃度にドープされたｎ型シリコンカーバイドを備えてもよい。
図９Ａにも示されるように、複数のガードリング３６０がｎ型及びｐ型シリコンカーバイドピラー３２４，３２６を取り囲む。ガードリング３６０はエッジ終端構造を備えてもよい。当業者に知られるように、パワー半導体デバイスが遮断状態で動作される際には、電圧が増加されるにつれて、漏れ電流がアクティブ領域のエッジで流れ始め得る。漏れ電流はこれらのエッジ領域で流れる傾向がある。これは、デバイスのエッジでの電界過密効果がこれらの領域で電界の増大をもたらす場合があるからである。前述したように、デバイスにおける電圧が降伏電圧を超えて臨界レベルまで増大されれば、電界の増大が半導体デバイス内の電荷キャリアの急激な生成をもたらす場合があり、それにより、アバランシェ降伏につながる。アバランシェ降伏が起こると、電流が急激に増大して、電流が制御不可能になる場合があり、また、アバランシェ降伏事象が半導体デバイスを損傷又は破壊する場合さえある。
この電界過密（及びその結果として生じる漏れ電流の増大）を低減するために、パワー半導体デバイスのアクティブ領域の一部又は全部を取り囲むガードリング３６０などのエッジ終端構造が設けられてもよい。これらのエッジ終端構造は、より広い領域にわたって電界を広げ、それにより電界過密状態を減らすように設計されてもよい。ガードリングは、ある知られたタイプのエッジ終端構造である。図９Ａの線９Ｂ－９Ｂに沿う断面図である図９Ｂに示されるように、ガードリング３６０は、半導体デバイス３００のアクティブ領域を取り囲むシリコンカーバイドドリフト領域３２０のより低濃度にドープされたｎ型エッジ部３２８の上部に形成される離間したｐ型トレンチ３６０を備えてもよい。シリコンカーバイドドリフト領域３２０のより低濃度にドープされたｎ型エッジ部３２８は、ドリフト領域３２０の成長中にドープされてもよい（この場合、ドリフト層３２０全体が低濃度にドープされ始め、その後、イオン注入によってより高濃度にドープされたｎ型及びｐ型ピラー３２４，３２６がドリフト層に形成される）。図９Ａ及び９Ｂは、エッジ終端構造として２つのガードリング３６０を使用するパワー半導体デバイス３００を示すが、任意の適切なエッジ終端構造が使用されてもよいことが分かる。例えば、他の実施形態では、ガードリング３６０が接合終端延在部に取って代えられてもよい。また、幾つかの実施形態ではエッジ終端構造が省かれてもよいことも分かる。
図９Ａ及び図９Ｂの実施形態では、ｎ型ピラー３２４がイオン注入によって形成されるが、他の実施形態では、ドリフト領域がｎ型ピラーにとって望ましいドーピングと一致するドーピング濃度を有するｎ型層として成長されてもよく、その後、ｐ型ピラーがイオン注入によって形成されてもよいことが分かる。図１０は、このように形成される本発明の実施形態に係る超接合型ドリフト領域４２０を有するパワー半導体デバイス４００の概略平面図である（上側のメタライゼーション及び活性構造は省かれる）。図１０に示されるように、この実施形態において、ｎ型ピラー４２４は、接合終端構造４６０を含むドリフト領域４２０の外周部に直接に接続してもよい。これは、ｐ型ピラー４２６を形成するべくｐ型ドーパントが注入されるドリフト領域の部位を除きドリフト領域４２０をｎ型に均一にドープできるからである。
図１１は、本発明の実施形態に係る複数のパワー半導体デバイス４００’が形成されて成る４Ｈシリコンカーバイドウエハ４８０の概略平面図である。パワー半導体デバイス４００’は、前述したパワー半導体デバイス４００と同様であるが、付加的なガードリングを含み、また、僅かに異なって形成されるピラーも有する。本発明の実施形態に係るパワー半導体デバイスのいずれかをパワー半導体デバイス４００’の代わりに使用できるのが分かる。
パワー半導体デバイス４００’は、例えば、ウエハ４８０上に横列及び縦列を成して形成されてもよい。ウエハ４８０は、ウエハ４８０の上面が＜１０－１０＞結晶学的方向（図１１の平面図では上から下へと向かう方向）に延びる結晶面に沿うとともに＜１１－２０＞結晶学的方向（図１１の平面図では左から右へと向かう方向）に沿うように材料のブールから切断されてもよい。図１１には示されないが、より一般的には、ウエハ４８０は、この平面から小さいオフカット角で、例えば４°のオフカット角で切断される。図１１に示されるように、パワー半導体デバイス４００’は、その棒形状のピラーが幾つかの実施形態では＜１１－２０＞結晶学的方向と垂直に且つ＜１０－１０＞結晶学的方向と平行に延びるようにウエハ４８０上で方向付けられ得る。他の方向が使用されてもよい。
図５Ａ～図５Ｂを参照して前述したように、イオン注入デバイスは、１つ以上のパワー半導体デバイスを形成するために使用されるウエハ構造（例えば、エピタキシャル成長したシリコンカーバイドドリフト層をその上に伴う４Ｈシリコンカーバイドウエハ）の上面によって画定される平面に対して特定の角度に且つウエハ構造の外周の周りの所望の回転角に設定される。これらの角度は、チャネルが注入軸に沿って（すなわち、イオンが結晶格子内に撃ち込まれる方向に沿って）ウエハ構造の結晶格子内に存在するように選択される。しかしながら、イオン注入デバイスがウエハ構造に対して適切な角度関係に設定された時点で、イオンビームがウエハよりもかなり小さいことから、イオン注入デバイスがウエハ構造の小さい部分のみを注入できるのが分かる。
本発明の実施形態にしたがって、イオン注入デバイスは、ウエハ構造の第１の「横列」を横切る所望の位置にイオンを注入するように（例えば、＜１１－２０＞結晶軸に沿って）第１の方向に移動されてもよい。これは、イオン注入デバイスが第１の方向に沿って移動されるにつれて注入され得るウエハの領域を示す第１の横列４７０によって図１１に図式的に示される。イオン注入デバイスは、この第１の横列に沿う全ての位置にイオンを注入せず、代わりに、注入されるべき特定のタイプのイオンが注入されるはずである位置にのみイオンを注入する。第１の横列４７０内の全ての適切な位置が注入されてしまった時点で、イオン注入デバイスをその後に水平に移動させて図１１における横列４７２などの第２の横列を横切る適切な位置でイオンを注入できるように、ウエハがイオン注入デバイスに対して第２の方向に移動されてもよい。このようにして、チャネリングが生じる適切な角度でウエハ４８０の全ての適切な領域が注入されてもよい。
図１２Ａ～図１２Ｆは、本発明の実施形態に係るパワー半導体デバイス５００を製造する方法を例示する概略断面図である。図１２Ａに示されるように、ｎ型ドリフト領域５２０が４Ｈシリコンカーバイド基板５１０上にエピタキシャル成長される。幾つかの実施形態において、ドリフト領域５２０には、成長中に、ｎ型不純物が例えば１ｘ１０１５／ｃｍ３～１ｘ１０１９／ｃｍ３の濃度までドープされてもよい。図１２Ｂを参照すると、次に、第１のイオン注入マスク５０２がドリフト領域５２０上に形成されてもよく、その後、このマスク５０２が例えばフォトリソグラフィによってパターニングされてもよい。図１２Ｃを参照すると、複数のｎ型ピラー５２４を形成するためにｎ型ドーパントがドリフト領域５２０に注入されてもよい。ｎ型ドーパントは、結晶格子内に選択された角度で現れるチャネルにイオンを注入するために、ドリフト領域５２０の上面に対して所定の角度で注入されてもよい。例えば、ｎ型ドーパントイオンは、＜１１－２３＞結晶軸に沿って又は格子構造内に大きなチャネルが見られる他の５つの対称的に等価な結晶軸のうちの１つに沿って注入され得る。図１１に関して前述したイオン注入技術は、パワー半導体デバイス５００を含むウエハの全ての領域にｎ型ドーパントイオンを注入するために使用されてもよく、この場合、ｎ型ドーパントは、超接合構造を形成するためにドリフト領域に注入されるようになっている。ｎ型ドーパントイオンがデバイス５００の上面に対して角度を成して注入されると、ｎ型ピラー５２４は一対の傾斜した側壁（そのうちの一方だけが図１２Ｃに見える）を有する。
その後、第１のイオン注入マスク５０２が除去されてもよい。図１２Ｄを参照すると、次に、第２のイオン注入マスク５０４がドリフト領域５２０上に形成されてもよく、その後、このマスク５０４が例えばフォトリソグラフィによってパターニングされてもよい。図１２Ｅを参照すると、複数のｐ型ピラー５２６（そのうちの１つのみが図１２Ｅに示される）を形成するためにｐ型ドーパントがドリフト領域５２０に注入されてもよい。また、ｐ型ドーパントも、結晶格子内に選択された角度で現れるチャネルにイオンを注入するために、ドリフト領域５２０の上面に対して所定の角度で注入されてもよい。例えば、ｐ型ドーパントイオンは、ｎ型ドーパントと同じ角度で注入され得る。図１１に関して前述したイオン注入技術は、パワー半導体デバイス５００を含むウエハの全ての領域にｐ型ドーパントイオンを注入するために使用されてもよく、この場合、ｐ型ドーパントは、超接合構造を形成するためにドリフト領域に注入されるようになっている。ｐ型ドーパントイオンがデバイス５００の上面に対して角度を成して注入されると、ｐ型ピラー５２６は一対の傾斜した側壁（そのうちの一方だけが図１２Ｅに見える）を有する。ｐ型ピラー５２６は、ｎ型ピラー５２４に直接に接触してもよい。
その後、第２のイオン注入マスク５０４が除去されてもよい。これらのステップを経て、ドリフト領域５２０内に超接合構造を共同して形成する１つ以上のｎ型シリコンカーバイドピラー５２４と１つ以上のｐ型シリコンカーバイドピラー５２６とを有する半導体デバイスが形成される。
図１２Ｆを参照すると、ブロッキング接合部５４０を形成するために、少なくともｐ型シリコンカーバイドピラー５２６の上部に、高濃度にドープされたｐ型領域が形成されてもよい。ブロッキング接合部５４０は、ｎ型シリコンカーバイドピラー５２４の上部にチャネル領域５５０を画定する。半導体デバイス５００がそのオン状態にあるとき、電流がチャネル領域５５０を通じて流れる。接点構造もデバイスに加えられてもよい。再び図１２Ｆを参照すると、接点構造は、例えば、基板５１０の底面上にあるオーミック接点層５３０と、オーミック接点層５３０上にあるカソード接点５３２と、ドリフト領域５２０の上面にあるショットキー接点層５３４と、ショットキー接点層５３４上にあるアノード接点５３６とを含んでもよい。
本発明の実施形態に係る他の典型的なデバイス６００が図１３に示される。図１３に示されるデバイス６００は、イオン注入によって形成され得る様々な領域を有するパワーＤＭＯＳＦＥＴである。
図１３に示されるように、デバイス６００は、ｎ＋基板６０２と、基板６０２上の約１．５ｘ１０１６ｃｍ－３のドーピング濃度を有するｎ型ドリフト層６０４とを含む。ドリフト層６０４は約５ミクロンの厚さを有する。約５ミクロンの厚さと約７ｘ１０１６ｃｍ－３のドーピング濃度とを有するｎ型電流拡散層６０６がドリフト層６０４上にある。ドリフト層６０４及びｎ型電流拡散層６０６は共にデバイス６００のドリフト領域を形成してもよい。
ｎ型拡散層６０６にはｐ＋ウェル領域６０８が形成され、また、ｐ＋ウェル領域６０８にはｎ＋ソース領域６１０が形成される。ｎ＋ソース領域６１０は、約１ｘ１０２０ｃｍ－３よりも大きいドーピング濃度を有するように縮退ドープされる。同様に、ｐ＋ウェル領域６０８は、約１ｘ１０２０ｃｍ－３よりも大きいドーピング濃度を有するように縮退にドープされる。ｎ型ＪＦＥＴ注入領域６１２は、ｐ＋ウェル領域６０８に隣接するｎ型電流拡散層６０６内に形成される。ｎ型ＪＦＥＴ領域６１２は、ｎ型電流拡散層６０６のドーピング濃度よりも大きいドーピング濃度を有する。ｎ型電流拡散層６０６上にゲート絶縁層６２０があり、また、ゲート絶縁層６２０上にゲート接点６１４がある。ｎ＋ソース領域６１０上にソース接点６１８が形成され、ソース接点６１８はｐ＋ウェル領域６０８と接触する。ドレイン接点６２２が基板６０２上に形成される。
デバイス６００は、ディープｐ注入領域６５０をｐ＋ウェル６０８の下方に更に含む。ディープｐ注入領域６５０は、約１ｘ１０１７ｃｍ－３のドーピング濃度を有してもよい。ディープｐ注入領域６５０は、ドリフト領域内に約４．５ミクロンの深さまで延びてもよい。ディープｐ型層６５０は、あまり深くなくてもよいが、ｎ型拡散層６０６を完全に貫通して延びるようになっている。ディープｐ型注入領域６５０は、前述したようなチャネリングイオン注入によって形成されてもよい。ディープｐ型注入領域６５０はｐ型ピラーを備えてもよい。ディープｐ型注入領域６５０に隣接する電流拡散層６０６の部分がｎ型ピラーを備えてもよい。これらのピラーは、ドリフト領域内に超接合構造を形成してもよい。ピラーは傾斜ピラーであってもよい。
この超接合構造に起因して、ドリフト領域の上端部（すなわち、ｎ型拡散層６０６）は、さもなければ従来の構造において想定し得るよりも高濃度にドープされ得る。これにより、デバイス６００は、さもなければ所定の阻止電圧において想定し得るよりも低いオン状態抵抗を有することができる。
前述したように、４Ｈシリコンカーバイド層構造の上面に対する注入角度は、基板を形成する４Ｈシリコンカーバイドウエハがブールから切断される方法によって決まる。＜１０－１０＞結晶軸及び＜１１－２０＞結晶軸により画定される平面（すなわち、＜０００１＞結晶軸に対して垂直である平面）に沿ってウエハが切断される場合、注入角度は約１７°の角度であってもよい。＜１０－１０＞結晶軸及び＜１１－２０＞結晶軸により画定される平面から４°の角度で４Ｈシリコンカーバイドウエハが切断される場合、注入角度は、４°オフカットの方向に応じて約１３°又は約２１°となる（注入が＜１１－２３＞結晶軸に沿って行われる場合）。＜１１－２３＞結晶軸と対称的に等価な５つの結晶軸における注入角度は、そのようなオフカットウエハのための単純な幾何学的形態によって決定されてもよい。＜１０－１０＞結晶軸及び＜１１－２０＞結晶軸により画定される平面から４°の角度以外の角度でウエハが切断されてもよく、それにより、シリコンカーバイド層構造の上面により画定される平面に対する注入角度に対応する変化がもたらされることも同様に分かる。一般に、注入角度は、シリコンカーバイド層構造の上面により画定される平面から約６°～約３５°の範囲内にあることが予期される。
図１４は、本発明の実施形態に係るイオン注入技術を使用して形成された幾つかの４Ｈシリコンカーバイド層構造に関する１ｃｍ－３当たりの２７ＡＬの濃度を示すＳＩＭＳデータのグラフである。ドーパントでは、イオンが＜１１－２３＞結晶軸に沿って注入された。イオンは、６００ｋｅＶ及び９００ｋｅＶの注入エネルギーで注入された。図１４から分かるように、約５．５～６．５ミクロンの注入深さが４つの全てのケースで達成された。これらの注入深さは、同様の注入エネルギー及び従来技術を使用して達成できる注入深さをはるかに超える。
本発明の実施形態がドリフト領域にｎ型材料及びｐ型材料のフィン状ピラーを使用して実装される超接合構造に限定されないことも分かる。例えば、図１５Ａ及び１５Ｂは、ドリフト領域内に他の形状のｐ型及びｎ型領域を有する本発明の実施形態に係るチャネリングイオン注入技術を使用して形成され得る超接合構造の２つの更なる例を示す。特に、図１５Ａは、フィン形状ピラーとは対照的にｎ型７２４及びｐ型７２６材料の交互の円形リングの形態を成す超接合構造を含むパワー半導体デバイス７００のドリフト領域の上面の概略平面図である。同様に、図１５Ｂは、チェッカーボードパターンで形成されるｎ型７７４及びｐ型７７６材料の複数の柱状ピラーの形態を成す超接合構造を含むパワー半導体デバイス７５０のドリフト領域の上面の概略的なピラー概略平面図である。いずれの場合にも、リング又は柱は、＜０００１＞結晶軸に対して１７°の角度を成す又は＜０００１＞結晶軸から９０°の角度（すなわち、＜１１－２０＞結晶軸に沿う）などのドーパントイオンの深いチャネリングを容易にする他の角度を成す側壁を含む。
本発明の実施形態に係るイオン注入技術を使用して、厚さが例えば２ミクロン～１０，１５，２０ミクロン以上の超接合を有するデバイスを形成してもよく、そのような超接合は、注入されるドーパントイオンのそれぞれのタイプごとに単一のイオン注入ステップを使用して形成される。ドリフト領域内の交互のｎ型ピラー及びｐ型ピラーは、例えば１ミクロン～５０ミクロンの幅を有してもよい。更に、プロセスの各ステップで形成されるピラーが位置合わせされる状態でプロセスを複数回繰り返して、より一層深い注入を有するデバイスを形成することができる。例えば、図１２Ａ～図１２Ｅに示されるイオン注入プロセスが実行された後、他のシリコンカーバイド層を最初のエピタキシャル層上にエピタキシャル成長させることができる。その後、この第２のエピタキシャル層に対してイオン注入ステップを繰り返して、超接合構造が全体にわたって延びる更に厚いドリフト領域を形成することができる。この成長プロセスとその後の注入を更なる回数繰り返すことができる。
図１６は、本発明の実施形態に係る超接合型ドリフト領域を有するパワー半導体デバイスを製造する方法を示すフローチャートである。図１６に示されるように、工程は、４Ｈシリコンカーバイド基板上に第１の導電型を有する不純物がドープされる４Ｈシリコンカーバイドドリフト層の形成から始まってもよい（ブロック７９０）。ドリフト層は、例えば、エピタキシャル成長によって形成されてもよい。幾つかの実施形態において、シリコンカーバイド基板は、シリコンカーバイド基板の＜１０－１０＞結晶軸及び＜１１－２０＞結晶軸により画定される平面から例えば２°～８°の角度で切断されるオフカットシリコンカーバイドウエハであってもよい。幾つかの実施形態において、シリコンカーバイド基板は、他の角度でオフカットされてもよく、或いは、代わりに、＜１０－１０＞結晶軸及び＜１１－２０＞結晶軸により画定される平面に沿って切断されてもよい
次に、第１の導電型とは反対の第２の導電型を有する不純物がドリフト層の選択された部分に注入される（ブロック７９５）。ドリフト層は平坦な上面を有してもよく、また、イオン注入マスクを使用してドリフト層の平坦な上面の選択された部分に不純物が注入されてもよい。不純物は、第２の導電型のドーパントイオンの深いチャネリングを容易にするために、＜１１－２３＞結晶軸又は他の５つの対称的に等価な結晶軸のうちの１つの＋／－１．５°内にある角度で注入されてもよい。この注入ステップは、超接合構造の一部であるドリフト層内に少なくとも１つの第２の導電型のピラーを形成してもよい。第２の導電型のピラーは、４Ｈシリコンカーバイドドリフト層の上面に対して傾斜される側壁を有してもよい。
先の実施形態の例はドーパントイオンの深いチャネリングをもたらし得る特定の好ましいイオン注入角度について説明するが、そのようなチャネリングももたらし得る他の角度が使用されてもよいことが分かる。例えば、先の図３Ｂに示されるチャネルが形成される前述した６つの結晶軸間の中間位置で１７°の角度により画定される前述の円錐の周りの回転角において＜０００１＞結晶軸から１７°の角度で注入が行われる場合にある程度のチャネリングが生じると考えられる。したがって、本開示が先に具体的に特定される注入角度に限定されないことが分かる。
本発明の更なる他の実施形態にしたがって、４Ｈシリコンカーバイドウエハの異なる部分を異なる回転角で注入することができる。例えば、再び図５Ａを参照すると、４Ｈシリコンカーバイドには、図３Ｂに示されるように現れる格子構造を有する６つの対称的に等価な結晶軸が存在する。幾つかの実施形態では、ウエハの異なる部分がこれらの回転角のうちの異なる回転角で注入されてもよい。そのような技術は、例えば、形成されるピラーの全てがウエハの中心に向かって内側に傾くように使用されてもよい。端部ピラーは異なる電界に直面し得るため、ウエハの縁部から離れるようにピラーを傾けることが有利となり得る。
ＪＢＳダイオード及びパワーＭＯＳＦＥＴの形態を成す実施形態の例に関連して本発明の実施形態を説明してきた。しかしながら、例えばショットキーダイオード、ＪＦＥＴ、ＢＪＴ、ＰｉＮダイオード、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、ＧＴＯ、ＩＧＢＴ、ＭＯＳ制御サイリスタ、及び、他のパワー半導体デバイスなどの他のパワー半導体デバイスが本発明の実施形態に係る超接合ドリフト領域を有するように形成されてもよいことが分かる。
本発明の先の実施形態は主に４Ｈシリコンカーバイドデバイスに関連して説明されているが、先の技術が２Ｈシリコンカーバイド、６Ｈシリコンカーバイド、３Ｃシリコンカーバイド、及び、１５Ｒシリコンカーバイドを含む他のタイプのシリコンカーバイドに対して使用されてもよいことが分かる。したがって、２Ｈシリコンカーバイド及び６Ｈシリコンカーバイドに関して注入角度を適切に変化させることができるとともに、３Ｃシリコンカーバイド及び１５Ｒシリコンカーバイドに関して結晶軸及び注入角度を適切に変化させることができることが分かる。例えば、＜１１－２３＞結晶軸（及びその等価な結晶軸）は４Ｈシリコンカーバイドにおける＜０００１＞結晶軸に対して１７°の角度を成すが、＜１１－２３＞結晶軸（及びその等価な結晶軸）と＜０００１＞結晶軸との間の角度は、２Ｈシリコンカーバイドに関して約３１．４°であり、６Ｈシリコンカーバイドに関して約１１．５°である。したがって、様々な半導体ピラーの前述の側壁が＜０００１＞結晶軸に対して傾けられる度合いは、使用されるシリコンカーバイドのタイプに依存し得る。
前述のように、幾つかの実施形態によれば、４Ｈシリコンカーバイドが使用される場合、形成されるピラーは、＜０００１＞結晶軸から１５．５°～１８．５°の角度で傾けられる側壁を有してもよい。４Ｈシリコンカーバイドの代わりに２Ｈシリコンカーバイドが使用される場合、注入角度を適切に変えることができるとともに、ピラーは、＜０００１＞結晶軸に対して例えば３０°～３３°の角度で傾けられる側壁を有することができる。同様に、４Ｈシリコンカーバイドの代わりに６Ｈシリコンカーバイドが使用される場合、注入角度を適切に変えることができるとともに、ピラーは、＜０００１＞結晶軸に対して例えば１０°～１３°の角度で傾けられる側壁を有することができる。したがって、４Ｈシリコンカーバイドに関して前述した本発明の実施形態を結晶軸間に異なる角度をもたらすような適切な調整を伴って他のタイプのシリコンカーバイドにも同様に適用できることが分かる。
３Ｃシリコンカーバイドに関して、また、構造に関する立方体表記法を用いると、＜００１＞結晶軸から離れる４５°の傾きは、＜１１０＞族の結晶面に沿う高度チャネリングをもたらし得る。同様に、＜００１＞結晶軸から離れる３５．３°の傾きは、＜１１１＞族の結晶面に沿う高度チャネリングをもたらし得る。したがって、３Ｃシリコンカーバイドに関して、ピラーは、＜００１＞結晶面に対して例えば３４°～３７°又は４３°～４７°の角度で傾けられる側壁を有し得る。
本発明の更なる実施形態にしたがって、性能の向上を成し得るパワーシリコンカーバイドベースの接合バリアショットキー（ＪＢＳ）ダイオードが提供される。本発明のこれらの実施形態に係るＪＢＳダイオードは、アルミニウム、ホウ素、ガリウム、インジウムなどのようなｐ型ドーパントが注入される深く注入されたｐ型ウェルを有することができる。幾つかの実施形態では、これらのｐ－ウェルが２ミクロンを超える深さを有してもよい。他の実施形態では、ｐ－ウェルが３ミクロンを超える深さを有することができる。例えば、ｐ－ウェルは、幾つかの実施形態では３～５ミクロンの深さを有してもよく、また、他の実施形態では２～５ミクロンの深さを有してもよい。深い注入のドーピングプロファイルは、デバイスのｎ型ドリフト層に準電荷バランスを与えるように選択されてもよく、それにより性能が向上する。
本発明の実施形態に係る前述のＪＢＳダイオード及び様々な他のパワー半導体デバイスは、固有の望ましいドーピングプロファイルを有する深く注入された領域を形成するために多段階チャネリングイオン注入技術を用いて製造されてもよい。これらの技術を用いて形成されるこれらのデバイスは、幾つかの実施形態では、シリコンカーバイドパワー半導体デバイスであってもよい。本発明のこれらの実施形態に係るパワー半導体デバイスは、従来のパワー半導体デバイスと比較して、電力損失の低減、より低い漏れ電流、及び／又は、逆降伏電圧性能の向上などの性能向上を成すことができる。幾つかの実施形態において、デバイスは、２つのイオン注入ステップのうちの少なくとも１つにおいてチャネリング技術を使用してイオンが注入される２段階イオン注入プロセスを使用して形成されてもよい。多段階イオン注入プロセスの第１ステップは、比較的高い注入エネルギーでイオンを注入することができ、一方、他段階イオン注入プロセスの第２ステップは、より低い注入エネルギーでイオンを注入することができる。この技術を使用して、デバイスの性能を向上させる所望の注入プロファイルを達成することができる。
ここで、図１７～図２７を参照して、本発明のこれらの実施形態を更に詳しく説明する。
図１７は、ＪＢＳダイオード８００の形態を成すパワー半導体デバイスの断面図である。図１７に示されるように、ＪＢＳダイオード８００は、カソード接点８２０、オーミック接点層８２２、ｎ型基板８２４、ドリフト領域８３０、チャネル領域８４６を画定する複数のｐ型ブロッキング接合部８４０、ショットキー接点８４２、及び、アノード接点８４４とを含む。ｎ型基板８２４は、窒素又はリンなどのｎ型不純物が高濃度にドープされるシリコンカーバイド基板を備えてもよい。ドリフト領域８３０は、エピタキシャル成長したｎ型シリコンカーバイド半導体領域であってもよい。カソード接点８２０及びアノード接点８４４はそれぞれ高導電性金属層を備えてもよい。ショットキー接点８４２は、ドリフト領域８３０と共にショットキー接合部を形成する層を備えてもよく、例えばチタン層を備えてもよい。オーミック接点層８２２は、シリコンカーバイド基板８２４に対するオーミック接点を形成するべくｎ型シリコンカーバイドに対するオーミック接点を形成する金属を備えてもよい。ｐ型ブロッキング接合部８４０は、ｐ型ドーパントが高濃度に注入されるドリフト領域８３０の上部にあるｐ型注入領域を備えてもよい。チャネル領域８４６はｐ型ブロッキング接合部８４０に隣接して位置される。チャネル領域８４６は、ＪＢＳダイオード８００がその順方向オン状態にあるときに電流を遠し、ＪＢＳダイオード８００がその逆遮断状態にあるときに電圧を遮断する。
図１８は、図１７のＪＢＳダイオード８００の順方向（オン状態）電流－電圧（Ｉ－Ｖ）特性を示すグラフである。図１８に示されるように、ＪＢＳダイオードが約０．９ボルトのターンオン電圧又は「ニー」電圧を有するとき、これはＪＢＳダイオード８００が電流を導通させ始める順方向電圧である。ＪＢＳダイオード８００内で消費される電力は、このニー電圧の関数である。
ＪＢＳダイオード８００の電力損失を低減することが望ましい場合がある。電力損失は電圧に伴って直線的に変化するため、電力損失を低減するための１つの想定し得る手段は、ニー電圧を低減することである。ショットキー接点８４２を形成するためにチタンの代わりにタンタルを使用すると、図１７のシリコンカーバイドパワーＪＢＳダイオード８００のニー電圧を低減できることが分かった。特に、図１８にも示されるように、ＪＢＳダイオード８００がタンタルショットキー接点８４２を有するように形成される場合、ニー電圧は約０．６ボルトまで減少され得る。ニー電圧のこの低下は、潜在的に著しく少ない電力損失をもたらし得る。
しかしながら、残念ながら、タンタルショットキー接点８４２が使用されると、ＪＢＳダイオード８００の逆漏れ電流が特により高い温度レベルでかなり増大する。これは、タンタルがチタンと比べて低いショットキーバリア高さを有するために起こり、また、特にデバイスが高温で動作しているときに、ショットキーバリア高さのこの低下は逆漏れ電流の増大を可能にする。タンタルショットキー接点８４２を有するＪＢＳダイオード８００の逆漏れ性能が図１９に示される。図１９において分かるように、２５℃において、タンタルショットキー接点８４２を有するＪＢＳダイオード８００は、８００ボルトを超える逆阻止電圧を示し、これは多くの用途において受け入れられる。しかしながら、温度が１００℃まで上昇されると、逆阻止電圧が約６５０ボルトまで低下される。更に、温度が１５０℃まで上昇されると、逆阻止電圧が約５００ボルトにしかならない。逆に、チタンショットキー接点８４２を有するＪＢＳダイオード８００は、１５０℃で８００ボルトを超える逆降伏電圧を示す。したがって、タンタルショットキー接点８４２の使用がＪＢＳダイオード８４２のニー電圧を有利に低減することができるが、ショットキーバリア高さの関連する減少は、逆漏れ電流の許容できない増大をもたらし、そのため、デバイスの逆阻止電圧の減少をもたらす。
逆漏れ電流を低減し、したがって、逆降伏電圧を増大させるために使用され得る１つの技術は、ショットキー接点８４２の下方のドリフト領域８３０の上面に形成される注入されたｐ型ブロッキング接合部８４０の深さを増大させることである。より深く注入されたｐ型ブロッキング接合部の使用は、逆バイアス動作中に高い電界からショットキー界面（すなわち、ショットキー接点８００と下層の半導体領域８４０，８４６との間の接合部）を遮蔽することができ、それにより、従来のデバイスで使用されるチタン、アルミニウム、又は、他のショットキー接点金属と比べて低いショットキーバリア高さを有するタンタルショットキー接点８４２を使用できる。しかしながら、より深く注入されたｐ型ブロッキング接合部の使用は、２つの更なる問題をもたらし得る。第１に、より深いブロッキング接合部は、デバイス８００のオン状態抵抗を増大させる場合があり、これは電力損失を増大させるように作用する。第２に、より深いｐ型ブロッキング接合部は、ドリフト領域８３０の有効深さを減少させる場合があり、それにより、ＪＢＳダイオード８００の逆降伏電圧を低減することができる。
本発明の実施形態にしたがって、ｐ型ブロッキング接合部を形成するために深いｐ型注入が行われてもよく、この場合、注入領域は、ｎ型ドリフト領域に対する準電荷平衡を達成するように注意深く選択され得るドーピングプロファイルを有する。このようにして、ドリフト領域に超接合構造が形成されてもよい。超接合構造は、高い逆降伏電圧を依然として維持しつつ低い抵抗を示す一連のｐ－ｎ接合のように作用し得る。超接合構造は、ドリフト領域の厚さが超接合構造によって効果的に大きく低減される場合に起こり得る逆降伏電圧の想定し得る低下を回避するために、ドリフト領域を部分的にのみ貫通して延びるように形成されてもよい。ここで、図２０～図２２を参照して、本発明のそのような実施形態について更に詳しく説明する。
特に、図２０は、下層の半導体層の構造をより良く示すために上側金属層が省かれた本発明の実施形態に係るＪＢＳダイオード９００の概略平面図である。図２１は、図２１の図に含まれる上側金属層を伴う図２１のＪＢＳダイオード９００の線Ｉ－Ｉに沿う断面図である。図２２は、デバイス全体にわたるドーピング濃度を示す図２０のＪＢＳダイオード９００の線Ｉ－Ｉに沿う断面図である。明確にするために図２２には上側金属層も含まれる。
図２０及び図２１を参照すると、ＪＢＳダイオード９００は、カソード接点９２０、オーミック接点層９２２、ｎ型基板９２４、ドリフト領域９３０、チャネル領域９４６を画定する複数のｐ型ブロッキング接合部９４０、ショットキー接点９４２、及び、アノード接点９４４を含む。カソード接点９２０、オーミック接点層９２２、基板９２４、ドリフト領域９３０、及び、アノード接点９４４は、図１７のＪＢＳダイオード８００におけるそれらの対応する要素と同一であるため、これ以上の説明は省略する。また、ＪＢＳダイオード９００は、アバランシェ降伏に対する保護のためのエッジ終端としての機能を果たすガードリング９５０も含む。
ＪＢＳダイオード９００は、幾つかの実施形態ではそれがタンタルショットキー接点９４２を含んでもよいという点でＪＢＳダイオード８００とは異なる。前述したように、そのようなタンタルショットキー接点９４２の使用は、ダイオード９００のニー電圧を低減し、それにより、順方向オン状態動作中により低い電力損失レベルをもたらすことができる。更に、ＪＢＳダイオード９００は、ドリフト領域９３０内へと更に一層延びて異なるドーピングプロファイルを有するｐ型ブロッキング接合部９４０を含む。深く注入されたｐ型ブロッキング接合部９４０の結果として、ＪＢＳダイオード９００のチャネル領域９４６は、チャネル領域８４６がドリフト領域９３０内へと更に数倍延びてもよいという点でＪＢＳダイオード８００のチャネル領域８４６とは異なる。ガードリングはＪＢＳダイオード８００には示されないが、ＪＢＳダイオード９００に含まれるガードリング９５０がＪＢＳダイオード８００内の任意の対応するガードリングよりも深くドリフト領域９３０内へと延びてもよいことが分かる。
図２２は、ｐ型ブロッキング接合部９４０及びガードリング９５０のドーピングプロファイルを示す図２０の線Ｉ－Ｉに沿う概略断面図である。図２２において、ｐ型領域はクロスハッチング領域に対応し、この場合、高ドーピング濃度、中ドーピング濃度、及び、低ドーピング濃度の領域を示すために３つの異なるタイプのクロスハッチングが使用される。図２２は本質的に概略的であり、また、異なるドーピング濃度の領域が図２２に示唆されるように急激に変化しないが代わりに徐々に変化することが分かる。同様に、ｐ型ドーパントがイオン注入中の散乱に起因して及び／又は拡散に起因してｎ型領域内に低濃度で存在することが分かる。したがって、図２２がドーピング濃度の絶対的に正確な表示であるのとは対照的に本質的に概略的であってｐ型領域の一般的な形状及びドーピング濃度を示すために与えられているのが分かる。
図２２に示されるように、ドリフト領域９３０の上部において、注入されたｐ型ブロッキング接合部９４０は、高いｐ型ドーパント濃度を有することができる。例えば、幾つかの実施形態において、注入されたｐ型ブロッキング接合９４０の上部は、５ｘ１０１７ｃｍ－３よりも大きいドーピング濃度を有することができる。相対的に高いドーピング濃度を有する各ｐ型ブロッキング接合部の上部は、例えば、ドリフト領域８３０の上面からドリフト領域８３０内へと約０．５～約１．５ミクロン延びてもよい。上部の下方にあるｐ型ブロッキング接合部９４０の下部は、ドリフト領域９３０の隣接するｎ型部分の電荷を少なくとも準平衡にするようになっているドーピング濃度を有してもよい。このドーピング濃度は、ｐ型ブロッキング接合部９４０の上部のドーピング濃度よりもかなり低くてもよい。例えば、幾つかの実施形態において、ｐ型ブロッキング接合部９４０の下部は、ｐ型ブロッキング接合部９４０の上部のドーピング濃度よりも少なくとも１００倍低いドーピング濃度を有してもよい。他の実施形態において、ｐ型ブロッキング接合部９４０の下部は、ｐ型ブロッキング接合部９４０の上部のドーピング濃度よりも少なくとも１０００倍低いドーピング濃度を有してもよい。ある場合には、ｐ型ブロッキング接合部９４０の下部は、１ｘ１０１７ｃｍ－３未満のドーピング濃度を有してもよい。実施形態の一例において、各ｐ型ブロッキング接合部９４０の上部は１ｘ１０１８ｃｍ－３よりも大きいドーピング濃度を有してもよく、また、各ｐ型ブロッキング接合部９４０の下部は、７ｘ１０１６ｃｍ－３未満のドーピング濃度を有してもよい。１つの特定の実施形態において、各ｐ型ブロッキング接合部９４０の上部は２ｘ１０１８ｃｍ－３よりも大きいドーピング濃度を有してもよく、また、各ｐ型ブロッキング接合部９４０の下部は約３ｘ１０１６ｃｍ－３～約５ｘ１０１６ｃｍ－３のドーピング濃度を有してもよい。
各ｐ型ブロッキング接合部の高濃度にドープされた上部は、高い逆電圧に耐え得る強い電界を逆遮断動作中に生成し得る。各ｐ型ブロッキング接合部９４０の適度にドープされた下部は、それらの間に介挿されるｎ型チャネル領域９４６に対して準電荷平衡を達成するように選択されるドーピング濃度を有してもよい。チャネル領域９４６の下部及びｐ型ブロッキング接合部９４０の下部は、高い逆降伏電圧を依然として維持しつつ低い抵抗を示す一連のｐ－ｎ接合を備える超接合構造を形成してもよい。ｐ型ブロッキング接合部９４０は、ドリフト領域９３０を部分的にのみ貫通して延びる。前述の構造及びドーピングプロファイルを有するデバイスは、図２３～図２６において分かるように、かなり改善された性能を示し得ることが分かってきた。「準電荷平衡」とは、ｐ型ブロッキング接合部９４０の電荷がチャネル領域９４６の電荷にほぼ等しいことを意味する。これらの電荷がおおよそ等しい－例えば互いの２０％以内である－限りにおいて、ｐ型ブロッキング接合部９４０の下部及びそれらの間のチャネル領域９４６が超接合のように作用し、それにより、オン状態抵抗と逆電圧遮断性能との間の従来のトレードオフを低減できることが分かってきた。
幾つかの実施形態において、図２２に示されるドーパントプロファイルは、多段階イオン注入プロセスを使用して達成されてもよい。これらのイオン注入ステップのうちの１つ以上がチャネリング技術を使用してもよい。幾つかの実施形態では、ｐ型ドーパントが＜０００１＞結晶軸に沿って注入されてもよい。前述したように、シリコンカーバイドウエハは、通常、＜０００１＞結晶面に対して垂直な角度で切断されるのとは対照的にオフセットカットされる。ドーパントが＜０００１＞結晶面に沿って注入されると、チャネリングが起こり、それにより、より深い注入が可能になる。
ドーパントは、基板を形成するときに＜０００１＞結晶面に対して垂直にウエハを切断した後に基板の上面に対して垂直な方向でイオンを注入することによって、或いは、軸外カットウエハを補償するために基板に対してイオン注入デバイスを傾けることによって、＜０００１＞結晶軸に沿って注入されてもよい。図２３は、ドーパントが＜０００１＞結晶軸に沿って注入されるときのｎ型シリコンカーバイド層の深さに応じたドーパント濃度を示すグラフである。図２３において、曲線９６０は、１００ｋｅＶの注入エネルギーにおける深さに応じたドーパント濃度を示し、曲線９６２は、３００ｋｅＶの注入エネルギーにおける深さに応じたドーパント濃度を示し、曲線９６４は、５００ｋｅＶの注入エネルギーにおける深さに応じたドーパント濃度を示し、曲線９６６は、７００ｋｅＶの注入エネルギーにおける深さに応じたドーパント濃度を示し、及び、曲線９６８は、９００ｋｅＶの注入エネルギーにおける深さに応じたドーパント濃度を示す。図２３に示される５つのイオン注入プロセスのそれぞれは、ｎ型４Ｈシリコンカーバイドドリフト領域に２７Ａｌ＋イオンを約１ｘ１０１３ｃｍ－２の照射量で注入することによって行われ、この場合、注入は室温で行われた。２７Ａｌ＋イオンはシリコンカーバイド中でｐ型ドーパントとして作用する。
図２３に示されるように、５つの注入プロセスのそれぞれに関して、ドーパント濃度は表面付近で非常に低く、この場合、低ドーパント領域がドリフト領域内へと深く延びれば延びるほど、使用される注入エネルギーが高くなる。例えば、９００ｋｅＶの注入エネルギーが使用される場合、ドーパント濃度は、ドリフト領域の上面から約０．３ミクロンの深さまでは無視することができ、ドーパント濃度は、約０．８ミクロンの深さまで１ｘ１０１６ｃｍ－３に達しない。
ドーパント濃度は表面付近で非常に低いが、濃度は深さの増大に伴って急激に上昇する。図２３から明らかなように、注入エネルギーが低ければ低いほど、深さの増大に伴うドーパント濃度の上昇が速くなる。ドーパント濃度は、５つの注入エネルギーの全てにおいてこの急速な上昇の高さでピークに達して、小さな局所的ピークを示し、その後、ドーパント濃度は、延在深さにわたってゆっくりと減少する。ドーピングプロファイルのこの特性は重要である。これは、そのことが、＜０００１＞結晶軸に沿うチャネリング注入がかなりの深さ範囲にわたって比較的一定の濃度を有する深い注入を形成できることを意味するからである。比較的一定のドーピング濃度の領域の端部で、ドーパント濃度は、その後、図２３の各曲線の右側に見られるように、ゼロに向かって急速に減少する。
したがって、図２３の各曲線９６０，９６２，９６４，９６６，９６８は、ドーパント濃度が比較的僅かな変化（例えば、０～５００％の変化）を示す比較的平坦な領域を有する。注入プロファイルのこの態様は、各ｐ型ブロッキング接合部の適度にドープされた下部を生成するために使用できる。これは、ｐ型ブロッキング接合部９４０の下部間にあるｎ型チャネル領域９４６を準電荷平衡させるほぼ一定のドーピングプロファイルを有することができるからである。例えば、１つの実施形態の例では、図２３の曲線９６８により示されるように、約１ミクロンから約３ミクロンまでの深さで約５ｘ１０１６ｃｍ－３のドーパント濃度を有するｐ型ブロッキング接合部９４０の下部を形成するために第１のイオン注入ステップとして９００ｋｅＶのｐ型ドーパントの注入が行われてもよい。その後、例えば、１００ｋｅＶの注入エネルギーを使用して第２のイオン注入ステップが行われてもよい。図２３に示されるように、これは、表面直下から約１ミクロンの深さまで約２ｘ１０１７ｃｍ－３のドーピング濃度を有するべく各ｐ型ブロッキング接合部９４０の上部を形成する。このようにして、図２２に示されるドーピングプロファイルを得るために一連のチャネリング注入が使用されてもよい。ここで、「ほぼ一定のドーピングプロファイル」という用語は、ドーピング濃度が半分未満の大きさだけ変化することを意味する。
図２３を参照して前述した多段階チャネリング注入は、幾つかの利点を有し得る。第１に、インプラントを室温で行うことができ、それにより、製造コストを低減することができる。更に、チャネリング注入は、シリコンカーバイド結晶への損傷の著しい低減をもたらすことができる。これは、イオンが散乱（結晶損傷を引き起こす）の大きな減少を伴って結晶中に深く侵入するとともに、イオンが電子雲相互作用に起因して主に減速されて結晶格子内で停止されるからである。ｐ型ドーパントは、９５％を超える活性化レベルなどの非常に高い活性化レベルを達成することができる。これは、チャネリング注入が結晶格子内の電気的に活性な位置へのより一貫したイオン注入を容易にするからである。チャネリング注入は、比較的平坦なドーピングプロファイルを伴って深い接合部の形成を可能にする。このドーピングプロファイルは、ＪＢＳダイオード（又は他のデバイス）のオン抵抗を低減できるとともにショットキー接合部における電界強度を低下させてより低いショットキーバリア高さのショットキー接点の使用を可能にする一般に電荷平衡な超接合構造をドリフト領域内に深く形成することを容易にし得る。更に、イオン注入プロセスの多段階の性質は、高い逆阻止電圧レベルをサポートするより高濃度にドープされたｐ型領域をドリフト領域の上面に形成できるようにする。
図２４は、従来のイオン注入技術を用いて形成されるｐ型ブロッキング接合部を有する幾つかのＪＢＳダイオードに関する及び本発明の実施形態に係る前述のチャネリングイオン注入技術を用いて形成される幾つかのＪＢＳダイオードに関する電流密度に応じたショットキー接合部におけるシミュレートされた電界強度のグラフである。前述したように、ショットキー接合部における電界が高すぎる場合、低いショットキーバリア高さを有するタンタルなどのショットキー接点金属がショットキー接点を形成するために使用されれば、逆バイアス動作中に高い漏れ電流が結果として生じ得る。図２４に示されるように、従来の最先端のＪＢＳダイオードを用いると、ショットキー接合部における電界強度は８－９ｘ１０－６Ａ／ｍｉｃｒｏｎの電流密度で約１．４ｘ１０６Ｖ／ｃｍである。一方、同じ電流密度では、本発明の実施形態に係るＪＢＳダイオードにおけるショットキー接合部の電界強度は、約９ｘ１０５Ｖ／ｃｍ～１ｘ１０６Ｖ／ｃｍまで低減され、又は、約４０％低減される。電界のこの減少は、タンタルなどのより低いショットキーバリア高さのショットキー接点金属の使用を可能にするのに十分である。
図２５は、本発明の実施形態に係る幾つかのＪＢＳダイオードの順方向動作Ｉ－Ｖ特性を示すグラフである。図２５に示されるように、順方向オン状態電流－電圧特性は、約０．７ボルトのニー電圧をもたらす。図２６は、図２５に含まれるデータを生成するために使用されるＪＢＳダイオードの逆阻止Ｉ－Ｖ特性を示すグラフである。図２６に示されるように、各デバイスは７５０ボルトを超える逆阻止電圧レベルを示す。更に、３つ全てのＪＢＳダイオードは、極めて低い漏れ電流レベル及び非常に鋭い破壊特性を示し、これらはいずれも望ましい。
また、ｐ型注入の照射量は、デバイスの順方向電圧レベルと逆漏れ電流との間のトレードオフを伴う場合があることも分かってきた。特に、より高いＡｌ照射量は、ショットキー界面をより効果的に遮蔽する傾向があり、そのため、逆漏れ電流を低下させ得る。一方、より低いＡｌ照射量は、デバイスが順方向バイアス動作中に導通し始めるニー電圧を更に低減することができ、それにより、より低い電力損失レベルをもたらすことができる。
先の例はＪＢＳダイオードに焦点を当てているが、本発明の実施形態に係る多段階チャネリング注入が例えばＰｉＮダイオードなどの他のデバイスを製造するために使用できることが分かる。また、本明細書中で論じられる注入技術を用いて図２０～図２１のＪＢＳダイオード９００に含まれる深く注入されたガードリング９５０などの深く注入された終端構造を形成できることも分かる。更に、これらの技術は、より低い抵抗値を有するＪＦＥＴ領域を可能にするためにディープｐウェルが設けられ得るＭＯＳＦＥＴなどの他のデバイスにおいても使用されてもよい。ここで、図２７を参照して、そのようなデバイスの一例について説明する。
図２７は、本発明の更なる実施形態に係るパワーＭＯＳＦＥＴの単位セル１０００の断面図である。図２７に示されるように、単位セル１０００は、高濃度にドープされた（ｎ＋）単結晶ｎ型シリコンカーバイド基板１０１０上に実装されてもよい。低濃度にドープされた（ｎ－）シリコンカーバイドドリフト領域１０２０が基板１０１０上に設けられる。シリコンカーバイドドリフト領域１０２０は、一般に、シリコンカーバイド基板１０１０上にエピタキシャル成長によって形成される。ｎ型シリコンカーバイド電流拡散層１０３０がｎ－シリコンカーバイドドリフト層１０２０上に設けられる。電流拡散層１０３０は、より低濃度にドープされたｎ－シリコンカーバイドドリフト層１０２０のドーピング濃度を超えるドーピング濃度を有する適度にドープされた電流拡散層１０３０をもたらすために、ｎ－シリコンカーバイドドリフト層１０２０の形成後に例えばエピタキシャル成長によって形成されてもよい。その後、一対の離間したｐ型シリコンカーバイドウェル１０４０（「ｐ－ウェル」）がｎ型電流拡散層１０３０の上面に形成されてもよい。ｐ－ウェル１０４０は、前述の多段階チャネリングイオン注入技術を用いてｎ型電流拡散層１０３０の上側領域にｐ型イオンを注入することによって形成されてもよい。各ｐ－ウェル１０４０は、高濃度にドープされた上部１０４２と、より適度にドープされた下部１０４４とを有してもよい。ｎ型シリコンカーバイドＪＦＥＴ領域１０５０がｐ－ウェル１０４０間の電流拡散層１０３０の上側中央部に設けられてもよく、このｎ型シリコンカーバイドＪＦＥＴ領域１０５０はイオン注入によって形成されてもよい。
各ｐ－ウェル１０４０の上部１０４２は高濃度にドープされてもよい。例えば、幾つかの実施形態において、各ｐ－ウェル１０４０の上部１０４２は、２ｘ１０１７ｃｍ－３～１ｘ１０２０ｃｍ－３のドーピング濃度を有してもよい。各ｐ－ウェル１０４０の下部１０４４は適度なドーピング濃度を有してもよい。例えば、幾つかの実施形態において、各ｐ－ウェル１０４０の下部１０４４は、５ｘ１０１６ｃｍ－３～５ｘ１０１７ｃｍ－３のドーピング濃度を有してもよい。各ｐ－ウェル１０４０の下部１０４４は、超接合構造を形成するためにｎ型電流拡散層１０３０と準電荷平衡にされていてもよい。超接合構造をこのように設けると、オン状態抵抗を減少させることなく且つゲート酸化物における電界強度を増大させることなくＪＦＥＴ領域１０５０をより高濃度にドープすることができる。ＪＦＥＴ領域１０５０のドーピング濃度は、例えば、電流拡散層１０３０の残りの部分のドーピング濃度よりも１桁以上大きくてもよい。
高濃度にドープされた（ｎ＋）ｎ型シリコンカーバイド領域１０６０が各ｐ－ウェル１０４０の上部１０４２内に形成される。高濃度にドープされた（ｎ＋）ｎ型シリコンカーバイド領域１０６０は、単位セル１０００に含まれる２つの個々のトランジスタのためのソース領域として作用し、一方、電流拡散層１０３０、ドリフト領域１０２０、及び、基板１０１０は共に単位セル１０００のための共通ドレイン領域として作用する。チャネル領域がソース領域１０６０とＪＦＥＴ領域１０５０との間の各ｐ－ウェル１０４０内に設けられる。ＪＦＥＴ領域１０５０、ｐ－ウェル１０４０の一部、及び、ｎ型シリコンカーバイド領域１０６０の一部には、ゲート絶縁層１０７０（例えば、シリコン酸化物層）が設けられる。ゲート絶縁層１０７０上には半導体又は金属ゲート電極１０８０が設けられる。幾つかの実施形態では、ゲート絶縁層１０７０がゲート電極１０８０を取り囲んでもよい。
共通のソース接点として作用するソース接点１０９０（例えば金属層）がｎ＋ソース領域１０６０上に設けられ、また、共通のドレイン接点として作用するドレイン接点１０９５（例えば、他の金属層）がｎ＋シリコンカーバイド基板１０００の裏面に設けられる。
本発明の実施形態に係る前述のイオン注入技術は、多くの利点を示すことができる。前述のように、この技術は、ｐ型ブロッキング接合部、ｐ－ウェル、及び、デバイス性能の向上をもたらし得るドーピングプロファイルを有する他の注入領域を形成するために使用されてもよい。更に、チャネリングドーピング技術の使用は、９５％を超えるレベルのようなより一層高いドーパント活性化レベルをもたらすことができ、それにより、より一貫した及び／又は反復可能なドーピングをもたらすことができるとともに、ドーピングに必要な時間の量を少なくすることもできる。これは、所定のレベルの活性化ドーパントを得るために必要なドーパントが少ないからである。
先の説明では、ドリフト層のｎ型部分にｎ型基板及びチャネルを有する半導体デバイスに関して実施形態の例が説明されているが、先の各実施形態におけるｎ型層及びｐ型層の導電性を逆にするだけで反対の導電型のデバイスを形成できることが分かる。したがって、本発明がｎ型及びｐ型デバイスの両方をカバーすることが分かる。同様に、本明細書中に開示されるイオン注入技術にしたがって形成される各パワー半導体デバイスが一般に単位セル構造内に並列に配置される複数の個々のデバイスを備えることが分かる。
以上、本発明の実施形態が示される添付の図面を参照して本発明の実施形態を説明してきた。しかしながら、この発明が多くの異なる形態で具現化されてもよいとともに前述の実施形態に限定されるように解釈されるべきでないことが分かる。むしろ、これらの実施形態は、この開示が完璧で且つ完結しており、本発明の範囲を当業者に完全に伝えるように提供される。全体にわたって同様の番号は同様の要素を指す。
第１、第２などの用語がこの明細書の全体にわたって様々な要素を説明するために使用されるが、これらの要素はこれらの用語によって限定されるべきでないことが理解される。これらの用語は、ある要素を他の要素と区別するためだけに使用される。例えば、本発明の範囲から逸脱することなく、第１の要素を第２の要素と呼ぶことができ、同様に、第２の要素を第１の要素と呼ぶことができる。「及び／又は」という用語は、関連する挙げられた項目の１つ以上の任意の及び全ての組み合わせを含む。
本明細書中で使用される用語は、特定の実施形態のみを説明するためのものであり、本発明を限定しようとするものではない。本明細書で使用される単数形「１つの（ａ）」、「１つの（ａｎ）」及び「その（ｔｈｅ）」は、文脈が別段明確に示さない限り、複数形も含むことが意図される。用語「備える」、「備えている」、「含む」、及び／又は、「含んでいる」は、本明細書中で使用される場合、記載された特徴、整数、ステップ、動作、要素、及び／又は、構成要素の存在を特定するが、１つ以上の他の特徴、整数、ステップ、動作、要素、構成要素、及び／又は、それらのグループの存在又は付加を排除するものではないことが更に理解される。
層、領域、又は、基板などの要素が他の要素「の上にある」又は「へと延びる」と言及されるときには、それが他の要素上に直接にあってもよく、又は、それが他の要素へと直接に延びていてもよく、或いは、介在する要素が存在してもよいことが理解される。一方、ある要素が他の要素「の上に直接にある」又は「へと直接に延びる」と言及されるときには、介在要素が存在しない。ある要素が他の要素に「接続される」又は「結合される」と言及されるときには、それが他の要素に直接に接続又は結合されてもよく、或いは、介在する要素が存在してもよいことも理解される。一方、ある要素が他の要素に「直接に接続される」又は「直接に結合される」と言及されるときには、介在要素が存在しない。
本明細書中では、図に示されるように１つの要素、層又は領域と他の要素、層又は領域との関係を説明するために、「下方」又は「上方」又は「上側」又は「下側」又は「上端」又は「下端」又は「水平」又は「横」又は「垂直」などの相対用語が使用される場合がある。これらの用語が図面に描かれる向きに加えてデバイスの異なる向きを含むように意図されることが理解される。
本明細書中では、本発明の理想化された実施形態（及び中間構造体）の概略的な例示である断面図を参照して本発明の実施形態が記載される。図面中の層及び領域の厚さは、明確にするために誇張される場合がある。更に、例えば製造技術及び／又は公差の結果としての図の形状からの変形が予期されるべきである。
本発明の幾つかの実施形態は、層及び／又は領域における多数キャリア濃度を指すｎ型又はｐ型などの導電型を有するものとして特徴付けられる半導体層及び／又は領域に関連して説明される。したがって、ｎ型材料は、負に帯電した電子の多数平衡濃度を有し、一方、ｐ型材料は、正に帯電した正孔の多数平衡濃度を有する。幾つかの材料は、他の層又は領域と比較して相対的に大きい（「＋」）又は小さい（「－」）多数キャリアの濃度を示すために（ｎ＋、ｎ－、ｐ＋、ｐ－、ｎ＋＋、ｎ－－、ｐ＋＋、ｐ－の場合のように）「＋」又は「－」を用いて示される場合がある。しかしながら、そのような表記は、層又は領域内に多数キャリア又は少数キャリアの特定の濃度が存在することを意味するものではない。
図面及び明細書には、本発明の典型的な実施形態が開示されており、また、特定の用語が使用されるが、それらは一般的且つ記述的な意味でのみ使用されており、限定のためではなく、本発明の範囲は以下の特許請求の範囲に記載される。

Claims (7)

  1. 上部及び下部を有するドリフト領域であって、２Ｈ、４Ｈ、又は６Ｈシリコンカーバイドからなるドリフト領域と、
    前記ドリフト領域の前記上部にある第１の接点と、
    前記ドリフト領域の前記下部にある第２の接点と、
    を備え、
    前記ドリフト領域は、
    第１の導電型の不純物がドープされる第１のピラーであって、＜１１－２３＞、＜－１－１２３＞、＜１－２１３＞、＜－１２－１３＞、＜２－１－１３＞、及び＜－２１１３＞の結晶軸のいずれかの＋／－１．５°以内の角度で傾斜した第１の側壁を有する第１のピラーと、
    前記第１のピラーに隣接するとともに前記第１の導電型の不純物とは反対の第２の導電型の不純物がドープされる第２のピラーと、
    を含み、
    前記第２のピラーは、＜１１－２３＞、＜－１－１２３＞、＜１－２１３＞、＜－１２－１３＞、＜２－１－１３＞、及び＜－２１１３＞の結晶軸のいずれかの＋／－１．５°以内の角度で傾斜した第１の側壁を有し、
    前記第１のピラーの前記第１の側壁は、前記第２のピラーの前記第１の側壁に対向して直接接触し、これによって前記第１のピラー及び前記第２のピラーは、前記ドリフト領域内の超接合構造の少なくとも一部であるｐ－ｎ接合を前記ドリフト領域内に形成し、
    前記第１のピラーは複数の第１のピラーを含み、前記第２のピラーは複数の第２のピラーを含み、
    前記複数の第１のピラーと前記複数の第２のピラーは、チェッカーボードパターンで交互に配置されている、半導体デバイス。
  2. 前記第１のピラーの前記第１の側壁は、前記第２のピラーの前記第１の側壁と同じ角度で傾けられる請求項１に記載の半導体デバイス。
  3. 前記ドリフト領域と前記第２の接点との間にシリコンカーバイド基板を更に備え、前記第１の導電型の不純物がｐ型導電性不純物であり、前記第２の導電型の不純物がｎ型導電性不純物であり、
    前記シリコンカーバイド基板は、＜１０－１０＞結晶軸及び＜１１－２０＞結晶軸により画定される平面に対して２°～８°の傾斜角度で切断されている請求項１から２のいずれか一項に記載の半導体デバイス。
  4. エッジ終端を更に備え、前記第１及び第２のピラーが前記エッジ終端によって取り囲まれる請求項１から３のいずれか一項に記載の半導体デバイス。
  5. 前記第１及び第２のピラーは、前記ドリフト領域の上面から前記ドリフト領域内へと少なくとも４ミクロン延びる請求項１から４のいずれか一項に記載の半導体デバイス。
  6. 前記ドリフト領域は４Ｈシリコンカーバイドからなり、
    前記第１の側壁は、＜１１－２３＞結晶軸の＋／－１．５°以内の角度で傾斜し、
    前記第１のピラーは、前記ドリフト領域の上面からの深さの関数として変化するドーピング濃度であって、前記第１のピラーの少なくとも２．５ミクロン部分の全体にわたって１０倍未満で変化する前記ドーピング濃度を有する、請求項１から５のいずれか一項に記載の半導体デバイス。
  7. 前記第１のピラーは前記第１の導電型が埋め込まれたピラーを含み、前記第２のピラーは前記第２の導電型が埋め込まれたピラーを含む、請求項１から６のいずれか一項に記載の半導体デバイス。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016132987A1 (ja) * 2015-02-20 2016-08-25 住友電気工業株式会社 炭化珪素半導体装置
JP6351874B2 (ja) * 2015-12-02 2018-07-04 三菱電機株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置
WO2018158452A1 (en) * 2017-03-03 2018-09-07 Abb Schweiz Ag Silicon carbide superjunction power semiconductor device and method for manufacturing the same
IT201700073767A1 (it) * 2017-07-05 2019-01-05 St Microelectronics Srl Dispositivo mosfet di carburo di silicio avente un diodo integrato e relativo processo di fabbricazione
US10424660B2 (en) 2017-12-21 2019-09-24 Cree, Inc. Power silicon carbide based MOSFET transistors with improved short circuit capabilities and methods of making such devices
JP6862381B2 (ja) * 2018-03-02 2021-04-21 株式会社東芝 半導体装置
US11171248B2 (en) 2019-02-12 2021-11-09 Semiconductor Components Industries, Llc Schottky rectifier with surge-current ruggedness
US10998418B2 (en) * 2019-05-16 2021-05-04 Cree, Inc. Power semiconductor devices having reflowed inter-metal dielectric layers
US11579645B2 (en) * 2019-06-21 2023-02-14 Wolfspeed, Inc. Device design for short-circuitry protection circuitry within transistors
CN112447842A (zh) * 2019-08-28 2021-03-05 比亚迪半导体股份有限公司 平面栅mosfet及其制造方法
JP7443702B2 (ja) * 2019-09-10 2024-03-06 富士電機株式会社 半導体装置
JP7292175B2 (ja) * 2019-10-16 2023-06-16 株式会社東芝 半導体装置
WO2021085078A1 (ja) * 2019-10-29 2021-05-06 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
DE102019135490A1 (de) 2019-12-20 2021-06-24 Infineon Technologies Ag Ionenstrahl-implantationsverfahren und halbleitervorrichtung
CN113130647B (zh) * 2019-12-30 2023-01-13 比亚迪半导体股份有限公司 碳化硅器件及其制备方法和半导体器件
US20240014255A1 (en) * 2020-01-03 2024-01-11 Lg Electronics Inc. Metal-oxide-semiconductor field-effect transistor device, and manufacturing method therefor
CN111326567A (zh) * 2020-03-06 2020-06-23 上海瞻芯电子科技有限公司 超级结的制造方法及其超级结肖特基二极管
DE112021003693T5 (de) 2020-07-10 2023-04-20 Sumitomo Electric Industries, Ltd. Siliziumkarbid-Halbleitervorrichtung
US11476370B2 (en) * 2020-08-06 2022-10-18 Alpha Power Solutions Limited Semiconductor device with embedded Schottky diode and manufacturing method thereof
US11757031B2 (en) 2020-08-20 2023-09-12 Infineon Technologies Ag Power transistor with integrated Schottky diode
IT202100002336A1 (it) * 2021-02-03 2022-08-03 St Microelectronics Srl Dispositivo elettronico a conduzione verticale comprendente un diodo jbs e relativo procedimento di fabbricazione
US12057316B2 (en) 2021-09-16 2024-08-06 Infineon Technologies Ag Semiconductor device fabricated using channeling implant
CN116169159B (zh) * 2021-11-24 2023-11-21 苏州华太电子技术股份有限公司 一种超级结绝缘栅双极型晶体管结构及其制作方法
CN114335146B (zh) * 2021-12-31 2024-04-26 清纯半导体(宁波)有限公司 一种半导体结构及其制备方法
CN115084236B (zh) * 2022-07-27 2022-11-22 上海瞻芯电子科技有限公司 沟槽栅功率mosfet及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002203963A (ja) 2000-12-28 2002-07-19 Fuji Electric Co Ltd 半導体装置の製造方法
JP2005175416A (ja) 2003-11-19 2005-06-30 Fuji Electric Device Technology Co Ltd 宇宙用半導体装置
WO2015013620A1 (en) 2013-07-26 2015-01-29 Cree, Inc. Controlled ion implantation into silicon carbide

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291856B1 (en) * 1998-11-12 2001-09-18 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
US6313482B1 (en) 1999-05-17 2001-11-06 North Carolina State University Silicon carbide power devices having trench-based silicon carbide charge coupling regions therein
JP5217257B2 (ja) 2007-06-06 2013-06-19 株式会社デンソー 半導体装置およびその製造方法
JP5571306B2 (ja) 2008-12-17 2014-08-13 ローム株式会社 半導体装置
US20110068397A1 (en) 2009-09-24 2011-03-24 Disney Donald R Power devices and associated methods of manufacturing
JP6009731B2 (ja) * 2010-10-21 2016-10-19 富士電機株式会社 半導体装置
JP5999748B2 (ja) 2011-08-12 2016-09-28 ルネサスエレクトロニクス株式会社 パワーｍｏｓｆｅｔ、ｉｇｂｔおよびパワーダイオード
US9184277B2 (en) * 2012-10-31 2015-11-10 Infineon Technologies Austria Ag Super junction semiconductor device comprising a cell area and an edge area
JP6253885B2 (ja) 2013-01-07 2017-12-27 ルネサスエレクトロニクス株式会社 縦型パワーｍｏｓｆｅｔ
CN105190852B (zh) * 2013-03-15 2018-09-11 美国联合碳化硅公司 改进的vjfet器件
JP2015216182A (ja) * 2014-05-09 2015-12-03 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
DE102014119465B3 (de) * 2014-12-22 2016-05-25 Infineon Technologies Ag Halbleitervorrichtung mit streifenförmigen trenchgatestrukturen, transistormesas und diodenmesas
DE102015202121B4 (de) * 2015-02-06 2017-09-14 Infineon Technologies Ag SiC-basierte Supersperrschicht-Halbleitervorrichtungen und Verfahren zur Herstellung dieser
CN105118852B (zh) * 2015-07-22 2018-07-06 深圳尚阳通科技有限公司 超结结构、超结mosfet及其制造方法
CN105118352A (zh) 2015-09-14 2015-12-02 刘健婷 一种全自动乐器演奏纠错方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002203963A (ja) 2000-12-28 2002-07-19 Fuji Electric Co Ltd 半導体装置の製造方法
JP2005175416A (ja) 2003-11-19 2005-06-30 Fuji Electric Device Technology Co Ltd 宇宙用半導体装置
WO2015013620A1 (en) 2013-07-26 2015-01-29 Cree, Inc. Controlled ion implantation into silicon carbide

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Ｗｏｎｇ Ｌｅｕｎｇ， Ｊ ｅｔ ａｌ．，Ｅｆｆｅｃｔ ｏｆ ｃｒｙｓｔａｌ ｏｒｉｅｎｔａｔｉｏｎ ｏｎ ｔｈｅ ｉｍｐｌａｎｔ ｐｒｏｆｉｌｅ ｏｆ ６０ ｋｅＶ Ａｌ ｉｎｔｏ ４Ｈ－ＳｉＣ ｃｒｙｓｔａｌｓ，Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，２００３年，Ｖｏｌ．９３， Ｎｏ．１１，ＰＰ．８９１４－８９１７

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