JP7107849B2 - 半導体素子の製造方法 - Google Patents

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Description

本技術は、半導体レーザ等の半導体素子の技術に関する。
半導体レーザは、再結合発光を誘導放出により増幅し、レーザ光を放出する半導体素子であり、狭い放射角と強い強度でレーザ光を出射する特徴を持つ。この半導体レーザは光通信や光ディスク用の光ピックアップ、レーザプリンタ等に応用されており、さらなる光出力の向上や消費電力の低減が望まれている。
半導体レーザでは、ｐ型半導体層とｎ型半導体層に挟まれた活性層の所定領域に電流を注入するため、電流狭窄構造が利用される。電流狭窄構造は、ｐ型半導体層又はｎ型半導体層にストライプ状のリッジを形成することによって実現することができる。リッジ上にはＩＴＯ（Indium Tin Oxide）等の導電性材料が積層され、電極と半導体層が電気的に接続される。
例えば特許文献１及び２には、透明導電層を用いた半導体レーザのプロセスフローが開示されている。これらのプロセスフローでは、リッジ上にレジストを積層した後、リッジ上のレジストを除去し、このレジストをマスクとして透明導電層をリッジ上に形成する。
また、特許文献３には、導波路形状にエッチング加工された透明導電層をクラッド層の一部として用いる半導体レーザが示されている。ここでは、透明導電層のみを導波路形状に加工し、ｐ型層を加工しないことがプロセス上の簡素点として挙げられている。
特開２０１１－０１４８９１号公報 特開２０１５－１６７２６３号公報 特開２００４－２８９１５７号公報
しかしながら、特許文献１又は２に記載のようなプロセスフローでは、透明導電層をリッジ端まで形成することが難しく、透明導電層と半導体層のコンタクト面積が小さくなることによる素子の電圧上昇や不均一な電流注入が生じるおそれがある。また、特許文献３に記載の構造では横方向の光閉じ込め効果を十分に得ることができない。
以上のような事情に鑑み、本技術の目的は、透明導電層と半導体層の電気的接続を十分に確保することが可能な半導体素子、半導体レーザ及び半導体素子の製造方法を提供することにある。
上記目的を達成するため、本技術の一形態に係る半導体素子は、第１半導体層と、第２半導体層と、活性層と、透明導電層とを具備する。
上記第１半導体層は、第１の導電型を有し、表面にストライプ状のリッジが形成されている。
上記第２半導体層は、第２の導電型を有する。
上記活性層は、上記第１半導体層と上記第２半導体層の間に設けられている。
上記透明導電層は、透明導電性材料からなり、上記リッジ上に形成されている。
上記リッジの上記透明導電層が形成された面の、上記リッジの延伸方向に直交する方向の幅を第１の幅とし、上記透明導電層の上記リッジ側の面の上記方向の幅を第２の幅とすると、上記第２の幅は上記第１の幅の０．９９倍以上１．０倍以下であり、
上記透明導電層の上記リッジとは反対側の面の上記方向の幅を第３の幅とすると、上記第３の幅は上記第２の幅の０．９６倍以上１．０倍以下であり、
上記透明導電層は、上記第３の幅の範囲内において厚みが９０％以上１１０％以下の範囲で均一である。
上記構成によれば、透明導電層は、リッジにおける第１半導体層の表面のほぼ全面に均等な厚さで形成されている。これにより、透明導電層とリッジにおける第１半導体層の接触面積を広く取ることができ、半導体素子の電圧を下げることができる。また、リッジの上面全面から均一に電流を注入することができ、活性層へのキャリアの不均一注入を抑制することができるため、不均一な発光拡がりを抑制することが可能となる。
上記半導体素子は、導電性材料からなり、上記透明導電層に当接するパッド電極をさらに具備し、
上記パッド電極は、上記パッド電極と上記透明導電層の接合部に形成され、上記パッド電極と上記透明導電層のそれぞれの構成元素が融合した中間層を有してもよい。
この構成によれば、中間層によってパッド電極と透明導電層の密着性を向上させることが可能である。
上記半導体素子は、金属材料からなり、上記透明導電層上に形成された金属電極をさらに具備し、
上記金属電極は、上記金属電極と上記透明導電層の接合部に形成され、上記金属型電極と上記透明導電層のそれぞれの構成元素が融合した中間層を有してもよい。
この構成によれば、中間層によって金属電極と透明導電層の密着性を向上させることが可能である。
上記金属電極の上記透明導電層側の面の上記方向の幅を第４の幅とすると、上記第４の幅は上記第３の幅の０．９９倍以上１．０倍以下であってもよい。
上記目的を達成するため、本技術の一形態に係る半導体レーザは、第１半導体層と、第２半導体層と、活性層と、透明導電層とを具備する。
上記第１半導体層は、第１の導電型を有し、表面にストライプ状のリッジが形成されている。
上記第２半導体層は、第２の導電型を有する。
上記活性層は、上記第１半導体層と上記第２半導体層の間に設けられている。
上記透明導電層は、透明導電性材料からなり、上記リッジ上に形成されている。
上記リッジの上記透明導電層が形成された面の、上記リッジの延伸方向に直交する方向の幅を第１の幅とし、上記透明導電層の上記リッジ側の面の上記方向の幅を第２の幅とすると、上記第２の幅は上記第１の幅の０．９９倍以上１．０倍以下であり、
上記透明導電層の上記リッジとは反対側の面の上記方向の幅を第３の幅とすると、上記第３の幅は上記第２の幅の０．９６倍以上１．０倍以下であり、
上記透明導電層は、上記第３の幅の範囲内において厚みが９０％以上１１０％以下の範囲で均一である。
上記目的を達成するため、本技術の一形態に係る半導体素子の製造方法は、第１の導電型を有する第１半導体層と、第２の導電型を有する第２半導体層と、上記第１半導体層と上記第２半導体層の間に設けられた活性層とを備える積層体を準備する。
上記第１半導体層上に透明導電性材料からなる透明導電層を形成する。
上記透明導電層上にストライプ状に加工されたマスク構造を形成する。
上記マスク構造をエッチングマスクとして上記透明導電層と上記第１半導体層の少なくとも一部をエッチングにより除去する。
この製造方法によれば、マスク構造を用いて透明導電層をエッチングするため、透明導電層をリッジにおける第１半導体層の表面のほぼ全面に均等な厚さで形成することが可能となる。
上記マスク構造は誘電体からなるものであってもよい。
上記マスク構造を形成する工程では、上記透明導電層上に誘電体からなる誘電体層を形成し、上記誘電体層上にフォトレジストを形成し、上記フォトレジストをストライプ状にパターニングし、上記フォトレジストをエッチングマスクとして上記誘電体層をエッチングしてもよい。
上記マスク構造は金属からなるものであってもよい。
上記マスク構造を形成する工程では、上記透明導電層上にフォトレジストを形成し、上記フォトレジストをストライプ状の開口を有する形状にパターニングし、上記透明導電層及び上記フォトレジト上に金属層を形成し、上記フォトレジストと上記フォトレジスト上に形成された金属層を除去してもよい。
上記マスク構造を形成する工程では、上記透明導電層上に金属層を形成し、上記金属上にフォトレジストを形成し、上記フォトレジストをストライプ状にパターニングし、上記フォトレジストをエッチングマスクとして上記金属層をエッチングしてもよい。
上記透明導電層と上記第１半導体層の少なくとも一部をエッチングにより除去する工程の後、上記透明導電層に接触するパッド電極を形成し、熱処理によって上記パッド電極と上記透明導電層の接合部に、上記パッド電極と上記透明導電層のそれぞれの構成元素が融合した中間層を形成してもよい。
上記透明導電層上に上記金属層を形成した後、熱処理によって上記金属層と上記透明導電層の接合部に、上記金属層と上記透明導電層のそれぞれの構成元素が融合した中間層を形成してもよい。
以上、本技術によれば、透明導電層と半導体層の電気的接続を十分に確保することが可能な半導体素子、半導体レーザ及び半導体素子の製造方法を提供することができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の第１の実施形態に係る半導体素子の斜視図である。 同半導体素子の平面図である。 同半導体素子の断面図である。 同半導体素子が備える透明導電層の形状を示す模式図である。 同半導体素子の製造プロセスを示す模式図である。 同半導体素子の製造プロセスを示す模式図である。 同半導体素子の製造プロセスを示す模式図である。 同半導体素子の製造プロセスを示す模式図である。 本技術の第２の実施形態に係る半導体素子の断面図である。 同半導体素子が備えるｐ電極の形状を示す模式図である。 同半導体素子の第１の製造プロセスを示す模式図である。 同半導体素子の第１の製造プロセスを示す模式図である。 同半導体素子の第１の製造プロセスを示す模式図である。 同半導体素子の第２の製造プロセスを示す模式図である。 同半導体素子の第２の製造プロセスを示す模式図である。 同半導体素子の第２の製造プロセスを示す模式図である。 同半導体素子の第２の製造プロセスを示す模式図である。
(第１の実施形態）
本技術の第１の実施形態に係る半導体素子について説明する。
[半導体素子の構造]
図１は、第１の実施形態に係る半導体素子１００を示す模式的な斜視図である。図２はその平面図である。図３は図２におけるＣ－Ｃ断面図である。この半導体素子１００は、ｐ型の導電層にリッジ１５１を有するリッジ型の半導体レーザである。なお、半導体素子１００は、半導体レーザに限られず、ＳＬＤ（Super Luminescent Diode）やＬＥＤ（light emitting diode）、その他の半導体素子であってもよい。
半導体素子１００は、図３に示すように、ｎ型層１０１、ｐ型層１０２、活性層１０３、透明導電層１０４、誘電体層１０５及びパッド電極１０６を備える。ｎ型層１０１、活性層１０３及びｐ型層１０２はこの順で積層され、ｐ型層１０２によってストライプ状のリッジ１５１が形成されている。なお、図１及び図２ではパッド電極１０６及び誘電体層１０５の図示は省略されている。図２に示すように、半導体素子１００は光出射端面１５２と、光出射端面１５２に対して反対側の端面である後端面１５３を備える。
図２に示すようにリッジ１５１は、後端面１５３から光出射端面１５２にかけて直線状に構成されている。以下、リッジ１５１が延伸する方向をＹ方向とする。なお、リッジ１５１は必ずしも直線状でなくてもよく、曲線状であってもよい。
ｎ型層１０１は、ＡｌＮ、ＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ又はＩｎＮ等のＩＩＩ－Ｖ族窒化物半導体からなり、具体的にはＩｎｙＡｌｚＧａ1-ｙ-ｚＮ（０≦ｙ、０≦ｚ、ｙ＋ｚ≦１）、又はＡｌxＧａ1-xＮ（０＜ｘ＜１）等の窒化ガリウム系化合物半導体が好適である。ｎ型層１０１の構成材料にはＳｉ又はＧｅ等のｎ型不純物がドープされており、ｎ型の導電型を有する。ｎ型層１０１は、サファイア、シリコン、ＺｎＯ、ＧａＡｓ、ＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ、ＡｌＧａＮ、ＡｌＮ又はＩｎＮ等からなる図示しない基板上に形成されているものとすることができる。
ｐ型層１０２は、電流狭窄構造を形成する。具体的には、リッジ１５１の構造により、ｐ型層１０２から活性層１０３までの電流の注入領域が狭窄するように構成されている。これにより、活性層１０３におけるリッジ１５１の付近に、リッジ１５１の延伸方向（Ｙ方向）に沿った光導波路が形成される。
ｐ型層１０２はＡｌＮ、ＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ又はＩｎＮ等のＩＩＩ－Ｖ族窒化物半導体からなり、具体的にはＩｎｙＡｌｚＧａ1-ｙ-ｚＮ（０≦ｙ、０≦ｚ、ｙ＋ｚ≦１）、又はＡｌxＧａ1-xＮ（０＜ｘ＜１）等の窒化ガリウム系化合物半導体が好適である。ｐ型層１０２の構成材料にはＭｇ又はＺｎ等のｐ型不純物がドープされており、ｐ型の導電型を有する
活性層１０３はｎ型層１０１及びｐ型層１０２の間に設けられている。活性層１０３の材料は特に限定されないが、半導体素子１００の発光色は活性層１０３の材料によって異なる。例えば、活性層１０３がＡｌＩｎＧａＰからなる場合、発光波長550～900nm（実用域630～680nm）の赤色光が生成される。また、活性層１０３がＡｌＩｎＧａＮからなる場合、発光波長400～1000nm（実用域400～550nm）の青紫色から緑色の光が生成される。
この他にも活性層１０３の材料としてＡｌＧａＮ（発光波長紫外域～400nm）、ＡｌＧａＡｓ（発光波長750～850nm、赤外域）、ＩｎＧａＡｓ（発光波長800～980nm、赤外域）、ＩｎＧａＡｓＰ（発光波長1.2～1.6μｍ、赤外域）等が挙げられる。
活性層１０３は周囲の層（ｎ型層１０１及びｐ型層１０２）よりバンドギャップが小さく、量子井戸を形成する。ｐ型層１０２とｎ型層１０１の間に電流が印加されると、伝導帯（ＣＢ）に存在する電子が量子井戸のバンドギャップを介して価電子帯（ＶＢ）の正孔と再結合し、発光を生じる。
透明導電層１０４は、リッジ１５１上に形成され、パッド電極１０６とｐ型層１０２を電気的に接続する。透明導電層１０４は、ＩＴＯ（Indium Tin Oxide）、ＺｎＯ又はＩＧＺＯ（Indium Gallium Zinc Oxide)等の光透過性を有する導電性材料からなる。このうち、ＩＴＯはｐ型窒化物半導体へのオーミック接触や光吸収の点で特に好適である。透明導電層１０４の詳細については後述する。
誘電体層１０５は、ｐ型層１０２上とリッジ１５１の側面に形成され、パッド電極１０６とｐ型層１０２を絶縁する。誘電体層１０５の材料は特に限定されないが、リッジ１５１内に効率的に光を閉じ込めるため、ｐ型層１０２よりも屈折率が小さい材料が好適であり、例えばＳｉＯ２とすることができる。
パッド電極１０６は、透明導電層１０４及び誘電体層１０５上においてリッジ１５１を覆うように形成される。パッド電極１０６は、金属からなる。また、パッド電極１０６は複数種の材料から構成されてもよい。例えば透明導電層１０４が酸化物からなる場合、透明導電層１０４に接する部分をＴｉ、Ｎｉ又はＡｌ等の酸化物を形成しやすい材料とすることでパッド電極１０６と透明導電層１０４の密着性を向上させることができる。例えばパッド電極１０６はＴｉ／Ｐｔ／Ａｕの積層構造とすることができる。
図３に示すように、パッド電極１０６には中間層１０６ａが形成されている。中間層１０６ａは、透明導電層１０４とパッド電極１０６の構成元素が融合した層である。例えば透明導電層１０４がＩＴＯからなり、パッド電極１０６がＴｉ／Ｐｔ／Ａからなる場合、中間層１０６ａはＩｎ、Ｓｎ、Ｏ及びＴｉが混晶した構造となる。中間層１０６ａによって透明導電層１０４とパッド電極１０６の密着性を向上させることができる。
図２に示すように、光出射端面１５２には低反射ミラー膜１５４が設けられ、その反対側の後端面１５３には高反射ミラー膜１５５が設けられている。
ｐ型層１０２とｎ型層１０１の間に電流を印加すると、後端面１５３近傍の活性層１０３で自然放出光が生じる。自然放出光は、光導波路を光出射端面１５２に向かって進行しながら誘導放出により増幅される。自然放出光のうち後端面１５３側に向かう光は、高反射ミラー膜１５５によって反射され、光出射端面１５２に向かって進行しながら増幅される。増幅された光は低反射ミラー膜１５４を介して光出射端面１５２から出射される。図１及び図２に半導体素子１００の出射光Ｌを示す。
なお、後端面１５３には高反射ミラー膜１５５に変えて低反射ミラー膜を設けてもよい。この場合、出射光は半導体素子１００の両端から出射される。
半導体素子１００は半導体レーザとして利用することができるが、他の光源で発生した光を増幅するための増幅器としても利用することができる。この場合には高反射ミラー膜１５５に変えて無反射膜が設けられる。他の光源で発生した光は当該無反射膜を介して光導波路に入射し、光導波路を進行しながら増幅される。
[透明導電層について]
半導体素子１００が備える透明導電層１０４は所定の形状を備える。図４は、透明導電層１０４の形状を示す模式図である。
同図に示すように、リッジ１５１におけるｐ型層１０２の上面の、リッジ１５１の延伸方向（Ｙ方向）に直交する方向（Ｘ方向）の幅をＤ１とし、透明導電層１０４のｐ型層１０２側の面のＸ方向の幅を幅Ｄ２、ｐ型層１０２とは反対側の面のＸ方向の幅をＤ３とする。
このとき、Ｄ１、Ｄ２及びＤ３は以下の[式１]及び[式２]で表される関係を有する。
０．９９×Ｄ１≦Ｄ２≦Ｄ１ [式１]
０．９６×Ｄ２≦Ｄ３≦Ｄ２ [式２]
さらに、Ｄ３の範囲内において、透明導電層１０４の厚み（Ｚ方向）は９０％以上１１０％以下の範囲で均一である。
このように、透明導電層１０４は、リッジ１５１におけるｐ型層１０２表面のほぼ全面に均等な厚さで積層されている。このような透明導電層１０４の形状は、後述する製造方法によって実現することができる。
これにより、透明導電層１０４とリッジ１５１におけるｐ型層１０２の接触面積を広く取ることができ、半導体素子１００の電圧を下げることができる。また、リッジ１５１の上面全面から均一に電流を注入することができ、活性層１０３へのキャリアの不均一注入を抑制することができるため、不均一な発光拡がりを抑制することが可能となる。
半導体素子１００は以上のような構成を有する。なお、上記説明ではｐ型層１０２においてリッジ１５１が形成されるものとしたが、ｐ型層１０２、活性層１０３、ｎ型層１０１の順で積層し、ｎ型層１０１にリッジを形成してもよい。
[半導体素子の製造方法]
半導体素子１００の製造方法について説明する。図５から図８は半導体素子１００の製造プロセスを示す模式図である。
図５（ａ）に示すように、ｎ型層１０１、活性層１０３及びｐ型層１０２が積層された積層体のｐ型層１０２上に透明導電層１０４を形成する。透明導電層１０４は、蒸着、スパッタ又はプラズマＣＶＤ（chemical vapor deposition）等の方法で形成することができる。透明導電層１０４の形成後にアニール処理を行ってもよい。これにより、ｐ型層１０２への良好なオーミック特性を実現することができる。
続いて、図５（ｂ）に示すように透明導電層１０４上に誘電体層１５６を形成する。誘電体層１５６の種類は特に限定されないが、成膜や加工のしやすさからＳｉＯ２が好適である。誘電体層１５６は蒸着、スパッタ又はプラズマＣＶＤ等の方法で形成することができる。
続いて、誘電体層１５６上にフォトレジストを形成し、パターニングすることによって図５（ｃ）に示すようにフォトレジストＲを形成する。フォトレジストＲはＹ方向に沿って延伸するストライプ形状にパターニングされている。
続いて、フォトレジストＲをマスクとして誘電体層１５６をエッチングし、図６（ａ）に示すように誘電体層１５６をストライプ状に加工する。エッチングはドライエッチングやウェットエッチングを利用することができる。エッチャントには例えばフッ素系ガスを用いることができる。
続いて、図６（ｂ）に示すようにフォトレジストＲを除去する。
続いて、図６（ｃ）に示すように、ストライプ状に加工された誘電体層１５６をマスクとして透明導電層１０４をエッチングし、透明導電層１０４をストライプ状に加工する。エッチングはドライエッチングやウェットエッチングを利用することができるが、ストライプ幅の制御や加工された側面の平坦性の観点からドライエッチングが好適である。エッチャントには例えば塩素系ガスを用いることができる。
続いて、図７（ａ）に示すように、ストライプ状に加工された誘電体層１５６及び透明導電層１０４をマスクとしてｐ型層１０２の少なくとも一部をエッチングし、リッジ１５１を形成する。エッチャントには例えば塩素系ガスを用いることができる。なお、この工程は、透明導電層１０４のエッチング（図６（ｃ））とは別々に行ってもよく、一括で行ってもよい。この方法でリッジ１５１を形成することにより、透明導電層１０４をリッジ１５１の上面に均一な厚みで形成することができ、透明導電層１０４とｐ型層１０２の接触面積を広くすることができる。
続いて、図７（ｂ）に示すように、ｐ型層１０２、透明導電層１０４及び誘電体層１５６上に誘電体層１０５を形成する。
続いて、図７（ｃ）に示すように、リッジ１５１上の誘電体層１０５を除去し、透明導電層１０４を露出させる。
続いて、図８に示すように、リッジ１５１の全体を覆うようにパッド電極１０６を形成する。
続いて、図３に示すように中間層１０６ａを形成する。中間層１０６ａは熱処理によって透明導電層１０４とパッド電極１０６の構成元素を混合させることによって形成することができる。
半導体素子１００は以上のようにして製造することが可能である。この製造方法ではリッジ１５１におけるｐ型層１０２表面のほぼ全面に均等な厚さで透明導電層１０４を形成することができる。
(第２の実施形態）
本技術の第２の実施形態に係る半導体素子について説明する。
[半導体素子の構造]
図９は、第２の実施形態に係る半導体素子２００の平面図である。半導体素子２００は、第１の実施形態に係る半導体素子１００に対してｐ電極２０１が設けられている点が異なる。他の構成については半導体素子１００と同様であるので同一の符号を付し、説明を省略する。
ｐ電極２０１は透明導電層１０４とパッド電極１０６の間に設けられている。ｐ電極２０１は金属からなる。また、ｐ電極２０１は複数種の材料から構成されてもよい。例えば透明導電層１０４が酸化物からなる場合、透明導電層１０４に接する部分をＴｉ、Ｎｉ又はＡｌ等の酸化物を形成しやすい材料とすることでｐ電極２０１と透明導電層１０４の密着性を向上させることができる。例えばｐ電極２０１はＴｉ／Ｐｔ／Ａｕの積層構造とすることができる。
図９に示すように、ｐ電極２０１には中間層２０１ａが形成されている。中間層２０１ａは、透明導電層１０４とｐ電極２０１の構成元素が融合した層である。例えば透明導電層１０４がＩＴＯからなり、ｐ電極２０１がＴｉ／Ｐｔ／Ａからなる場合、中間層２０１ａはＩｎ、Ｓｎ、Ｏ及びＴｉが混晶した構造となる。中間層２０１ａによって透明導電層１０４とｐ電極２０１の密着性を向上させることができる。
図１０は、ｐ電極２０１の形状を示す模式図である。同図に示すように、ｐ電極２０１の透明導電層１０４側の面の、リッジ１５１の延伸方向（Ｙ方向）に直交する方向（Ｘ方向）の幅をＤ４とする。Ｄ１、Ｄ２及びＤ３については第１の実施形態と同様である。
このとき、Ｄ３及びＤ４は以下の[式３]で表される関係を有する。
０．９９×Ｄ３≦Ｄ４≦１．０×Ｄ３ [式３]
半導体素子２００は以上のような構成を有する。なお、上記説明ではｐ型層１０２においてリッジ１５１が形成されるものとしたが、ｐ型層１０２、活性層１０３、ｎ型層１０１の順で積層し、ｎ型層１０１にリッジを形成してもよい。この場合にはｐ電極２０１に代えてｎ電極が設けられる。ｎ電極においても透明導電層とｎ電極の構成元素が融合した中間層が設けられてもよい。
[半導体素子の製造方法１]
半導体素子２００の製造方法１について説明する。図１１から図１３は半導体素子２００の製造プロセスを示す模式図である。
図１１（ａ）に示すように、ｎ型層１０１、活性層１０３及びｐ型層１０２が積層された積層体のｐ型層１０２上に透明導電層１０４を形成する。透明導電層１０４は、蒸着、スパッタ又はプラズマＣＶＤ（chemical vapor deposition）等の方法で形成することができる。透明導電層１０４の形成後にアニール処理を行ってもよい。これにより、ｐ型層１０２への良好なオーミック特性を実現することができる。
続いて、透明導電層１０４上にフォトレジストを形成し、パターニングすることによって図１１（ｂ）に示すようにフォトレジストＲを形成する。フォトレジストＲにはＹ方向に沿って延伸するストライプ形状の開口が形成されている。
続いて、図１１（ｃ）に示すように、フォトレジストＲ及び透明導電層１０４上にｐ電極２０１を形成する。
続いて、図１２（ａ）に示すように、フォトレジストＲを除去する。これにより、フォトレジストＲ上に形成されたｐ電極２０１も除去され、透明導電層１０４上にストライプ状のｐ電極２０１が形成される。
続いて、図１２(ｂ)に示すように、中間層２０１ａを形成する。中間層２０１ａは熱処理によって透明導電層１０４とｐ電極２０１の構成元素を混合させることによって形成することができる。
続いて、図１２（ｃ）に示すように、ストライプ状に加工されたｐ電極２０１をマスクとして透明導電層１０４をエッチングし、透明導電層１０４をストライプ状に加工する。エッチングはドライエッチングやウェットエッチングを利用することができるが、ストライプ幅の制御や加工された側面の平坦性の観点からドライエッチングが好適である。エッチャントには例えば塩素系ガスを用いることができる。
続いて、図１３（ａ）に示すように、ストライプ状に加工されたｐ電極２０１及び透明導電層１０４をマスクとしてｐ型層１０２の少なくとも一部をエッチングし、リッジ１５１を形成する。エッチャントには例えば塩素系ガスを用いることができる。なお、この工程は、透明導電層１０４のエッチング（図１２（ｃ））とは別々に行ってもよく、一括で行ってもよい。この方法でリッジ１５１を形成することにより、透明導電層１０４をリッジ１５１の上面に均一な厚みで形成することができ、透明導電層１０４とｐ型層１０２の接触面積を広くすることができる。
続いて、図１３（ｂ）に示すように、ｐ型層１０２、透明導電層１０４及びｐ電極２０１上に誘電体層１０５を形成する。
続いて、図１３（ｃ）に示すように、リッジ１５１上の誘電体層１０５を除去し、ｐ電極２０１を露出させる。
続いて、図９に示すように、リッジ１５１の全体を覆うようにパッド電極１０６を形成する。
半導体素子２００は以上のようにして製造することが可能である。この製造方法ではリッジ１５１におけるｐ型層１０２表面のほぼ全面に均等な厚さで透明導電層１０４を形成することができる。
[半導体素子の製造方法２]
半導体素子２００の製造方法２について説明する。図１４から図１７は半導体素子２００の製造プロセスを示す模式図である。
図１４（ａ）に示すように、ｎ型層１０１、活性層１０３及びｐ型層１０２が積層された積層体のｐ型層１０２上に透明導電層１０４を形成する。透明導電層１０４は、蒸着、スパッタ又はプラズマＣＶＤ（chemical vapor deposition）等の方法で形成することができる。透明導電層１０４の形成後にアニール処理を行ってもよい。これにより、ｐ型層１０２への良好なオーミック特性を実現することができる。
続いて、図１４（ｂ）に示すように、透明導電層１０４上にｐ電極２０１を形成する。
続いて、図１４(ｃ)に示すように、中間層２０１ａを形成する。中間層２０１ａは熱処理によって透明導電層１０４とｐ電極２０１の構成元素を混合させることによって形成することができる。
続いて、ｐ電極２０１上にフォトレジストを形成し、パターニングすることによって図１５（ａ）に示すようにフォトレジストＲを形成する。フォトレジストＲはＹ方向に沿って延伸するストライプ形状にパターニングされている。
続いて、フォトレジストＲをマスクとしてｐ電極２０１をエッチングし、図１５（ｂ）に示すようにｐ電極２０１をストライプ状に加工する。エッチングはドライエッチングやウェットエッチングを利用することができる。
続いて、図１５（ｃ）に示すように、フォトレジストＲを除去する。
続いて、図１６（ａ）に示すように、ストライプ状に加工されたｐ電極２０１をマスクとして透明導電層１０４をエッチングし、透明導電層１０４をストライプ状に加工する。エッチングはドライエッチングやウェットエッチングを利用することができるが、ストライプ幅の制御や加工された側面の平坦性の観点からドライエッチングが好適である。エッチャントには例えば塩素系ガスを用いることができる。
続いて、図１６（ｂ）に示すように、ストライプ状に加工されたｐ電極２０１及び透明導電層１０４をマスクとしてｐ型層１０２の少なくとも一部をエッチングし、リッジ１５１を形成する。エッチャントには例えば塩素系ガスを用いることができる。なお、この工程は、透明導電層１０４のエッチング（図１６（ａ））とは別々に行ってもよく、一括で行ってもよい。この方法でリッジ１５１を形成することにより、透明導電層１０４をリッジ１５１の上面に均一な厚みで形成することができ、透明導電層１０４とｐ型層１０２の接触面積を広くすることができる。
続いて、図１６（ｃ）に示すように、ｐ型層１０２、透明導電層１０４及びｐ電極２０１上に誘電体層１０５を形成する。
続いて、図１７に示すように、リッジ１５１上の誘電体層１０５を除去し、ｐ電極２０１を露出させる。
続いて、図９に示すように、リッジ１５１の全体を覆うようにパッド電極１０６を形成する。
半導体素子２００は以上のようにして製造することが可能である。この製造方法ではリッジ１５１におけるｐ型層１０２表面のほぼ全面に均等な厚さで透明導電層１０４を形成することができる。
（表示装置について）
本技術の第１及び第２の実施形態に係る半導体素子は、ラスタスキャン方式のプロジェクタ等の表示装置の光源として好適に利用することが可能である。
なお、本技術は以下のような構成もとることができる。
（１）
第１の導電型を有し、表面にストライプ状のリッジが形成された第１半導体層と、
第２の導電型を有する第２半導体層と、
上記第１半導体層と上記第２半導体層の間に設けられた活性層と、
透明導電性材料からなり、上記リッジ上に形成された透明導電層と
を具備し、
上記リッジの上記透明導電層が形成された面の、上記リッジの延伸方向に直交する方向の幅を第１の幅とし、上記透明導電層の上記リッジ側の面の上記方向の幅を第２の幅とすると、上記第２の幅は上記第１の幅の０．９９倍以上１．０倍以下であり、
上記透明導電層の上記リッジとは反対側の面の上記方向の幅を第３の幅とすると、上記第３の幅は上記第２の幅の０．９６倍以上１．０倍以下であり、
上記透明導電層は、上記第３の幅の範囲内において厚みが９０％以上１１０％以下の範囲で均一である
半導体素子。
（２）
上記（１）に記載の半導体素子であって、
導電性材料からなり、上記透明導電層に当接するパッド電極をさらに具備し、
上記パッド電極は、上記パッド電極と上記透明導電層の接合部に形成され、上記パッド電極と上記透明導電層のそれぞれの構成元素が融合した中間層を有する
半導体素子。
（３）
上記（１）に記載の半導体素子であって、
金属材料からなり、上記透明導電層上に形成された金属電極をさらに具備し、
上記金属電極は、上記金属電極と上記透明導電層の接合部に形成され、上記金属電極と上記透明導電層のそれぞれの構成元素が融合した中間層を有する
半導体素子。
（４）
上記（３）に記載の半導体素子であって、
上記金属電極の上記透明導電層側の面の上記方向の幅を第４の幅とすると、上記第４の幅は上記第３の幅の０．９９倍以上１．０倍以下である
半導体素子。
（５）
第１の導電型を有し、表面にストライプ状のリッジが形成された第１半導体層と、
第２の導電型を有する第２半導体層と、
上記第１半導体層と上記第２半導体層の間に設けられた活性層と、
透明導電性材料からなり、上記リッジ上に形成された透明導電層と
を具備し、
上記リッジの上記透明導電層が形成された面の、上記リッジの延伸方向に直交する方向の幅を第１の幅とし、上記透明導電層の上記リッジ側の面の上記方向の幅を第２の幅とすると、上記第２の幅は上記第１の幅の０．９９倍以上１．０倍以下であり、
上記透明導電層の上記リッジとは反対側の面の上記方向の幅を第３の幅とすると、上記第３の幅は上記第２の幅の０．９６倍以上１．０倍以下であり、
上記透明導電層は、上記第３の幅の範囲内において厚みが９０％以上１１０％以下の範囲で均一である
半導体レーザ。
（６）
第１の導電型を有する第１半導体層と、第２の導電型を有する第２半導体層と、上記第１半導体層と上記第２半導体層の間に設けられた活性層とを備える積層体を準備し、
上記第１半導体層上に透明導電性材料からなる透明導電層を形成し、
上記透明導電層上にストライプ状に加工されたマスク構造を形成し、
上記マスク構造をエッチングマスクとして上記透明導電層と上記第１半導体層の少なくとも一部をエッチングにより除去する
半導体素子の製造方法。
（７）
上記（６）に記載の半導体素子の製造方法であって、
上記マスク構造は誘電体からなる
半導体素子の製造方法。
（８）
上記（７）に記載の半導体素子の製造方法であって、
上記マスク構造を形成する工程では、上記透明導電層上に誘電体からなる誘電体層を形成し、上記誘電体層上にフォトレジストを形成し、上記フォトレジストをストライプ状にパターニングし、上記フォトレジストをエッチングマスクとして上記誘電体層をエッチングする
半導体素子の製造方法。
（９）
上記（６）に記載の半導体素子の製造方法であって、
上記マスク構造は金属からなる
半導体素子の製造方法。
（１０）
上記（９）に記載の半導体素子の製造方法であって、
上記マスク構造を形成する工程では、上記透明導電層上にフォトレジストを形成し、上記フォトレジストをストライプ状の開口を有する形状にパターニングし、上記透明導電層及び上記フォトレジト上に金属層を形成し、上記フォトレジストと上記フォトレジスト上に形成された金属層を除去する
半導体素子の製造方法。
（１１）
上記（９）に記載の半導体素子の製造方法であって、
上記マスク構造を形成する工程では、上記透明導電層上に金属層を形成し、上記金属上にフォトレジストを形成し、上記フォトレジストをストライプ状にパターニングし、上記フォトレジストをエッチングマスクとして上記金属層をエッチングする
半導体素子の製造方法。
（１２）
上記（８）に記載の半導体素子の製造方法であって、
上記透明導電層と上記第１半導体層の少なくとも一部をエッチングにより除去する工程の後、上記透明導電層に接触するパッド電極を形成し、熱処理によって上記パッド電極と上記透明導電層の接合部に、上記パッド電極と上記透明導電層のそれぞれの構成元素が融合した中間層を形成する
半導体素子の製造方法。
（１３）
上記（９)又は（１０）に記載の半導体素子の製造方法であって、
上記透明導電層上に上記金属層を形成した後、熱処理によって上記金属層と上記透明導電層の接合部に、上記金属層と上記透明導電層のそれぞれの構成元素が融合した中間層を形成する
半導体素子の製造方法。
１００…半導体素子
１０１…ｎ型層
１０２…ｐ型層
１０３…活性層
１０４…透明導電層
１０５…誘電体層
１０６…パッド電極
１０６ａ…中間層
１５１…リッジ
２００…半導体素子
２０１…ｐ電極
２０１ａ…中間層

Claims (2)

  1. 第１の導電型を有する第１半導体層と、第２の導電型を有する第２半導体層と、前記第１半導体層と前記第２半導体層の間に設けられた活性層とを備える積層体を準備し、
    前記第１半導体層上に透明導電性材料からなる透明導電層を形成し、
    前記透明導電層上にフォトレジストを形成し、前記フォトレジストをストライプ状の開口を有する形状にパターニングし、前記透明導電層及び前記フォトレジスト上に金属層を形成し、前記フォトレジストと前記フォトレジスト上に形成された金属層を除去することで前記透明導電層上にストライプ状に加工されたマスク構造を形成し、
    前記マスク構造の形成後、熱処理によって前記金属層と前記透明導電層の接合部に、前記金属層と前記透明導電層のそれぞれの構成元素が融合した中間層を形成し、
    前記マスク構造をエッチングマスクとして前記透明導電層と前記第１半導体層の少なくとも一部をエッチングにより除去する
    半導体素子の製造方法。
  2. 請求項１に記載の半導体素子の製造方法であって、
    前記第１半導体層は窒化ガリウム系化合物半導体からなり、
    前記透明導電層はＩＴＯ（Indium Tin Oxide）からなり、
    前記金属層はＴｉ、Ｎｉ又はＡｌからなる
    半導体素子の製造方法。
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