JP7028208B2 - 電源回路及びその効率改善方法 - Google Patents

Description

本開示は、ソフトスイッチングを行っている力率改善（ＰＦＣ：Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ）回路を備える電源回路、及び電源回路の効率改善方法に関する。

一般的に、交流入力に接続されるスイッチング電源は、入力電力に対する効率を改善するとともに高調波電流を抑制するために、ＰＦＣ回路が用いられている。ＰＦＣ回路には一般的に整流用ブリッジが設けられているが、効率の改善にあたって整流用ブリッジのダイオードの損失が効率低下の要因として無視できなくなり、このような整流用ブリッジを設けずに効率改善を図るブリッジレスＰＦＣ回路が提案されている。

例えば、特許文献１には、トーテムポール構造を備えたブリッジレスＰＦＣに関して、インダクタ電圧を検出してスイッチング制御に利用することで、トーテムポールブリッジレスＰＦＣ回路の効率を改善する技術が記載されている。

特許第６２３１６７３号

トーテムポールブリッジレスＰＦＣ回路では、その変換効率を上げるために、スイッチング損失を抑えられるようにソフトスイッチング、つまり電圧または電流がゼロになる状態でのスイッチング、となるように制御している。しかし、ソフトスイッチング制御とするため、ＰＦＣ回路のスイッチング周波数は負荷に応じて変動する。負荷が軽くなる条件では、スイッチング周波数は高周波となってしまい、その結果、コントローラでの制御が難しくなり、効率も低下してしまう問題がある。また、一般的なスイッチング素子の場合、素子が損傷する可能性がある。

加えて、高周波のソフトスイッチングに対応するスイッチング素子（例えば、窒化ガリウム（Ｇａｎ）トランジスタ）を使用する方法も考えられるが、基本的に、高周波のソフトスイッチングに対応するスイッチング素子は、一般的なスイッチング素子に比べてコストが高くなる問題がある。また、設計にあたって選択できるスイッチング素子が制限される問題がある。

そこで、本開示の課題は、ソフトスイッチングを行っている力率改善回路を備える電源回路、及び電源回路の効率改善方法に関する。

本開示は、上記した課題を解決するために、以下の構成を採用する。

本開示の実施形態の一つに係る電源回路は、ソフトスイッチング制御により力率を改善する力率改善回路と、力率改善回路の出力部から出力する直流電力を定電圧の直流電力に変換するＤＣ／ＤＣ変換回路と、ＤＣ／ＤＣ変換回路へ供給される電流を検出する電流検出回路と、力率改善回路の出力部に接続され、電流検出回路において検出した前記電流が所定の閾値以下の場合に電力の消費を行う電力消費回路と、を備え、
前記電流検出回路は、前記電流が通る第１の抵抗素子と、前記第１の抵抗素子を通る前記電流を増幅する演算増幅器と、を含み、
前記電力消費回路は、電源電位と接地電位との間に直列に接続されたトランジスタと第２の抵抗素子とを含み、前記トランジスタの制御端子に前記演算増幅器の出力を受けて、前記電流が前記閾値以下の場合に、前記演算増幅器の出力に応じて前記トランジスタがオンすることによって前記電力の消費を行う。

上記構成によれば、電流検出回路によって検出される電流に応じて、電力消費回路によって電力を消費することができる。その結果、電流が所定の閾値以下であっても、全体として一定以上の電流を確保し、スイッチング周波数が高周波となるのを防ぐことができる。また、検出される電流が大きい場合、電力消費回路での電力の消費を行わず、不必要な電力消費を防ぐことができる。したがって、ソフトスイッチング制御を行う電源回路の効率を改善することができる。しかも、前記電流検出回路は、前記電流が通る第１の抵抗素子と、前記第１の抵抗素子を通る前記電流を増幅する演算増幅器と、を含み、前記電力消費回路は、電源電位と接地電位との間に直列に接続されたトランジスタと第２の抵抗素子とを含み、前記トランジスタの制御端子に前記演算増幅器の出力を受けて、前記電流が前記閾値以下の場合に、前記演算増幅器の出力に応じて前記トランジスタがオンすることによって前記電力の消費を行う。これにより、電源回路の効率を改善することができる。

加えて、上記実施形態の一つに係る電源回路において、電力消費回路は、電流検出回路が検出する前記電流の大きさに応じて、消費する電力を連続的に変化させることができる。

上記構成によれば、電流検出回路が検出する電流の大きさに応じて、スイッチング周波数が高周波になるのを防ぐための連続的で適切な電力を電力消費回路にて消費することができる。

また、上記実施形態の一つに係る電源回路において、電流検出回路は、ＤＣ／ＤＣ変換回路が負荷へ出力している電力と対応した電流を検出することができる。

上記構成によれば、ＤＣ／ＤＣ変換回路が出力している負荷に応じた電流を電流検出回路にて適切に検出することができる。

さらに、上記実施形態の一つに係る電源回路において、力率改善回路は、トーテムポールブリッジレス型の力率改善回路であってもよい。

上記構成によれば、力率改善回路は、トーテムポールブリッジレス型の力率改善回路にも適用でき、さらに力率を改善することができる。
別の局面では、本開示の電源回路の効率改善方法は、
上記開示に係る電源回路の効率を改善する電源回路の効率改善方法であって、
前記電流検出回路の前記演算増幅器によって前記第１の抵抗素子を通る前記電流を増幅し、
前記電力消費回路の前記トランジスタの制御端子に前記演算増幅器の出力を受けて、前記電流が所定の閾値以下の場合に、前記演算増幅器の出力に応じて前記トランジスタがオンすることによって前記電力の消費を行う。
本開示の電源回路の効率改善方法によれば、上記開示に係る電源回路の効率を改善することができる。

本開示によれば、電源回路の効率の改善を可能にする技術を提供することができる。

図１は、実施形態に係る、電流検出回路および電力消費回路を含むＰＦＣ回路の回路構成の一例を例示する模式図である。

図２は、図１の模式図における、電流検出回路および電力消費回路の詳細な回路構成の一例を例示する模式図である。

図３は、ＰＦＣ回路の出力電力に応じた、回路の効率およびスイッチング周波数の一例を例示するグラフである。

以下、この開示の実施の形態を、図面を参照しながら詳細に説明する。

図１は、本開示に係る一実施形態としての電源回路１の模式図である。電源回路１は、ＰＦＣ回路１０と、電力消費部２０と、ＤＣ／ＤＣ変換回路３１とを備える。

ＰＦＣ回路１０は、整流平滑部１１と、制御部１２とを備える、トーテムポールブリッジレスＰＦＣ回路である。整流平滑部１１は、交流電源Ｖｉｎによる交流電圧の入力を直流電圧へと変換する回路であり、２個ずつ直列に接続された合計４個のＭＯＳＦＥＴ（Ｓ３～Ｓ６）と、２個インダクタ（Ｌ１１、Ｌ１２）と、キャパシタＣ１とを備える。整流平滑部１１は、交流電源Ｖｉｎの入力に基づいて、上記ＭＯＳＦＥＴ（Ｓ３～Ｓ６）をソフトスイッチング制御して、開放、短絡の制御をすることで、電力消費部２０及びＤＣ／ＤＣ変換回路３１へと整流及び平滑した所定の直流電圧を印加する。制御部１２は、整流平滑部１１に接続された制御回路１３と、ＭＯＳＦＥＴＳ１及びＭＯＳＦＥＴＳ２とを備える。整流平滑部１１に供給される交流電圧の極性と、電圧値とに基づいて、ＭＯＳＦＥＴＳ１及びＭＯＳＦＥＴＳ２をスイッチング制御し、交流電力の力率を改善する。

電力消費部２０は、電流検出回路２１と、電力消費回路２２とを備える。電流検出回路２１は、当該電流検出回路２１に流れる電流を検出することができ、すなわち、負荷３２の大きさを検出することができる。電力消費回路２２は、電力を消費することができる回路であり、当該電力消費回路２２にて消費される電力は、電流検出回路２１が検出する電流に基づいて制御される。

ＤＣ／ＤＣ変換回路３１は、整流平滑部１１より印加された直流電圧を所定の電圧に変換する。負荷３２は、ＤＣ／ＤＣ変換回路３１に接続され、変換後の所定の電圧によって作動する。

電流検出回路２１は、ＤＣ／ＤＣ変換回路３１に流れる電流を検出することで、ＤＣ／ＤＣ変換回路３１より負荷３２へと出力される電力、すなわち負荷３２にて消費される電力を検出する。また、電力消費回路２２は、電流検出回路２１が検出する負荷に応じて、消費する電力を連続的に変化させることができる。電力消費回路２２にて消費される電力は、負荷３２にて消費される電力に応じて当該電流検出回路２１で検出される電流に基づいて制御される。

図２は、電流検出回路２１および電力消費回路２２を詳細に表した回路の一例の模式図である。図２は、電流検出回路２１と、電力消費回路２２と、当該電流検出回路２１の検出電流に基づいて電力消費回路２２を制御する制御回路とを有する。

電流検出回路２１は、電流検出用抵抗Ｒ１を備える。電流検出用抵抗Ｒ１の両端の電圧に基づいて電流検出用抵抗Ｒ１に流れている電流を検出する。

電力消費回路２２は、電源Ｖｐｆｃと、トランジスタＴｒ１と、電力消費用抵抗Ｒ２とを備える。電力消費用抵抗Ｒ２に電流が流れることで、電力が消費される。

制御回路は、オペアンプＯＰ１を含む増幅回路２３と、オペアンプＯＰ２を含む定電流回路２４と、基準電源Ｖｃｃとを備える。これらの回路によって、検出電流に基づいて、電力消費回路２２における電力消費量を制御する。

増幅回路２３は、当業者には一般的な回路であり、詳細は記載しない。例示されている回路は、例えば、電流検出用抵抗Ｒ１の端Ｖ１の電位に基づいて、増幅回路の端Ｖ２に所定の増幅率で増幅された電位を生じさせる。

定電流回路２４は、当業者には一般的な回路であり、詳細は記載しない。例示されている回路は、例えば、定電流回路２４の付近にある端Ｖ３の電位に基づいて、電力消費用抵抗Ｒ２の端Ｖ４の電位を所定の電位に保つように電力消費回路２２に電流を生じさせる。

図２を参照して、制御回路によって消費される電力の制御の一例を記載する。ＤＣ／ＤＣ変換回路３１へと流れる電流、すなわち負荷３２で消費する電力に基づいて、電流検出用抵抗Ｒ１の端Ｖ１の電位が－１００ｍＶであるとする。増幅回路２３の増幅率が、例えば１００倍であるとき、増幅回路の端Ｖ２の電位は、－１０Ｖとなる。そして基準電源Ｖｃｃの電圧が、例えば５Ｖであるとき、端Ｖ３の電位が－５Ｖになるとする。この場合、負荷３２が消費する電力は、当該ＰＦＣ回路１０が想定する通常の電力消費量であると推定することができ、電力消費回路２２では、電力は消費されない。

次に、図２を参照して、制御回路によって消費される電力の制御の別の例を記載する。電流検出用抵抗Ｒ１の端Ｖ１の電位が－１ｍＶであるとする。増幅回路２３の増幅率が、同じく１００倍であるとき、増幅回路２３の端Ｖ２の電位は、－０．１Ｖとなる。そして基準電源Ｖｃｃの電圧が、同じく５Ｖであるとき、端Ｖ３の電位が２Ｖになるとする。このように端Ｖ３の電位が正の値となる場合、負荷３２が消費する電力は、当該ＰＦＣ回路１が想定する電力消費量より小さい状態であると推定することができる。この場合、電力消費用抵抗Ｒ２の端Ｖ４の電位が、端Ｖ３の電位と同じく２ＶとなるようにトランジスタＴｒ１に電流が流れ、電力消費用抵抗Ｒ２で電力が消費される。これによって負荷３２で消費される電力が小さいとしても、電力消費回路２２で電力が消費され、スイッチング周波数が高周波になるのを防ぐことができる。

上記のように、電流検出回路２１が検出する電流（すなわち、負荷３２にて負荷が消費する電力に応じて検出される電流）によって生じる電流検出用抵抗Ｒ１の端Ｖ１の電位に基づいて、電力消費回路２２が消費する電力は、制御される。

図３を用いて、本開示が適用される場面の一例について説明する。図３は、ＰＦＣ回路の出力電力に応じた、回路の効率およびソフトスイッチング制御のスイッチング周波数の一例を例示する。実線が出力電力に応じた効率を示し、破線が出力電力に応じたスイッチング周波数を示している。図３にて示されているように、ＰＦＣ回路の出力電力が低下すると、スイッチング周波数は高周波となり、回路の効率は低くなる。図３にて楕円で囲っている付近の領域の場合、特に回路の効率が低くなる。そのため、このような出力電力となる場合、さらに電力を消費させる制御を行うことで、全体的に一定以上の出力電力を確保することができる。

本開示は、例示された実施形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において、種々の改良及び設計上の変更が可能である。

本開示によれば、ＰＦＣ回路において、想定されている負荷よりも実際の負荷が小さい場合でも、ソフトスイッチング制御のスイッチング周波数が高周波とならず、その結果、電源回路の効率を改善することができる。

１：電源回路
１０：ＰＦＣ回路
１１：整流平滑部
１２：制御部
１３：制御回路
２０：電力消費部
２１：電流検出回路
２２：電力消費回路
３１：ＤＣ／ＤＣ変換回路
３２：負荷
Ｒ１：電流検出用抵抗

Claims (5)

1. ソフトスイッチング制御により力率を改善する力率改善回路と、
   前記力率改善回路の出力部から出力する直流電力を定電圧の直流電力に変換するＤＣ／ＤＣ変換回路と、
   前記ＤＣ／ＤＣ変換回路へ供給される電流を検出する電流検出回路と、
   前記力率改善回路の出力部に接続され、前記電流検出回路において検出した前記電流が所定の閾値以下の場合に電力の消費を行う電力消費回路と、を備え、
   前記電流検出回路は、前記電流が通る第１の抵抗素子と、前記第１の抵抗素子を通る前記電流を増幅する演算増幅器と、を含み、
   前記電力消費回路は、電源電位と接地電位との間に直列に接続されたトランジスタと第２の抵抗素子とを含み、前記トランジスタの制御端子に前記演算増幅器の出力を受けて、前記電流が前記閾値以下の場合に、前記演算増幅器の出力に応じて前記トランジスタがオンすることによって前記電力の消費を行う、
   電源回路。
2. 前記電力消費回路は、前記電流検出回路が検出する前記電流の大きさに応じて、消費する電力を連続的に変化させる、請求項１に記載の電源回路。
3. 前記電流検出回路は、前記ＤＣ／ＤＣ変換回路が負荷へ出力している電力と対応した電流を検出する、請求項１又は請求項２に記載の電源回路。
4. 前記力率改善回路は、トーテムポールブリッジレス型の力率改善回路である、請求項１から請求項３のいずれか一項に記載の電源回路。
5. 請求項１に記載の電源回路の効率を改善する電源回路の効率改善方法であって、
   前記電流検出回路の前記演算増幅器によって前記第１の抵抗素子を通る前記電流を増幅し、
   前記電力消費回路の前記トランジスタの制御端子に前記演算増幅器の出力を受けて、前記電流が所定の閾値以下の場合に、前記演算増幅器の出力に応じて前記トランジスタがオンすることによって前記電力の消費を行う、
   電源回路の効率改善方法。

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