JP6957278B2 - 超音波流量計 - Google Patents

Description

本発明は、超音波信号の伝搬時間をもとに流体の流速及び流量を計測する超音波流量計に関するものである。

超音波流量計の１つとして、２つの振動子間の送受信を複数回繰り返すことにより、計測分解能を高めるシングアラウンド法という手法を用いたものが提案されている。

特許文献１は、シングアラウンド法を用いた超音波流量計を開示する。特許文献１は、流量の速度を計測する方法として基準クロックとこの基準クロックよりも比較的周期が長い第２の基準クロックを用い、両者のクロックを一定時間毎に間欠的に比較して、第２の基準クロックを基準として、基準クロックの偏差を知り、この偏差に基づいて送信信号から受信波信号までの時間を測定するカウンタの計数値を修正することを開示する。基準クロックはセラミック発振子あるいはＣＲ発振器を用いて生成し、第２の基準クロックは水晶発振器を用いて生成する。

特許文献２は、特許文献１と同様のシングアラウンド法を用いた超音波流量計を開示する。

本書の図８は、特許文献２に開示されたシングアラウンド法を用いた超音波流量計の一部に当出願人が加筆して作成した流体管路とその周辺に配置された２つの振動子を示す。

図８において、第１振動子１と第２振動子２は流体の流れ９２に対して所定の角度θをもって流体管路９０に対向配置される。第１振動子１は流体の流れ９２の上流側に、第２振動子２は流体の流れ９２の下流側にそれぞれ配置される。流体の流れ９２は流速ｖをもって流体管路９０を流れる。

音速をＣ、流速をｖとすると、流体の流れ９２に対して上流から下流に向かう、すなわち順方向の超音波の伝搬速度は（Ｃ＋ｖ）、下流から上流に向かう、すなわち逆方向の超音波の伝搬速度は（Ｃ−ｖ）となる。２つの振動子間の距離をＬ、超音波の伝搬軸と流体管路９０の中心軸とがなす角度をθとすると、順方向と逆方向のそれぞれの伝搬時間ｔａ，ｔｂは
ｔａ＝Ｌ／（Ｃ＋ｖ・ｃｏｓθ） （式１）
ｔｂ＝Ｌ／（Ｃ−ｖ・ｃｏｓθ） （式２）
（式１）及び（式２）より、流速ｖは
ｖ＝Ｌ・（１／ｔａ−１／ｔｂ）／２ｃｏｓθ （式３）
流体管路９０の断面積をＳ、補正係数をＫとすると、（式３）より流体の瞬時流量Ｑは
Ｑ＝ｖ・Ｓ・Ｋ （式４）
ここで、（式４）の伝搬時間ｔａとｔｂの差は流速が小さいときには極めて微小であり、正確に計ることが困難であるので測定回数を多く設定し平均化することで、誤差を比較的小さくするとともに分解能を高めている。すなわち、順方向と逆方向の伝搬をそれぞれｎ回繰り返し、順方向と逆方向のｎ回の繰り返しでの送受信の所要時間をそれぞれＴａ，Ｔｂとすれば、Ｔａ，Ｔｂをｎで割ることによって１回当たりの伝搬時間ｔａ，ｔｂが求められるので、この値を（式４）に代入することにより正確な流量を求めることができる。そして、このような繰り返し計測を間欠的に一定の周期τ（例えば２秒）で行い、（式４）で求めた瞬時流量Ｑと間欠周期τの積を求めることによって、間欠周期τの間に流体管路９０を通過した流体流量が求められるので、この値を積算することにより流体流量の積算値を求めることができる。

なお、特許文献２は、高速クロックの生成にはＣＲ発振回路を、低速クロックの生成には水晶発振回路を、補助クロックの生成にはリングオシレータをそれぞれ用いることを示す。

特許２８６６３３２号公報 特許４９７３０３５号公報

特許文献１，２が後述する本発明に係る技術的思想を一部開示していることは認められる。しかし、その目的を達成するための具体的な回路構成までは開示していない。

本発明は、超音波流量計において流体の伝搬時間を測定するに好適な具体的な回路構成を提案することを目的とする。

本書で“クロック”とは各種発振器で生成される発振信号を指す。また、“検定”とは前記クロックの周波数（周期）の実態を基準クロックに基づき測定することを指す。なお、基準クロックで検定されたクロックを新たな基準クロックとして別のクロックを検定することも本書でいう“検定”に含まれる。また、本書での“検定回路”や“検定手段”とは、前記“検定”を行うための回路機能だけではなく、その回路機能を実行するための付帯的な回路機能も含む。

本発明に係る超音波流量計は、流体が流れる流体管路に設けられ超音波信号を互いに送受信する第１振動子及び第２振動子と、第１振動子または第２振動子にバースト波を送信する送信手段と、第１振動子及び第２振動子を送信側か受信側のいずれかに切り換える切換手段と、第１振動子または第２振動子により生成される受信信号を増幅する増幅手段と、所定の閾値が設定され、増幅手段から出力された増幅信号の頂点が所定の範囲に収まっているか否かを検出する第１コンパレータと、第１コンパレータの閾値よりも低い閾値が設定され、増幅信号が所定の閾値を超えているか否かを検出する第２コンパレータと、増幅信号の複数のゼロクロス点を検出する第３コンパレータと、バースト波の送信タイミングから増幅信号がゼロクロス点に到達するまでの伝搬時間を計測する計測手段と、を備え、計測手段は、低速クロックと、低速クロックでその周波数が検定され低速クロックよりも伝達時間が速い中速クロックと、中速クロックでその周波数が検定され中速クロックよりも伝達時間が速い高速クロックとを備え、中速クロックを用いる第１の伝搬時間においては第１伝搬時間カウンタで計測を行い、高速クロックを用いる第２の伝搬時間においては第２伝搬時間カウンタで計測を行い、第１の伝搬時間と前記第２の伝搬時間との差または和から伝搬時間を求める。これによって、消費電力が大きくなる高速クロックの動作時間を必要最小限に抑えることができる。

本発明に係る超音波流量計の具体的な形態は中速クロックによる第１の伝搬時間ｔτ１の計測の開始及び終了はそれぞれバースト波の送信タイミング及びゼロクロス点と次のゼロクロス点との間の区間であり、高速クロックによる第２の伝搬時間ｔτ２の開始及び終了はそれぞれゼロクロス点の検出タイミング及び第１の伝搬時間の終了のタイミングと同じである。伝搬時間ｔτは、ｔτ＝ｔτ１−ｔτ２として求める。これによって、伝搬時間ｔτを極めて簡便な算出式で求めることができる。

本発明に係る超音波流量計の具体的な別の形態は、中速クロックによる第１の伝搬時間ｔτ１ａの計測の開始及び終了はそれぞれバースト波の送信タイミング及び第３コンパレータがゼロクロス点を検出するまでの任意の区間であり、高速クロックによる第２の伝搬時間ｔτ２ａの開始及び終了はそれぞれ第１の伝搬時間ｔτ１ａの終了タイミング及びゼロクロス点を検出するタイミングであって、伝搬時間ｔτは、ｔτ＝ｔτ１ａ＋ｔτ２ａとして求める。これによって、伝搬時間ｔτを極めて簡便な算出式で求めることができる。

本発明に係る超音波流量計の具体的な別の形態は、中速クロックによる第１の伝搬時間ｔτ１ａの計測の開始及び終了はそれぞれバースト波の送信タイミング及び第２コンパレータを用いて増幅信号が閾値を超えたことを検出するまでの任意の区間であり、高速クロックによる第２の伝搬時間ｔτ２ａの開始及び終了はそれぞれ第１の伝搬時間ｔτ１ａの終了タイミング及び第３コンパレータがゼロクロス点を検出したタイミングと同じであり、伝搬時間ｔτは、ｔτ＝ｔτ１ａ＋ｔτ２ａとして求める。これによって、伝搬時間ｔτを極めて簡便な算出式で求めることができる。

本発明に係る超音波流量計の具体的な別の形態は、伝搬時間ｔτの計測と、中速クロック及び高速クロックの検定は並行して行う。これによって消費電力の増加を抑え、かつ伝搬時間の計測を迅速に行うことができる。

本発明に係る超音波流量計の具体的な別の形態は、伝搬時間の計測にあたっては、受信信号（増幅信号）の頂点の数は２以上を対象とし、かつ受信信号のゼロクロス点は４以上を対象とする。これによって伝搬時間を高精度に計測することができる。

本発明に係る超音波流量計の具体的な別の形態は、第３コンパレータでのゼロクロス点の検出は、第２コンパレータを用いて増幅信号が所定の閾値を超えたことを検出した後に行う。これによれば、伝搬時間の計測の対象は所定の振幅レベルを満たしたものに限定されるので計測を高精度で行うことができる。

本発明に係る超音波流量計の具体的な別の形態は、増幅手段は、受信信号を所定の振幅値まで増幅する第１増幅手段と第１増幅手段から出力された第１増幅信号を所定のレベルまで微調整する第２増幅手段で構成されている。これによって受信信号の大きさを精度よく調整できるので、後段での信号処理精度を高めることができる。

本発明に係る超音波流量計の具体的な別の形態は、第２増幅手段は、ＰＧＡ（プログラマブルゲイン増幅器）で構成される。これによってゲインの微調整の精度を高めることができる。

本発明に係る超音波流量計の具体的な別の形態においては、中速クロックによる高速クロックの検定は、高速クロックが発生するタイミングよりも遅れて開始される。これによって、高速クロックが安定した状態での検定を行えるので検定精度を高めることができる。

本発明に係る超音波流量計の具体的な別の形態は、高速クロックの検定開始のタイミングは低速クロックの立ち上がりまたは立ち下がりのタイミングに一致する。これによって、高速クロック、中速クロック及び低速クロック間の周波数（周期）の関係を適正に保持することができる。

本発明に係る超音波流量計の具体的な別の形態は、高速クロックの検定区間は、低速クロックのＮ発目（Ｎは１以上の整数）の立ち上がりまたは立ち下がりから中速クロックの所定数に基づき設定された第１の区間領域と、低速クロックの（Ｎ＋１）発目の立ち上がりまたは立ち下がりから中速クロックの所定数に基づき設定された第２の区間領域の２つの領域である。これによって、高速クロック及び中速クロックとの検定が低速クロックの同じ１クロック（１周期）内で行えるので検定精度を高めることができる。

本発明に係る超音波流量計の具体的な別の形態は、低速クロックによる中速クロックの検定区間の時間幅は第１の区間領域の立ち下がりのタイミングから第２の区間領域の立ち下がりのタイミングまでである。これによって中速クロックの検定区間を適確に設定することができる。

本発明に係る超音波流量計の具体的な別の形態は、第１の区間領域の時間幅をＴ１、第２区間領域の時間幅をＴ２、第１の区間領域の立ち下がりから第２区間領域の立ち下がりまでの時間幅をＴ３とし、低速クロックの所定の一周期での時間幅をＴとしたときに、Ｔ＝Ｔ１−Ｔ２＋Ｔ３が成立する。これによれば高速クロックの検定を行う時間幅Ｔ１，Ｔ２と中速クロックの検定を行う時間幅Ｔ３の加減算の大きさは常に基準クロックである低速クロックの時間幅Ｔ３に等しくなるように選ばれているので、中速クロックと高速クロックの検定精度を高めることができる。

本発明に係る超音波流量計の具体的な別の形態は、時間幅Ｔ１及び時間幅Ｔ２において高速クロックの検定が、時間幅Ｔ３において中速クロックの検定がそれぞれ行われる。これによれば、中速クロックと高速クロックは低速クロックの同じ一周期で行われるので両者クロック検定精度を高めることができる。

本発明に係る超音波流量計の具体的な別の形態は、送信手段、切換手段、増幅手段、第１コンパレータ、第２コンパレータ、第３コンパレータ、高速クロックを生成する生成手段、第１伝搬時間カウンタ、及び第２伝搬時間カウンタは同一の半導体集積回路に内蔵される。これによれば、多くの回路部を半導体集積回路に内蔵するので超音波流量計の廉価と流量の計測の高速化が図れる。

本発明に係る超音波流量計の具体的な別の形態は、低速クロック、中速クロック、及び高速クロックは、水晶発振器、ＣＲ発振器（またはセラミック発振器）、及びリングオシレータでそれぞれ生成され、水晶発振器及びセラミック発振器は半導体集積回路の外部に設けられ、ＣＲ発振器及びリングオシレータは半導体集積回路に内蔵される。これによれば、ＣＲ発振器及びリングオシレータを半導体集積回路に内蔵するので超音波流量計の小型化及び廉価化が図れる。

ＣＲ発振器、及びリングオシレータを半導体集積回路に内蔵したので超音波流量計の小型化と廉価化が図れ、かつ、流量の計測には高周波数の発振器を限定した区間で用いるようしたので省電力化と流量の計測の高速化が図れる。

本発明の実施形態における超音波流量計の回路ブロック図である。 図１における制御部の回路ブロック図である。 図１及び図２に用いる第２発振器（ＣＲオシレータ）のブロック回路図である。 図２に示した第１カウンタ検定回路の具体的な回路図である。 図４に示した第１カウウンタ検定回路のタイミングチャートである。 図４に示した第２カウウンタ検定回路及び第１〜第３コンパレータに印加される受信信号のタイミングチャートである。 本発明に係る伝搬時間の計測を説明するためのタイミングチャートである。 超音波流量計の流体管路の周辺を示す図である。

（実施の形態）
図１は、本発明の実施形態に係る超音波流量計の回路ブロック図である。図１において、本発明の超音波流量計は第１振動子１及び第２振動子２を備え、これらの振動子は流体管路９０に対向して配置される（図８参照）。さらに、本発明に係る超音波流量計はアナログ部３及びロジック部４を含む半導体集積回路５と、半導体集積回路５の外部に配置された第１発振器６、電池７、遮断弁１１、感震器１２、圧力センサ１３、表示手段１４、及びマイコン１０等を備える。第１発振器６は周波数が例えば３２ｋＨｚ（正確には３２．７６８ｋＨｚ）のクロックを生成する。本書において、第１発振器６で生成するクロックは“低速クロック”と称される。

アナログ部３は、ロジック部４からの送受信方向制御信号ＳＪを受けて第１振動子１及び第２振動子２にバースト波ＢＵＲＳＴを送信する送信手段３１と、バースト波ＢＵＲＳＴの送信側を第１振動子１か第２振動子２のいずれかに切り換える切換手段３２と、振動子の出力形式を変換する変換手段３３とを備える。第１振動子１がバースト波ＢＵＲＳＴの送信側に切り換えられた場合には第２振動子２が受信側に、第２振動子２がバースト波ＢＵＲＳＴの送信側に切り換えられた場合には第１振動子１が受信側に置かれる。バースト波ＢＵＲＳＴは間欠的に発生される周波数が例えば５２０ｋＨｚの矩形波信号や正弦波信号であり、バースト波ＢＵＲＳＴの数Ｎは振動子１，２の種類や超音波流量計の種類によって適宜設定されるが、本書では例えばＮ＝４〜６個に設定される。変換手段３３は振動子の出力が電流形式の場合は電流を電圧に変換する、いわゆるＩ／Ｖ変換を行い、振動子の出力が電圧形式の場合は電圧−電圧変換すなわちＶ／Ｖ変換を行うか、もしくは変換手段３３を不要とすることができる。

アナログ部３はさらに、第１振動子１または第２振動子２から出力される信号の振幅を所定の大きさまで増幅する第１増幅手段３４と、第１増幅手段３４で増幅した信号の振幅を微調整して所定の大きさに調整する第２増幅手段３５とを備える。なお、第１増幅手段３４及び第２増幅手段３５は、少なくともいずれか一方の増幅手段で増幅信号のゲイン調整ができるのであれば、いずれか一方の増幅手段の設置だけで十分である。増幅手段として、ゲインが例えば２５６の段階に調整が可能なＰＧＡ（プログラマブルゲイン増幅器）を用いることができる。なお、本書での“受信信号”は、第１増幅手段３４または第２増幅手段３５から取り出される増幅信号と同義である。

さらに超音波流量計は、受信信号（第１増幅手段３４または第２増幅手段３５の出力）の頂点が所定の範囲に収まっているか否かを検出する第１コンパレータ３６と、受信信号が所定の閾値を超えているか否かを検出する、いわゆるエンベロープ（包絡線）コンパレータの役割を有する第２コンパレータ３７とを備える。さらに、超音波流量計は受信信号の複数のゼロクロス点を検出する第３コンパレータ３８と、アナログ部３及びロジック部４を駆動する電圧を安定させる内部電源用レギュレータ３９とを備える。

ロジック部４は、制御手段４０と、送受信方向制御手段４２と、第２発振器４３及び第２発振器４３で生成したクロックをカウントする第１伝搬時間カウンタ４４とを備える。第２発振器４３は例えば抵抗とキャパシタを用いたＣＲ発振器で構成される。本発明で用いる第２発振器４３は具体的にはキャパシタを定電流で充放電させてクロックを生成するＣＲ発振器を採用し、標準の発振周波数は例えば４ＭＨｚに選ばれる。なお、第２発振器４３はＣＲ発振器ではなく、半導体集積回路５の外部に設ける図示しないセラミック発振器に置き換えてもよい。本書において第２発振器４３で生成するクロックは“中速クロック”と称される。さらにロジック部４は、第３発振器４５と第３発振器４５で生成したクロックをカウントする第２伝搬時間カウンタ４６とを備える。第３発振器４５は例えばリングオシレータで構成され、生成するクロックの周波数は例えば５００ＭＨｚに選ばれる。本書において第３発振器４５で生成するクロックは“高速クロック”と称される。

以上述べたように、“低速クロック”、“中速クロック”、及び“高速クロック”とは、第１発振器６、第２発振器４３、及び第３発振器４５でそれぞれ生成される発振信号であり、高速クロックは中速クロックよりも伝達時間が速く、中速クロックは低速クロックよりも伝達時間が速い。言い換えれば、クロックの周波数の大小は、高速クロック＞中速クロック＞低速クロックの関係に置かれる。

ロジック部４は、さらにエラーカウンタ４７を備える。エラーカウンタ４７は、流体の伝搬時間をＭ回測定したときに発生したエラーの回数をカウントする。ここで、エラーとは受信信号ＥＲが所定の閾値ＥＲ＿Ｈ＿Ｖｔｈより大きい（ハイエラー）とき、所定の閾値ＥＲ＿Ｌ＿Ｖｔｈより小さい（ローエラー）とき、及びバースト波を送信してから所定の時間が経過したにもかかわらず検出されない（オーバーフロー）ときのことをいう。本発明においては、伝搬時間を測定するにあたり、流体管路の上流から下流、及び下流から上流での測定を１パケットとしたときに例えば６４パケットの測定を行うが、そのときのエラーの回数をカウントするのがエラーカウンタ４７の役割である。なお、エラーカウンタ４７は必須の構成要件ではない。伝搬６４パケットの測定のうち例えば１０回以上エラーが発生した場合にはアナログ部３で第１増幅手段３４、第２増幅手段３５等で再調整及び再設定を行うことになる。なお、この回数は超音波流量計の求める精度に基づいて設定することが可能である。エラーカウンタ４７を備えない場合には流量計測の精度が低下する可能性がある。

制御手段４０は、ロジック部４の中枢部にあたり、流体（例えばガス）の伝搬時間の測定、中速クロックの検定、高速クロックの検定、及びアナログ部３の各種制御を行う。なお、ロジック部４はアナログ部３から入力された各種の信号に基づき、さらにアナログ部３の例えば第１増幅手段３４、第２増幅手段３５でのゲインの調整を例えば最大４０ｄｂ（１００倍）を１２８分割し、１〜１２８ステップでデジタル的に調整することができる。なお、制御手段４０の具体的な内部回路構成については後述する。

ロジック部４にはマイコンインターフェース４８が用意されている。マイコンインターフェース４８は、送受信方向制御手段４２、第１伝搬時間カウンタ４４、第２伝搬時間カウンタ４６、及びエラーカウンタ４７からそれぞれ取り出した各種データを半導体集積回路５の外部に用意したマイコン１０に送り演算処理を行わせる中継の役割を担う。

半導体集積回路５の内部電源用レギュレータ３９には電池７から例えば１．８Ｖまたは２．２Ｖの電圧が供給される。電池は例えばリチウムイオン電池が用いられる。また、半導体集積回路５の外部に用意した遮断弁１１、感震器１２、圧力センサ１３、及び表示手段１４等は本発明に係る超音波流量計の付属機能として用意され、これらもマイコン１０で制御される。

以上、図１に本発明に係る超音波流量計のブロック回路図を示した。本発明の１つの特徴は、第２発振器４３及び第３発振器４５を半導体集積回路５に内蔵したことである。特に第２発振器４３を半導体集積回路５に内蔵することにより、従前、半導体集積回路５の外部に用意していたＣＲ発振器やセラミック発振器の設置を排除することができ、超音波流量計の小型化と廉価化が図れる。なお、第２発振器４３及び第３発振器４５を半導体集積回路５に内蔵する不具合として、それらで生成されるクロックの周波数（周期）の偏差が増大することが懸念される。こうした不具合を克服するために本発明はこれらの周波数（周期）の実態を検定する検定回路を設けている。

図２は、図１における制御手段４０の具体的な回路ブロック図である。制御手段４０は本発明の中枢回路部の１つであり、アナログ部３及びロジック部４を制御すると共に流量の伝搬時間の計測、中速クロック及び高速クロックの検定等を行う。中速クロック及び高速クロックの検定は伝搬時間の計測と別のタイミングで行うのではなく、並行して行う。これによって、消費電力の増加を抑え、かつ伝搬時間の計測を迅速に行うことができる。こうした検定を行うために制御手段４０は、後述するように第１コンパレータ３６、第２コンパレータ３７、及び第３コンパレータ３８から取り出された各種検出信号に基づき、中速クロック、高速クロックを検定するための各種信号を生成する。具体的には後述で明らかとなる。

制御手段４０は、第１カウンタ検定回路４００と、第２カウンタ検定回路４２０と、その他の回路４４０と、を備える。なお、図中の符号（ａ）〜（ｋ）は後述の図４〜図５に付した符号（ａ）〜（ｋ）にそれぞれ対応する各種信号が取り出されるノードを表している。

第１カウンタ検定回路４００は、第１発振器４３で生成する発振周波数４ＭＨｚのクロック（中速クロック）等の周波数（周期）の大きさを検定するために用意されている。中速クロックの発振周波数を検定するために、第３発振器４５で生成するクロック周波数５００ＭＨｚの高速クロックと第１発振器６で生成した周波数が３２ｋＨｚの低速クロックを用いる。なお、中速クロックは高速クロックを検定するときには検定信号として用いられる。

第１カウンタ検定回路４００は、区間制御手段４０１を備える。区間制御手段４０１には分周器４１０で中速クロックＣＬＫ４Ｍを４分の１に分周した分周用クロックＣＬＫ１Ｍが印加される。また第１カウンタ検定回路４００は、流量計の流量を測定するために基準となる基準信号の立ち上がりタイミングまたは立ち下がりのタイミングをキャッチする区間生成手段４０２と区間生成手段４０３を備える。区間生成手段４０２は、検定開始後の例えば２発目の低速クロックＣＬＫ３２ｋの立ち上がりのタイミングをキャッチし、区間生成手段４０３は次の３発目の立ち上がりのタイミングをキャッチする。したがって、区間生成手段４０２，４０３によって、基準信号の一周期が設定される。端的に言うと、区間生成手段４０２は検定信号を検定する際の開始を特定し、区間生成手段４０３は、その終了を特定するための回路手段となる。

第１カウンタ検定回路４００は、さらに区間生成手段４０４を備える。区間生成手段４０４は、区間生成手段４０２，４０３で特定された立ち上がりまたは立ち下がりのタイミングに基づき設定される区間生成手段であり低速クロック（４ＭＨｚ）の検定区間、すなわち検定する時間幅を決定する。具体的に、は区間生成手段４０２で生成されるパルス信号の立ち下がりから区間生成手段４０３で生成されるパルス信号の立ち下がりまでが低速クロックの検定区間に設定されている。

第１カウンタ検定回路４００は、さらに同期化手段４０５，４０６、及びレジスタ４０７，４０８，４０９を備える。同期化手段４０５は、区間生成手段４０２で生成したデータを第３発振器４５で生成した高速クロック（５００ＭＨｚ）に確実に同期させ後段のレジスタ４０７に格納するために用意されている。同期化手段４０６は、区間生成手段４０３で生成したデータを確実に第３発振器４５で生成した高速クロック（５００ＭＨｚ）に同期させ後段のレジスタ４０８に格納するために用意されている。

レジスタ４０７は、同期化手段４０５で同期された区間生成手段４０２のデータを格納する。レジスタ４０８は、同期化手段４０６で同期された区間生成手段４０３のデータを格納する．レジスタ４０９は、区間生成手段４０４で生成されたデータ、すなわち、低速クロックの検定対象となる区間（時間）を格納する。

第１カウンタ検定回路４００の区間生成手段４０１〜４０３、同期化手段４０５〜４０６、及びレジスタ４０７〜４０９には符号（ａ）〜（ｋ）で示す各種信号が印加されるがこうした各種信号については後述する。

図２、制御手段４０はさらに第２カウンタ検定回路４２０を備える。第２カウンタ検定回路４２０は、第２発振器４５で生成する高速クロックの周波数の大きさを検定するために用意されている。高速クロックの発振周波数を検定するために、第１発振器４３で生成する低速クロック（４ＭＨｚ）を用いる。第２カウンタ検定回路４２０は、高速クロックの検定有効区間を制御する区間制御手段４２１を備え、区間制御手段４２１にはエンベロープコンパレータ（第２コンパレータ３７）が検出したエンベロープ比較信号ＥＮＶ＿ＣＭＰが印加される。さらに第２カウンタ検定回路４２０は、低速クロックで高速クロックを検定する区間を制御する検定区間制御手段４２２、検定区間制御手段４２２から取り出された高速クロックに同期化させる同期化制御手段４２３、及び検定区間制御手段４２２のデータを格納する検定結果レジスタ４２４を備える。図２に示した回路ブロックはあくまでも一例に過ぎなく、当業者にとってみれば低速クロック、中速クロック及び高速クロックと各種論理回路等を用いて検定するに十分な各種の信号を生成することは比較的に容易であろう。

図３は、図１における第２発振器４３の回路ブロック図である。第２発振器４３は、定電流源４３１、ヒステリシス付コンパレータ４３２を備える。定電流源４３１は、電圧源ＶＣＣ側に接続される第１定電流源ＣＣ１と、接地電位ＧＮＤ側に接続された第２定電流源ＣＣ２を備える。これらの電流源とスイッチＳＷ及びヒステリシス付コンパレータ４３２の組み合わせによってキャパシタＣτに充放電が繰り返され矩形状の中速クロックが出力され、制御手段４０及び第１伝搬時間カウンタ４４に伝達される。

図４は、図２に示した第１カウンタ検定回路４００、すなわち中速クロック（４ＭＨｚ）等の検定回路の具体的な構成を示す回路ブロック図である。

区間制御手段４０１は、高速クロック（５００ＭＨｚ）のイネーブル区間を設定する。高速クロック（５００ＭＨｚ）は常時生成させるわけではなく、その区間は限定される。高速クロック（５００ＭＨｚ）の生成を有効にする制御信号が区間制御手段４０１で生成される。区間制御手段４０１は、ＤフリップフロップＤＦＦ０〜ＤＦＦ２８，ＤＦＦ３０〜ＤＦＦ５８，ＤＦＦ６０〜ＤＦＦ６４，ＤＦＦ７０〜ＤＦＦ７３、ＲＳフリップフロップＡｒｅａ＿Ｔ１＿Ｌｏｎｇ、Ａｒｅａ＿Ｔ２＿Ｌｏｎｇ、及び論理和回路ＯＲ等の各種論理回路で構成される。

ＤフリップフロップＤＦＦ０〜ＤＦＦ２８，ＤＦＦ３０〜ＤＦＦ５８の入力端子（記号△）には中速クロックＣＬＫ４Ｍを４分の１に分周した分周用クロックＣＬＫ１Ｍ（周波数が１ＭＨｚ）が印加され、ＤフリップフロップＤＦＦ６０及びＤＦＦ６１の入力端子（記号△）には低速クロックＣＬＫ３２ｋが印加される。ＤフリップフロップＤＦＦ０のＤ入力にはＤフリップフロップＤＦＦ６０のＱ出力が印加される。ＤフリップフロップＤＦＦ０のＱ出力は次段のＤフリップフロップＤＦＦ１のＤ入力に印加され、順次、各ＤフリップフロップのＱ出力は次段のＤ入力に印加される。ＤフリップフロップＤＦＦ２８のＱ出力は、イネーブル信号ＥＮとしてＲＳフリップフロップＡｒｅａ＿Ｔ１＿Ｌｏｎｇのセット入力端子（Ｓ）に印加される。

ＲＳフリップフロップＡｒｅａ＿Ｔ１＿Ｌｏｎｇのリセット入力端子（Ｒ）には区間生成手段４０２のＤフリップフロップＤＦＦ６４のＱ出力β＿ＳＦ１がディスエーブル信号ＤＩＳＥＮとして印加される。ＲＳフリップフロップＡｒｅａ＿Ｔ１＿Ｌｏｎｇに印加されるイネーブル信号ＥＮは第３発振器４５の動作を有効にして高速クロック（５００ＭＨｚ）を生成するために、ディスエーブル信号ＤＩＳＥＮ（β＿ＳＦ１）は第３発振器４５の動作を無効にして高速クロック（５００ＭＨｚ）の生成を無効にするためにそれぞれ用意される。

ＤフリップフロップＤＦＦ３０のＤ入力にはＤフリップフロップＤＦＦ６１のＱ出力が印加される。ＤフリップフロップＤＦＦ３０のＱ出力は次段のＤフリップフロップＤＦＦ３１のＤ入力に印加され、順次、各ＤフリップフロップのＱ出力は次段のＤ入力に印加される。ＤフリップフロップＤＦＦ５８のＱ出力は、イネーブル信号ＥＮとしてＲＳフリップフロップＡｒｅａ＿Ｔ２＿Ｌｏｎｇのセット入力端子（Ｓ）に印加される。

ＲＳフリップフロップＡｒｅａ＿Ｔ２＿Ｌｏｎｇのリセット入力端子（Ｒ）には区間生成手段４０３のＤフリップフロップＤＦＦ７２のＱ出力δ＿ＳＦ１がディスエーブル信号ＤＩＳＥＮとして印加される。ＲＳフリップフロップＡｒｅａ＿Ｔ２＿Ｌｏｎｇに印加されるイネーブル信号ＥＮは第３発振器４５の動作を有効にして高速クロック（５００ＭＨｚ）を生成するために、ディスエーブル信号ＤＩＳＥＮ（δ＿ＳＦ１）は第３発振器４５の動作を無効にして高速クロック（５００ＭＨｚ）の生成を無効にするためにそれぞれ用意される。

ＲＳフリップフロップＡｒｅａ＿Ｔ１＿Ｌｏｎｇ及びＲＳフリップフロップＡｒｅａ＿Ｔ２＿Ｌｏｎｇからそれぞれ出力された信号は論理和回路ＯＲの入力端子に印加される。これによって、ＲＳフリップフロップＡｒｅａ＿Ｔ１＿Ｌｏｎｇ及びＡｒｅａ＿Ｔ２＿Ｌｏｎｇの少なくとも一方から信号が入力された際には第３発振器４５において高速クロック（５００ＭＨｚ）の生成が許可される。

論理和回路ＯＲから出力されるイネーブル信号ＣＬＫ５００Ｍ＿ＥＮ＿Ａに基づき第３発振器４５はイネーブル状態またはディスエーブル状態に置かれる。イネーブル信号ＣＬＫ５００Ｍ＿ＥＮ＿Ａが例えばハイレベルであるとき第３発振器４５はイネーブル状態となり高速クロック（５００ＭＨｚ）の生成が開始され、イネーブル信号ＣＬＫ５００Ｍ＿ＥＮ＿Ａが例えばローレベルであるとき第３発振器４５はディスエーブル状態となり高速クロック（５００ＭＨｚ）の生成が停止される。

区間生成手段４０２は、高速クロック（５００ＭＨｚ）を検定するための区間、すなわち後述の図５の検定第１区間Ｔ１を設定する。検定第１区間Ｔ１は逐次設定することが可能であるが、例えば低速クロック（３２ｋＨｚ）の２発目のパルスの立ち上がりに開始され、例えば検定第１区間の開始後における中速クロック（４ＭＨｚ）の２発目の立ち上がりに終了される。

ＤフリップフロップＤＦＦ６２〜６４の入力端子（記号△）には中速クロックＣＬＫ４Ｍが印加される。ＤフリップフロップＤＦＦ６２のＤ入力にはＤフリップフロップＤＦＦ６１のＱ出力αが印加され、Ｑ出力は次段のＤフリップフロップＤＦＦ６３のＤ入力に印加される。ＤフリップフロップＤＦＦ６３のＱ出力βは次段のＤフリップフロップＤＦＦ６４のＤ入力に印加され、さらにディスエーブル信号ＤＩＳＥＮとしてＲＳフリップフロップＡｒｅａ＿Ｔ１のリセット入力端子（Ｒ）に印加される。ＤフリップフロップＤＦＦ６４のＱ出力β＿ＳＦ１はディスエーブル信号ＤＩＳＥＮとして区間生成手段４０１のＲＳフリップフロップＡｒｅａ＿Ｔ１＿Ｌｏｎｇのリセット入力端子（Ｒ）に印加される。

ＲＳフリップフロップＡｒｅａ＿Ｔ１のセット入力端子（Ｓ）には区間生成手段４０１のＤフリップフロップＤＦＦ６１のＱ出力αが印加され、リセット入力端子（Ｒ）にはＤフリップフロップＤＦＦ６３のＱ出力βがディスエーブル信号ＤＩＳＥＮとして印加される。ＲＳフリップフロップＡｒｅａ＿Ｔ１の出力はＡｒｅａ＿Ｔ１の同期化制御４０５に印加される。

区間生成手段４０３は、高速クロック（５００ＭＨｚ）を検定するための区間、すなわち後述の図５の検定第２区間Ｔ２を設定する。検定第２区間の設定も検定第１区間の設定と同様に逐次設定することが可能である。例えば低速クロック（３２ｋＨｚ）の３発目のパルスの立ち上がりに開始され、例えば検定第２区間の開始後における中速クロック（４ＭＨｚ）の２発目の立ち上がりに終了される。なお、後述で明らかになるが、区間生成手段４０２，４０３は高速クロック（５００ＭＨｚ）の検定区間を設定するだけではなく、中速クロック（４ＭＨｚ）の検定区間の設定にも利用される。

ＤフリップフロップＤＦＦ７０〜７３の入力端子（記号△）には中速クロックＣＬＫ４Ｍが印加される。ＤフリップフロップＤＦＦ７０のＤ入力にはＤフリップフロップＤＦＦ７３のＱ出力γが印加され、Ｑ出力は次段のＤフリップフロップＤＦＦ７１のＤ入力に印加される。ＤフリップフロップＤＦＦ７１のＱ出力δは次段のＤフリップフロップＤＦＦ７２のＤ入力に印加され、さらにディスエーブル信号ＤＩＳＥＮとしてＲＳフリップフロップＡｒｅａ＿Ｔ２のリセット入力端子（Ｒ）に印加される。ＤフリップフロップＤＦＦ７２のＱ出力δ＿ＳＦ１はディスエーブル信号ＤＩＳＥＮとして区間生成手段４０２のＲＳフリップフロップＡｒｅａ＿Ｔ２＿Ｌｏｎｇのリセット入力端子（Ｒ）に印加される。

ＲＳフリップフロップＡｒｅａ＿Ｔ２のセット入力端子（Ｓ）にはＤフリップフロップＤＦＦ７３のＱ出力γが印加され、リセット入力端子（Ｒ）にはＤフリップフロップＤＦＦ７１のＱ出力δがディスエーブル信号ＤＩＳＥＮとして印加される。ＲＳフリップフロップＡｒｅａ＿Ｔ２の出力はＡｒｅａ＿Ｔ２の同期化制御４０７に印加される。

区間生成手段４０４は、中速クロック（４ＭＨｚ）を検定するための区間、すなわち後述の図５の中速クロック検定区間Ｔ３を設定する。区間生成手段４０４は、ＤフリップフロップＡｒｅａ＿Ｔ３で構成される。ＤフリップフロップＡｒｅａ＿Ｔ３の入力端子（記号△）には中速クロックＣＬＫ４Ｍが印加され、Ｄ入力には区間生成手段４０２のＤフリップフロップＤＦＦ６３のＱ出力β及び区間生成手段４０３のＤフリップフロップＤＦＦ７１のＱ出力δが印加される。ＤフリップフロップＡｒｅａ＿Ｔ３のＱ出力はレジスタ４０９に印加される。区間生成手段４０４で設定される中速クロック検定区間Ｔ３は低速クロック（３２ｋＨｚ）の一周期にほぼ等しい。

図５は、図２及び図４に示した第１カウンタ検定回路４００の主なノードにおけるタイミングチャートである。以下、図１、図２、及び図４を参照して図５について説明する。

図５（ａ）は、半導体集積回路５の外部に設けた第１発振器６で生成される低速クロックＣＬＫ３２ｋを示す。第１発振器６を例えば水晶発振器で構成するならば発振周波数の偏差は極めて小さく、その大きさは例えば２０ｐｐｍ〜３０ｐｐｍ（０．００２％〜０．００３％）の範囲に収めることができる。低速クロックＣＬＫ３２ｋの発振周波数はほぼ３２ｋＨｚである。低速クロックＣＬＫ３２ｋは、本発明における検定の基準クロックとなる。低速クロックＣＬＫ３２ｋは、時刻ｔ１〜ｔ３、及び時刻ｔ３〜ｔ７がそれぞれ１周期の区間となる。時刻ｔ１，ｔ３、及びｔ７が低速クロックＣＬＫ３２ｋの１発目、２発目、及び３発目のそれぞれの立ち上がりタイミングとなる。

図５（ｂ）は、半導体集積回路５の内部に設けた第２発振器４３で生成される中速クロックＣＬＫ４Ｍを示す。第２発振器４３は例えばＣＲ発振器で構成される。中速クロックＣＬＫ４Ｍの発振周波数は例えば４ＭＨｚである。中速クロックＣＬＫ４Ｍは、例えば流量の伝搬時間を測定するときに利用される。中速クロックＣＬＫ４Ｍを生成する第２発振器４３は半導体集積回路５の内部に設けるため、発振周波数の偏差は個別部品で構成したときのそれに比べて大きくなり、温度依存性の影響も受け易くなる。本発明では、こうした不具合を克服するために中速クロックＣＬＫ４Ｍの周波数（周期）を、低速クロックＣＬＫ３２ｋを基準として検定してその実態の周波数（周期）を求め、その実態の周波数（周期）の値に基づき伝搬時間を求める。なお、中速クロックＣＬＫ４Ｍは作図上模式的に示したものであって、図５（ａ）の低速クロックＣＬＫ３２ｋの周期とは整合させていない。

図５（ｃ）は、図４に示した区間制御手段４０１を構成するＤフリップフロップＤＦＦ０〜ＤＦＦ２８、ＤＦＦ３０〜ＤＦＦ５８のクロック入力端子に印加される分周用クロックＣＬＫ１Ｍである。分周用クロックＣＬＫ１Ｍの周波数は１ＭＨｚであり、中速クロックＣＬＫ４Ｍを４分の１に分周して生成する。なお、ＤフリップフロップＤＦＦ０〜ＤＦＦ２８及びＤフリップフロップＤＦＦ３０〜ＤＦＦ５８の段数は、低速クロックＣＬＫ３２ｋの周期に応じて設定される。

図５（ｄ）は、アナログ部３及び第１カウンタ検定回路４００をイネーブル状態にするためのイネーブル信号ＶＣＣＣＮＴを示す。イネーブル状態とは、第１カウンタ検定回路４００を所定の回路動作を実行できる状態に置くことである。イネーブル信号ＶＣＣＣＮＴが例えばハイレベルに設定されるとアナログ部３等が所定の回路動作を実行し、第１カウンタ検定回路４００においての検定が有効となる。イネーブル信号ＶＣＣＣＮＴは、低速クロックＣＬＫ３２ｋの例えば２周期分より長い時刻ｔ０〜ｔ１０の区間においてハイレベルに置かれる。時刻ｔ０〜ｔ１０の区間において、流量の伝搬時間の計測と中速クロックＣＬＫ４Ｍ及び高速クロックＣＬＫ５００Ｍの検定が実行される。

図５（ｅ）は、高速クロックＣＬＫ５００Ｍの生成を有効にするためのイネーブル信号ＣＬＫ５００Ｍ＿ＥＮ＿Ａを示す。イネーブル信号ＣＬＫ５００Ｍ＿ＥＮ＿Ａは、図２及び図４に示した区間制御手段４０１から出力される。イネーブル信号ＣＬＫ５００Ｍ＿ＥＮ＿Ａは、図５（ｄ）イネーブル信号ＶＣＣＣＮＴがハイレベルであって、かつ所定の区間にのみ出力するようにする。例えば低速クロックＣＬＫ３２ｋの周期が切り換わる時刻ｔ３及び時刻ｔ７をそれぞれ挟む前後の所定の区間にハイレベルとなるように設定される。すなわち、例えば時刻ｔ２〜ｔ５の区間及び時刻ｔ６〜ｔ９の区間においてハイレベルとなるように設定される。

図５（ｆ）は、図１及び図２に示した第３発振器（リングＯＳＣ）４５で生成される高速クロックＣＬＫ５００Ｍを示す。高速クロックＣＬＫ５００Ｍは、図５（ｅ）イネーブル信号ＣＬＫ５００Ｍ＿ＥＮ＿Ａがハイレベルのときに生成される。高速クロックＣＬＫ５００Ｍは、流量（例えばガス）の伝搬時間、伝搬速度を計測するとき、及び高速クロックＣＬＫ５００Ｍが検定を受けるときに生成される。これによって消費電力の省電力化を図る。ただし、中速クロックＣＬＫ４Ｍ及び高速クロックＣＬＫ５００Ｍの周波数は半導体集積回路５の製造上のばらつきで変動する。このため、高速クロックＣＬＫ５００Ｍの周波数（周期）を検定するために例えば図２に示した第１検定回路４００及び第２検定回路４２０が用意される。

図５（ｇ）は、高速クロックＣＬＫ５００Ｍを検定する区間を設定する検定第１区間Ａｒｅａ＿Ｔ１を示す。検定第１区間Ａｒｅａ＿Ｔ１は、時刻ｔ３〜ｔ４の区間においてハイレベルとなり、この区間において高速クロックＣＬＫ５００Ｍのパルス数がカウントされる。時刻ｔ３は低速クロックＣＬＫ３２ｋの２発目の立ち上がりタイミングにあたり、時刻ｔ４は時刻ｔ３から中速クロックＣＬＫ４Ｍを所定数カウントしたタイミングにあたる。検定第１区間Ａｒｅａ＿Ｔ１は、後述の検定第２区間Ａｒｅａ＿Ｔ２とともに高速クロックＣＬＫ５００Ｍの検定区間を定めるとともに、中速クロックＣＬＫ４Ｍの検定区間を定める信号となる。

図５（ｈ）は、同期化手段４０５から出力される同期化信号Ａｒｅａ＿Ｔ１＿Ｓｙｎを示す。同期化信号Ａｒｅａ＿Ｔ１＿Ｓｙｎは、検定第１区間Ａｒｅａ＿Ｔ１のデータをレジスタ４０７に格納するときの同期信号の役目を担う。

図５（ｉ）は、高速クロックＣＬＫ５００Ｍを検定する区間を設定する検定第２区間Ａｒｅａ＿Ｔ２を示す。検定第２区間Ａｒｅａ＿Ｔ２は、時刻ｔ７〜ｔ８の区間においてハイレベルとなり、この区間において高速クロックＣＬＫ５００Ｍのパルス数がカウントされる。時刻ｔ７は低速クロックＣＬＫ３２ｋの３発目の立ち上がりタイミングにあたり、時刻ｔ８は時刻ｔ７から中速クロックＣＬＫ４Ｍを所定数カウントしたタイミングにあたる。検定第２区間Ａｒｅａ＿Ｔ２は、後述の中速クロックＣＬＫ４Ｍの検定区間を定める信号ともなる。

図５（ｊ）は、同期化手段４０６から出力される同期化信号Ａｒｅａ＿Ｔ２＿Ｓｙｎを示す。同期化信号Ａｒｅａ＿Ｔ２＿Ｓｙｎは、検定第２区間Ａｒｅａ＿Ｔ２のデータをレジスタ４０８に格納するときの同期信号の役目を担う。

図５（ｋ）は、中速クロック４Ｍを検定する区間を設定する中速クロック検定区間Ａｒｅａ＿Ｔ３を示す。中速クロック検定区間Ａｒｅａ＿Ｔ３は、時刻ｔ４〜ｔ８の区間においてハイレベルとなり、この区間において中速クロックＣＬＫ４Ｍのパルス数がカウントされる。時刻ｔ４は検定第１区間Ａｒｅａ＿Ｔ１の立ち下がりのタイミングにあたり、時刻ｔ８は検定第２区間Ａｒｅａ＿Ｔ２の立ち下がりのタイミングにあたる。中速クロック検定区間Ａｒｅａ＿Ｔ３の時間幅は、低速クロックＣＬＫ３２ｋの１クロック（１周期）の時間幅にほぼ等しい。中速クロック検定区間Ａｒｅａ＿Ｔ３は中速クロックＣＬＫ４Ｍによって計測される。ここで低速クロックＣＬＫ３２ｋの周波数を３２ｋＨｚとし、中速クロックの周波数を例えば丁度４ＭＨｚとすると、低速クロックＣＬＫ３２ｋの１クロックにおける中速クロックＣＬＫ４Ｍのクロック数は、４００００／３２＝１２５０個となる。ただし、中速クロックＣＬＫ４Ｍのクロック数は半導体集積回路５の製造上のばらつきで変動する。このため、中速クロックＣＬＫ４Ｍの周波数（周期）を検定するために例えば図２に示した第１検定回路４００が用意される。

図６は、図４に示した第２カウンタ検定回路及び第１コンパレータ３６、第２コンパレータ３７、及び第３コンパレータ３８に印加される受信信号のタイミングチャートである。以下、図１、図２、及び図４を参照して図６について説明する。

図６（ａ）は、半導体集積回路５の内部に設けた送信手段３１から切換手段３２を介して第１振動子１及び第２振動子２に送信するバースト波ＢＵＲＳＴを示す。バースト波ＢＵＲＳＴは、前述のように間欠的に発生される周波数が例えば５２０ｋＨｚの矩形波信号であり、バースト波ＢＵＲＳＴの波の数ＮはＮ＝５に設定される。

図６（ｂ）は、半導体集積回路５に内部に設けた例えばＣＲ発振器で構成された第２発振器４３で生成される中速クロックＣＬＫ４Ｍを示す。中速クロックＣＬＫ４Ｍの標準的な周波数は例えば４ＭＨｚである。中速クロックＣＬＫ４Ｍは、例えば流量の伝搬時間を測定するときに利用される。中速クロックＣＬＫ４Ｍを生成する第２発振器４３は半導体集積回路５の内部に設けるため、発振周波数（周期）の偏差は個別部品で構成したときのそれに比べて大きくなり、温度依存性の影響も受け易くなる。本発明では、こうした不具合を克服するために中速クロックＣＬＫ４Ｍの周波数（周期）を、低速クロックＣＬＫ３２ｋを基準として検定してその実態の周波数（周期）を求め、その実態の周波数（周期）の値に基づき伝搬時間の演算に反映する。

図６（ｃ）は、アナログ部３をイネーブル状態にするためのイネーブル信号ＶＣＣＣＮＴを示す。イネーブル信号ＶＣＣＣＮＴは、制御手段４０からアナログ部３に印加される。イネーブル信号ＶＣＣＣＮＴが例えばハイレベルに設定されると、アナログ部３の特に第１増幅手段３４及び第２増幅手段３５等が所定の回路動作を実行できる態勢に置かれる。

図６（ｄ）は、イネーブル信号ＶＣＣＣＮＴと同様にアナログ部３をイネーブル状態にするために制御手段４０から供給されるイネーブル信号ＡＮＧＣＮＴを示す。イネーブル信号ＡＮＧＣＮＴが例えばハイレベルに設定されると、アナログ部３の特に第１コンパレータ３６、第２コンパレータ３７、及び第３コンパレータ３８が所定の回路動作を実行できる態勢に置かれる。イネーブル信号ＡＮＧＣＮＴは、イネーブル信号ＶＣＣＣＮＴがハイレベルに置かれる時刻ｔ１よりも少し遅れた時刻ｔ２から時刻ｔ８までの間においてハイレベルに置かれる。第１コンパレータ３６、第２コンパレータ３７、及び第３コンパレータ３８は、第２増幅手段３５から入力される受信信号（増幅信号）を受けて動作するためにイネーブル信号ＶＣＣＣＮＴの立ち上がりタイミングに比べてやや遅れることが許される。

図６（ｅ）は、第３発振器４５（リングＯＳＣ）での高速クロックＣＬＫ５００Ｍの生成を有効にするためのイネーブル信号ＣＬＫ５００Ｍ＿ＥＮ＿Ｂを示す。イネーブル信号ＣＬＫ５００Ｍ＿ＥＮ＿Ｂは、図２に示した区間制御手段４２１から出力される。区間制御手段４２１には、第２コンパレータ（エンベロープコンパレータ）３７を用いて受信信号ＥＲが所定の閾値ＥＮＶ＿Ｖｔｈを超えたことを検出した時刻ｔ３から所定の区間である時刻ｔ７においてハイレベルに置かれる。イネーブル信号ＣＬＫ５００Ｍ＿ＥＮ＿Ｂのハイレベルの区間は、例えば４つのゼロクロス点（符号Ｉ、ＩＩ、ＩＩＩ、ＩＶ）が包含される例えば時刻ｔ３〜ｔ７の区間に設定される。イネーブル信号ＣＬＫ５００Ｍ＿ＥＮ＿Ｂのハイレベルの区間はできるだけ短いことが望まれる。なぜならば、この区間において高速クロックＣＬＫ５００Ｍが生成されるため、この区間が長いと電力消費が増加するからである。省電力化のためにも高速クロックＣＬＫ５００Ｍの生成区間の短縮化が望まれる。

図６（ｆ）は、図１、図２に示した第３発振器（リングＯＳＣ）４５で生成される高速クロックＣＬＫ５００Ｍを示す。高速クロックＣＬＫ５００Ｍは、図６（ｅ）イネーブル信号ＣＬＫ５００Ｍ＿ＥＮ＿Ｂがハイレベルのときに生成される。高速クロックＣＬＫ５００Ｍは、流量（例えばガス）の伝搬時間、伝搬速度を計測するときと、高速クロックＣＬＫ５００Ｍが検定を受けるときに生成される。これによって消費電力の省電力化を図る。

図６（ｇ）は、検定制御手段４２２から出力される検定区間信号Ｂ＿ＥＸＡＭＩ＿ＡＲＥＡを示す。検定区間信号Ｂ＿ＥＸＡＭＩ＿ＡＲＥＡは、高速クロックＣＬＫ５００Ｍを中速クロックＣＬＫ４Ｍに基づき検定する区間を定める。検定区間信号Ｂ＿ＥＸＡＭＩ＿ＡＲＥＡは、第２コンパレータ３７がハイレベルを出力する時刻ｔ３後における中速クロックＣＬＫ４Ｍの１発目の立ち上がり時刻ｔ４から４つ目のゼロクロス点ＩＶの計測終了後における中速クロックＣＬＫ４Ｍの１発目の立ち上がり時刻ｔ６までの区間Ｔ４においてハイレベルに置かれる。区間Ｔ４での高速クロックＣＬＫ５００Ｍの数をカウントすることによって検定が行われる。区間Ｔ４の時間幅は中速クロックＣＬＫ４Ｍの所定数クロックの数、例えば１個〜１４個分に選ばれる。いずれにしても検定区間信号Ｂ＿ＥＸＡＭＩ＿ＡＲＥＡは、イネーブル信号ＣＬＫ５００Ｍ＿ＥＮ＿Ｂの内側に置かれる。これは高速クロックＣＬＫ５００Ｍが安定した状態に入ってから高速クロックＣＬＫ５００Ｍを中速クロック４Ｍによって検定するためである。

図６（ｈ）は、第２コンパレータ３７から出力されるエンベロープ比較信号ＥＮＶ＿ＣＭＰを示す。エンベロープ比較信号ＥＮＶ＿ＣＭＰは、受信信号が所定の閾値ＥＮＶ＿Ｖｔｈを超えたときにハイレベルとなり、所定の閾値ＥＮＶ＿ＣＭＰを下回ったときにローレベルとなる。そのデータ（情報）は制御手段４０に送られ、さらに制御手段４０から第２伝搬時間カウンタ４６に送られる。

図６（ｉ）は、図１に示した第２増幅手段３５から取り出される信号を模式的にした受信信号ＥＲを示す。受信信号ＥＲは、第１コンパレータ３６、第２コンパレータ３７、及び第３コンパレータ３８にそれぞれ共通して印加される。受信信号ＥＲの頂点を検出するために設定された所定の閾値のＥＲ＿Ｈ＿Ｖｔｈ、ＥＲ＿Ｌ＿Ｖｔｈは第１コンパレータ３６で、受信信号ＥＲを検出するために設定された所定の閾値ＥＮＶ＿Ｖｔｈは第２コンパレータ３７で、ゼロクロス点Ｉ，ＩＩ，ＩＩＩ，ＩＶは第３コンパレータ３８でそれぞれ検出される。なお、図６（ｉ）には説明の便宜上、閾値ＥＮＶ＿Ｖｔｈを超えた後、すなわち時刻ｔ３以降の受信信号の波の数を３〜４個示し、ゼロクロス点は４点（Ｉ〜ＩＶ）示した。しかし、波の数は少なくとも２個であってもゼロクロス点は４点確保することができる。なお、検出するゼロクロス点の数には制限はないが３個〜６個が妥当である。検出するゼロクロス点を増やすことで伝搬時間の計測の精度は高められるが、計測に要する時間が長くなってしまうという不具合が生じる。本発明は１パケットでのゼロクロス点の検出は４点とし、６４パケットの検出を行う。したがって、ゼロクロス点の検出は実質上２５６回行い、伝搬時間の計測は２５６回の平均を用いる。

図７は、図６の一部を拡大し、さらに伝搬時間の計測を説明するために用意したタイミングチャートである。図６の説明と一部重複するが図７について説明する。

図７（ａ）は、半導体集積回路５に内蔵した送信手段３１から切換手段３２を介して第１振動子１及び第２振動子２に送信するバースト波ＢＵＲＳＴを示す。バースト波ＢＵＲＳＴは、前に述べたように、間欠的に発生される周波数が例えば５２０ｋＨｚの矩形波信号であり、バースト波ＢＵＲＳＴの波の数ＮはＮ＝５に設定されているが、図７（ａ）には１個のみ示している。

図７（ｂ）は、半導体集積回路５に内蔵した例えばＣＲ発振器で構成された第２発振器４３で生成される中速クロックＣＬＫ４Ｍを示す。中速クロックＣＬＫ４Ｍの標準的な周波数は例えば４ＭＨｚである。中速クロックＣＬＫ４Ｍは、低速クロックＣＬＫ３２ｋに同期し、または逐次のタイミング例えば、閾値ＥＮＶ＿Ｖｔｈやゼロクロス点を検出するタイミングで同期させて、流量の伝搬時間を測定するときの１つとして利用される。中速クロックＣＬＫ４Ｍは、半導体集積回路５に内蔵しているために、発振周波数〈周期〉の偏差は個別部品で構成したときに比べて大きくなり、また、温度依存性の影響も受け易くなる。こうした不具合を克服するために本発明では中速クロックの周波数（周期）を、低速クロックＣＬＫ３２ｋを基準として検定してその実態の大きさを求め、その実態値に基づき伝搬時間の演算に反映するようにしている。

図７（ｃ）は、第３発振器４５（リングＯＳＣ）での高速クロックＣＬＫ５００Ｍの生成を有効にするための高速クロックイネーブル信号ＣＬＫ５００Ｍ＿ＥＮ＿Ｂを示す。高速クロックイネーブル信号ＣＬＫ５００Ｍ＿ＥＮ＿Ｂは、図２に示した区間制御手段４２１から出力される。区間制御手段４２１には、第２コンパレータ（エンベロープコンパレータ）３７を用いて受信信号ＥＲが所定の閾値ＥＮＶ＿Ｖｔｈを超えたことを検出した時刻ｔ３から所定の区間である時刻ｔ７までハイレベルに置かれる。高速クロックイネーブル信号ＣＬＫ５００Ｍ＿ＥＮ＿Ｂのハイレベルの区間は、例えば４点のゼロクロス点（符号Ｉ，ＩＩ，ＩＩＩ，ＩＶ）が包含される例えば時刻ｔ３〜ｔ７の区間に設定される。高速クロックイネーブル信号ＣＬＫ５００Ｍ＿ＥＮ＿Ｂ、のハイレベルの区間はできるだけ短いことが望まれる。なぜならば、この区間、高速クロックＣＬＫ５００Ｍが生成され電力消費が増加するためであり、省電力化のためにも高速クロックＣＬＫ５００Ｍの生成区間の短縮化が望まれているからである。

図７（ｄ）は、図１、図２に示した第３発振器（リングＯＳＣ）４５で生成される高速クロックＣＬＫ５００Ｍを示す。高速クロックＣＬＫ５００Ｍは、図７（ｃ）高速クロックイネーブル信号ＣＬＫ５００Ｍ＿ＥＮ＿Ｂがハイレベルのときに生成される。高速クロックＣＬＫ５００Ｍは、流量（例えばガス）の伝搬時間、伝搬速度を計測するときと、高速クロックＣＬＫ５００Ｍが検定を受けるときに同時に生成される。これによって消費電力の省電力化を図っている。

図７（ｅ）は、第２コンパレータ３７から出力されるエンベロープ比較信号ＥＮＶ＿ＣＭＰを示す。エンベロープ比較信号ＥＮＶ＿ＣＭＰは、受信信号が所定の閾値ＥＮＶ＿Ｖｔｈを超えたときにハイレベルとなり、その閾値を下回ったときにローレベルとなる。エンベロープ比較信号ＥＮＶ＿ＣＭＰは、制御手段４０で処理される。

図７（ｆ）は、第３コンパレータ３８から出力されるゼロクロス検出信号ＺＥＲＯ＿ＣＭＰを示す。ゼロクロス検出信号ＺＥＲＯ＿ＣＭＰは、受信信号がゼロクロス点Ｉ〜ＩＶを超えたときにハイレベルとなり、それを下回ったときにローレベルとなる。したがって、時刻ｔ０〜ｔ１、ｔ４〜ｔ５、ｔ６〜ｔ８はそれぞれハイレベルとなり、時刻ｔ３〜ｔ４、ｔ５〜ｔ６はそれぞれローレベルとなる。ゼロクロス検出信号ＺＥＲＯ＿ＣＭＰは、制御手段４０で処理される。

図７（ｇ）は、図１に示した第２増幅手段３５から取り出される受信信号ＥＲを模式的に示す。受信信号ＥＲは、第１コンパレータ３６、第２コンパレータ３７、及び第３コンパレータ３８にそれぞれ共通して印加される。受信信号ＥＲの頂点を検出するために設定された所定の閾値ＥＲ＿Ｈ＿Ｖｔｈ、ＥＲ＿Ｌ＿Ｖｔｈは第１コンパレータ３６で、受信信号ＥＲを検出するために設定された所定の閾値ＥＮＶ＿Ｖｔｈは第２コンパレータ３７で、ゼロクロス点Ｉ〜ＩＶは第３コンパレータ３８でそれぞれ検出される。なお、図７（ｇ）には説明の便宜上、閾値ＥＮＶ＿Ｖｔｈを超えた後、すなわち時刻ｔ３以降の受信信号の波の数は３〜４個を示し、ゼロクロス点は４点（Ｉ〜ＩＶ）示した。しかし、波の数Ｎは少なくとも２個であってもゼロクロス点は４点確保することができる。なお、検出するゼロクロス点の数には制限はないが３個〜６個が妥当である。検出するゼロクロス点を増やすことで伝搬時間の計測の精度は高められるが、計測に要する時間が長くなってしまうという不具合が生じる。本発明は、１パケットでのゼロクロス点の検出は４点とし、６４パケットの検出を行う。したがって、ゼロクロス点の検出は実質上２５６回行い、伝搬時間の計測には２５６回の平均で求めている。

図７（ｈ）は、伝搬時間ｔτを示す。バースト波ＢＵＲＳＴの送信タイミングである例えば時刻ｔ０から受信号ＥＲが、閾値ＥＮＶを超えた後であって最初のゼロクロス点Ｉに到達するまでの時間を伝搬時間ｔτとして示している。伝搬時間の実際の計測は、ゼロクロス点Ｉだけではなく、ゼロクロス点ＩＩ，ＩＩＩ及びＩＶに到達するまでも計測し、これらの平均を求めて算出している。なお、バースト波ＢＵＲＳＴの送信タイミングとは、必ずしもバースト波の１発目の立ち上がりタイミングを指すものではなく、バースト波ＢＵＲＳＴの最後の波を基準とすることもできる。またはバースト波ＢＵＲＳＴの１発目と最後の波の中間の時刻を送信タイミングとしてもかまわない。

図７（ｉ）は、第１の伝搬時間ｔτ１を示す。第１の伝搬時間ｔτ１の計測は伝搬時間ｔτを求める手段として用意されている。第１伝搬時間の計測は中速クロックＣＬＫ４Ｍを用いて行う。ここで高速クロックＣＬＫ５００Ｍを用いて第１の伝搬時間を計測すると計測に要する電力消費が増加するので好ましくはない。第１の伝搬時間ｔτ１は、例えばバースト波ＢＵＲＳＴの送信タイミンである時刻ｔ０から受信信号ＥＲがゼロクロス点Ｉからゼロクロス点ＩＩまでに至るまでの中間の時刻である例えば時刻ｔ４までの時間とすることができる。なお、図７（ｂ）に示した中速クロックＣＬＫ４Ｍのゼロクロス点Ｉにおけるクロック数をｋとすると、第１伝搬時間ｔτ１の終了のタイミングは、１クロック加えた（ｋ＋１）番目の中速クロックが発生しているタイミングということになる。しかし必ずしも１つのクロック分だけではなく、次のゼロクロス点ＩＩまでであれば２クロック分あるいは３クロック分をカウントするようにしてもよい。いずれにしてもこうした関係はバースト波ＢＵＲＳＴの周波数及び中速クロックの周波数に応じて適正に設定することになる。

図７（ｉ）には第１の伝搬時間ｔτ１の終了のタイミングをゼロクロス点Ｉに基づき設定するものを示したが、同様にゼロクロス点ＩＩを検出して第１の伝搬時間の終了のタイミングを決める場合にはゼロクロス点ＩＩとＩＩＩとの間となる。

なお、図７（ｉ）には第１の伝搬時間ｔτ１の終了のタイミングは、ゼロクロス点Ｉとゼロクロス点ＩＩとの間に設定したが、第１の伝搬時間ｔτ１の終了のタイミングを時刻ｔ１と同じとしてもよい。時刻ｔ１は、第２コンパレータ３７を用いて受信信号ＥＲが所定の閾値ＥＮＶ＿Ｖｔｈを超えたことを検出するタイミングであり、かつ、高速クロックＣＬＫ５００Ｍが発生し始めるタイミングでもある。

図７（ｊ）は、第２の伝搬時間ｔτ２を示す。第２の伝搬時間ｔτ２の計測は高速クロックＣＬＫ５００Ｍを用いる。第２の伝搬時間ｔτ２は、ゼロクロス点Ｉから第１の伝搬時間ｔτ１の終了タイミングである時刻ｔ４までに設定する。すなわち、第２伝搬時間ｔτ２の終了のタイミングと第１の伝搬時間ｔτ１の終了のタイミングを一致させる。これによって、伝搬時間ｔτを容易に求めることができる。なお、第２の伝搬時間ｔτについても第１の伝搬時間ｔτ１と同様にゼロクロス点ＩＩ，ＩＩＩ及びＩＶを基準とした計測も行う。

第２の伝搬時間ｔτ２と第１の伝搬時間ｔτ１の計測が終了すると、最終的な伝搬時間ｔτは、両者の差である、ｔτ１−ｔτ２＝ｔτとして求めることができる。

次に伝搬時間ｔτを求める別の方法を説明する。端的に言うと第１の伝搬時間ｔτ１ａと第２の伝搬時間ｔτ２ａとの和で求める方法である。こうした算出方法を、図７（ｋ）を用いて説明する。先ず第１の伝搬時間ｔτ１ａを求める。第１の伝搬時間ｔτ１ａは、バースト波ＢＵＲＳＴの送信タイミングｔ０から例えば第２コンパレータ３７を用いて受信信号ＥＲが所定の閾値ＥＮＶ＿Ｖｔｈを超えたことを検出する時刻ｔ１までの時間であり、この伝搬時間は中速クロックＣＬＫ４Ｍが第１伝搬時間カウンタ４４でカウントする。第２の伝搬時間ｔτ２ａは、時刻ｔ１からゼロクロス点Ｉが検出される時刻ｔ３までを第２伝搬時間カウンタ４５でカウントして求める。こうして求めた第１の伝搬時間ｔτ１ａと第２の伝搬時間ｔτ２ａをもとに伝搬時間ｔτは、ｔτ＝ｔτ１ａ＋ｔτ２ａとして求めることができる。なお、第１の伝搬時間ｔτ１ａ及び第２の伝搬時間ｔτ２ａはゼロクロス点Ｉだけではなく、他のゼロクロス点についても同様にして求める。

第１の伝搬時間ｔτ１ａを求めるにあたり、第１伝搬時間ｔτ１ａの終了タイミング及び第２の伝搬時間ｔτ２ａの開始タイミングは、第２コンパレータ（エンベロープコンパレータ）３７を用いて受信信号ＥＲが所定の閾値ＥＮＶ＿Ｖｔｈを超えたことを検出するタイミングに限定する必要はない。これらのタイミングは、閾値ＥＮＶ＿Ｖｔｈを検出する前の任意の区間に設定することもできる。いずれにしても第１の伝搬時間ｔτ１ａの終了タイミングに基づき第２の伝搬時間ｔτ２ａの開始タイミングが定まる。また、第２の伝搬時間ｔτ２ａの開始タイミングにおいては高速クロックＣＬＫ５００Ｍが生成されていることが条件となる。

以上説明したように本発明に係る超音波流量計は、小型化、廉価化が図れ、気体、液体の流速及び流量を精度よく計測できるので、ガスメーターや水道メーターに応用できる。そのため、本発明は産業上の利用可能性は極めて高い。

１ 第１振動子
２ 第２振動子
３ アナログ部
４ ロジック部
５ 半導体集積回路
６ 第１発振器（低速クロック（基準クロック））
７ 電池
１０ マイコン
１１ 遮断弁
１２ 感震器
１３ 圧力センサ
１４ 表示手段
３１ 送信手段
３２ 切換手段
３３ 変換手段
３４ 第１増幅手段
３５ 第２増幅手段
３６ 第１コンパレータ
３７ 第２コンパレータ
３８ 第３コンパレータ
３９ 内部電源用レギュレータ
４０ 制御手段
４２ 送受信方向制御手段
４３ 第２発振器（中速クロック）
４４ 第１伝搬時間カウンタ
４５ 第３発振器（高速クロック）
４６ 第２伝搬時間カウンタ
４７ エラーカウンタ
４８ マイコンインターフェース
４００ 第１カウンタ検定回路
４０１ 区間制御手段
４０２，４０３，４０４ 区間生成手段
４０５，４０６ 同期化手段
４０７，４０８，４０９ レジスタ
４２０ 第２カウンタ検定回路
４２１ 区間制御手段
４２２ 検定区間制御手段
４２３ 同期化制御手段
４２４ 検定結果レジスタ
４３１ 定電流源
４３２ ヒステリシス付コンパレータ
ＡＮＧＣＮＴ イネーブル信号
Ａｒｅａ＿Ｔ１ 検定第１区間
Ａｒｅａ＿Ｔ１＿Ｌｏｎｇ，Ａｒｅａ＿Ｔ２＿Ｌｏｎｇ ＲＳフリップフロップ
Ａｒｅａ＿Ｔ１＿Ｓｙｎ，Ａｒｅａ＿Ｔ２＿Ｓｙｎ 同期化信号
Ａｒｅａ＿Ｔ２ 検定第２区間
Ａｒｅａ＿Ｔ３ 中速クロック検定区間
Ｂ＿ＥＸＡＭＩ＿ＡＲＥＡ 検定区間信号
ＢＵＲＳＴ バースト波
ＣＣ１ 第１定電流源
ＣＣ２ 第２定電流源
ＣＬＫ１Ｍ 分周用クロック
ＣＬＫ３２ｋ 低速クロック
ＣＬＫ４Ｍ 中速クロック
ＣＬＫ５００Ｍ 高速クロック
ＣＬＫ５００Ｍ＿ＥＮ＿Ａ イネーブル信号
ＣＬＫ５００Ｍ＿ＥＮ＿Ｂ イネーブル信号
Ｃτ キャパシタ
ＤＦＦ０〜ＤＦＦ２８，ＤＦＦ３０〜５８，ＤＦＦ６０〜ＤＦＦ６４，ＤＦＦ７０〜ＤＦＦ７３，Ａｒｅａ＿Ｔ３ Ｄフリップフロップ
ＤＩＳＥＮ ディスエーブル信号
ＥＮ イネーブル信号
ＥＮＶ＿ＣＭＰ エンベロープ比較信号
ＥＲ 受信信号
ＧＮＤ 接地電位
Ｉ，ＩＩ，ＩＩＩ，ＩＶ ゼロクロス点
ＳＪ 送受信方向制御信号
ＳＷ スイッチ
ｔτ 伝搬時間
ｔτ１，ｔτ１ａ 第１の伝搬時間
ｔτ２，ｔτ２ａ 第２の伝搬時間
ＶＣＣＣＮＴ イネーブル信号
ＺＥＲＯ＿ＣＭＰ ゼロクロス検出信号

Claims (15)

1. 流体が流れる流体管路に設けられ超音波信号を互いに送受信する第１振動子及び第２振動子と、
   前記第１振動子または前記第２振動子にバースト波を送信する送信手段と、
   前記第１振動子及び前記第２振動子を送信側か受信側のいずれかに切り換える切換手段と、
   前記第１振動子または前記第２振動子により生成される受信信号を増幅する増幅手段と、
   所定の閾値が設定され、前記増幅手段から出力された増幅信号の頂点が所定の範囲に収まっているか否かを検出する第１コンパレータと、
   前記第１コンパレータの閾値よりも低い閾値が設定され、前記増幅信号が所定の閾値を超えているか否かを検出する第２コンパレータと、
   前記増幅信号の複数のゼロクロス点を検出する第３コンパレータと、
   前記バースト波の送信タイミングから前記増幅信号が前記ゼロクロス点に到達するまでの伝搬時間を計測する計測手段と、を備え、
   前記計測手段は、低速クロックと、前記低速クロックでその周波数が検定され前記低速クロックよりもクロック周波数が高い中速クロックと、前記中速クロックでその周波数が検定され前記中速クロックよりもクロック周波数が高い高速クロックとを備え、前記中速クロックを用いる第１の伝搬時間においては第１伝搬時間カウンタで計測を行い、前記高速クロックを用いる第２の伝搬時間においては第２伝搬時間カウンタで計測を行い、前記第１の伝搬時間と前記第２の伝搬時間との差または和から前記伝搬時間を求めるものであり、
   前記高速クロックの検定開始のタイミングは前記低速クロックの立ち上がりまたは立ち下がりのタイミングに一致し、
   前記高速クロックの検定区間は、前記低速クロックのＮ発目（Ｎは１以上の整数）の立ち上がりまたは立ち下がりから前記中速クロックの所定数に基づき設定された第１の区間領域と、前記低速クロックの（Ｎ＋１）発目の立ち上がりまたは立ち下がりから前記中速クロックの所定数に基づき設定された第２の区間領域の２つの領域である超音波流量計。
2. 前記中速クロックによる前記第１の伝搬時間ｔτ１の計測の開始及び終了はそれぞれ前記バースト波の送信タイミング及び前記ゼロクロス点と次のゼロクロス点との間であり、前記高速クロックによる前記第２の伝搬時間ｔτ２の開始及び終了はそれぞれ前記ゼロクロス点の検出タイミング及び前記第１の伝搬時間ｔτ１の終了タイミングと同じであって、前記伝搬時間ｔτは、ｔτ＝ｔτ１−ｔτ２として求める請求項１に記載の超音波流量計。
3. 前記中速クロックによる前記第１の伝搬時間ｔτ１ａの計測の開始及び終了はそれぞれ前記バースト波の送信タイミング及び前記第３コンパレータが前記ゼロクロス点を検出するまでの任意の区間であり、前記高速クロックによる前記第２の伝搬時間ｔτ２ａの開始及び終了はそれぞれ前記第１の伝搬時間ｔτ１ａの終了タイミング及び前記ゼロクロス点を検出するタイミングであって、前記伝搬時間ｔτは、ｔτ＝ｔτ１ａ＋ｔτ２ａとして求める請求項１に記載の超音波流量計。
4. 前記中速クロックによる前記第１の伝搬時間ｔτ１ａの計測の開始及び終了はそれぞれ前記バースト波の送信タイミング及び前記第２コンパレータを用いて前記増幅信号が前記閾値を超えたことを検出するまでの任意の区間であり、前記高速クロックによる前記第２の伝搬時間ｔτ２ａの開始及び終了はそれぞれ前記第１の伝搬時間ｔτ１ａの終了タイミング及び前記第３コンパレータが前記ゼロクロス点を検出したタイミングと同じであり、前記伝搬時間ｔτは、ｔτ＝ｔτ１ａ＋ｔτ２ａとして求める請求項１に記載の超音波流量計。
5. 前記伝搬時間ｔτの計測と、前記中速クロック及び前記高速クロックの検定は並行して行う請求項１に記載の超音波流量計。
6. 前記伝搬時間の計測にあたっては、前記増幅信号の前記頂点の数は２以上であり、かつ前記ゼロクロス点は４以上を有する前記増幅信号を対象とする請求項１〜４のいずれか一項に記載の超音波流量計。
7. 前記第３コンパレータでの前記ゼロクロス点の検出は、前記第２コンパレータを用いて前記増幅信号が前記閾値を超えたことを検出した後に行う請求項１に記載の超音波流量計。
8. 前記増幅手段は、前記受信信号を所定の振幅値まで増幅する第１増幅手段と前記第１増幅手段から出力された第１増幅信号を所定のレベルまで微調整する第２増幅手段で構成される請求項１に記載の超音波流量計。
9. 前記第２増幅手段は、ＰＧＡ（プログラマブルゲイン増幅器）で構成される請求項８に記載の超音波流量計。
10. 前記中速クロックによる前記高速クロックの検定は、前記高速クロックが発生するタイミングよりも遅れて開始される請求項１に記載の超音波流量計。
11. 前記低速クロックによる前記中速クロックの検定区間の時間幅は前記第１の区間領域の立ち下がりのタイミングから前記第２の区間領域の立ち下がりのタイミングまでである請求項１〜１０のいずれか一項に記載の超音波流量計。
12. 前記第１の区間領域の時間幅をＴ１、前記第２の区間領域の時間幅をＴ２、前記第１の区間領域の立ち下がりから前記第２の区間領域の立ち下がりまでの時間幅をＴ３とし、前記低速クロックの一周期の時間幅をＴとしたときに、Ｔ＝Ｔ１−Ｔ２＋Ｔ３が成立する請求項１１に記載の超音波流量計。
13. 前記時間幅Ｔ１及び時間幅Ｔ２において前記高速クロックの検定が、前記時間幅Ｔ３において前記中速クロックの検定がそれぞれ行われる請求項１２に記載の超音波流量計。
14. 前記送信手段、前記切換手段、前記増幅手段、前記第１コンパレータ、前記第２コンパレータ、前記第３コンパレータ、及び前記高速クロックを生成する生成手段は、同一の半導体集積回路に内蔵される請求項１〜１３のいずれか一項に記載の超音波流量計。
15. 前記低速クロック及び前記高速クロックは、水晶発振器及びリングオシレータでそれぞれ生成され、前記中速クロックはＣＲ発振器またはセラミック発振器で生成され、前記水晶発振器及び前記セラミック発振器は前記半導体集積回路の外部に設けられ、前記ＣＲ発振器及び前記リングオシレータは前記半導体集積回路に内蔵される請求項１４に記載の超音波流量計。

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