JP6957278B2 - 超音波流量計 - Google Patents

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Description

本発明は、超音波信号の伝搬時間をもとに流体の流速及び流量を計測する超音波流量計に関するものである。
超音波流量計の1つとして、2つの振動子間の送受信を複数回繰り返すことにより、計測分解能を高めるシングアラウンド法という手法を用いたものが提案されている。
特許文献1は、シングアラウンド法を用いた超音波流量計を開示する。特許文献1は、流量の速度を計測する方法として基準クロックとこの基準クロックよりも比較的周期が長い第2の基準クロックを用い、両者のクロックを一定時間毎に間欠的に比較して、第2の基準クロックを基準として、基準クロックの偏差を知り、この偏差に基づいて送信信号から受信波信号までの時間を測定するカウンタの計数値を修正することを開示する。基準クロックはセラミック発振子あるいはCR発振器を用いて生成し、第2の基準クロックは水晶発振器を用いて生成する。
特許文献2は、特許文献1と同様のシングアラウンド法を用いた超音波流量計を開示する。
本書の図8は、特許文献2に開示されたシングアラウンド法を用いた超音波流量計の一部に当出願人が加筆して作成した流体管路とその周辺に配置された2つの振動子を示す。
図8において、第1振動子1と第2振動子2は流体の流れ92に対して所定の角度θをもって流体管路90に対向配置される。第1振動子1は流体の流れ92の上流側に、第2振動子2は流体の流れ92の下流側にそれぞれ配置される。流体の流れ92は流速vをもって流体管路90を流れる。
音速をC、流速をvとすると、流体の流れ92に対して上流から下流に向かう、すなわち順方向の超音波の伝搬速度は(C+v)、下流から上流に向かう、すなわち逆方向の超音波の伝搬速度は(C−v)となる。2つの振動子間の距離をL、超音波の伝搬軸と流体管路90の中心軸とがなす角度をθとすると、順方向と逆方向のそれぞれの伝搬時間ta,tbは
ta=L/(C+v・cosθ) (式1)
tb=L/(C−v・cosθ) (式2)
(式1)及び(式2)より、流速vは
v=L・(1/ta−1/tb)/2cosθ (式3)
流体管路90の断面積をS、補正係数をKとすると、(式3)より流体の瞬時流量Qは
Q=v・S・K (式4)
ここで、(式4)の伝搬時間taとtbの差は流速が小さいときには極めて微小であり、正確に計ることが困難であるので測定回数を多く設定し平均化することで、誤差を比較的小さくするとともに分解能を高めている。すなわち、順方向と逆方向の伝搬をそれぞれn回繰り返し、順方向と逆方向のn回の繰り返しでの送受信の所要時間をそれぞれTa,Tbとすれば、Ta,Tbをnで割ることによって1回当たりの伝搬時間ta,tbが求められるので、この値を(式4)に代入することにより正確な流量を求めることができる。そして、このような繰り返し計測を間欠的に一定の周期τ(例えば2秒)で行い、(式4)で求めた瞬時流量Qと間欠周期τの積を求めることによって、間欠周期τの間に流体管路90を通過した流体流量が求められるので、この値を積算することにより流体流量の積算値を求めることができる。
なお、特許文献2は、高速クロックの生成にはCR発振回路を、低速クロックの生成には水晶発振回路を、補助クロックの生成にはリングオシレータをそれぞれ用いることを示す。
特許2866332号公報 特許4973035号公報
特許文献1,2が後述する本発明に係る技術的思想を一部開示していることは認められる。しかし、その目的を達成するための具体的な回路構成までは開示していない。
本発明は、超音波流量計において流体の伝搬時間を測定するに好適な具体的な回路構成を提案することを目的とする。
本書で“クロック”とは各種発振器で生成される発振信号を指す。また、“検定”とは前記クロックの周波数(周期)の実態を基準クロックに基づき測定することを指す。なお、基準クロックで検定されたクロックを新たな基準クロックとして別のクロックを検定することも本書でいう“検定”に含まれる。また、本書での“検定回路”や“検定手段”とは、前記“検定”を行うための回路機能だけではなく、その回路機能を実行するための付帯的な回路機能も含む。
本発明に係る超音波流量計は、流体が流れる流体管路に設けられ超音波信号を互いに送受信する第1振動子及び第2振動子と、第1振動子または第2振動子にバースト波を送信する送信手段と、第1振動子及び第2振動子を送信側か受信側のいずれかに切り換える切換手段と、第1振動子または第2振動子により生成される受信信号を増幅する増幅手段と、所定の閾値が設定され、増幅手段から出力された増幅信号の頂点が所定の範囲に収まっているか否かを検出する第1コンパレータと、第1コンパレータの閾値よりも低い閾値が設定され、増幅信号が所定の閾値を超えているか否かを検出する第2コンパレータと、増幅信号の複数のゼロクロス点を検出する第3コンパレータと、バースト波の送信タイミングから増幅信号がゼロクロス点に到達するまでの伝搬時間を計測する計測手段と、を備え、計測手段は、低速クロックと、低速クロックでその周波数が検定され低速クロックよりも伝達時間が速い中速クロックと、中速クロックでその周波数が検定され中速クロックよりも伝達時間が速い高速クロックとを備え、中速クロックを用いる第1の伝搬時間においては第1伝搬時間カウンタで計測を行い、高速クロックを用いる第2の伝搬時間においては第2伝搬時間カウンタで計測を行い、第1の伝搬時間と前記第2の伝搬時間との差または和から伝搬時間を求める。これによって、消費電力が大きくなる高速クロックの動作時間を必要最小限に抑えることができる。
本発明に係る超音波流量計の具体的な形態は中速クロックによる第1の伝搬時間tτ1の計測の開始及び終了はそれぞれバースト波の送信タイミング及びゼロクロス点と次のゼロクロス点との間の区間であり、高速クロックによる第2の伝搬時間tτ2の開始及び終了はそれぞれゼロクロス点の検出タイミング及び第1の伝搬時間の終了のタイミングと同じである。伝搬時間tτは、tτ=tτ1−tτ2として求める。これによって、伝搬時間tτを極めて簡便な算出式で求めることができる。
本発明に係る超音波流量計の具体的な別の形態は、中速クロックによる第1の伝搬時間tτ1aの計測の開始及び終了はそれぞれバースト波の送信タイミング及び第3コンパレータがゼロクロス点を検出するまでの任意の区間であり、高速クロックによる第2の伝搬時間tτ2aの開始及び終了はそれぞれ第1の伝搬時間tτ1aの終了タイミング及びゼロクロス点を検出するタイミングであって、伝搬時間tτは、tτ=tτ1a+tτ2aとして求める。これによって、伝搬時間tτを極めて簡便な算出式で求めることができる。
本発明に係る超音波流量計の具体的な別の形態は、中速クロックによる第1の伝搬時間tτ1aの計測の開始及び終了はそれぞれバースト波の送信タイミング及び第2コンパレータを用いて増幅信号が閾値を超えたことを検出するまでの任意の区間であり、高速クロックによる第2の伝搬時間tτ2aの開始及び終了はそれぞれ第1の伝搬時間tτ1aの終了タイミング及び第3コンパレータがゼロクロス点を検出したタイミングと同じであり、伝搬時間tτは、tτ=tτ1a+tτ2aとして求める。これによって、伝搬時間tτを極めて簡便な算出式で求めることができる。
本発明に係る超音波流量計の具体的な別の形態は、伝搬時間tτの計測と、中速クロック及び高速クロックの検定は並行して行う。これによって消費電力の増加を抑え、かつ伝搬時間の計測を迅速に行うことができる。
本発明に係る超音波流量計の具体的な別の形態は、伝搬時間の計測にあたっては、受信信号(増幅信号)の頂点の数は2以上を対象とし、かつ受信信号のゼロクロス点は4以上を対象とする。これによって伝搬時間を高精度に計測することができる。
本発明に係る超音波流量計の具体的な別の形態は、第3コンパレータでのゼロクロス点の検出は、第2コンパレータを用いて増幅信号が所定の閾値を超えたことを検出した後に行う。これによれば、伝搬時間の計測の対象は所定の振幅レベルを満たしたものに限定されるので計測を高精度で行うことができる。
本発明に係る超音波流量計の具体的な別の形態は、増幅手段は、受信信号を所定の振幅値まで増幅する第1増幅手段と第1増幅手段から出力された第1増幅信号を所定のレベルまで微調整する第2増幅手段で構成されている。これによって受信信号の大きさを精度よく調整できるので、後段での信号処理精度を高めることができる。
本発明に係る超音波流量計の具体的な別の形態は、第2増幅手段は、PGA(プログラマブルゲイン増幅器)で構成される。これによってゲインの微調整の精度を高めることができる。
本発明に係る超音波流量計の具体的な別の形態においては、中速クロックによる高速クロックの検定は、高速クロックが発生するタイミングよりも遅れて開始される。これによって、高速クロックが安定した状態での検定を行えるので検定精度を高めることができる。
本発明に係る超音波流量計の具体的な別の形態は、高速クロックの検定開始のタイミングは低速クロックの立ち上がりまたは立ち下がりのタイミングに一致する。これによって、高速クロック、中速クロック及び低速クロック間の周波数(周期)の関係を適正に保持することができる。
本発明に係る超音波流量計の具体的な別の形態は、高速クロックの検定区間は、低速クロックのN発目(Nは1以上の整数)の立ち上がりまたは立ち下がりから中速クロックの所定数に基づき設定された第1の区間領域と、低速クロックの(N+1)発目の立ち上がりまたは立ち下がりから中速クロックの所定数に基づき設定された第2の区間領域の2つの領域である。これによって、高速クロック及び中速クロックとの検定が低速クロックの同じ1クロック(1周期)内で行えるので検定精度を高めることができる。
本発明に係る超音波流量計の具体的な別の形態は、低速クロックによる中速クロックの検定区間の時間幅は第1の区間領域の立ち下がりのタイミングから第2の区間領域の立ち下がりのタイミングまでである。これによって中速クロックの検定区間を適確に設定することができる。
本発明に係る超音波流量計の具体的な別の形態は、第1の区間領域の時間幅をT1、第2区間領域の時間幅をT2、第1の区間領域の立ち下がりから第2区間領域の立ち下がりまでの時間幅をT3とし、低速クロックの所定の一周期での時間幅をTとしたときに、T=T1−T2+T3が成立する。これによれば高速クロックの検定を行う時間幅T1,T2と中速クロックの検定を行う時間幅T3の加減算の大きさは常に基準クロックである低速クロックの時間幅T3に等しくなるように選ばれているので、中速クロックと高速クロックの検定精度を高めることができる。
本発明に係る超音波流量計の具体的な別の形態は、時間幅T1及び時間幅T2において高速クロックの検定が、時間幅T3において中速クロックの検定がそれぞれ行われる。これによれば、中速クロックと高速クロックは低速クロックの同じ一周期で行われるので両者クロック検定精度を高めることができる。
本発明に係る超音波流量計の具体的な別の形態は、送信手段、切換手段、増幅手段、第1コンパレータ、第2コンパレータ、第3コンパレータ、高速クロックを生成する生成手段、第1伝搬時間カウンタ、及び第2伝搬時間カウンタは同一の半導体集積回路に内蔵される。これによれば、多くの回路部を半導体集積回路に内蔵するので超音波流量計の廉価と流量の計測の高速化が図れる。
本発明に係る超音波流量計の具体的な別の形態は、低速クロック、中速クロック、及び高速クロックは、水晶発振器、CR発振器(またはセラミック発振器)、及びリングオシレータでそれぞれ生成され、水晶発振器及びセラミック発振器は半導体集積回路の外部に設けられ、CR発振器及びリングオシレータは半導体集積回路に内蔵される。これによれば、CR発振器及びリングオシレータを半導体集積回路に内蔵するので超音波流量計の小型化及び廉価化が図れる。
CR発振器、及びリングオシレータを半導体集積回路に内蔵したので超音波流量計の小型化と廉価化が図れ、かつ、流量の計測には高周波数の発振器を限定した区間で用いるようしたので省電力化と流量の計測の高速化が図れる。
本発明の実施形態における超音波流量計の回路ブロック図である。 図1における制御部の回路ブロック図である。 図1及び図2に用いる第2発振器(CRオシレータ)のブロック回路図である。 図2に示した第1カウンタ検定回路の具体的な回路図である。 図4に示した第1カウウンタ検定回路のタイミングチャートである。 図4に示した第2カウウンタ検定回路及び第1〜第3コンパレータに印加される受信信号のタイミングチャートである。 本発明に係る伝搬時間の計測を説明するためのタイミングチャートである。 超音波流量計の流体管路の周辺を示す図である。
(実施の形態)
図1は、本発明の実施形態に係る超音波流量計の回路ブロック図である。図1において、本発明の超音波流量計は第1振動子1及び第2振動子2を備え、これらの振動子は流体管路90に対向して配置される(図8参照)。さらに、本発明に係る超音波流量計はアナログ部3及びロジック部4を含む半導体集積回路5と、半導体集積回路5の外部に配置された第1発振器6、電池7、遮断弁11、感震器12、圧力センサ13、表示手段14、及びマイコン10等を備える。第1発振器6は周波数が例えば32kHz(正確には32.768kHz)のクロックを生成する。本書において、第1発振器6で生成するクロックは“低速クロック”と称される。
アナログ部3は、ロジック部4からの送受信方向制御信号SJを受けて第1振動子1及び第2振動子2にバースト波BURSTを送信する送信手段31と、バースト波BURSTの送信側を第1振動子1か第2振動子2のいずれかに切り換える切換手段32と、振動子の出力形式を変換する変換手段33とを備える。第1振動子1がバースト波BURSTの送信側に切り換えられた場合には第2振動子2が受信側に、第2振動子2がバースト波BURSTの送信側に切り換えられた場合には第1振動子1が受信側に置かれる。バースト波BURSTは間欠的に発生される周波数が例えば520kHzの矩形波信号や正弦波信号であり、バースト波BURSTの数Nは振動子1,2の種類や超音波流量計の種類によって適宜設定されるが、本書では例えばN=4〜6個に設定される。変換手段33は振動子の出力が電流形式の場合は電流を電圧に変換する、いわゆるI/V変換を行い、振動子の出力が電圧形式の場合は電圧−電圧変換すなわちV/V変換を行うか、もしくは変換手段33を不要とすることができる。
アナログ部3はさらに、第1振動子1または第2振動子2から出力される信号の振幅を所定の大きさまで増幅する第1増幅手段34と、第1増幅手段34で増幅した信号の振幅を微調整して所定の大きさに調整する第2増幅手段35とを備える。なお、第1増幅手段34及び第2増幅手段35は、少なくともいずれか一方の増幅手段で増幅信号のゲイン調整ができるのであれば、いずれか一方の増幅手段の設置だけで十分である。増幅手段として、ゲインが例えば256の段階に調整が可能なPGA(プログラマブルゲイン増幅器)を用いることができる。なお、本書での“受信信号”は、第1増幅手段34または第2増幅手段35から取り出される増幅信号と同義である。
さらに超音波流量計は、受信信号(第1増幅手段34または第2増幅手段35の出力)の頂点が所定の範囲に収まっているか否かを検出する第1コンパレータ36と、受信信号が所定の閾値を超えているか否かを検出する、いわゆるエンベロープ(包絡線)コンパレータの役割を有する第2コンパレータ37とを備える。さらに、超音波流量計は受信信号の複数のゼロクロス点を検出する第3コンパレータ38と、アナログ部3及びロジック部4を駆動する電圧を安定させる内部電源用レギュレータ39とを備える。
ロジック部4は、制御手段40と、送受信方向制御手段42と、第2発振器43及び第2発振器43で生成したクロックをカウントする第1伝搬時間カウンタ44とを備える。第2発振器43は例えば抵抗とキャパシタを用いたCR発振器で構成される。本発明で用いる第2発振器43は具体的にはキャパシタを定電流で充放電させてクロックを生成するCR発振器を採用し、標準の発振周波数は例えば4MHzに選ばれる。なお、第2発振器43はCR発振器ではなく、半導体集積回路5の外部に設ける図示しないセラミック発振器に置き換えてもよい。本書において第2発振器43で生成するクロックは“中速クロック”と称される。さらにロジック部4は、第3発振器45と第3発振器45で生成したクロックをカウントする第2伝搬時間カウンタ46とを備える。第3発振器45は例えばリングオシレータで構成され、生成するクロックの周波数は例えば500MHzに選ばれる。本書において第3発振器45で生成するクロックは“高速クロック”と称される。
以上述べたように、“低速クロック”、“中速クロック”、及び“高速クロック”とは、第1発振器6、第2発振器43、及び第3発振器45でそれぞれ生成される発振信号であり、高速クロックは中速クロックよりも伝達時間が速く、中速クロックは低速クロックよりも伝達時間が速い。言い換えれば、クロックの周波数の大小は、高速クロック>中速クロック>低速クロックの関係に置かれる。
ロジック部4は、さらにエラーカウンタ47を備える。エラーカウンタ47は、流体の伝搬時間をM回測定したときに発生したエラーの回数をカウントする。ここで、エラーとは受信信号ERが所定の閾値ER_H_Vthより大きい(ハイエラー)とき、所定の閾値ER_L_Vthより小さい(ローエラー)とき、及びバースト波を送信してから所定の時間が経過したにもかかわらず検出されない(オーバーフロー)ときのことをいう。本発明においては、伝搬時間を測定するにあたり、流体管路の上流から下流、及び下流から上流での測定を1パケットとしたときに例えば64パケットの測定を行うが、そのときのエラーの回数をカウントするのがエラーカウンタ47の役割である。なお、エラーカウンタ47は必須の構成要件ではない。伝搬64パケットの測定のうち例えば10回以上エラーが発生した場合にはアナログ部3で第1増幅手段34、第2増幅手段35等で再調整及び再設定を行うことになる。なお、この回数は超音波流量計の求める精度に基づいて設定することが可能である。エラーカウンタ47を備えない場合には流量計測の精度が低下する可能性がある。
制御手段40は、ロジック部4の中枢部にあたり、流体(例えばガス)の伝搬時間の測定、中速クロックの検定、高速クロックの検定、及びアナログ部3の各種制御を行う。なお、ロジック部4はアナログ部3から入力された各種の信号に基づき、さらにアナログ部3の例えば第1増幅手段34、第2増幅手段35でのゲインの調整を例えば最大40db(100倍)を128分割し、1〜128ステップでデジタル的に調整することができる。なお、制御手段40の具体的な内部回路構成については後述する。
ロジック部4にはマイコンインターフェース48が用意されている。マイコンインターフェース48は、送受信方向制御手段42、第1伝搬時間カウンタ44、第2伝搬時間カウンタ46、及びエラーカウンタ47からそれぞれ取り出した各種データを半導体集積回路5の外部に用意したマイコン10に送り演算処理を行わせる中継の役割を担う。
半導体集積回路5の内部電源用レギュレータ39には電池7から例えば1.8Vまたは2.2Vの電圧が供給される。電池は例えばリチウムイオン電池が用いられる。また、半導体集積回路5の外部に用意した遮断弁11、感震器12、圧力センサ13、及び表示手段14等は本発明に係る超音波流量計の付属機能として用意され、これらもマイコン10で制御される。
以上、図1に本発明に係る超音波流量計のブロック回路図を示した。本発明の1つの特徴は、第2発振器43及び第3発振器45を半導体集積回路5に内蔵したことである。特に第2発振器43を半導体集積回路5に内蔵することにより、従前、半導体集積回路5の外部に用意していたCR発振器やセラミック発振器の設置を排除することができ、超音波流量計の小型化と廉価化が図れる。なお、第2発振器43及び第3発振器45を半導体集積回路5に内蔵する不具合として、それらで生成されるクロックの周波数(周期)の偏差が増大することが懸念される。こうした不具合を克服するために本発明はこれらの周波数(周期)の実態を検定する検定回路を設けている。
図2は、図1における制御手段40の具体的な回路ブロック図である。制御手段40は本発明の中枢回路部の1つであり、アナログ部3及びロジック部4を制御すると共に流量の伝搬時間の計測、中速クロック及び高速クロックの検定等を行う。中速クロック及び高速クロックの検定は伝搬時間の計測と別のタイミングで行うのではなく、並行して行う。これによって、消費電力の増加を抑え、かつ伝搬時間の計測を迅速に行うことができる。こうした検定を行うために制御手段40は、後述するように第1コンパレータ36、第2コンパレータ37、及び第3コンパレータ38から取り出された各種検出信号に基づき、中速クロック、高速クロックを検定するための各種信号を生成する。具体的には後述で明らかとなる。
制御手段40は、第1カウンタ検定回路400と、第2カウンタ検定回路420と、その他の回路440と、を備える。なお、図中の符号(a)〜(k)は後述の図4〜図5に付した符号(a)〜(k)にそれぞれ対応する各種信号が取り出されるノードを表している。
第1カウンタ検定回路400は、第1発振器43で生成する発振周波数4MHzのクロック(中速クロック)等の周波数(周期)の大きさを検定するために用意されている。中速クロックの発振周波数を検定するために、第3発振器45で生成するクロック周波数500MHzの高速クロックと第1発振器6で生成した周波数が32kHzの低速クロックを用いる。なお、中速クロックは高速クロックを検定するときには検定信号として用いられる。
第1カウンタ検定回路400は、区間制御手段401を備える。区間制御手段401には分周器410で中速クロックCLK4Mを4分の1に分周した分周用クロックCLK1Mが印加される。また第1カウンタ検定回路400は、流量計の流量を測定するために基準となる基準信号の立ち上がりタイミングまたは立ち下がりのタイミングをキャッチする区間生成手段402と区間生成手段403を備える。区間生成手段402は、検定開始後の例えば2発目の低速クロックCLK32kの立ち上がりのタイミングをキャッチし、区間生成手段403は次の3発目の立ち上がりのタイミングをキャッチする。したがって、区間生成手段402,403によって、基準信号の一周期が設定される。端的に言うと、区間生成手段402は検定信号を検定する際の開始を特定し、区間生成手段403は、その終了を特定するための回路手段となる。
第1カウンタ検定回路400は、さらに区間生成手段404を備える。区間生成手段404は、区間生成手段402,403で特定された立ち上がりまたは立ち下がりのタイミングに基づき設定される区間生成手段であり低速クロック(4MHz)の検定区間、すなわち検定する時間幅を決定する。具体的に、は区間生成手段402で生成されるパルス信号の立ち下がりから区間生成手段403で生成されるパルス信号の立ち下がりまでが低速クロックの検定区間に設定されている。
第1カウンタ検定回路400は、さらに同期化手段405,406、及びレジスタ407,408,409を備える。同期化手段405は、区間生成手段402で生成したデータを第3発振器45で生成した高速クロック(500MHz)に確実に同期させ後段のレジスタ407に格納するために用意されている。同期化手段406は、区間生成手段403で生成したデータを確実に第3発振器45で生成した高速クロック(500MHz)に同期させ後段のレジスタ408に格納するために用意されている。
レジスタ407は、同期化手段405で同期された区間生成手段402のデータを格納する。レジスタ408は、同期化手段406で同期された区間生成手段403のデータを格納する.レジスタ409は、区間生成手段404で生成されたデータ、すなわち、低速クロックの検定対象となる区間(時間)を格納する。
第1カウンタ検定回路400の区間生成手段401〜403、同期化手段405〜406、及びレジスタ407〜409には符号(a)〜(k)で示す各種信号が印加されるがこうした各種信号については後述する。
図2、制御手段40はさらに第2カウンタ検定回路420を備える。第2カウンタ検定回路420は、第2発振器45で生成する高速クロックの周波数の大きさを検定するために用意されている。高速クロックの発振周波数を検定するために、第1発振器43で生成する低速クロック(4MHz)を用いる。第2カウンタ検定回路420は、高速クロックの検定有効区間を制御する区間制御手段421を備え、区間制御手段421にはエンベロープコンパレータ(第2コンパレータ37)が検出したエンベロープ比較信号ENV_CMPが印加される。さらに第2カウンタ検定回路420は、低速クロックで高速クロックを検定する区間を制御する検定区間制御手段422、検定区間制御手段422から取り出された高速クロックに同期化させる同期化制御手段423、及び検定区間制御手段422のデータを格納する検定結果レジスタ424を備える。図2に示した回路ブロックはあくまでも一例に過ぎなく、当業者にとってみれば低速クロック、中速クロック及び高速クロックと各種論理回路等を用いて検定するに十分な各種の信号を生成することは比較的に容易であろう。
図3は、図1における第2発振器43の回路ブロック図である。第2発振器43は、定電流源431、ヒステリシス付コンパレータ432を備える。定電流源431は、電圧源VCC側に接続される第1定電流源CC1と、接地電位GND側に接続された第2定電流源CC2を備える。これらの電流源とスイッチSW及びヒステリシス付コンパレータ432の組み合わせによってキャパシタCτに充放電が繰り返され矩形状の中速クロックが出力され、制御手段40及び第1伝搬時間カウンタ44に伝達される。
図4は、図2に示した第1カウンタ検定回路400、すなわち中速クロック(4MHz)等の検定回路の具体的な構成を示す回路ブロック図である。
区間制御手段401は、高速クロック(500MHz)のイネーブル区間を設定する。高速クロック(500MHz)は常時生成させるわけではなく、その区間は限定される。高速クロック(500MHz)の生成を有効にする制御信号が区間制御手段401で生成される。区間制御手段401は、DフリップフロップDFF0〜DFF28,DFF30〜DFF58,DFF60〜DFF64,DFF70〜DFF73、RSフリップフロップArea_T1_Long、Area_T2_Long、及び論理和回路OR等の各種論理回路で構成される。
DフリップフロップDFF0〜DFF28,DFF30〜DFF58の入力端子(記号△)には中速クロックCLK4Mを4分の1に分周した分周用クロックCLK1M(周波数が1MHz)が印加され、DフリップフロップDFF60及びDFF61の入力端子(記号△)には低速クロックCLK32kが印加される。DフリップフロップDFF0のD入力にはDフリップフロップDFF60のQ出力が印加される。DフリップフロップDFF0のQ出力は次段のDフリップフロップDFF1のD入力に印加され、順次、各DフリップフロップのQ出力は次段のD入力に印加される。DフリップフロップDFF28のQ出力は、イネーブル信号ENとしてRSフリップフロップArea_T1_Longのセット入力端子(S)に印加される。
RSフリップフロップArea_T1_Longのリセット入力端子(R)には区間生成手段402のDフリップフロップDFF64のQ出力β_SF1がディスエーブル信号DISENとして印加される。RSフリップフロップArea_T1_Longに印加されるイネーブル信号ENは第3発振器45の動作を有効にして高速クロック(500MHz)を生成するために、ディスエーブル信号DISEN(β_SF1)は第3発振器45の動作を無効にして高速クロック(500MHz)の生成を無効にするためにそれぞれ用意される。
DフリップフロップDFF30のD入力にはDフリップフロップDFF61のQ出力が印加される。DフリップフロップDFF30のQ出力は次段のDフリップフロップDFF31のD入力に印加され、順次、各DフリップフロップのQ出力は次段のD入力に印加される。DフリップフロップDFF58のQ出力は、イネーブル信号ENとしてRSフリップフロップArea_T2_Longのセット入力端子(S)に印加される。
RSフリップフロップArea_T2_Longのリセット入力端子(R)には区間生成手段403のDフリップフロップDFF72のQ出力δ_SF1がディスエーブル信号DISENとして印加される。RSフリップフロップArea_T2_Longに印加されるイネーブル信号ENは第3発振器45の動作を有効にして高速クロック(500MHz)を生成するために、ディスエーブル信号DISEN(δ_SF1)は第3発振器45の動作を無効にして高速クロック(500MHz)の生成を無効にするためにそれぞれ用意される。
RSフリップフロップArea_T1_Long及びRSフリップフロップArea_T2_Longからそれぞれ出力された信号は論理和回路ORの入力端子に印加される。これによって、RSフリップフロップArea_T1_Long及びArea_T2_Longの少なくとも一方から信号が入力された際には第3発振器45において高速クロック(500MHz)の生成が許可される。
論理和回路ORから出力されるイネーブル信号CLK500M_EN_Aに基づき第3発振器45はイネーブル状態またはディスエーブル状態に置かれる。イネーブル信号CLK500M_EN_Aが例えばハイレベルであるとき第3発振器45はイネーブル状態となり高速クロック(500MHz)の生成が開始され、イネーブル信号CLK500M_EN_Aが例えばローレベルであるとき第3発振器45はディスエーブル状態となり高速クロック(500MHz)の生成が停止される。
区間生成手段402は、高速クロック(500MHz)を検定するための区間、すなわち後述の図5の検定第1区間T1を設定する。検定第1区間T1は逐次設定することが可能であるが、例えば低速クロック(32kHz)の2発目のパルスの立ち上がりに開始され、例えば検定第1区間の開始後における中速クロック(4MHz)の2発目の立ち上がりに終了される。
DフリップフロップDFF62〜64の入力端子(記号△)には中速クロックCLK4Mが印加される。DフリップフロップDFF62のD入力にはDフリップフロップDFF61のQ出力αが印加され、Q出力は次段のDフリップフロップDFF63のD入力に印加される。DフリップフロップDFF63のQ出力βは次段のDフリップフロップDFF64のD入力に印加され、さらにディスエーブル信号DISENとしてRSフリップフロップArea_T1のリセット入力端子(R)に印加される。DフリップフロップDFF64のQ出力β_SF1はディスエーブル信号DISENとして区間生成手段401のRSフリップフロップArea_T1_Longのリセット入力端子(R)に印加される。
RSフリップフロップArea_T1のセット入力端子(S)には区間生成手段401のDフリップフロップDFF61のQ出力αが印加され、リセット入力端子(R)にはDフリップフロップDFF63のQ出力βがディスエーブル信号DISENとして印加される。RSフリップフロップArea_T1の出力はArea_T1の同期化制御405に印加される。
区間生成手段403は、高速クロック(500MHz)を検定するための区間、すなわち後述の図5の検定第2区間T2を設定する。検定第2区間の設定も検定第1区間の設定と同様に逐次設定することが可能である。例えば低速クロック(32kHz)の3発目のパルスの立ち上がりに開始され、例えば検定第2区間の開始後における中速クロック(4MHz)の2発目の立ち上がりに終了される。なお、後述で明らかになるが、区間生成手段402,403は高速クロック(500MHz)の検定区間を設定するだけではなく、中速クロック(4MHz)の検定区間の設定にも利用される。
DフリップフロップDFF70〜73の入力端子(記号△)には中速クロックCLK4Mが印加される。DフリップフロップDFF70のD入力にはDフリップフロップDFF73のQ出力γが印加され、Q出力は次段のDフリップフロップDFF71のD入力に印加される。DフリップフロップDFF71のQ出力δは次段のDフリップフロップDFF72のD入力に印加され、さらにディスエーブル信号DISENとしてRSフリップフロップArea_T2のリセット入力端子(R)に印加される。DフリップフロップDFF72のQ出力δ_SF1はディスエーブル信号DISENとして区間生成手段402のRSフリップフロップArea_T2_Longのリセット入力端子(R)に印加される。
RSフリップフロップArea_T2のセット入力端子(S)にはDフリップフロップDFF73のQ出力γが印加され、リセット入力端子(R)にはDフリップフロップDFF71のQ出力δがディスエーブル信号DISENとして印加される。RSフリップフロップArea_T2の出力はArea_T2の同期化制御407に印加される。
区間生成手段404は、中速クロック(4MHz)を検定するための区間、すなわち後述の図5の中速クロック検定区間T3を設定する。区間生成手段404は、DフリップフロップArea_T3で構成される。DフリップフロップArea_T3の入力端子(記号△)には中速クロックCLK4Mが印加され、D入力には区間生成手段402のDフリップフロップDFF63のQ出力β及び区間生成手段403のDフリップフロップDFF71のQ出力δが印加される。DフリップフロップArea_T3のQ出力はレジスタ409に印加される。区間生成手段404で設定される中速クロック検定区間T3は低速クロック(32kHz)の一周期にほぼ等しい。
図5は、図2及び図4に示した第1カウンタ検定回路400の主なノードにおけるタイミングチャートである。以下、図1、図2、及び図4を参照して図5について説明する。
図5(a)は、半導体集積回路5の外部に設けた第1発振器6で生成される低速クロックCLK32kを示す。第1発振器6を例えば水晶発振器で構成するならば発振周波数の偏差は極めて小さく、その大きさは例えば20ppm〜30ppm(0.002%〜0.003%)の範囲に収めることができる。低速クロックCLK32kの発振周波数はほぼ32kHzである。低速クロックCLK32kは、本発明における検定の基準クロックとなる。低速クロックCLK32kは、時刻t1〜t3、及び時刻t3〜t7がそれぞれ1周期の区間となる。時刻t1,t3、及びt7が低速クロックCLK32kの1発目、2発目、及び3発目のそれぞれの立ち上がりタイミングとなる。
図5(b)は、半導体集積回路5の内部に設けた第2発振器43で生成される中速クロックCLK4Mを示す。第2発振器43は例えばCR発振器で構成される。中速クロックCLK4Mの発振周波数は例えば4MHzである。中速クロックCLK4Mは、例えば流量の伝搬時間を測定するときに利用される。中速クロックCLK4Mを生成する第2発振器43は半導体集積回路5の内部に設けるため、発振周波数の偏差は個別部品で構成したときのそれに比べて大きくなり、温度依存性の影響も受け易くなる。本発明では、こうした不具合を克服するために中速クロックCLK4Mの周波数(周期)を、低速クロックCLK32kを基準として検定してその実態の周波数(周期)を求め、その実態の周波数(周期)の値に基づき伝搬時間を求める。なお、中速クロックCLK4Mは作図上模式的に示したものであって、図5(a)の低速クロックCLK32kの周期とは整合させていない。
図5(c)は、図4に示した区間制御手段401を構成するDフリップフロップDFF0〜DFF28、DFF30〜DFF58のクロック入力端子に印加される分周用クロックCLK1Mである。分周用クロックCLK1Mの周波数は1MHzであり、中速クロックCLK4Mを4分の1に分周して生成する。なお、DフリップフロップDFF0〜DFF28及びDフリップフロップDFF30〜DFF58の段数は、低速クロックCLK32kの周期に応じて設定される。
図5(d)は、アナログ部3及び第1カウンタ検定回路400をイネーブル状態にするためのイネーブル信号VCCCNTを示す。イネーブル状態とは、第1カウンタ検定回路400を所定の回路動作を実行できる状態に置くことである。イネーブル信号VCCCNTが例えばハイレベルに設定されるとアナログ部3等が所定の回路動作を実行し、第1カウンタ検定回路400においての検定が有効となる。イネーブル信号VCCCNTは、低速クロックCLK32kの例えば2周期分より長い時刻t0〜t10の区間においてハイレベルに置かれる。時刻t0〜t10の区間において、流量の伝搬時間の計測と中速クロックCLK4M及び高速クロックCLK500Mの検定が実行される。
図5(e)は、高速クロックCLK500Mの生成を有効にするためのイネーブル信号CLK500M_EN_Aを示す。イネーブル信号CLK500M_EN_Aは、図2及び図4に示した区間制御手段401から出力される。イネーブル信号CLK500M_EN_Aは、図5(d)イネーブル信号VCCCNTがハイレベルであって、かつ所定の区間にのみ出力するようにする。例えば低速クロックCLK32kの周期が切り換わる時刻t3及び時刻t7をそれぞれ挟む前後の所定の区間にハイレベルとなるように設定される。すなわち、例えば時刻t2〜t5の区間及び時刻t6〜t9の区間においてハイレベルとなるように設定される。
図5(f)は、図1及び図2に示した第3発振器(リングOSC)45で生成される高速クロックCLK500Mを示す。高速クロックCLK500Mは、図5(e)イネーブル信号CLK500M_EN_Aがハイレベルのときに生成される。高速クロックCLK500Mは、流量(例えばガス)の伝搬時間、伝搬速度を計測するとき、及び高速クロックCLK500Mが検定を受けるときに生成される。これによって消費電力の省電力化を図る。ただし、中速クロックCLK4M及び高速クロックCLK500Mの周波数は半導体集積回路5の製造上のばらつきで変動する。このため、高速クロックCLK500Mの周波数(周期)を検定するために例えば図2に示した第1検定回路400及び第2検定回路420が用意される。
図5(g)は、高速クロックCLK500Mを検定する区間を設定する検定第1区間Area_T1を示す。検定第1区間Area_T1は、時刻t3〜t4の区間においてハイレベルとなり、この区間において高速クロックCLK500Mのパルス数がカウントされる。時刻t3は低速クロックCLK32kの2発目の立ち上がりタイミングにあたり、時刻t4は時刻t3から中速クロックCLK4Mを所定数カウントしたタイミングにあたる。検定第1区間Area_T1は、後述の検定第2区間Area_T2とともに高速クロックCLK500Mの検定区間を定めるとともに、中速クロックCLK4Mの検定区間を定める信号となる。
図5(h)は、同期化手段405から出力される同期化信号Area_T1_Synを示す。同期化信号Area_T1_Synは、検定第1区間Area_T1のデータをレジスタ407に格納するときの同期信号の役目を担う。
図5(i)は、高速クロックCLK500Mを検定する区間を設定する検定第2区間Area_T2を示す。検定第2区間Area_T2は、時刻t7〜t8の区間においてハイレベルとなり、この区間において高速クロックCLK500Mのパルス数がカウントされる。時刻t7は低速クロックCLK32kの3発目の立ち上がりタイミングにあたり、時刻t8は時刻t7から中速クロックCLK4Mを所定数カウントしたタイミングにあたる。検定第2区間Area_T2は、後述の中速クロックCLK4Mの検定区間を定める信号ともなる。
図5(j)は、同期化手段406から出力される同期化信号Area_T2_Synを示す。同期化信号Area_T2_Synは、検定第2区間Area_T2のデータをレジスタ408に格納するときの同期信号の役目を担う。
図5(k)は、中速クロック4Mを検定する区間を設定する中速クロック検定区間Area_T3を示す。中速クロック検定区間Area_T3は、時刻t4〜t8の区間においてハイレベルとなり、この区間において中速クロックCLK4Mのパルス数がカウントされる。時刻t4は検定第1区間Area_T1の立ち下がりのタイミングにあたり、時刻t8は検定第2区間Area_T2の立ち下がりのタイミングにあたる。中速クロック検定区間Area_T3の時間幅は、低速クロックCLK32kの1クロック(1周期)の時間幅にほぼ等しい。中速クロック検定区間Area_T3は中速クロックCLK4Mによって計測される。ここで低速クロックCLK32kの周波数を32kHzとし、中速クロックの周波数を例えば丁度4MHzとすると、低速クロックCLK32kの1クロックにおける中速クロックCLK4Mのクロック数は、40000/32=1250個となる。ただし、中速クロックCLK4Mのクロック数は半導体集積回路5の製造上のばらつきで変動する。このため、中速クロックCLK4Mの周波数(周期)を検定するために例えば図2に示した第1検定回路400が用意される。
図6は、図4に示した第2カウンタ検定回路及び第1コンパレータ36、第2コンパレータ37、及び第3コンパレータ38に印加される受信信号のタイミングチャートである。以下、図1、図2、及び図4を参照して図6について説明する。
図6(a)は、半導体集積回路5の内部に設けた送信手段31から切換手段32を介して第1振動子1及び第2振動子2に送信するバースト波BURSTを示す。バースト波BURSTは、前述のように間欠的に発生される周波数が例えば520kHzの矩形波信号であり、バースト波BURSTの波の数NはN=5に設定される。
図6(b)は、半導体集積回路5に内部に設けた例えばCR発振器で構成された第2発振器43で生成される中速クロックCLK4Mを示す。中速クロックCLK4Mの標準的な周波数は例えば4MHzである。中速クロックCLK4Mは、例えば流量の伝搬時間を測定するときに利用される。中速クロックCLK4Mを生成する第2発振器43は半導体集積回路5の内部に設けるため、発振周波数(周期)の偏差は個別部品で構成したときのそれに比べて大きくなり、温度依存性の影響も受け易くなる。本発明では、こうした不具合を克服するために中速クロックCLK4Mの周波数(周期)を、低速クロックCLK32kを基準として検定してその実態の周波数(周期)を求め、その実態の周波数(周期)の値に基づき伝搬時間の演算に反映する。
図6(c)は、アナログ部3をイネーブル状態にするためのイネーブル信号VCCCNTを示す。イネーブル信号VCCCNTは、制御手段40からアナログ部3に印加される。イネーブル信号VCCCNTが例えばハイレベルに設定されると、アナログ部3の特に第1増幅手段34及び第2増幅手段35等が所定の回路動作を実行できる態勢に置かれる。
図6(d)は、イネーブル信号VCCCNTと同様にアナログ部3をイネーブル状態にするために制御手段40から供給されるイネーブル信号ANGCNTを示す。イネーブル信号ANGCNTが例えばハイレベルに設定されると、アナログ部3の特に第1コンパレータ36、第2コンパレータ37、及び第3コンパレータ38が所定の回路動作を実行できる態勢に置かれる。イネーブル信号ANGCNTは、イネーブル信号VCCCNTがハイレベルに置かれる時刻t1よりも少し遅れた時刻t2から時刻t8までの間においてハイレベルに置かれる。第1コンパレータ36、第2コンパレータ37、及び第3コンパレータ38は、第2増幅手段35から入力される受信信号(増幅信号)を受けて動作するためにイネーブル信号VCCCNTの立ち上がりタイミングに比べてやや遅れることが許される。
図6(e)は、第3発振器45(リングOSC)での高速クロックCLK500Mの生成を有効にするためのイネーブル信号CLK500M_EN_Bを示す。イネーブル信号CLK500M_EN_Bは、図2に示した区間制御手段421から出力される。区間制御手段421には、第2コンパレータ(エンベロープコンパレータ)37を用いて受信信号ERが所定の閾値ENV_Vthを超えたことを検出した時刻t3から所定の区間である時刻t7においてハイレベルに置かれる。イネーブル信号CLK500M_EN_Bのハイレベルの区間は、例えば4つのゼロクロス点(符号I、II、III、IV)が包含される例えば時刻t3〜t7の区間に設定される。イネーブル信号CLK500M_EN_Bのハイレベルの区間はできるだけ短いことが望まれる。なぜならば、この区間において高速クロックCLK500Mが生成されるため、この区間が長いと電力消費が増加するからである。省電力化のためにも高速クロックCLK500Mの生成区間の短縮化が望まれる。
図6(f)は、図1、図2に示した第3発振器(リングOSC)45で生成される高速クロックCLK500Mを示す。高速クロックCLK500Mは、図6(e)イネーブル信号CLK500M_EN_Bがハイレベルのときに生成される。高速クロックCLK500Mは、流量(例えばガス)の伝搬時間、伝搬速度を計測するときと、高速クロックCLK500Mが検定を受けるときに生成される。これによって消費電力の省電力化を図る。
図6(g)は、検定制御手段422から出力される検定区間信号B_EXAMI_AREAを示す。検定区間信号B_EXAMI_AREAは、高速クロックCLK500Mを中速クロックCLK4Mに基づき検定する区間を定める。検定区間信号B_EXAMI_AREAは、第2コンパレータ37がハイレベルを出力する時刻t3後における中速クロックCLK4Mの1発目の立ち上がり時刻t4から4つ目のゼロクロス点IVの計測終了後における中速クロックCLK4Mの1発目の立ち上がり時刻t6までの区間T4においてハイレベルに置かれる。区間T4での高速クロックCLK500Mの数をカウントすることによって検定が行われる。区間T4の時間幅は中速クロックCLK4Mの所定数クロックの数、例えば1個〜14個分に選ばれる。いずれにしても検定区間信号B_EXAMI_AREAは、イネーブル信号CLK500M_EN_Bの内側に置かれる。これは高速クロックCLK500Mが安定した状態に入ってから高速クロックCLK500Mを中速クロック4Mによって検定するためである。
図6(h)は、第2コンパレータ37から出力されるエンベロープ比較信号ENV_CMPを示す。エンベロープ比較信号ENV_CMPは、受信信号が所定の閾値ENV_Vthを超えたときにハイレベルとなり、所定の閾値ENV_CMPを下回ったときにローレベルとなる。そのデータ(情報)は制御手段40に送られ、さらに制御手段40から第2伝搬時間カウンタ46に送られる。
図6(i)は、図1に示した第2増幅手段35から取り出される信号を模式的にした受信信号ERを示す。受信信号ERは、第1コンパレータ36、第2コンパレータ37、及び第3コンパレータ38にそれぞれ共通して印加される。受信信号ERの頂点を検出するために設定された所定の閾値のER_H_Vth、ER_L_Vthは第1コンパレータ36で、受信信号ERを検出するために設定された所定の閾値ENV_Vthは第2コンパレータ37で、ゼロクロス点I,II,III,IVは第3コンパレータ38でそれぞれ検出される。なお、図6(i)には説明の便宜上、閾値ENV_Vthを超えた後、すなわち時刻t3以降の受信信号の波の数を3〜4個示し、ゼロクロス点は4点(I〜IV)示した。しかし、波の数は少なくとも2個であってもゼロクロス点は4点確保することができる。なお、検出するゼロクロス点の数には制限はないが3個〜6個が妥当である。検出するゼロクロス点を増やすことで伝搬時間の計測の精度は高められるが、計測に要する時間が長くなってしまうという不具合が生じる。本発明は1パケットでのゼロクロス点の検出は4点とし、64パケットの検出を行う。したがって、ゼロクロス点の検出は実質上256回行い、伝搬時間の計測は256回の平均を用いる。
図7は、図6の一部を拡大し、さらに伝搬時間の計測を説明するために用意したタイミングチャートである。図6の説明と一部重複するが図7について説明する。
図7(a)は、半導体集積回路5に内蔵した送信手段31から切換手段32を介して第1振動子1及び第2振動子2に送信するバースト波BURSTを示す。バースト波BURSTは、前に述べたように、間欠的に発生される周波数が例えば520kHzの矩形波信号であり、バースト波BURSTの波の数NはN=5に設定されているが、図7(a)には1個のみ示している。
図7(b)は、半導体集積回路5に内蔵した例えばCR発振器で構成された第2発振器43で生成される中速クロックCLK4Mを示す。中速クロックCLK4Mの標準的な周波数は例えば4MHzである。中速クロックCLK4Mは、低速クロックCLK32kに同期し、または逐次のタイミング例えば、閾値ENV_Vthやゼロクロス点を検出するタイミングで同期させて、流量の伝搬時間を測定するときの1つとして利用される。中速クロックCLK4Mは、半導体集積回路5に内蔵しているために、発振周波数〈周期〉の偏差は個別部品で構成したときに比べて大きくなり、また、温度依存性の影響も受け易くなる。こうした不具合を克服するために本発明では中速クロックの周波数(周期)を、低速クロックCLK32kを基準として検定してその実態の大きさを求め、その実態値に基づき伝搬時間の演算に反映するようにしている。
図7(c)は、第3発振器45(リングOSC)での高速クロックCLK500Mの生成を有効にするための高速クロックイネーブル信号CLK500M_EN_Bを示す。高速クロックイネーブル信号CLK500M_EN_Bは、図2に示した区間制御手段421から出力される。区間制御手段421には、第2コンパレータ(エンベロープコンパレータ)37を用いて受信信号ERが所定の閾値ENV_Vthを超えたことを検出した時刻t3から所定の区間である時刻t7までハイレベルに置かれる。高速クロックイネーブル信号CLK500M_EN_Bのハイレベルの区間は、例えば4点のゼロクロス点(符号I,II,III,IV)が包含される例えば時刻t3〜t7の区間に設定される。高速クロックイネーブル信号CLK500M_EN_B、のハイレベルの区間はできるだけ短いことが望まれる。なぜならば、この区間、高速クロックCLK500Mが生成され電力消費が増加するためであり、省電力化のためにも高速クロックCLK500Mの生成区間の短縮化が望まれているからである。
図7(d)は、図1、図2に示した第3発振器(リングOSC)45で生成される高速クロックCLK500Mを示す。高速クロックCLK500Mは、図7(c)高速クロックイネーブル信号CLK500M_EN_Bがハイレベルのときに生成される。高速クロックCLK500Mは、流量(例えばガス)の伝搬時間、伝搬速度を計測するときと、高速クロックCLK500Mが検定を受けるときに同時に生成される。これによって消費電力の省電力化を図っている。
図7(e)は、第2コンパレータ37から出力されるエンベロープ比較信号ENV_CMPを示す。エンベロープ比較信号ENV_CMPは、受信信号が所定の閾値ENV_Vthを超えたときにハイレベルとなり、その閾値を下回ったときにローレベルとなる。エンベロープ比較信号ENV_CMPは、制御手段40で処理される。
図7(f)は、第3コンパレータ38から出力されるゼロクロス検出信号ZERO_CMPを示す。ゼロクロス検出信号ZERO_CMPは、受信信号がゼロクロス点I〜IVを超えたときにハイレベルとなり、それを下回ったときにローレベルとなる。したがって、時刻t0〜t1、t4〜t5、t6〜t8はそれぞれハイレベルとなり、時刻t3〜t4、t5〜t6はそれぞれローレベルとなる。ゼロクロス検出信号ZERO_CMPは、制御手段40で処理される。
図7(g)は、図1に示した第2増幅手段35から取り出される受信信号ERを模式的に示す。受信信号ERは、第1コンパレータ36、第2コンパレータ37、及び第3コンパレータ38にそれぞれ共通して印加される。受信信号ERの頂点を検出するために設定された所定の閾値ER_H_Vth、ER_L_Vthは第1コンパレータ36で、受信信号ERを検出するために設定された所定の閾値ENV_Vthは第2コンパレータ37で、ゼロクロス点I〜IVは第3コンパレータ38でそれぞれ検出される。なお、図7(g)には説明の便宜上、閾値ENV_Vthを超えた後、すなわち時刻t3以降の受信信号の波の数は3〜4個を示し、ゼロクロス点は4点(I〜IV)示した。しかし、波の数Nは少なくとも2個であってもゼロクロス点は4点確保することができる。なお、検出するゼロクロス点の数には制限はないが3個〜6個が妥当である。検出するゼロクロス点を増やすことで伝搬時間の計測の精度は高められるが、計測に要する時間が長くなってしまうという不具合が生じる。本発明は、1パケットでのゼロクロス点の検出は4点とし、64パケットの検出を行う。したがって、ゼロクロス点の検出は実質上256回行い、伝搬時間の計測には256回の平均で求めている。
図7(h)は、伝搬時間tτを示す。バースト波BURSTの送信タイミングである例えば時刻t0から受信号ERが、閾値ENVを超えた後であって最初のゼロクロス点Iに到達するまでの時間を伝搬時間tτとして示している。伝搬時間の実際の計測は、ゼロクロス点Iだけではなく、ゼロクロス点II,III及びIVに到達するまでも計測し、これらの平均を求めて算出している。なお、バースト波BURSTの送信タイミングとは、必ずしもバースト波の1発目の立ち上がりタイミングを指すものではなく、バースト波BURSTの最後の波を基準とすることもできる。またはバースト波BURSTの1発目と最後の波の中間の時刻を送信タイミングとしてもかまわない。
図7(i)は、第1の伝搬時間tτ1を示す。第1の伝搬時間tτ1の計測は伝搬時間tτを求める手段として用意されている。第1伝搬時間の計測は中速クロックCLK4Mを用いて行う。ここで高速クロックCLK500Mを用いて第1の伝搬時間を計測すると計測に要する電力消費が増加するので好ましくはない。第1の伝搬時間tτ1は、例えばバースト波BURSTの送信タイミンである時刻t0から受信信号ERがゼロクロス点Iからゼロクロス点IIまでに至るまでの中間の時刻である例えば時刻t4までの時間とすることができる。なお、図7(b)に示した中速クロックCLK4Mのゼロクロス点Iにおけるクロック数をkとすると、第1伝搬時間tτ1の終了のタイミングは、1クロック加えた(k+1)番目の中速クロックが発生しているタイミングということになる。しかし必ずしも1つのクロック分だけではなく、次のゼロクロス点IIまでであれば2クロック分あるいは3クロック分をカウントするようにしてもよい。いずれにしてもこうした関係はバースト波BURSTの周波数及び中速クロックの周波数に応じて適正に設定することになる。
図7(i)には第1の伝搬時間tτ1の終了のタイミングをゼロクロス点Iに基づき設定するものを示したが、同様にゼロクロス点IIを検出して第1の伝搬時間の終了のタイミングを決める場合にはゼロクロス点IIとIIIとの間となる。
なお、図7(i)には第1の伝搬時間tτ1の終了のタイミングは、ゼロクロス点Iとゼロクロス点IIとの間に設定したが、第1の伝搬時間tτ1の終了のタイミングを時刻t1と同じとしてもよい。時刻t1は、第2コンパレータ37を用いて受信信号ERが所定の閾値ENV_Vthを超えたことを検出するタイミングであり、かつ、高速クロックCLK500Mが発生し始めるタイミングでもある。
図7(j)は、第2の伝搬時間tτ2を示す。第2の伝搬時間tτ2の計測は高速クロックCLK500Mを用いる。第2の伝搬時間tτ2は、ゼロクロス点Iから第1の伝搬時間tτ1の終了タイミングである時刻t4までに設定する。すなわち、第2伝搬時間tτ2の終了のタイミングと第1の伝搬時間tτ1の終了のタイミングを一致させる。これによって、伝搬時間tτを容易に求めることができる。なお、第2の伝搬時間tτについても第1の伝搬時間tτ1と同様にゼロクロス点II,III及びIVを基準とした計測も行う。
第2の伝搬時間tτ2と第1の伝搬時間tτ1の計測が終了すると、最終的な伝搬時間tτは、両者の差である、tτ1−tτ2=tτとして求めることができる。
次に伝搬時間tτを求める別の方法を説明する。端的に言うと第1の伝搬時間tτ1aと第2の伝搬時間tτ2aとの和で求める方法である。こうした算出方法を、図7(k)を用いて説明する。先ず第1の伝搬時間tτ1aを求める。第1の伝搬時間tτ1aは、バースト波BURSTの送信タイミングt0から例えば第2コンパレータ37を用いて受信信号ERが所定の閾値ENV_Vthを超えたことを検出する時刻t1までの時間であり、この伝搬時間は中速クロックCLK4Mが第1伝搬時間カウンタ44でカウントする。第2の伝搬時間tτ2aは、時刻t1からゼロクロス点Iが検出される時刻t3までを第2伝搬時間カウンタ45でカウントして求める。こうして求めた第1の伝搬時間tτ1aと第2の伝搬時間tτ2aをもとに伝搬時間tτは、tτ=tτ1a+tτ2aとして求めることができる。なお、第1の伝搬時間tτ1a及び第2の伝搬時間tτ2aはゼロクロス点Iだけではなく、他のゼロクロス点についても同様にして求める。
第1の伝搬時間tτ1aを求めるにあたり、第1伝搬時間tτ1aの終了タイミング及び第2の伝搬時間tτ2aの開始タイミングは、第2コンパレータ(エンベロープコンパレータ)37を用いて受信信号ERが所定の閾値ENV_Vthを超えたことを検出するタイミングに限定する必要はない。これらのタイミングは、閾値ENV_Vthを検出する前の任意の区間に設定することもできる。いずれにしても第1の伝搬時間tτ1aの終了タイミングに基づき第2の伝搬時間tτ2aの開始タイミングが定まる。また、第2の伝搬時間tτ2aの開始タイミングにおいては高速クロックCLK500Mが生成されていることが条件となる。
以上説明したように本発明に係る超音波流量計は、小型化、廉価化が図れ、気体、液体の流速及び流量を精度よく計測できるので、ガスメーターや水道メーターに応用できる。そのため、本発明は産業上の利用可能性は極めて高い。
1 第1振動子
2 第2振動子
3 アナログ部
4 ロジック部
5 半導体集積回路
6 第1発振器(低速クロック(基準クロック))
7 電池
10 マイコン
11 遮断弁
12 感震器
13 圧力センサ
14 表示手段
31 送信手段
32 切換手段
33 変換手段
34 第1増幅手段
35 第2増幅手段
36 第1コンパレータ
37 第2コンパレータ
38 第3コンパレータ
39 内部電源用レギュレータ
40 制御手段
42 送受信方向制御手段
43 第2発振器(中速クロック)
44 第1伝搬時間カウンタ
45 第3発振器(高速クロック)
46 第2伝搬時間カウンタ
47 エラーカウンタ
48 マイコンインターフェース
400 第1カウンタ検定回路
401 区間制御手段
402,403,404 区間生成手段
405,406 同期化手段
407,408,409 レジスタ
420 第2カウンタ検定回路
421 区間制御手段
422 検定区間制御手段
423 同期化制御手段
424 検定結果レジスタ
431 定電流源
432 ヒステリシス付コンパレータ
ANGCNT イネーブル信号
Area_T1 検定第1区間
Area_T1_Long,Area_T2_Long RSフリップフロップ
Area_T1_Syn,Area_T2_Syn 同期化信号
Area_T2 検定第2区間
Area_T3 中速クロック検定区間
B_EXAMI_AREA 検定区間信号
BURST バースト波
CC1 第1定電流源
CC2 第2定電流源
CLK1M 分周用クロック
CLK32k 低速クロック
CLK4M 中速クロック
CLK500M 高速クロック
CLK500M_EN_A イネーブル信号
CLK500M_EN_B イネーブル信号
Cτ キャパシタ
DFF0〜DFF28,DFF30〜58,DFF60〜DFF64,DFF70〜DFF73,Area_T3 Dフリップフロップ
DISEN ディスエーブル信号
EN イネーブル信号
ENV_CMP エンベロープ比較信号
ER 受信信号
GND 接地電位
I,II,III,IV ゼロクロス点
SJ 送受信方向制御信号
SW スイッチ
tτ 伝搬時間
tτ1,tτ1a 第1の伝搬時間
tτ2,tτ2a 第2の伝搬時間
VCCCNT イネーブル信号
ZERO_CMP ゼロクロス検出信号

Claims (15)

  1. 流体が流れる流体管路に設けられ超音波信号を互いに送受信する第1振動子及び第2振動子と、
    前記第1振動子または前記第2振動子にバースト波を送信する送信手段と、
    前記第1振動子及び前記第2振動子を送信側か受信側のいずれかに切り換える切換手段と、
    前記第1振動子または前記第2振動子により生成される受信信号を増幅する増幅手段と、
    所定の閾値が設定され、前記増幅手段から出力された増幅信号の頂点が所定の範囲に収まっているか否かを検出する第1コンパレータと、
    前記第1コンパレータの閾値よりも低い閾値が設定され、前記増幅信号が所定の閾値を超えているか否かを検出する第2コンパレータと、
    前記増幅信号の複数のゼロクロス点を検出する第3コンパレータと、
    前記バースト波の送信タイミングから前記増幅信号が前記ゼロクロス点に到達するまでの伝搬時間を計測する計測手段と、を備え、
    前記計測手段は、低速クロックと、前記低速クロックでその周波数が検定され前記低速クロックよりもクロック周波数が高い中速クロックと、前記中速クロックでその周波数が検定され前記中速クロックよりもクロック周波数が高い高速クロックとを備え、前記中速クロックを用いる第1の伝搬時間においては第1伝搬時間カウンタで計測を行い、前記高速クロックを用いる第2の伝搬時間においては第2伝搬時間カウンタで計測を行い、前記第1の伝搬時間と前記第2の伝搬時間との差または和から前記伝搬時間を求めるものであり、
    前記高速クロックの検定開始のタイミングは前記低速クロックの立ち上がりまたは立ち下がりのタイミングに一致し、
    前記高速クロックの検定区間は、前記低速クロックのN発目(Nは1以上の整数)の立ち上がりまたは立ち下がりから前記中速クロックの所定数に基づき設定された第1の区間領域と、前記低速クロックの(N+1)発目の立ち上がりまたは立ち下がりから前記中速クロックの所定数に基づき設定された第2の区間領域の2つの領域である超音波流量計。
  2. 前記中速クロックによる前記第1の伝搬時間tτ1の計測の開始及び終了はそれぞれ前記バースト波の送信タイミング及び前記ゼロクロス点と次のゼロクロス点との間であり、前記高速クロックによる前記第2の伝搬時間tτ2の開始及び終了はそれぞれ前記ゼロクロス点の検出タイミング及び前記第1の伝搬時間tτ1の終了タイミングと同じであって、前記伝搬時間tτは、tτ=tτ1−tτ2として求める請求項1に記載の超音波流量計。
  3. 前記中速クロックによる前記第1の伝搬時間tτ1aの計測の開始及び終了はそれぞれ前記バースト波の送信タイミング及び前記第3コンパレータが前記ゼロクロス点を検出するまでの任意の区間であり、前記高速クロックによる前記第2の伝搬時間tτ2aの開始及び終了はそれぞれ前記第1の伝搬時間tτ1aの終了タイミング及び前記ゼロクロス点を検出するタイミングであって、前記伝搬時間tτは、tτ=tτ1a+tτ2aとして求める請求項1に記載の超音波流量計。
  4. 前記中速クロックによる前記第1の伝搬時間tτ1aの計測の開始及び終了はそれぞれ前記バースト波の送信タイミング及び前記第2コンパレータを用いて前記増幅信号が前記閾値を超えたことを検出するまでの任意の区間であり、前記高速クロックによる前記第2の伝搬時間tτ2aの開始及び終了はそれぞれ前記第1の伝搬時間tτ1aの終了タイミング及び前記第3コンパレータが前記ゼロクロス点を検出したタイミングと同じであり、前記伝搬時間tτは、tτ=tτ1a+tτ2aとして求める請求項1に記載の超音波流量計。
  5. 前記伝搬時間tτの計測と、前記中速クロック及び前記高速クロックの検定は並行して行う請求項1に記載の超音波流量計。
  6. 前記伝搬時間の計測にあたっては、前記増幅信号の前記頂点の数は2以上であり、かつ前記ゼロクロス点は4以上を有する前記増幅信号を対象とする請求項1〜4のいずれか一項に記載の超音波流量計。
  7. 前記第3コンパレータでの前記ゼロクロス点の検出は、前記第2コンパレータを用いて前記増幅信号が前記閾値を超えたことを検出した後に行う請求項1に記載の超音波流量計。
  8. 前記増幅手段は、前記受信信号を所定の振幅値まで増幅する第1増幅手段と前記第1増幅手段から出力された第1増幅信号を所定のレベルまで微調整する第2増幅手段で構成される請求項1に記載の超音波流量計。
  9. 前記第2増幅手段は、PGA(プログラマブルゲイン増幅器)で構成される請求項8に記載の超音波流量計。
  10. 前記中速クロックによる前記高速クロックの検定は、前記高速クロックが発生するタイミングよりも遅れて開始される請求項1に記載の超音波流量計。
  11. 前記低速クロックによる前記中速クロックの検定区間の時間幅は前記第1の区間領域の立ち下がりのタイミングから前記第2の区間領域の立ち下がりのタイミングまでである請求項1〜10のいずれか一項に記載の超音波流量計。
  12. 前記第1の区間領域の時間幅をT1、前記第2区間領域の時間幅をT2、前記第1の区間領域の立ち下がりから前記第2区間領域の立ち下がりまでの時間幅をT3とし、前記低速クロックの一周期の時間幅をTとしたときに、T=T1−T2+T3が成立する請求項11に記載の超音波流量計。
  13. 前記時間幅T1及び時間幅T2において前記高速クロックの検定が、前記時間幅T3において前記中速クロックの検定がそれぞれ行われる請求項12に記載の超音波流量計。
  14. 前記送信手段、前記切換手段、前記増幅手段、前記第1コンパレータ、前記第2コンパレータ、前記第3コンパレータ、及び前記高速クロックを生成する生成手段は、同一の半導体集積回路に内蔵される請求項1〜13のいずれか一項に記載の超音波流量計。
  15. 前記低速クロック及び前記高速クロックは、水晶発振器及びリングオシレータでそれぞれ生成され、前記中速クロックはCR発振器またはセラミック発振器で生成され、前記水晶発振器及び前記セラミック発振器は前記半導体集積回路の外部に設けられ、前記CR発振器及び前記リングオシレータは前記半導体集積回路に内蔵される請求項14に記載の超音波流量計。
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