JP6866959B2 - スイッチング回路 - Google Patents

Description

本開示は、スイッチング回路に関する。

従来、複数のスイッチ素子を用いたマルチレベル電力変換装置は、第１スイッチ〜（２ｍ−２）スイッチからなる（２ｍ−２）個のスイッチ素子（ｍは電力変換回路のレベルに相当する）が直列接続された電力変換回路と、複数個の第１スイッチ素子に対応して接続される複数個の駆動回路と、複数個の駆動回路に電力を供給する共用電源とを備える（例えば、特許文献１参照）。

特開２０１４−３３６１４号公報

ところで、例えば２レベルの電力変換回路において、出力端子と第１電線との間、出力端子と第２電線との間のスイッチ素子を、それぞれ複数のスイッチ素子で構成することが考えられる。このような電力変換回路では、各スイッチ素子を制御する駆動回路にそれぞれ個別の電源を接続する必要があり、大型化するおそれがある。特許文献１のようにブートストラップ回路を設けて駆動回路に電源供給する構成では、電力変換回路の起動時に高電位側のブートストラップ回路におけるブートコンデンサが充電されていないため、駆動回路が動作せず、スイッチ素子を制御できない。

本開示の目的は、回路の大型化を抑制するとともに起動時に複数のスイッチ素子を同期して制御できるスイッチング回路を提供することにある。

本開示の一形態であるスイッチング回路は、第１電圧が印加される第１入出力部、及び前記第１電圧よりも高い第２電圧が印加される第２入出力部と、前記第１入出力部と前記第２入出力部との間に直列接続された第１スイッチ回路及び第２スイッチ回路と、前記第１スイッチ回路及び前記第２スイッチ回路を制御する制御部と、前記第１スイッチ回路と前記第２スイッチ回路との間に接続される第３入出力部と、を有し、前記第２入出力部又は前記第３入出力部に印加される電圧に基づいて、前記第１スイッチ回路と前記第２スイッチ回路のオンオフに応じた電圧を前記第３入出力部又は前記第２入出力部に生成するためのスイッチング回路であって、前記第１スイッチ回路は、前記第１入出力部と前記第３入出力部との間に直列接続された複数の第１スイッチ素子を有し、前記第２スイッチ回路は、前記第３入出力部と前記第２入出力部との間に直列接続された複数の第２スイッチ素子を有し、複数の前記第１スイッチ素子をそれぞれオンオフ制御する複数の第１駆動回路と複数の前記第２スイッチ素子をそれぞれオンオフ制御する複数の第２駆動回路と、複数の前記第１駆動回路のうちの前記第１入出力部に最も近い第１駆動回路に接続され、前記第１駆動回路に電圧を供給する第１電源部と、複数の前記第１駆動回路のうちの前記第１電源部が接続された第１駆動回路以外の第１駆動回路にそれぞれ接続されるとともに前記第１電源部に接続され、前記第１電源部の電圧に基づいてそれぞれが接続された前記第１駆動回路に電圧を供給する第１ブートストラップ回路と、複数の前記第２駆動回路のうちの前記第３入出力部に最も近い第２駆動回路に接続され、前記第２駆動回路に電圧を供給する第２電源部と、複数の前記第２駆動回路のうちの前記第２電源部が接続された第２駆動回路以外の第２駆動回路にそれぞれ接続されるとともに前記第２電源部が接続され、前記第２電源部の電圧に基づいてそれぞれが接続された前記第２駆動回路に電圧を供給する第２ブートストラップ回路と、を有し、前記制御部は、前記複数の第１スイッチ素子の動作が同期し、前記複数の第２スイッチ素子の動作が同期し、かつ、前記複数の第１スイッチ素子と前記複数の第２スイッチ素子とが相補的にオンオフする第１動作を行い、前記第１動作を行う前に、前記第１スイッチ回路のうちの前記最も低電位側の第１スイッチ素子から順にオンする第２動作を行う。

この構成によれば、制御部が第２動作を行うことによって第１ブートストラップ回路のブートコンデンサが充電されるため、制御部が第１動作を行うときには第１ブートストラップ回路のブートコンデンサが充電された状態となっている。このため、制御部が第１動作を行う場合、第１電源部及び第１ブートストラップ回路のブートコンデンサを通じて、複数の第１スイッチ素子のうちの最も低電位側の第１スイッチ素子以外の第１スイッチ素子をオンすることができる。したがって、第１動作において、複数の第１スイッチ素子を同時にオンすることができる。

本開示の一形態であるスイッチング回路によれば、回路の大型化を抑制するとともに起動時に複数のスイッチ素子を同期して制御できる。

第１実施形態のスイッチング回路が用いられる電力管理システムの構成図。 （ａ）はスイッチング回路の回路図、（ｂ）は制御部及びその周辺のブロック図。 スイッチング回路の動作の一例を示すタイムチャート。 スイッチング回路の動作の別例を示すタイムチャート。 （ａ）は第２実施形態のスイッチング回路の回路図、（ｂ）は制御部及びその周辺のブロック図。 スイッチング回路の動作の一例を示すタイムチャート。 第３実施形態のスイッチング回路を有する電力変換装置の回路図。 スイッチング回路の動作の一例を示すタイムチャート。 変更例のスイッチング回路を有する電力変換装置の回路図。 変更例のスイッチング回路の動作の一例を示すタイムチャート。 別の変更例のスイッチング回路の一部を示す回路図。

以下、図面を参照して、各実施形態について説明する。
（第１実施形態）
図１に示すように、電力管理システム１は、パワーコンディショナ１０と、パワーコンディショナ１０に電気的に接続された太陽光発電装置２及び蓄電装置３とを備える。パワーコンディショナ１０は、交流母線４と系統連系保護リレー５を介して電力系統６に接続される。交流母線４には、パワーコンディショナ１０側から見て系統連系保護リレー５の外側に、図示しない分電盤等を介して負荷７が接続されている。系統連系保護リレー５は、電力系統６とパワーコンディショナ１０とを解列可能である。負荷７は、例えば屋内負荷であり、照明、冷蔵庫、洗濯機、空気調和機、電子レンジ等が挙げられる。電力管理システム１は、パワーコンディショナ１０によって太陽光発電装置２、蓄電装置３、電力系統６、及び負荷７の間の電力の調整を行う。この調整の一例としては、太陽光発電装置２が発電した電力の電力系統６への逆潮流、蓄電装置３への蓄電、及び負荷７への供給の調整と、電力系統６の電力の蓄電装置３への蓄電及び負荷７への供給の調整とが挙げられる。なお、発電装置としては、太陽光発電装置のほか、例えば、風力発電装置、ガス発電装置、地熱発電装置等を用いることができる。

太陽光発電装置２は、光発電パネル（図示略）を有し、光発電パネルが発電した直流電力をパワーコンディショナ１０に供給する。太陽光発電装置２は、例えば光発電パネルが出力する電力が最大となる出力電圧で電流を取り出す最大電力点追従制御を実行する。

蓄電装置３は、直列に接続された複数の蓄電池を含む。パワーコンディショナ１０は、蓄電装置３の充電と放電とを制御する。
パワーコンディショナ１０は、ＰＶコンバータ１１、直流交流変換装置（ＤＣ／ＡＣコンバータ）１２、制御部１３、及び電力変換装置２０を有する。ＰＶコンバータ１１、直流交流変換装置１２、及び電力変換装置２０はそれぞれ、高圧直流バス１４に接続される。すなわち、ＰＶコンバータ１１と直流交流変換装置１２と電力変換装置２０は、高圧直流バス１４を介して互いに接続されている。

太陽光発電装置２は、ＰＶコンバータ１１に接続される。ＰＶコンバータ１１は、季節や天候、時間帯等の日照条件によって変化する太陽光発電装置２を最大電力点追従制御にて高圧直流バス１４に出力する。ＰＶコンバータ１１が高圧直流バス１４に出力する設定電圧の一例は、３８０Ｖである。直流交流変換装置１２は、交流母線４に接続されている。直流交流変換装置１２は、高圧直流バス１４の直流電力を例えば実効値で２００Ｖの交流電力に変換して交流母線４に出力する。また、直流交流変換装置１２は、交流母線４の交流電力を設定電圧の直流電力に変換して高圧直流バス１４に出力する。

電力変換装置２０は、高圧直流バス１４の直流電力を、蓄電装置３に充電される直流電力に変換する。また電力変換装置２０は、蓄電装置３から放電される直流電力を、高圧直流バス１４に応じた設定電圧の直流電力に変換する。本実施形態では、電力変換装置２０は、双方向のＤＣ／ＤＣコンバータである。

制御部１３は、ＰＶコンバータ１１、直流交流変換装置１２、及び電力変換装置２０と通信可能に接続され、ＰＶコンバータ１１、直流交流変換装置１２、及び電力変換装置２０の動作をそれぞれ制御する。制御部１３は、予め定められる制御プログラムを実行する演算処理装置を含む。演算処理装置は、例えばＣＰＵ（Central Processing Unit）又はＭＰＵ（Micro Processing Unit）を含む。制御部１３は、１又は複数のマイクロコンピュータを含んでいてもよい。制御部１３は、複数の場所に離れて配置される複数の演算処理装置を含んでいてもよい。制御部１３は、記憶部をさらに含む。記憶部には、各種の制御プログラム及び各種の制御処理に用いられる情報が記憶される。記憶部は、例えば不揮発性メモリ及び揮発性メモリを含む。

図２（ａ）に示すように、電力変換装置２０は、スイッチング回路２０Ａを有する。スイッチング回路２０Ａは、図１に示す高圧直流バス１４に接続される一対の第１入出力端子２２と、図１に示す蓄電装置３に接続される一対の第２入出力端子２３とを有する。

スイッチング回路２０Ａは、第１電線２１Ｌ、第２電線２１Ｈ、及び第３電線２１Ｍを有する。第１電線２１Ｌ及び第３電線２１Ｍは、一対の第２入出力端子２３を介して図１に示す蓄電装置３に接続される。第１電線２１Ｌ及び第２電線２１Ｈは、一対の第１入出力端子２２を介して図１に示す高圧直流バス１４に接続される。第１電線２１Ｌは例えば蓄電装置３のマイナス端子に電気的に接続され、第３電線２１Ｍは例えば蓄電装置３のプラス端子に電気的に接続される。これにより、第１電線２１Ｌに第１電圧Ｖ１（例えば０Ｖ）が印加され、第３電線２１Ｍに第１電圧Ｖ１よりも高い第３電圧Ｖ３（例えば蓄電装置３の蓄電電圧）が印加される。また第２電線２１Ｈに第１電圧Ｖ１よりも高い第２電圧Ｖ２（例えば高圧直流バス１４の電圧である３８０Ｖ）が印加される。なお、上述の第１電圧Ｖ１及び第３電圧Ｖ３は、蓄電装置３から高圧直流バス１４に向かって電力供給する場合を示している。蓄電装置３を充電する場合には、高圧直流バス１４の直流電力を電力変換した電圧が、第１電線２１Ｌと第３電線２１Ｍとに印加される。

電力変換装置２０は、第１電線２１Ｌと第２電線２１Ｈとの間に直列に接続された第１スイッチ回路３０及び第２スイッチ回路４０と、第１スイッチ回路３０及び第２スイッチ回路４０を駆動する駆動回路（ドライバ）２４と、駆動回路２４に動作電圧を供給する電源回路２５とを有する。制御部１３は、第１スイッチ回路３０と第２スイッチ回路４０とを相補的にオンオフ制御する制御信号を駆動回路２４に出力する。

第１スイッチ回路３０と第２スイッチ回路４０との間の接続ノードＮは、第３電線２１Ｍに接続されている。第３電線２１Ｍは、インダクタ２７を介して一対の第２入出力端子２３の一方の端子に接続されている。一対の第２入出力端子２３の他方の端子は、上述の第１電線２１Ｌに接続されている。なお、本実施形態では、第１電線２１Ｌは第１入出力部を構成し、第２電線２１Ｈは第２入出力部を構成し、第３電線２１Ｍは第３入出力部を構成する。また、第１入出力部として、一対の第１入出力端子２２のうちの第１電線２１Ｌに接続される端子から構成されてもよいし、この端子と第１電線２１Ｌとから構成されてもよい。第２入出力部として、一対の第２入出力端子２３のうちの第２電線２１Ｈに接続される端子から構成されてもよいし、この端子と第２電線２１Ｈとから構成されてもよい。第３入出力部として、一対の第２入出力端子２３のうちの第３電線２１Ｍに接続される端子から構成されてもよいし、この端子と第３電線２１Ｍとから構成されてもよいし、上記端子と第３電線２１Ｍとインダクタ２７とから構成されてもよい。

第１スイッチ回路３０は、接続ノードＮと第１電線２１Ｌとの間に直列接続された複数（本実施形態では、３個）の第１スイッチ素子３１〜３３を有する。第１スイッチ素子３１〜３３はそれぞれ、例えばＮ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）が用いられる。本実施形態では、第１スイッチ素子３１〜３３は、Ｓｉ（シリコン）基板により形成されたＭＯＳＦＥＴが用いられる。第１スイッチ素子３１〜３３は、ボディダイオード３１ａ〜３３ａを有する。第１スイッチ素子３１〜３３は、低電位側から高電位側に向けて第１スイッチ素子３１、第１スイッチ素子３２、及び第１スイッチ素子３３の順に配置されている。第１スイッチ素子３１のソースは第１電線２１Ｌに接続され、第１スイッチ素子３１のドレインは第１スイッチ素子３２のソースに接続され、第１スイッチ素子３２のドレインは第１スイッチ素子３３のソースに接続され、第１スイッチ素子３３のドレインは接続ノードＮに接続されている。

第２スイッチ回路４０は、接続ノードＮと第２電線２１Ｈとの間に直列接続された複数（本実施形態では３個）の第２スイッチ素子４１〜４３を有する。第２スイッチ素子４１〜４３はそれぞれ、例えばＮ型のＭＯＳＦＥＴが用いられる。本実施形態では、第２スイッチ素子４１〜４３は、Ｓｉ基板により形成されたＭＯＳＦＥＴが用いられる。第２スイッチ素子４１〜４３は、ボディダイオード４１ａ〜４３ａを有する。第２スイッチ素子４１〜４３は、低電位側から高電位側に向けて第２スイッチ素子４１、第２スイッチ素子４２、及び第２スイッチ素子４３の順に配置されている。第２スイッチ素子４１のソースは接続ノードＮに接続され、第２スイッチ素子４１のドレインは第２スイッチ素子４２のソースに接続され、第２スイッチ素子４２のドレインは第２スイッチ素子４３のソースに接続され、第２スイッチ素子４３のドレインは第２電線２１Ｈに接続されている。

駆動回路２４は、第１スイッチ回路３０の第１スイッチ素子３１〜３３と、第２スイッチ回路４０の第２スイッチ素子４１〜４３とをそれぞれ駆動する複数（本実施形態では６個）の駆動回路２４Ａ〜２４Ｆを有する。

図２（ｂ）に示すように、駆動回路２４Ａ〜２４Ｆはそれぞれ、制御部１３と接続されている。制御部１３は、駆動回路２４Ａ〜２４Ｆのそれぞれに制御信号を出力する。駆動回路２４Ａ〜２４Ｆは、例えばプッシュプル回路を有し、制御信号に基づいてプッシュプル回路が動作するように構成されている。図２（ａ）に示すように、駆動回路２４Ａ〜２４Ｆは、高電位電源端子ＴＨＡ〜ＴＨＦと低電位電源端子ＴＬＡ〜ＴＬＦとを有する。駆動回路２４Ａの低電位電源端子ＴＬＡは、第１電線２１Ｌに接続されている。駆動回路２４Ｂの低電位電源端子ＴＬＢは、第１スイッチ素子３１と第１スイッチ素子３２との接続ノードＮ１に接続されている。駆動回路２４Ｃの低電位電源端子ＴＬＣは、第１スイッチ素子３２と第１スイッチ素子３３との接続ノードＮ２に接続されている。駆動回路２４Ｄの低電位電源端子ＴＬＤは、接続ノードＮに接続されている。駆動回路２４Ｅの低電位電源端子ＴＬＥは、第２スイッチ素子４１と第２スイッチ素子４２との接続ノードＮ３に接続されている。駆動回路２４Ｆの低電位電源端子ＴＬＦは、第２スイッチ素子４２と第２スイッチ素子４３との接続ノードＮ４に接続されている。

駆動回路２４Ａ〜２４Ｃはそれぞれ、第１駆動回路の一例であり、第１スイッチ回路３０を駆動させる。より詳細には、駆動回路２４Ａは、第１スイッチ素子３１のゲートに接続され、制御部１３からの制御信号に基づいて第１スイッチ素子３１をオンオフ制御する。駆動回路２４Ｂは、第１スイッチ素子３２のゲートに接続され、制御部１３からの制御信号に基づいて第１スイッチ素子３２をオンオフ制御する。駆動回路２４Ｃは、第１スイッチ素子３３のゲートに接続され、制御部１３からの制御信号に基づいて第１スイッチ素子３３をオンオフ制御する。

駆動回路２４Ｄ〜２４Ｆはそれぞれ、第２駆動回路の一例であり、第２スイッチ回路４０を駆動させる。より詳細には、駆動回路２４Ｄは、第２スイッチ素子４１のゲートに接続され、制御部１３からの制御信号に基づいて第２スイッチ素子４１をオンオフ制御する。駆動回路２４Ｅは、第２スイッチ素子４２のゲートに接続され、制御部１３からの制御信号に基づいて第２スイッチ素子４２をオンオフ制御する。駆動回路２４Ｆは、第２スイッチ素子４３のゲートに接続され、制御部１３からの制御信号に基づいて第２スイッチ素子４３をオンオフ制御する。

電源回路２５は、低電位側の駆動回路２４Ａに電力を供給する第１電源部２５Ｌと、高電位側の駆動回路２４Ｄに電力を供給する第２電源部２５Ｈとを有する。また、電源回路２５は、第１電源部２５Ｌの電力（電圧）に基づいて低電位側の駆動回路２４Ｂ，２４Ｃに電力（電圧）を供給する複数（本実施形態では２個）の第１ブートストラップ回路５０Ａ，５０Ｂと、第２電源部２５Ｈの電力（電圧）に基づいて高電位側の駆動回路２４Ｅ，２４Ｆに電力（電圧）を供給する複数（本実施形態では２個）の第２ブートストラップ回路５０Ｃ，５０Ｄとを有する。

第１電源部２５Ｌは、例えば直流電源が用いられる。第１電源部２５Ｌは、駆動回路２４Ａ〜２４Ｃのうちの第１電線２１Ｌに最も近い駆動回路２４Ａに接続されている。より詳細には、第１電源部２５Ｌのマイナス端子は、第１電線２１Ｌに接続され、第１電源部２５Ｌのプラス端子は、駆動回路２４Ａの高電位電源端子ＴＨＡに接続されている。

第２電源部２５Ｈは、例えば直流電源が用いられる。第２電源部２５Ｈは、駆動回路２４Ｄ〜２４Ｆのうちの第３電線２１Ｍに最も近い駆動回路２４Ｄに接続されている。より詳細には、第２電源部２５Ｈのマイナス端子は、接続ノードＮに接続され、第２電源部２５Ｈのプラス端子は、駆動回路２４Ｄの高電位電源端子ＴＨＤに接続されている。

第１ブートストラップ回路５０Ａは、第１電源部２５Ｌのプラス端子と、駆動回路２４Ｂとの間に接続されている。第１ブートストラップ回路５０Ｂは、第１電源部２５Ｌのプラス端子と、駆動回路２４Ｃとの間に接続されている。すなわち第１電源部２５Ｌのプラス端子は、第１ブートストラップ回路５０Ａ，５０Ｂを介して駆動回路２４Ｂ，２４Ｃの高電位電源端子ＴＨＢ，ＴＨＣに接続されている。

第２ブートストラップ回路５０Ｃは、第２電源部２５Ｈのプラス端子と、駆動回路２４Ｅとの間に接続されている。第２ブートストラップ回路５０Ｄは、第２電源部２５Ｈのプラス端子と、駆動回路２４Ｆとの間に接続されている。すなわち第２電源部２５Ｈのプラス端子は、第２ブートストラップ回路５０Ｃ，５０Ｄを介して駆動回路２４Ｅ，２４Ｆの高電位電源端子ＴＨＥ，ＴＨＦに接続されている。

各ブートストラップ回路５０Ａ〜５０Ｄは、同じ構成であり、ブートダイオード５１Ａ〜５１Ｄ及びブートコンデンサ５２Ａ〜５２Ｄを有する。
第１ブートストラップ回路５０Ａのブートダイオード５１Ａのアノードは、第１電源部２５Ｌのプラス端子に接続され、ブートダイオード５１Ａのカソードは、駆動回路２４Ｂの高電位電源端子ＴＨＢに接続されている。第１ブートストラップ回路５０Ａの第１ブートコンデンサ５２Ａの第１端子は、ブートダイオード５１Ａのカソード及び駆動回路２４Ｂの高電位電源端子ＴＨＢに接続され、第１ブートコンデンサ５２Ａの第２端子は、駆動回路２４Ｂの低電位電源端子ＴＬＢに接続されている。第１ブートストラップ回路５０Ａは、第１スイッチ素子３２をオンさせるために必要な電圧（駆動電圧）を、駆動回路２４Ｂに供給する。

第１ブートストラップ回路５０Ｂのブートダイオード５１Ｂのアノードは、第１電源部２５Ｌのプラス端子に接続され、ブートダイオード５１Ｂのカソードは、駆動回路２４Ｃの高電位電源端子ＴＨＣに接続されている。第１ブートストラップ回路５０Ｂの第１ブートコンデンサ５２Ｂの第１端子は、ブートダイオード５１Ｂのカソード及び駆動回路２４Ｃの高電位電源端子ＴＨＣに接続され、第１ブートコンデンサ５２Ｂの第２端子は、駆動回路２４Ｃの低電位電源端子ＴＬＣに接続されている。第１ブートストラップ回路５０Ｂは、第１スイッチ素子３３をオンさせるために必要な電圧（駆動電圧）を、駆動回路２４Ｃに供給する。

第２ブートストラップ回路５０Ｃのブートダイオード５１Ｃのアノードは、第２電源部２５Ｈのプラス端子に接続され、ブートダイオード５１Ｃのカソードは、駆動回路２４Ｅの高電位電源端子ＴＨＥに接続されている。第２ブートストラップ回路５０Ｃの第２ブートコンデンサ５２Ｃの第１端子は、ブートダイオード５１Ｃのカソード及び駆動回路２４Ｅの高電位電源端子ＴＨＥに接続され、第２ブートコンデンサ５２Ｃの第２端子は、駆動回路２４Ｅの低電位電源端子ＴＬＥに接続されている。第２ブートストラップ回路５０Ｃは、第２スイッチ素子４２をオンさせるために必要な電圧（駆動電圧）を、駆動回路２４Ｅに供給する。

第２ブートストラップ回路５０Ｄのブートダイオード５１Ｄのアノードは、第２電源部２５Ｈのプラス端子に接続され、ブートダイオード５１Ｄのカソードは、駆動回路２４Ｆの高電位電源端子ＴＨＦに接続されている。第２ブートストラップ回路５０Ｄの第２ブートコンデンサ５２Ｄの第１端子は、ブートダイオード５１Ｄのカソード及び駆動回路２４Ｆの高電位電源端子ＴＨＦに接続され、第２ブートコンデンサ５２Ｄの第２端子は、駆動回路２４Ｆの低電位電源端子ＴＬＦに接続されている。第２ブートストラップ回路５０Ｄは、第２スイッチ素子４３をオンさせるために必要な電圧（駆動電圧）を、駆動回路２４Ｆに供給する。

また、スイッチング回路２０Ａは、スナバ用のコンデンサ２８Ａ〜２８Ｃをさらに有する。コンデンサ２８Ａの第１端子は、第１電線２１Ｌに接続され、コンデンサ２８Ａの第２端子は、第２電線２１Ｈに接続されている。コンデンサ２８Ａは、スイッチ素子３１〜３３，４１〜４３の直列回路と並列接続されている。コンデンサ２８Ｂの第１端子は、接続ノードＮ１に接続され、コンデンサ２８Ｂの第２端子は、接続ノードＮ４に接続されている。コンデンサ２８Ｃの第１端子は、接続ノードＮ２に接続され、コンデンサ２８Ｃの第２端子は、接続ノードＮ３に接続されている。また、平滑用のコンデンサ２８Ｄがコンデンサ２８Ａに並列に接続されている。

次に、電力変換装置２０の動作について説明する。
制御部１３は、例えば電力変換装置２０の駆動を第１動作及び第２動作で制御する。一例では、制御部１３は、第１動作として、スイッチング回路２０Ａにおける第１スイッチ回路３０の第１スイッチ素子３１〜３３を同時にオンオフし、第２スイッチ回路４０の第２スイッチ素子４１〜４３を同時にオンオフするように制御し、かつ第１スイッチ素子３１〜３３と第２スイッチ素子４１〜４３とを相補的にオンオフさせる。ここで、相補的とは、第１スイッチ素子３１〜３３が同時にオフになった後に、第２スイッチ素子４１〜４３を同時にオンする、もしくは、第１スイッチ素子３１〜３３が同時にオンとなる前に第２スイッチ素子４１〜４３を同時にオフする動作を示す。また、第１スイッチ素子３１〜３３の動作と第２スイッチ素子４１〜４３の動作との間に、第１スイッチ素子３１〜３３と第２スイッチ素子４１〜４３とがオフになるデッドタイムが設けられている。第１動作は、電力変換装置２０による電力変換動作である。すなわち、電力変換装置２０が第１動作を行うことにより、高圧直流バス１４の直流電力を、蓄電装置３に充電される直流電力に変換したり、蓄電装置３から放電される直流電力を、高圧直流バス１４に応じた設定電圧の直流電力に変換したりする。

また制御部１３は、第２動作として、第１スイッチ回路３０の第１スイッチ素子３１及び第１スイッチ素子３２の順にオンすることにより、ブートストラップ回路５０Ａ，５０Ｂの第１ブートコンデンサ５２Ａ，５２Ｂを順次充電する。第２動作は、第１動作を実行するために行われる動作であり、第１動作よりも前に行われる。

制御部１３による電力変換装置２０の駆動の一実行態様について、図３を用いて説明する。
制御部１３は、時刻ｔ１１〜ｔ１３の期間において第２動作を実行する。

制御部１３は、時刻ｔ１１において第１スイッチ素子３１のみをオンする。このとき、第１スイッチ素子３１を通じて第１スイッチ素子３２のソースと第１電線２１Ｌとが同じ電位となるため、第１電源部２５Ｌによって第１ブートストラップ回路５０Ａの第１ブートコンデンサ５２Ａが充電される。このため、第１ブートコンデンサ５２Ａの電位が時刻ｔ１１から時間の経過とともに上昇し、時刻ｔ１２では第１ブートコンデンサ５２Ａが満充電となっている。

制御部１３は、時刻ｔ１２において第１スイッチ素子３２をオンする。すなわち制御部１３は、第１ブートコンデンサ５２Ａが第１スイッチ素子３２をオンさせるのに必要な電圧になった後に第１スイッチ素子３２をオンする。ここで、例えば第１ブートコンデンサ５２Ａは、約１０μｓの充電を行うことによって第１スイッチ素子３２をオンさせるのに必要な電圧となるため、十分な充電時間を確保した駆動信号のシーケンスを組むことによって、上記動作を実施している。このとき、第１スイッチ素子３１はオン状態が維持されている。第１スイッチ素子３２がオンすることによって、第１スイッチ素子３１及び第１スイッチ素子３２を通じて第１スイッチ素子３３のソースと第１電線２１Ｌとが同じ電位となる。このため、第１電源部２５Ｌによって第１ブートストラップ回路５０Ｂの第１ブートコンデンサ５２Ｂが充電される。これにより、第１ブートコンデンサ５２Ｂの電位が時刻ｔ１２から時間の経過とともに上昇し、時刻ｔ１３では第１ブートコンデンサ５２Ｂは満充電となっている。また時刻ｔ１３では、第１ブートコンデンサ５２Ａも満充電である。制御部１３は、時刻ｔ１３において第１スイッチ素子３１及び第１スイッチ素子３２をオフする。なお、制御部１３は、第１スイッチ素子３２をオンするタイミングとして、時刻ｔ１２に限られず、第１ブートコンデンサ５２Ａが第１スイッチ素子３２をオンさせるのに必要な電圧となったときに第１スイッチ素子３２をオンしてもよい。

次に、制御部１３は、時刻ｔ１４以降で第１動作を実行する。
制御部１３は、時刻ｔ１４において第１スイッチ素子３１〜３３をオンし、時刻ｔ１５において第１スイッチ素子３１〜３３をオフする。時刻ｔ１４〜ｔ１５の期間は、第１動作における第１スイッチ素子３１〜３３の周期的なオンオフ制御のオン期間である。また時刻ｔ１５において、第１スイッチ素子３１〜３３がオフされることによって、第２スイッチ素子４２のボディダイオード４２ａ及び第２スイッチ素子４３のボディダイオード４３ａを通じて第２ブートストラップ回路５０Ｃ，５０Ｄの第２ブートコンデンサ５２Ｃ，５２Ｄがそれぞれ充電される。第２ブートコンデンサ５２Ｃ，５２Ｄは、時刻ｔ１６において満充電になる。

制御部１３は、時刻ｔ１６において第２スイッチ素子４１〜４３をオンし、時刻ｔ１７において第２スイッチ素子４１〜４３をオフする。このように、制御部１３は、第２ブートコンデンサ５２Ｃ，５２Ｄが第２スイッチ素子４２，４３をオンさせるのに必要な電圧になった後に第２スイッチ素子４１〜４３をオンする。ここで、例えば第２ブートコンデンサ５２Ｃは、約１０μｓの充電を行うことによって第２スイッチ素子４２をオンさせるのに必要な電圧となり、第２ブートコンデンサ５２Ｄは、約１０μｓの充電を行うことによって第２スイッチ素子４３をオンさせるのに必要な電圧となるため、十分な充電時間を確保した駆動信号のシーケンスを組むことによって、上記動作を実施している。時刻ｔ１６〜ｔ１７の期間は、第１動作における第２スイッチ素子４１〜４３の周期的なオンオフ制御のオン期間よりも短い。これは、時刻ｔ１４において第１スイッチ素子３１〜３３が周期的なオンオフ制御が開始されたことに伴い、第１スイッチ素子３１〜３３と第２スイッチ素子４１〜４３とが同時にオンになることを避けるためである。そして制御部１３は、時刻ｔ１８以降では、第２スイッチ素子４１〜４３の周期的にオンオフ制御する。

次に、制御部１３による電力変換装置２０の駆動の別の一実行態様について、図４を用いて説明する。
制御部１３は、例えば電力変換装置２０の駆動を第１動作〜第３動作で制御する。一例では、制御部１３は、第２動作として、第１スイッチ回路３０の第１スイッチ素子３１及び第１スイッチ素子３２の順にオンすることにより、ブートストラップ回路５０Ａ，５０Ｂの第１ブートコンデンサ５２Ａ，５２Ｂを順次充電する。そして制御部１３は、第３動作として、第２スイッチ回路４０の第２スイッチ素子４１及び第２スイッチ素子４２の順にオンすることにより、ブートストラップ回路５０Ｃ，５０Ｄの第２ブートコンデンサ５２Ｃ，５２Ｄを順次充電する。これにより、電力変換装置２０が第１動作で駆動開始するときに、各ブートコンデンサ５２Ａ〜５２Ｄが満充電となる。

制御部１３は、時刻ｔ２１〜ｔ２３の期間において第２動作を実行し、時刻ｔ２３〜ｔ２５の期間において第３動作を実行する。
制御部１３は、時刻ｔ２１において第１スイッチ素子３１のみをオンする。このとき、第１スイッチ素子３１を通じて第１スイッチ素子３２のソースと第１電線２１Ｌとが同じ電位となるため、第１電源部２５Ｌによって第１ブートストラップ回路５０Ａの第１ブートコンデンサ５２Ａが充電される。このため、第１ブートコンデンサ５２Ａの電位が時刻ｔ２１から時間の経過とともに上昇し、時刻ｔ２２では、第１ブートコンデンサ５２Ａが満充電となっている。

制御部１３は、時刻ｔ２２において第１スイッチ素子３２をオンする。このとき、第１スイッチ素子３１はオン状態が維持されている。第１スイッチ素子３２がオンすることによって、第１スイッチ素子３１及び第１スイッチ素子３２を通じて第１スイッチ素子３３のソースと第１電線２１Ｌとが同じ電位となる。このため、第１電源部２５Ｌによって第１ブートストラップ回路５０Ｂの第１ブートコンデンサ５２Ｂが充電される。これにより、第１ブートコンデンサ５２Ｂの電位が時刻ｔ２２から時間の経過とともに上昇し、時刻ｔ２３では、第１ブートコンデンサ５２Ｂが満充電となっている。

制御部１３は、時刻ｔ２３において第１スイッチ素子３１，３２をオフするとともに第２スイッチ素子４１をオンする。このとき、第２スイッチ素子４１を通じて第２スイッチ素子４２のソースと接続ノードＮとが同じ電位となるため、第２電源部２５Ｈによって第２ブートストラップ回路５０Ｃの第２ブートコンデンサ５２Ｃが充電される。このため、第２ブートコンデンサ５２Ｃの電位が時刻ｔ２３から時間の経過とともに上昇し、時刻ｔ２４では、第２ブートコンデンサ５２Ｃが満充電となっている。

制御部１３は、時刻ｔ２４において第２スイッチ素子４２をオンする。このとき、第２スイッチ素子４１はオン状態が維持されている。第２スイッチ素子４２がオンすることによって、第２スイッチ素子４１及び第２スイッチ素子４２を通じて第２スイッチ素子４３のソースと接続ノードＮとが同じ電位となる。このため、第２電源部２５Ｈによって第２ブートストラップ回路５０Ｄの第２ブートコンデンサ５２Ｄが充電される。これにより、第２ブートコンデンサ５２Ｄの電位が時刻ｔ２４から時間の経過とともに上昇し、時刻ｔ２５では、第２ブートコンデンサ５２Ｄが満充電となっている。そして、制御部１３は、時刻ｔ２５において第２スイッチ素子４１，４２をオフする。そして、時刻ｔ２６以降において、制御部１３は、第１動作として、第１スイッチ素子３１〜３３と第２スイッチ素子４１〜４３を相補的にオンオフ制御する。

なお、図４では、第１動作の開始時に第１スイッチ素子３１〜３３をオンしたが、第２動作により第２スイッチ素子４１〜４３の駆動回路２４Ｄ〜２４Ｅに必要な電圧が供給されるため、第１動作の開始時に第２スイッチ素子４１〜４３をオンすることもできる。

本実施形態の作用について説明する。
高圧直流バス１４に接続された電力変換装置２０のスイッチング回路２０Ａのように高耐圧のスイッチ素子が必要な場合、シリコンカーバイド（ＳｉＣ）基板により形成されたＭＯＳＦＥＴ、窒化ガリウム（ＧａＮ）基板により形成されたＭＯＳＦＥＴ等のワイドギャップ半導体をスイッチ素子に用いる構成が知られている。ワイドギャップ半導体をスイッチ素子に用いることによって、スイッチング回路の第１スイッチ回路及び第２スイッチ回路はそれぞれ、１個のスイッチ素子からなる。しかし、ワイドギャップ半導体が複数個のＳｉ基板のＭＯＳＦＥＴよりも高価であるため、スイッチング回路のコスト低減が困難である。

そこで、本実施形態では、第１スイッチ回路３０がＳｉ基板のＭＯＳＦＥＴからなる第１スイッチ素子３１〜３３からなり、第２スイッチ回路４０がＳｉ基板のＭＯＳＦＥＴからなる第２スイッチ素子４１〜４３からなるスイッチング回路２０Ａの構成とすることによって、スイッチング回路２０Ａのコストを低減できる。加えて、第１スイッチ素子３１〜３３が直列接続され、第２スイッチ素子４１〜４３が直列接続されることによって、第１スイッチ素子３１〜３３からなる第１スイッチ回路３０と、第２スイッチ素子４１〜４３からなる第２スイッチ回路４０とがそれぞれ、１個のワイドギャップ半導体の耐圧に相当するように構成できる。

ところで、スイッチング回路２０Ａでは、第１スイッチ素子３１〜３３及び第２スイッチ素子４１〜４３のそれぞれが１個のワイドギャップ半導体に代わるため、第１スイッチ素子３１〜３３が同期してオンオフし、第２スイッチ素子４１〜４３が同期してオンオフし、かつ、第１スイッチ素子３１〜３３と第２スイッチ素子４１〜４３とが相補的にオンオフする必要がある。

第１スイッチ素子３１〜３３が同期してオンオフするためには、第１スイッチ素子３１〜３３のそれぞれに専用の電源部を設けることによって、第１スイッチ素子３１〜３３のそれぞれを駆動する駆動回路が第１スイッチ素子３１〜３３のゲートに印加するのに必要な電圧を生成することが考えられる。第２スイッチ素子４１〜４３が同期してオンオフするためにも同様に第２スイッチ素子４１〜４３のそれぞれに専用の電源部を設けることが考えられる。この場合、スイッチング回路が有する電源部が多くなることによって、スイッチング回路の大型化が懸念される。

このような問題に対して、本実施形態では、スイッチング回路２０Ａは、第１スイッチ素子３１〜３３に対して共通の第１電源部２５Ｌと、第２スイッチ素子４１〜４３に対して共通の第２電源部２５Ｈとを有する。そしてスイッチング回路２０Ａは、第１スイッチ素子３１〜３３と第２スイッチ素子４１〜４３とが相補的にオンオフする第１動作を行う前に、第１スイッチ素子３１及び第１スイッチ素子３２の順にオンすることによって第１スイッチ素子３２に対応する第１ブートストラップ回路５０Ａの第１ブートコンデンサ５２Ａ及び第１スイッチ素子３３に対応する第１ブートストラップ回路５０Ｂの第１ブートコンデンサ５２Ｂをそれぞれ充電する。これにより、第１スイッチ素子３２及び第１スイッチ素子３３のゲートに印加するのに必要な電圧を生成できるため、第１スイッチ素子３１〜３３に対して共用となる第１電源部２５Ｌであっても第１スイッチ素子３１〜３３を同期してオンオフできる。

本実施形態は、以下の効果が得られる。
（１−１）制御部１３は、第１動作を行う前に第２動作を行うことによって第１ブートコンデンサ５２Ａ，５２Ｂをそれぞれ充電することによって、第１動作の開始時に第１スイッチ素子３１〜３３を同時にオンできる。そして第１スイッチ素子３１〜３３が同時にオフされる場合に第２ブートコンデンサ５２Ｃ，５２Ｄに充電されるため、制御部１３は、第１動作において第２スイッチ素子４１〜４３を同時にオンできる。このように、スイッチング回路２０Ａが第１スイッチ素子３１〜３３に対して共通の第１電源部２５Ｌと、第２スイッチ素子４１〜４３に対して共通の第２電源部２５Ｈとを有する構成であっても、第２動作が行われることによって第１スイッチ素子３１〜３３が同時にオンでき、第２スイッチ素子４１〜４３が同時にオンできる。したがって、スイッチング回路２０Ａの大型化を抑制するとともに起動時に第１スイッチ素子３１〜３３及び第２スイッチ素子４１〜４３を同期して制御できる。

（１−２）図３に示すように、制御部１３は、第２動作において、第１スイッチ素子３１及び第１スイッチ素子３２の順に第１スイッチ素子３１，３２をそれぞれオンさせる。この構成によれば、第１スイッチ素子３１がオンすることによって、第１ブートストラップ回路５０Ａの第１ブートコンデンサ５２Ａと第１電源部２５Ｌのマイナス端子とが同じ電位となるため、第１電源部２５Ｌが第１ブートコンデンサ５２Ａを充電する。そして第１スイッチ素子３２がオンすることによって、第１ブートストラップ回路５０Ｂの第１ブートコンデンサ５２Ｂと第１電源部２５Ｌのマイナス端子とが同じ電位となるため、第１電源部２５Ｌが第１ブートコンデンサ５２Ｂを充電する。したがって、制御部１３が第１動作を行うときに第１ブートコンデンサ５２Ａ，５２Ｂが充電された状態となるため、第１スイッチ素子３１〜３３を同時にオンできる。

（１−３）図４に示すように、制御部１３は、第２動作において、第２スイッチ素子４１及び第２スイッチ素子４２の順に第２スイッチ素子４１，４２をそれぞれオンさせる第３動作を行う。この構成によれば、第２スイッチ素子４１がオンすることによって、第２ブートストラップ回路５０Ｃの第２ブートコンデンサ５２Ｃと第２電源部２５Ｈのマイナス端子とが同じ電位となるため、第２電源部２５Ｈが第２ブートコンデンサ５２Ｃを充電する。そして第２スイッチ素子４２がオンすることによって、第２ブートストラップ回路５０Ｄの第２ブートコンデンサ５２Ｃと第２電源部２５Ｈのマイナス端子とが同じ電位となるため、第２電源部２５Ｈが第２ブートコンデンサ５２Ｄを充電する。したがって、制御部１３が第１動作を行うときに第２ブートコンデンサ５２Ｃ，５２Ｄが充電された状態となるため、第２スイッチ素子４１〜４３を同時にオンできる。

（１−４）図４に示すように、制御部１３は、第２動作において第１ブートコンデンサ５２Ａ，５２Ｂをそれぞれ充電し、第３動作において第２ブートコンデンサ５２Ｃ，５２Ｄをそれぞれ充電する。この構成によれば、第１動作の開始時において、第１スイッチ素子３１〜３３が同時にオンでき、第２スイッチ素子４１〜４３が同時にオンできる。

（第２実施形態）
図５及び図６を参照して、第２実施形態のスイッチング回路２０Ａについて説明する。本実施形態のスイッチング回路２０Ａは、第１実施形態のスイッチング回路２０Ａと比較して、第２電源部２５Ｈの構成が異なる。以下の説明において、第１実施形態と共通の構成要素には同一の符号を付し、その説明を省略する。

図５（ａ）に示すように、第２電源部２５Ｈは、電荷蓄電素子２６Ａ及びダイオード２６Ｂを有する。電荷蓄電素子２６Ａは、第１電源部２５Ｌの電荷を蓄電することができる部品が用いられる。電荷蓄電素子２６Ａは、例えば第１ブートコンデンサ５２Ａ，５２Ｂの静電容量及び第２ブートコンデンサ５２Ｃ，５２Ｄの静電容量のそれぞれよりも大きい静電容量を有する。本実施形態では、電荷蓄電素子２６Ａは、コンデンサが用いられる。なお、電荷蓄電素子２６Ａは、電気二重層コンデンサやリチウムイオン電池等の二次電池が用いられてもよい。電荷蓄電素子２６Ａの第１端子は、駆動回路２４Ｄの低電位電源端子ＴＬＤ及び接続ノードＮに接続され、電荷蓄電素子２６Ａの第２端子は、駆動回路２４Ｄの高電位電源端子ＴＨＤ、第２ブートダイオード５１Ｃのアノード、及び第２ブートダイオード５１Ｄのアノードに接続されている。ダイオード２６Ｂのアノードは、第１電源部２５Ｌのプラス端子に接続され、ダイオード２６Ｂのカソードは、電荷蓄電素子２６Ａの第２端子に接続されている。なお、図５（ｂ）に示すように、制御部１３と駆動回路２４Ａ〜２４Ｆとの接続構成は、第１実施形態と同じである。

本実施形態の第２動作は、第１実施形態の第２動作と異なる。本実施形態の第２動作は、第１スイッチ回路３０の第１スイッチ素子３１、第１スイッチ素子３２、及び第１スイッチ素子３３を順次オンする。このように第１スイッチ素子３１〜３３の全てがオンすると、第１電源部２５Ｌが電荷蓄電素子２６Ａを充電するようになる。

制御部１３による電力変換装置２０の駆動の一実行態様について、図６を用いて説明する。
制御部１３は、時刻ｔ３１〜ｔ３４の期間において第２動作を実行し、時刻ｔ３５〜ｔ３７の期間において第３動作を実行する。

制御部１３は、第１実施形態と同様に、時刻ｔ３１において第１スイッチ素子３１のみをオンして、第１電源部２５Ｌが第１ブートストラップ回路５０Ａの第１ブートコンデンサ５２Ａを充電し、時刻ｔ３２において第１スイッチ素子３２をオンして第１電源部２５Ｌが第１ブートストラップ回路５０Ｂの第１ブートコンデンサ５２Ｂを充電する。

制御部１３は、時刻ｔ３３において第１スイッチ素子３３をオンする。時刻ｔ３３では、第１スイッチ素子３１，３２がオン状態であるため、第１スイッチ素子３１〜３３の全てがオン状態となる。第１スイッチ素子３１〜３３の全てがオン状態となると、電荷蓄電素子２６Ａの第１端子の電位が第１電線２１Ｌの電位と同じになるため、第１電源部２５Ｌによって電荷蓄電素子２６Ａが充電される。

制御部１３は、電荷蓄電素子２６Ａが満充電になった後、時刻ｔ３４において第１スイッチ素子３１〜３３をオフし、時刻ｔ３５において第２スイッチ素子４１をオンする。第２スイッチ素子４１がオンすることによって、第２スイッチ素子４１を通じて第２スイッチ素子４２のソースと接続ノードＮとが同じ電位となる。このため、電荷蓄電素子２６Ａによって第２ブートストラップ回路５０Ｃの第２ブートコンデンサ５２Ｃが充電される。このため、第２ブートコンデンサ５２Ｃの電位が時刻ｔ３５から時間の経過とともに上昇し、時刻ｔ３６では、第２ブートコンデンサ５２Ｃが満充電となっている。時刻ｔ３４〜時刻ｔ３５の期間は、第１スイッチ素子３１〜３３がオンからオフへの遷移期間に第２スイッチ素子４１がオンしないために設けられたデットタイムである。

制御部１３は、時刻ｔ３６において第２スイッチ素子４２をオンする。このとき、第２スイッチ素子４１はオン状態が維持されている。第２スイッチ素子４２がオンすることによって、第２スイッチ素子４１及び第２スイッチ素子４２を通じて第２スイッチ素子４３のソースと接続ノードＮとが同じ電位となる。このため、電荷蓄電素子２６Ａによって第２ブートストラップ回路５０Ｄの第２ブートコンデンサ５２Ｄが充電される。これにより、第２ブートコンデンサ５２Ｄの電位が時刻ｔ３６から時間の経過とともに上昇し、時刻ｔ３７において第２ブートコンデンサ５２Ｄが満充電となる。そして、制御部１３は、時刻ｔ３７において、第２スイッチ素子４１，４２をオフする。時刻ｔ３８以降において、制御部１３は、第１動作として、第１スイッチ素子３１〜３３と第２スイッチ素子４１〜４３を相補的にオンオフ制御する。

本実施形態は、以下の効果が得られる。
（２−１）制御部１３は、第２動作において、第１スイッチ素子３１、第１スイッチ素子３２、及び第１スイッチ素子３３の順に（すなわち電圧の昇順に）オンして第１スイッチ素子３１〜３３の全てをオンする。これにより、第１電源部２５Ｌのマイナス端子と、電荷蓄電素子２６Ａの第１端子との電位が同じになるため、第１電源部２５Ｌによって電荷蓄電素子２６Ａに充電できる。そして、制御部１３は、第２動作において、第２スイッチ素子４１及び第２スイッチ素子４２の順にオンする。これにより、電荷蓄電素子２６Ａが第２ブートストラップ回路５０Ｃの第２ブートコンデンサ５２Ｃ及び第２ブートストラップ回路５０Ｄの第２ブートコンデンサ５２Ｄをそれぞれ充電する。このため、第１動作の開始時において、第１スイッチ素子３１〜３３が同時にオンできる状態となり、第２スイッチ素子４１〜４３が同時にオンできる状態となる。したがって、制御部１３が第１動作を行うときに第１スイッチ素子３１〜３３が同時にオンでき、第２スイッチ素子４１〜４３が同時にオンできる。

（２−２）電荷蓄電素子２６Ａの静電容量は、第２ブートコンデンサ５２Ｃ，５２Ｄの静電容量のそれぞれよりも大きい。この構成によれば、電荷蓄電素子２６Ａによって、第２ブートコンデンサ５２Ｃ，５２Ｄをそれぞれ満充電状態にすることができる。

（第３実施形態）
図７及び図８を参照して、第３実施形態のスイッチング回路２０Ａについて説明する。本実施形態のスイッチング回路２０Ａは、第１実施形態のスイッチング回路２０Ａと比較して、制御部１３の構成が異なる。以下の説明において、第１実施形態と共通する構成要素には同一の符号を付し、その説明を省略する。

図７に示すように、制御部１３は、制御回路１３ａと論理回路１３ｂとを有する。制御部１３は、第１実施形態と同様に、記憶部をさらに有する。
制御回路１３ａは、第１スイッチ回路３０及び第２スイッチ回路４０を駆動するＰＷＭ信号を生成する第１信号生成回路６１と、第１スイッチ回路３０の駆動回路２４Ａ〜２４Ｃと第２スイッチ回路４０の駆動回路２４Ｄ〜２４Ｆに対するＰＷＭ信号の出力の有効又は無効を指示するイネーブル信号を生成する第２信号生成回路６２とを有する。本実施形態の第１信号生成回路６１は、第１スイッチ回路３０を駆動する第１ＰＷＭ信号と、第２スイッチ回路４０を駆動する第２ＰＷＭ信号とを個別に生成する。第２信号生成回路６２は、第１イネーブル信号〜第６イネーブル信号を生成する。第１イネーブル信号は、駆動回路２４Ａに対する第１ＰＷＭ信号の出力の有効又は無効を指示する。第２イネーブル信号は、駆動回路２４Ｂに対する第１ＰＷＭ信号の出力の有効又は無効を指示する。第３イネーブル信号は、駆動回路２４Ｃに対する第１ＰＷＭ信号の出力の有効又は無効を指示する。第４イネーブル信号は、駆動回路２４Ｄに対する第２ＰＷＭ信号の出力の有効又は無効を指示する。第５イネーブル信号は、駆動回路２４Ｅに対する第２ＰＷＭ信号の出力の有効又は無効を指示する。第６イネーブル信号は、駆動回路２４Ｆに対する第２ＰＷＭ信号の出力の有効又は無効を指示する。

本実施形態では、制御回路１３ａは、１パッケージの集積回路７０として構成されている。集積回路７０は、複数の端子７１〜７８を有する。端子７１，７２は、第１信号生成回路６１と電気的に接続されている。端子７１は第１ＰＷＭ信号を出力する端子であり、端子７２は第２ＰＷＭ信号を出力する端子である。端子７３〜７８は、第２信号生成回路６２と電気的に接続されている。端子７３は第１イネーブル信号を出力する端子であり、端子７４は第２イネーブル信号を出力する端子であり、端子７５は第３イネーブル信号を出力する端子であり、端子７６は第４イネーブル信号を出力する端子であり、端子７７は第５イネーブル信号を出力する端子であり、端子７８は第６イネーブル信号を出力する端子である。

論理回路１３ｂは、第１信号生成回路６１及び第２信号生成回路６２と電気的に接続されている。論理回路１３ｂは、イネーブル信号がハイレベルの場合に、論理回路１３ｂに入力されるＰＷＭ信号を複数の駆動回路２４Ａ〜２４Ｆに出力する。論理回路１３ｂは、複数のＡＮＤ回路（本実施形態では、６個のＡＮＤ回路８１〜８６）を有する。論理回路１３ｂに含まれるＡＮＤ回路の個数は、複数の第１スイッチ素子と複数の第２スイッチ素子との合計の個数と等しい。

ＡＮＤ回路８１の第１入力端子は集積回路７０の端子７１と電気的に接続され、第２入力端子は端子７３と電気的に接続されている。ＡＮＤ回路８１の出力端子は、駆動回路２４Ａに電気的に接続されている。ＡＮＤ回路８１は、第１イネーブル信号がハイレベルの場合、ＡＮＤ回路８１に入力される第１ＰＷＭ信号を駆動回路２４Ａに出力し、第１イネーブル信号がローレベルの場合、ＡＮＤ回路８１に入力される第１ＰＷＭ信号を駆動回路２４Ａに出力しない。

ＡＮＤ回路８２の第１入力端子は集積回路７０の端子７１と電気的に接続され、第２入力端子は端子７４と電気的に接続されている。ＡＮＤ回路８２の出力端子は、駆動回路２４Ｂに電気的に接続されている。ＡＮＤ回路８２は、第２イネーブル信号がハイレベルの場合、ＡＮＤ回路８２に入力される第１ＰＷＭ信号を駆動回路２４Ｂに出力し、第２イネーブル信号がローレベルの場合、ＡＮＤ回路８２に入力される第１ＰＷＭ信号を駆動回路２４Ｂに出力しない。

ＡＮＤ回路８３の第１入力端子は集積回路７０の端子７１と電気的に接続され、第２入力端子は端子７５と電気的に接続されている。ＡＮＤ回路８３の出力端子は、駆動回路２４Ｃに電気的に接続されている。ＡＮＤ回路８３は、第３イネーブル信号がハイレベルの場合、ＡＮＤ回路８３に入力される第１ＰＷＭ信号を駆動回路２４Ｃに出力し、第３イネーブル信号がローレベルの場合、ＡＮＤ回路８３に入力される第１ＰＷＭ信号を駆動回路２４Ｃに出力しない。

ＡＮＤ回路８４の第１入力端子は集積回路７０の端子７２と電気的に接続され、第２入力端子は端子７６と電気的に接続されている。ＡＮＤ回路８４の出力端子は、駆動回路２４Ｄに電気的に接続されている。ＡＮＤ回路８４は、第４イネーブル信号がハイレベルの場合、ＡＮＤ回路８４に入力される第２ＰＷＭ信号を駆動回路２４Ｄに出力し、第４イネーブル信号がローレベルの場合、ＡＮＤ回路８４に入力される第２ＰＷＭ信号を駆動回路２４Ｄに出力しない。

ＡＮＤ回路８５の第１入力端子は集積回路７０の端子７２と電気的に接続され、第２入力端子は端子７７と電気的に接続されている。ＡＮＤ回路８５の出力端子は、駆動回路２４Ｅに電気的に接続されている。ＡＮＤ回路８５は、第５イネーブル信号がハイレベルの場合、ＡＮＤ回路８５に入力される第２ＰＷＭ信号を駆動回路２４Ｅに出力し、第５イネーブル信号がローレベルの場合、ＡＮＤ回路８５に入力される第２ＰＷＭ信号を駆動回路２４Ｅに出力しない。

ＡＮＤ回路８６の第１入力端子は集積回路７０の端子７２と電気的に接続され、第２入力端子は端子７８と電気的に接続されている。ＡＮＤ回路８６の出力端子は、駆動回路２４Ｆに電気的に接続されている。ＡＮＤ回路８６は、第６イネーブル信号がハイレベルの場合、ＡＮＤ回路８６に入力される第２ＰＷＭ信号を駆動回路２４Ｆに出力し、第６イネーブル信号がローレベルの場合、ＡＮＤ回路８６に入力される第２ＰＷＭ信号を駆動回路２４Ｆに出力しない。

本実施形態では、論理回路１３ｂ及びスイッチング回路２０Ａは、１パッケージの集積回路９０として構成されている。集積回路９０は、一対の第１入出力端子２２及び一対の第２入出力端子２３の他に、複数の端子９１〜９８を有する。端子９１は、第１ＰＷＭ信号が入力される端子であり、ＡＮＤ回路８１〜８３の第１入力端子のそれぞれと電気的に接続されている。端子９２は第２ＰＷＭ信号が入力される端子であり、ＡＮＤ回路８４〜８６の第１入力端子のそれぞれと電気的に接続されている。端子９３は、第１イネーブル信号が入力される端子であり、ＡＮＤ回路８１の第２入力端子と電気的に接続されている。端子９４は、第２イネーブル信号が入力される端子であり、ＡＮＤ回路８２の第２入力端子と電気的に接続されている。端子９５は、第３イネーブル信号が入力される端子であり、ＡＮＤ回路８３の第２入力端子と電気的に接続されている。端子９６は、第４イネーブル信号が入力される端子であり、ＡＮＤ回路８４の第２入力端子と電気的に接続されている。端子９７は、第５イネーブル信号が入力される端子であり、ＡＮＤ回路８５の第２入力端子と電気的に接続されている。端子９８は、第６イネーブル信号が入力される端子であり、ＡＮＤ回路８６の第２入力端子と電気的に接続されている。

本実施形態では、制御部１３は、第２動作として、第１スイッチ回路３０の第１スイッチ素子３１及び第１スイッチ素子３２の順にオンし、第３動作として、第２スイッチ回路４０の第２スイッチ素子４１及び第２スイッチ素子４２の順にオンする。これにより、ブートストラップ回路５０Ａ，５０Ｂの第１ブートコンデンサ５２Ａ，５２Ｂ及びブートストラップ回路５０Ｃ，５０Ｄの第２ブートコンデンサ５２Ｃ，５２Ｄをそれぞれ充電する。

次に、制御部１３による電力変換装置２０の駆動の一実行態様について、図８を用いて説明する。
制御部１３は、時刻ｔ４１〜ｔ４３の期間において第２動作及び第３動作を実行する。具体的には、制御部１３は、時刻ｔ４１において第１ＰＷＭ信号及び第２ＰＷＭ信号をそれぞれハイレベルにする。第１ＰＷＭ信号及び第２ＰＷＭ信号は、時刻ｔ４１〜ｔ４３にわたりハイレベルとなり、時刻ｔ４４においてローレベルに変更する。制御部１３は、時刻ｔ４１〜ｔ４３の期間において第１イネーブル信号及び第２イネーブル信号を順にハイレベルにし、第４イネーブル信号及び第５イネーブル信号を順にハイレベルにして、時刻ｔ４３において各イネーブル信号をローレベルにする。

制御部１３は、時刻ｔ４１において第１イネーブル信号及び第４イネーブル信号をそれぞれハイレベルにし、第２イネーブル信号、第３イネーブル信号、第５イネーブル信号、及び第６イネーブル信号をそれぞれローレベルにする。これにより、第１スイッチ素子３１及び第２スイッチ素子４１がそれぞれオンし、第１スイッチ素子３２，３３及び第２スイッチ素子４２，４３がそれぞれオフするため、第１ブートストラップ回路５０Ａの第１ブートコンデンサ５２Ａ及び第２ブートストラップ回路５０Ｃの第２ブートコンデンサ５２Ｃがそれぞれ充電される。

制御部１３は、時刻ｔ４２において第２イネーブル信号及び第５イネーブル信号をそれぞれハイレベルにする。これにより、第１スイッチ素子３１，３２及び第２スイッチ素子４１，４２がそれぞれオンし、第１スイッチ素子３３及び第２スイッチ素子４３がそれぞれオフするため、第１ブートストラップ回路５０Ｂの第１ブートコンデンサ５２Ｂ及び第２ブートストラップ回路５０Ｄの第２ブートコンデンサ５２Ｄがそれぞれ充電される。充電が完了するまで、第１、第２、第４、第５イネーブル信号はそれぞれ、ハイレベルが維持される。その後、制御部１３は、時刻ｔ４３において第１〜第６イネーブル信号を全てローレベルにする。

次に、制御部１３は、時刻ｔ４４以降で第１動作を実行する。
制御部１３は、時刻ｔ４４において各イネーブル信号をハイレベルにし、第１動作の終了時までハイレベルを維持する。制御部１３は、時刻ｔ４４において第１スイッチ素子３１〜３３をオンし、時刻ｔ４５において第１スイッチ素子３１〜３３をオフする。制御部１３は、時刻ｔ４５において第２スイッチ素子４１〜４３をオンし、時刻ｔ４６において第２スイッチ素子４１〜４３をオフする。制御部１３は、時刻ｔ４６において第１スイッチ素子３１〜３３をオンする。時刻ｔ４４〜ｔ４５の期間は、第１動作における第１スイッチ素子３１〜３３の周期的なオンオフ制御のオン期間であり、第２スイッチ素子４１〜４３の周期的なオンオフ制御のオフ期間である。時刻ｔ４５〜ｔ４６の期間は、第１スイッチ素子３１〜３３の周期的なオンオフ制御のオフ期間であり、第２スイッチ素子４１〜４３の周期的なオンオフ制御のオン期間である。このように、制御部１３は、第１動作として、第１スイッチ素子３１〜３３と第２スイッチ素子４１〜４３を相補的にオンオフ制御する。

本実施形態は、以下の効果が得られる。
（３−１）制御部１３は、ＰＷＭ信号を生成する第１信号生成回路６１、イネーブル信号を生成する第２信号生成回路６２、及び論理回路１３ｂを備える。論理回路１３ｂは、駆動回路２５Ａ〜２５Ｆに対応するＡＮＤ回路８１〜８６を有し、第１〜第６イネーブル信号がハイレベルの場合、ＰＷＭ信号を出力する。この構成によれば、駆動回路２５Ａ〜２５ＦのそれぞれにＰＷＭ信号を入力する構成と比較して、集積回路９０におけるＰＷＭ信号の端子数を少なくすることができる。さらに、第１信号生成回路６１が第１ＰＷＭ信号及び第２ＰＷＭ信号を生成する構成であるため、第１信号生成回路が駆動回路の数に応じたＰＷＭ信号を生成する構成と比較して、第１信号生成回路６１の構成を簡素化できる。また集積回路７０におけるＰＷＭ信号の端子数を少なくすることができる。したがって、スイッチング回路２０Ａのコストを低減できる。

（変更例）
上記各実施形態は本開示に関するスイッチング回路が取り得る形態の例示であり、その形態を制限することを意図していない。本開示に関するスイッチング回路は上記各実施形態に例示された形態とは異なる形態を取り得る。その一例は、上記各実施形態の構成の一部を置換、変更、もしくは、省略した形態、又は上記各実施形態に新たな構成を付加した形態である。以下の変更例において、上記各実施形態の形態と共通する部分については、上記各実施形態と同一の符号を付してその説明を省略する。

・上記第１実施形態において、制御部１３は、第２動作において、第１スイッチ素子３１及び第１スイッチ素子３２を順にオンすることに代えて、第２スイッチ素子４１及び第２スイッチ素子４２を順にオンしてもよい。

・上記第１実施形態において、制御部１３は、第３動作の後に、第２動作を行ってもよい。また制御部１３は、第２動作と第３動作とを並行して行ってもよい。第２動作と第３動作とを並行して行うことにより、第３動作が終了するまでの期間を短縮できる。

・上記第２実施形態において、第３実施形態の制御部１３の構成に変更してもよい。図９は、第２実施形態のスイッチング回路２０Ａの制御部１３を第３実施形態の制御部１３に変更した構成を示している。

図９に示すように、変更例のスイッチング回路２０Ａでは、第１ＰＷＭ信号に基づいて第２スイッチ素子４１〜４３をオンオフ制御する構成である。この場合、第１信号生成回路６１は、第１ＰＷＭ信号を生成し、端子９１に出力する。制御部１３は、ＮＯＴ回路１００を有する。ＮＯＴ回路１００は、ＡＮＤ回路８３とＡＮＤ回路８４との間に設けられている。第１ＰＷＭ信号は、ＮＯＴ回路１００を介してＡＮＤ回路８４〜８６の第１入力端子にそれぞれ入力される。ＡＮＤ回路８４〜８６の第１入力端子には、第１ＰＷＭ信号を反転した信号が入力される。この構成によれば、ＰＷＭ信号の端子である集積回路７０の端子７２及び集積回路９０の端子９２をそれぞれ省略でき、制御部１３の構成が簡素化されるとともに電力変換装置２０のコストをさらに低減できる。

図１０は、変更例の電力変換装置２０の駆動の一実行態様を示している。制御部１３は、時刻ｔ５１〜ｔ５４の期間において第２動作を実行し、時刻ｔ５４〜ｔ５６の期間において第３動作を実行する。制御部１３は、時刻ｔ５１において第１ＰＷＭ信号をハイレベルにし、時刻ｔ５４において第１ＰＷＭ信号をローレベルにする。時刻ｔ５４〜ｔ５６の期間にわたり第１ＰＷＭ信号はローレベルに維持される。制御部１３は、時刻ｔ５１において第１イネーブル信号のみをハイレベルにする。これにより、第１スイッチ素子３１がオンするため、第１ブートストラップ回路５０Ａの第１ブートコンデンサ５２Ａが充電される。制御部１３は、時刻ｔ５２において第２イネーブル信号をハイレベルにする。第１イネーブル信号はハイレベルが維持される。これにより、第１スイッチ素子３１，３２がオンするため、第１ブートストラップ回路５０Ａの第１ブートコンデンサ５２Ｂが充電される。制御部１３は、時刻ｔ５３において第３イネーブル信号をハイレベルにする。第１イネーブル信号及び第２イネーブル信号はハイレベルが維持される。これにより、第１スイッチ素子３１〜３３の全てがオンするため、電荷蓄電素子２６Ａが充電される。

制御部１３は、時刻ｔ５４において第１〜第３イネーブル信号をそれぞれローレベルにするとともに、第４イネーブル信号をハイレベルにする。これにより、第１スイッチ素子３１〜３３が全てオフするとともに、第２スイッチ素子４１がオンするため、電荷蓄電素子２６Ａによって第１ブートストラップ回路５０Ｂの第２ブートコンデンサ５２Ｃが充電される。制御部１３は、時刻ｔ５５において第５イネーブル信号をハイレベルにする。第４イネーブル信号はハイレベルが維持される。これにより、第２スイッチ素子４１，４２がオンするため、電荷蓄電素子２６Ａによって第１ブートストラップ回路５０Ｂの第２ブートコンデンサ５２Ｄが充電される。制御部１３は、時刻ｔ５６において第４イネーブル信号及び第５イネーブル信号をローレベルにする。これにより、第２スイッチ素子４１，４２がオフする。制御部１３は、時刻ｔ５７以降で第１動作を実行する。変更例の第１動作は、第３実施形態の第１動作と同様である。

・図９に示す変更例において、第２ＰＷＭ信号に基づいて第１スイッチ素子３１〜３３をオンオフ制御する構成であってもよい。詳細には、第１信号生成回路６１は、第２ＰＷＭ信号を生成し、端子９２に出力する。制御部１３は、ＮＯＴ回路１００を有する。ＮＯＴ回路１００は、第２ＰＷＭ信号を反転し、ＡＮＤ回路８１〜８３の第１入力端子に出力する。この構成によれば、ＰＷＭ信号の端子である集積回路７０の端子７１及び集積回路９０の端子９１をそれぞれ省略でき、制御部１３の構成が簡素化されるとともに電力変換装置２０のコストをさらに低減できる。

・上記第３実施形態において、制御部１３は、第１動作における第４イネーブル信号〜第６イネーブル信号がオンするタイミングを第１動作における第１イネーブル信号〜第３イネーブル信号がオンするタイミングと異ならせてもよい。一例では、制御部１３は、時刻ｔ４５において第１動作における第４イネーブル信号〜第６イネーブル信号をオンしてもよい。

・上記第３実施形態において、制御部１３は、第２動作の後に第３動作を行ってもよいし、第３動作の後に第２動作を行ってもよい。
・上記第３実施形態及び変更例において、制御部１３は、各イネーブル信号がハイレベルのときにＰＷＭ信号を駆動回路２４Ａ〜２４Ｆに出力していたが、これに限定されない。制御部１３は、例えば各イネーブル信号がローレベルのときにＰＷＭ信号を駆動回路２４Ａ〜２４Ｆに出力してもよい。要するに、制御部１３は、各イネーブル信号が所定のレベルのときにＰＷＭ信号を出力するように構成されていればよい。所定レベルをハイレベルにするか、ローレベルにするかは、必要に応じて設定すればよい。

・上記各実施形態において、第１スイッチ素子３１〜３３及び第２スイッチ素子４１〜４３のそれぞれに、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子を用いてもよい。この場合、ＩＧＢＴ素子に並列に接続される還流ダイオードが設けられる。また、第１スイッチ素子３１〜３３及び第２スイッチ素子４１〜４３はそれぞれ、ＩＧＢＴ素子及びＭＯＳＦＥＴに代えて、バイポーラトランジスタ等の他のトランジスタが用いられてもよい。

・上記各実施形態において、第１スイッチ回路３０の第１スイッチ素子の個数及び第２スイッチ回路４０の第２スイッチ素子の個数はそれぞれ、任意に変更可能である。第１スイッチ素子の個数及び第２スイッチ素子の個数は、スイッチング回路２０Ａに必要な耐圧と、各スイッチ素子の耐圧とに応じて決めることができる。一例では、第１スイッチ素子及び第２スイッチ素子のそれぞれに１００Ｖ耐圧のＳｉ基板のＭＯＳＦＥＴを用いる場合、第１スイッチ回路３０は、直列に接続された４個の第１スイッチ素子を有し、第２スイッチ回路４０は、直列に接続された４個の第２スイッチ素子を有する。この構成によっても第１スイッチ回路３０及び第２スイッチ回路４０のそれぞれに１個のワイドギャップ半導体を用いる構成と比較して、スイッチング回路２０Ａのコストを低減できる。

・上記各実施形態において、第１ブートストラップ回路５０Ｂの構成及び第２ブートストラップ回路５０Ｄの構成はそれぞれ任意に変更可能である。一例では、図１１に示すように、第１ブートストラップ回路５０Ｂの第１ブートダイオード５１Ｂのアノードが第１ブートストラップ回路５０Ａの第１ブートダイオード５１Ａのカソードに接続される。なお、第２ブートストラップ回路５０Ｄも図１１と同様の構成に変更できる。

・上記各実施形態のスイッチング回路２０Ａは、単相２線式の電力管理システム１の電力変換装置２０に用いられたが、これに限られず、単相３線式の電力管理システム１の電力変換装置２０に用いられてもよい。

・上記各実施形態のスイッチング回路２０Ａは、電力管理システム１の電力変換装置２０に用いられたが、スイッチング回路２０Ａの適用例はこれに限られない。例えばスイッチング回路２０Ａは、インバータ回路に適用してもよい。一例では、スイッチング回路２０Ａを３個並列に接続することによって、三相ブラシレスモータの駆動用のインバータ回路に適用することができる。またスイッチング回路２０Ａを２個並列に接続することによって、フルブリッジのインバータ回路に適用することができる。このように、スイッチング回路２０Ａがインバータ回路に適用する場合、インダクタ２７を省略する。

・上記各実施形態のスイッチング回路２０Ａは、双方向の電力変換装置に用いられたが、これに限られず、一方向の電力変換装置に用いられてもよい。
制御部１３は、例えば、実施形態の制御部１３の動作を実現するように構成されたコンピュータによって実現されてよい。例えば、制御部１３は、各々がメモリとプロセッサとを含む複数の個別コンピュータによって実現されてもよく、単一のコンピュータによって実現されてもよい。制御部１３は、特定用途向けＩＣ（ＡＳＩＣ）等の集積回路として実現されてもよい。本発明は、前述した実施形態で説明した機能、方法、または構成を実現するように構成されたコンピュータ実行可能命令を格納した非一時的コンピュータ可読記録媒体を含む。当該コンピュータ可読記録媒体は、一または複数のコンピュータプロセッサがアクセスできる任意の媒体であってよく、例えば、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気記憶装置、及びそれらの任意の組合わせを含むことができる。

１３…制御部
１３ｂ…論理回路
２０Ａ…スイッチング回路
２１Ｌ…第１電線（第１入出力部）
２１Ｈ…第２電線（第２入出力部）
２１Ｍ…第３電線（第３入出力部）
２４Ａ〜２４Ｃ…駆動回路（第１駆動回路）
２４Ｄ〜２４Ｆ…駆動回路（第２駆動回路）
２５Ｌ…第１電源部
２５Ｈ…第２電源部
２６Ａ…電荷蓄電素子
３０…第１スイッチ回路
３１〜３３…第１スイッチ素子
４０…第２スイッチ回路
４１〜４３…第２スイッチ素子
５０Ａ，５０Ｂ…第１ブートストラップ回路
５２Ａ，５２Ｂ…第１ブートコンデンサ
５０Ｃ，５０Ｄ…第２ブートストラップ回路
５２Ｃ，５２Ｄ…第２ブートコンデンサ
６１…第１信号生成回路
６２…第２信号生成回路
１００…ＮＯＴ回路

Claims (10)

1. 第１電圧が印加される第１入出力部、及び前記第１電圧よりも高い第２電圧が印加される第２入出力部と、
   前記第１入出力部と前記第２入出力部との間に直列接続された第１スイッチ回路及び第２スイッチ回路と、
   前記第１スイッチ回路及び前記第２スイッチ回路を制御する制御部と、
   前記第１スイッチ回路と前記第２スイッチ回路との間に接続される第３入出力部と、
   を有し、
   前記第２入出力部又は前記第３入出力部に印加される電圧に基づいて、前記第１スイッチ回路と前記第２スイッチ回路のオンオフに応じた電圧を前記第３入出力部又は前記第２入出力部に生成するためのスイッチング回路であって、
   前記第１スイッチ回路は、前記第１入出力部と前記第３入出力部との間に直列接続された複数の第１スイッチ素子を有し、
   前記第２スイッチ回路は、前記第３入出力部と前記第２入出力部との間に直列接続された複数の第２スイッチ素子を有し、
   複数の前記第１スイッチ素子をそれぞれオンオフ制御する複数の第１駆動回路と
   複数の前記第２スイッチ素子をそれぞれオンオフ制御する複数の第２駆動回路と、
   複数の前記第１駆動回路のうちの前記第１入出力部に最も近い第１駆動回路に接続され、前記第１駆動回路に電圧を供給する第１電源部と、
   複数の前記第１駆動回路のうちの前記第１電源部が接続された第１駆動回路以外の第１駆動回路にそれぞれ接続されるとともに前記第１電源部に接続され、前記第１電源部の電圧に基づいてそれぞれが接続された前記第１駆動回路に電圧を供給する第１ブートストラップ回路と、
   複数の前記第２駆動回路のうちの前記第３入出力部に最も近い第２駆動回路に接続され、前記第２駆動回路に電圧を供給する第２電源部と、
   複数の前記第２駆動回路のうちの前記第２電源部が接続された第２駆動回路以外の第２駆動回路にそれぞれ接続されるとともに前記第２電源部が接続され、前記第２電源部の電圧に基づいてそれぞれが接続された前記第２駆動回路に電圧を供給する第２ブートストラップ回路と、
   を有し、
   前記制御部は、
   前記複数の第１スイッチ素子の動作が同期し、前記複数の第２スイッチ素子の動作が同期し、かつ、前記複数の第１スイッチ素子と前記複数の第２スイッチ素子とが相補的にオンオフする第１動作を行い、
   前記第１動作を行う前に、前記第１スイッチ回路のうちの前記最も低電位側の第１スイッチ素子から順にオンする第２動作を行う
   スイッチング回路。
2. 前記第１駆動回路は、前記第２動作において、前記複数の第１スイッチ素子のうちの最も高電位側の第１スイッチ素子をオフした状態で前記複数の第１スイッチ素子のうちの最も低電位側の第１スイッチ素子から順にオンして前記第１ブートストラップ回路の第１ブートコンデンサを充電する
   請求項１に記載のスイッチング回路。
3. 前記第２駆動回路は、前記第１動作を行う前に、前記第２スイッチ回路のうちの前記最も低電位側の第２スイッチ素子から順にオンして前記第２ブートストラップ回路の第２ブートコンデンサを充電する第３動作を行う
   請求項１又は２に記載のスイッチング回路。
4. 前記第１電源部及び前記第２電源部は、直流電源である
   請求項１〜３のいずれか一項に記載のスイッチング回路。
5. 前記第１電源部は直流電源であり、
   前記第２電源部は、電荷蓄電素子を有し、前記第１電源部に接続され、前記第１電源部の電圧に基づいて、接続された前記第２駆動回路に電圧を供給する
   請求項１〜３のいずれか一項に記載のスイッチング回路。
6. 前記制御部は、前記第１動作を行う前に、前記複数の第１スイッチ素子の全てをオンして前記第１電源部から前記電荷蓄電素子に電荷を供給し、
   前記電荷蓄電素子は、前記第１動作において、前記複数の第１スイッチ素子がオンする期間に前記第１電源部から電荷が供給され、前記複数の第２スイッチ素子がオンする期間に前記第２ブートストラップ回路の第２ブートコンデンサに電荷を供給する
   請求項５に記載のスイッチング回路。
7. 前記電荷蓄電素子の静電容量は、前記第２ブートストラップ回路の第２ブートコンデンサの静電容量よりも大きい
   請求項５又は６に記載のスイッチング回路。
8. 前記制御部は、
   前記第１スイッチ回路及び前記第２スイッチ回路を駆動するＰＷＭ信号を生成する第１信号生成回路と、
   前記複数の第１駆動回路及び前記複数の第２駆動回路に対する前記ＰＷＭ信号の出力の有効又は無効を指示するイネーブル信号を生成する第２信号生成回路と、
   前記第１信号生成回路及び前記第２信号生成回路に接続され、前記イネーブル信号が所定のレベルの場合に、入力される前記ＰＷＭ信号を前記複数の第１駆動回路及び前記複数の第２駆動回路に出力する論理回路と、
   を備える
   請求項１〜７のいずれか一項に記載のスイッチング回路。
9. 前記第１信号生成回路は、前記第１スイッチ回路及び前記第２スイッチ回路のそれぞれに対する前記ＰＷＭ信号を生成する
   請求項８に記載のスイッチング回路。
10. 前記論理回路は、ＮＯＴ回路を含み、
    前記第１信号生成回路は、前記第１スイッチ回路及び前記第２スイッチ回路の一方に前記ＮＯＴ回路を介して前記ＰＷＭ信号を反転した信号を入力するとともに、前記第１スイッチ回路及び前記第２スイッチ回路の他方に前記ＰＷＭ信号を入力する
    請求項８に記載のスイッチング回路。

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