JP6919771B2 - ３レベルコンバータ - Google Patents

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Description

本発明は、３レベルコンバータに関するものである。
従来、複数のスイッチ素子を用いたマルチレベルコンバータは、第１スイッチ〜第（２ｍ−２）スイッチからなる（２ｍ−２）個のスイッチ素子（ｍは電力変換回路のレベルに相当する）が直列接続された電力変換回路と、複数個のスイッチ素子に対応して接続される複数個の駆動回路と、複数個の駆動回路に電力を供給する電源部とを備える（例えば、特許文献１参照）。
特開２０１４−３３６１４号公報
マルチレベルコンバータを用いる目的としては、インダクタに流れる電流のピーク値を下げられるため、インダクタを小型化できることや、低ノイズ化が図れることなどがある。例えば、ｎ個（但し、ｎは２以上の整数）のスイッチ素子が直列に接続された第１〜第４スイッチ群を有して３レベルの電圧を得ることが考えられる。例えば特許文献１のようにブートストラップ回路を設ける場合においてはｎ個のスイッチ素子のスイッチ群を有するスイッチ回路部で３レベルの出力を得ようとする場合、低電位側のスイッチをオフしつつ高電位側のスイッチをオンにする必要がある。しかし、低電位側のスイッチをオフにすると、共用電源からブートストラップ回路に電力を供給できず、高電位側のスイッチをオンすることができないため、３レベル出力を得られないという問題がある。
本開示の目的は、ｎ個のスイッチ素子を備えた第１〜第４スイッチ群を有するスイッチ回路部で３レベルの出力を得ることができる３レベルコンバータを提供することにある。
本開示の一形態である３レベルコンバータは、第１電圧が印加される第１入出力部、及び前記第１電圧よりも低い第２電圧が印加される第２入出力部と、ｎ個（但し、ｎは２以上の整数）のスイッチ素子が直列に接続された第１〜第４スイッチ群が、前記第１入出力部の低電位側から第１スイッチ群、第２スイッチ群、第３スイッチ群及び第４スイッチ群の順で、前記第１入出力部間に直列接続されたスイッチ回路部と、前記第２入出力部の高電位側に接続され、前記第２入出力部間に前記第１スイッチ群および前記第２スイッチ群と共に直列接続されるインダクタと、前記スイッチ素子を制御する制御信号を出力する制御部と、前記第１スイッチ群と前記第２スイッチ群の間の第１の接続点と、第３スイッチ群と第４スイッチ群の間の第２の接続点との間に接続されたフライングキャパシタと、前記制御信号に基づいて前記各スイッチ群の各スイッチ素子をそれぞれオンオフする複数の駆動回路と、前記第１スイッチ群の前記第１入出力部側の前記スイッチ素子をオンオフする前記駆動回路に接続され、その接続された前記駆動回路に電圧を供給する電源部と、複数の前記駆動回路のうちの前記電源部が接続された駆動回路以外の駆動回路にそれぞれ接続され、前記電源部の電圧に基づいてそれぞれが接続された前記駆動回路に電圧を供給するブートストラップ回路と、を有し、前記第２スイッチ群のうちで最も低電位側に位置する前記スイッチ素子を駆動する前記駆動回路に接続された前記ブートストラップ回路のブートダイオードのカソードに、前記第２スイッチ群の他の前記ブートストラップ回路のブートダイオードのアノードが接続され、前記第３スイッチ群のうちで最も低電位側に位置する前記スイッチ素子を駆動する前記駆動回路に接続された前記ブートストラップ回路のブートダイオードのカソードに、前記第３スイッチ群の他の前記ブートストラップ回路のブートダイオードのアノードが接続され、前記第４スイッチ群の内で最も低電位側に位置する前記スイッチ素子を駆動する前記駆動回路に接続された前記ブートストラップ回路のブートダイオードのカソードに、前記第４スイッチ群の他の前記ブートストラップ回路のブートダイオードのアノードが接続され、前記制御部は、前記第１スイッチ群のスイッチ素子と前記第４スイッチ群のスイッチ素子とが相補的、且つ、前記第２スイッチ群のスイッチ素子と前記第３スイッチ群のスイッチ素子とが相補的に駆動される第１動作を行う。
この構成によれば、スイッチ素子を相補的に駆動させる際に、低電位側のスイッチがオフとなって高電位側のスイッチを駆動するための電力供給が途絶える状況であっても低電位側のブートストラップ回路のブートダイオードのカソードに、高電位側のブートストラップ回路のブートダイオードのアノードが接続されるため、ブートストラップ回路（ブートコンデンサ）に電力供給できる。そのため、ｎ個のスイッチ素子を備えた第１〜第４スイッチ群を有するスイッチ回路部で３レベルの出力を得ることができる。
本開示の一形態である３レベルコンバータは、第１電圧が印加される第１入出力部、及び前記第１電圧よりも低い第２電圧が印加される第２入出力部と、ｎ個（但し、ｎは２以上の整数）のスイッチ素子が直列に接続された第１〜第４スイッチ群が、前記第１入出力部の低電位側から第１スイッチ群、第２スイッチ群、第３スイッチ群及び第４スイッチ群の順で、前記第１入出力部間に直列接続されたスイッチ回路部と、前記第２入出力部の高電位側に接続され、前記第２入出力部間に前記第１スイッチ群および前記第２スイッチ群と共に直列接続されるインダクタと、前記スイッチ素子を制御する制御信号を出力する制御部と、前記第１スイッチ群と前記第２スイッチ群の間の第１の接続点と、第３スイッチ群と第４スイッチ群の間の第２の接続点との間に接続されたフライングキャパシタと、前記制御信号に基づいて、前記第１スイッチ群及び前記第２スイッチ群の各スイッチ素子をそれぞれオンオフする複数の第１駆動回路と、前記制御信号に基づいて、前記第３スイッチ群及び前記第４スイッチ群の各スイッチ素子をそれぞれオンオフする複数の第２駆動回路と、前記第１スイッチ群の前記第１入出力部側の前記スイッチ素子をオンオフする前記第１駆動回路に接続され、その接続された前記第１駆動回路に電圧を供給する第１電源部と、複数の前記第１駆動回路のうちの前記第１電源部が接続された第１駆動回路以外の第１駆動回路にそれぞれ接続され、前記第１電源部の電圧に基づいてそれぞれが接続された前記第１駆動回路に電圧を供給する第１ブートストラップ回路と、前記第３スイッチ群の前記第１入出力部側の前記スイッチ素子をオンオフする前記第２駆動回路に接続され、その接続された前記第２駆動回路に電圧を供給する第２電源部と、複数の前記第２駆動回路のうちの前記第２電源部が接続された第２駆動回路以外の第２駆動回路にそれぞれ接続され、前記第２電源部の電圧に基づいてそれぞれが接続された前記第２駆動回路に電圧を供給する第２ブートストラップ回路と、を有し、前記第２スイッチ群のうちで最も低電位側に位置する前記スイッチ素子を駆動するための前記第１ブートストラップ回路のブートダイオードのカソードに、前記第２スイッチ群の他の前記第１ブートストラップ回路のブートダイオードのアノードが接続され、前記第４スイッチ群のうちで最も低電位側に位置する前記スイッチ素子を駆動するための前記第２ブートストラップ回路のブートダイオードのカソードに、前記第４スイッチ群の他の前記第２ブートストラップ回路のブートダイオードのアノードが接続され、前記制御部は、前記第１スイッチ群のスイッチ素子と前記第４スイッチ群のスイッチ素子とが相補的、且つ、前記第２スイッチ群のスイッチ素子と前記第３スイッチ群のスイッチ素子とが相補的に駆動される第１動作を行う。
この構成によれば、スイッチ素子を相補的に駆動させる際に、各電源部からの電力供給が途絶える状況であっても低電位側のブートストラップ回路のブートダイオードのカソードに、高電位側のブートストラップ回路のブートダイオードのアノードが接続されるため、ブートストラップ回路（ブートコンデンサ）に電力供給できる。そのため、ｎ個のスイッチ素子を備えた第１〜第４スイッチ群を有するスイッチ回路部で３レベルの出力を得ることができる。
本発明の３レベルコンバータによれば、ｎ個のスイッチ素子を備えた第１〜第４スイッチ群を有するスイッチ回路部で３レベルの出力を得ることができるという効果を奏する。
第１実施形態におけるスイッチング回路が用いられる電力管理システムの構成図。 同実施形態におけるスイッチング回路の回路図。 スイッチング回路の第１モードにおける各スイッチ素子の状態を示す回路図。 スイッチング回路の第２モードにおける各スイッチ素子の状態を示す回路図。 スイッチング回路の第３モードにおける各スイッチ素子の状態を示す回路図。 スイッチング回路の第４モードにおける各スイッチ素子の状態を示す回路図。 スイッチング回路の動作の一例を示すタイムチャート。 スイッチング回路の動作の一例を示すタイムチャート。 変更例におけるスイッチング回路の動作の一例を示すタイムチャート。 変更例におけるスイッチング回路の動作の一例を示すタイムチャート。 第２実施形態におけるスイッチング回路の回路図。 スイッチング回路の動作の一例を示すタイムチャート。 変更例におけるスイッチング回路の動作の一例を示すタイムチャート。 変更例におけるスイッチング回路の動作の一例を示すタイムチャート。 変更例におけるスイッチング回路の動作の一例を示すタイムチャート。 第３実施形態におけるスイッチング回路の回路図。 スイッチング回路の動作の一例を示すタイムチャート。 第４実施形態におけるスイッチング回路の回路図。 スイッチング回路の動作の一例を示すタイムチャート。 変更例のスイッチング回路の回路図。
以下、各実施形態について添付図面を参照して説明する。
なお、添付図面は、理解を容易にするために構成要素を拡大して示している場合がある。また、構成要素の寸法比率は、実際のものと、または別の図面中のものと異なる場合がある。
（第１実施形態）
図１に示すように、電力管理システム１は、パワーコンディショナ１０と、パワーコンディショナ１０に電気的に接続された太陽光発電装置２及び蓄電装置３とを備える。パワーコンディショナ１０は、交流母線４と系統連系保護リレー５を介して電力系統６に接続される。交流母線４には、パワーコンディショナ１０側から見て系統連系保護リレー５の外側に、図示しない分電盤等を介して負荷７が接続されている。系統連系保護リレー５は、電力系統６とパワーコンディショナ１０とを解列可能である。負荷７は、例えば屋内負荷であり、照明、冷蔵庫、洗濯機、空気調和機、電子レンジ等が挙げられる。電力管理システム１は、パワーコンディショナ１０によって太陽光発電装置２、蓄電装置３、電力系統６、及び負荷７の間の電力の調整を行う。この調整の一例としては、太陽光発電装置２が発電した電力の電力系統６への逆潮流、蓄電装置３への蓄電、及び負荷７への供給の調整と、電力系統６の電力の蓄電装置３への蓄電及び負荷７への供給の調整とが挙げられる。なお、発電装置としては、太陽光発電装置のほか、例えば、風力発電装置、ガス発電装置、地熱発電装置等を用いることができる。
太陽光発電装置２は、光発電パネル（図示略）を有し、光発電パネルが発電した直流電力をパワーコンディショナ１０に供給する。太陽光発電装置２は、例えば光発電パネルが出力する電力が最大となる出力電圧で電流を取り出すＭＰＰＴ（Maximum Power Point Tracking：最大電力点追従）制御を実行する。
蓄電装置３は、直列に接続された複数の蓄電池を含む。パワーコンディショナ１０は、蓄電装置３の充電と放電とを制御する。
パワーコンディショナ１０は、ＰＶ（photovoltaic）コンバータ１１、直流交流変換装置（ＤＣ／ＡＣコンバータ）１２、３レベルコンバータを構成する制御部１３、及び３レベルコンバータを構成する電力変換装置２０を有する。ＰＶコンバータ１１、直流交流変換装置１２、及び電力変換装置２０はそれぞれ、高圧直流バス１４に接続される。すなわち、ＰＶコンバータ１１と直流交流変換装置１２と電力変換装置２０は、高圧直流バス１４を介して互いに接続されている。
太陽光発電装置２は、ＰＶコンバータ１１に接続される。ＰＶコンバータ１１は、季節や天候、時間帯等の日照条件によって変化する太陽光発電装置２の直流電力を最大電力点追従制御にて設定電圧の直流電力に変換して高圧直流バス１４に出力する。ＰＶコンバータ１１が高圧直流バス１４に出力する設定電圧の一例は、３８０Ｖである。直流交流変換装置１２は、交流母線４に接続されている。直流交流変換装置１２は、高圧直流バス１４の直流電力を例えば実効値で２００Ｖの交流電力に変換して交流母線４に出力する。また、直流交流変換装置１２は、交流母線４の交流電力を設定電圧の直流電力に変換して高圧直流バス１４に出力する。
電力変換装置２０は、高圧直流バス１４の直流電力を、蓄電装置３に充電される直流電力に変換する。また電力変換装置２０は、蓄電装置３から放電される直流電力を、高圧直流バス１４に応じた設定電圧の直流電力に変換する。本実施形態では、電力変換装置２０は、３レベルの電圧を生成する双方向ＤＣ／ＤＣコンバータである。
制御部１３は、ＰＶコンバータ１１、直流交流変換装置１２、及び電力変換装置２０と通信可能に接続され、ＰＶコンバータ１１、直流交流変換装置１２、及び電力変換装置２０の動作をそれぞれ制御する。制御部１３は、予め定められる制御プログラムを実行する演算処理装置を含む。演算処理装置は、例えばＣＰＵ（Central Processing Unit）又はＭＰＵ（Micro Processing Unit）を含む。制御部１３は、１又は複数のマイクロコンピュータを含んでいてもよい。制御部１３は、複数の場所に離れて配置される複数の演算処理装置を含んでいてもよい。制御部１３は、記憶部をさらに含む。記憶部には、各種の制御プログラム及び各種の制御処理に用いられる情報が記憶される。記憶部は、例えば不揮発性メモリ及び揮発性メモリを含む。制御プログラムは、非一時的コンピュータ可読媒体に格納され得る。
図２に示すように、電力変換装置２０は、スイッチング回路２０Ａを有する。スイッチング回路２０Ａは、図１に示す高圧直流バス１４に接続される一対の第１入出力端子からなる第１入出力部２２と、図１に示す蓄電装置３に接続される一対の第２入出力端子からなる第２入出力部２３とを有する。
スイッチング回路２０Ａは、第１電線２１Ｌ、第２電線２１Ｈ、及び第３電線２１Ｍを有する。第１入出力部２２の低電位側と第２入出力部２３の低電位側は共通の第１電線２１Ｌに接続されており、例えば接地電位に接続される。第２入出力部２３は、図１に示す蓄電装置３に接続される。スイッチング回路２０Ａは、第１入出力部２２を介して図１に示す高圧直流バス１４に接続される。第２入出力部２３の両端に印加される電圧は、蓄電装置３の端子電圧（例えば２００Ｖ）であり、この電圧値は第１入出力部２２の両端に印加される電圧、すなわち高圧直流バス１４の電圧（例えば３８０Ｖ）よりも低くなっている。
電力変換装置２０は、第１電線２１Ｌと第２電線２１Ｈとの間に第１〜第４スイッチ群３０，４０，５０，６０が直列接続されたスイッチ回路部２４と、スイッチ回路部２４を駆動する駆動回路（ドライバ）２５と、駆動回路２５に動作電圧を供給する電源回路２６とを有する。制御部１３は、スイッチ回路部２４の第１〜第４スイッチ群３０，４０，５０，６０をオンオフ制御する制御信号を駆動回路２５に出力する。
第１〜第４スイッチ群３０，４０，５０，６０は、低電位側の第１電線２１Ｌ側から順に第１スイッチ群３０、第２スイッチ群４０、第３スイッチ群５０、第４スイッチ群６０が直列接続されている。第２スイッチ群４０と第３スイッチ群５０との間の接続ノードＮは、第３電線２１Ｍに接続されている。第３電線２１Ｍは、インダクタ２７を介して第２入出力部２３の高圧側端子に接続されている。第２入出力部２３の低圧側端子は、上述の第１電線２１Ｌに接続されている。
第１スイッチ群３０は、第２スイッチ群４０と第１電線２１Ｌとの間に直列接続されたｎ個（ｎは２以上の整数であり、本実施形態では２個）の第１スイッチ素子３１，３２を有する。第１スイッチ素子３１，３２はそれぞれ、例えばＮ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）が用いられる。本実施形態では、第１スイッチ素子３１，３２は、Ｓｉ（シリコン）基板により形成されたＭＯＳＦＥＴが用いられる。各第１スイッチ素子３１，３２は、ボディダイオード３１ａ，３２ａを有する。第１スイッチ素子３１，３２は、低電位側から高電位側に向けて第１スイッチ素子３１、第１スイッチ素子３２の順に配置されている。第１スイッチ素子３１のソースは第１電線２１Ｌに接続されている。第１スイッチ素子３１のドレインは第１スイッチ素子３２のソースに接続されている。第１スイッチ素子３２のドレインは、第１スイッチ群３０と第２スイッチ群４０との間の接続ノードＮ１に接続されている。
第２スイッチ群４０は、第１スイッチ群３０と接続ノードＮとの間に直列接続されたｎ個（ｎは２以上の整数であり、本実施形態では２個）の第２スイッチ素子４１，４２を有する。第２スイッチ素子４１，４２はそれぞれ、例えばＮ型のＭＯＳＦＥＴが用いられる。本実施形態では、第２スイッチ素子４１，４２は、Ｓｉ（シリコン）基板により形成されたＭＯＳＦＥＴが用いられる。各第２スイッチ素子４１，４２は、ボディダイオード４１ａ，４２ａを有する。第２スイッチ素子４１，４２は、低電位側から高電位側に向けて第２スイッチ素子４１、第２スイッチ素子４２の順に配置されている。第２スイッチ素子４１のソースは第１スイッチ群３０と第２スイッチ群４０との間の接続ノードＮ１に接続されている。第２スイッチ素子４１のドレインは第２スイッチ素子４２のソースに接続されている。第２スイッチ素子４２のドレインは、第２スイッチ群４０と第３スイッチ群５０との間の接続ノードＮに接続されている。
第３スイッチ群５０は、接続ノードＮと第４スイッチ群６０との間に直列接続されたｎ個（ｎは２以上の整数であり、本実施形態では２個）の第３スイッチ素子５１，５２を有する。第３スイッチ素子５１，５２はそれぞれ、例えばＮ型のＭＯＳＦＥＴが用いられる。本実施形態では、第３スイッチ素子５１，５２は、Ｓｉ（シリコン）基板により形成されたＭＯＳＦＥＴが用いられる。各第３スイッチ素子５１，５２は、ボディダイオード５１ａ，５２ａを有する。第３スイッチ素子５１，５２は、低電位側から高電位側に向けて第３スイッチ素子５１、第３スイッチ素子５２の順に配置されている。第３スイッチ素子５１のソースは接続ノードＮに接続されている。第３スイッチ素子５１のドレインは第３スイッチ素子５２のソースに接続されている。第３スイッチ素子５２のドレインは、第３スイッチ群５０と第４スイッチ群６０との間の接続ノードＮ２に接続されている。
第４スイッチ群６０は、第３スイッチ群５０と第２電線２１Ｈとの間に直列接続されたｎ個（ｎは２以上の整数であり、本実施形態では２個）の第４スイッチ素子６１，６２を有する。第４スイッチ素子６１，６２はそれぞれ、例えばＮ型のＭＯＳＦＥＴが用いられる。本実施形態では、第４スイッチ素子６１，６２は、Ｓｉ（シリコン）基板により形成されたＭＯＳＦＥＴが用いられる。各第４スイッチ素子６１，６２は、ボディダイオード６１ａ，６２ａを有する。第４スイッチ素子６１，６２は、低電位側から高電位側に向けて第４スイッチ素子６１、第４スイッチ素子６２の順に配置されている。第４スイッチ素子６１のソースは第３スイッチ群５０と第４スイッチ群６０との間の接続ノードＮ２に接続されている。第４スイッチ素子６１のドレインは第４スイッチ素子６２のソースに接続されている。第４スイッチ素子６２のドレインは、第２電線２１Ｈに接続されている。
駆動回路２５は、第１〜第４スイッチ群３０，４０，５０，６０の各スイッチ素子３１，３２，４１，４２，５１，５２，６１，６２をそれぞれ駆動する複数（本実施形態では８個）の駆動回路２５Ａ〜２５Ｈを有する。
駆動回路２５Ａ〜２５Ｈはそれぞれ、制御部１３と接続されている。制御部１３は、駆動回路２５Ａ〜２５Ｈのそれぞれに制御信号を出力する。駆動回路２５Ａ〜２５Ｈは、例えばプッシュプル回路を有し、制御信号に基づいてプッシュプル回路が動作するように構成されている。
駆動回路２５Ａ〜２５Ｈは、高電位電源端子ＴＨＡ〜ＴＨＨと低電位電源端子ＴＬＡ〜ＴＬＨとを有する。駆動回路２５Ａの低電位電源端子ＴＬＡは、第１電線２１Ｌに接続されている。駆動回路２５Ｂの低電位電源端子ＴＬＢは、第１スイッチ素子３１と第１スイッチ素子３２との間の接続ノードＮ３に接続されている。駆動回路２５Ｃの低電位電源端子ＴＬＣは、第１スイッチ群３０と第２スイッチ群４０との間の接続ノードＮ１に接続されている。駆動回路２５Ｄの低電位電源端子ＴＬＤは、第２スイッチ素子４１と第２スイッチ素子４２との間の接続ノードＮ４に接続されている。駆動回路２５Ｅの低電位電源端子ＴＬＥは、接続ノードＮに接続されている。駆動回路２５Ｆの低電位電源端子ＴＬＦは、第３スイッチ素子５１と第３スイッチ素子５２との間の接続ノードＮ５に接続されている。駆動回路２５Ｇの低電位電源端子ＴＬＧは、第３スイッチ群５０と第４スイッチ群６０との間の接続ノードＮ２に接続されている。駆動回路２５Ｈの低電位電源端子ＴＬＨは、第４スイッチ素子６１と第４スイッチ素子６２との間の接続ノードＮ６に接続されている。
駆動回路２５Ａは、第１スイッチ素子３１のゲートに接続され、制御部１３からの制御信号に基づいて第１スイッチ素子３１をオンオフする。駆動回路２５Ｂは、第１スイッチ素子３２のゲートに接続され、制御部１３からの制御信号に基づいて第１スイッチ素子３２をオンオフする。
駆動回路２５Ｃは、第２スイッチ素子４１のゲートに接続され、制御部１３からの制御信号に基づいて第２スイッチ素子４１をオンオフする。駆動回路２５Ｄは、第２スイッチ素子４２のゲートに接続され、制御部１３からの制御信号に基づいて第２スイッチ素子４２をオンオフする。
駆動回路２５Ｅは、第３スイッチ素子５１のゲートに接続され、制御部１３からの制御信号に基づいて第３スイッチ素子５１をオンオフする。駆動回路２５Ｆは、第３スイッチ素子５２のゲートに接続され、制御部１３からの制御信号に基づいて第３スイッチ素子５２をオンオフする。
駆動回路２５Ｇは、第４スイッチ素子６１のゲートに接続され、制御部１３からの制御信号に基づいて第４スイッチ素子６１をオンオフする。駆動回路２５Ｈは、第４スイッチ素子６２のゲートに接続され、制御部１３からの制御信号に基づいて第４スイッチ素子６２をオンオフする。
電源回路２６は、低電位側の駆動回路２５Ａに電力を供給する電源部２６Ｌを有する。また、電源回路２６は、電源部２６Ｌの電力（電圧）に基づいて各駆動回路２５Ｂ〜２５Ｈに電力（電圧）を供給する複数のブートストラップ回路７０Ａ〜７０Ｇを有する。
電源部２６Ｌは、例えば直流電源が用いられる。電源部２６Ｌは、駆動回路２５Ａ〜２５Ｈのうちの第１電線２１Ｌに最も近い駆動回路２５Ａに接続されている。より詳細には、電源部２６Ｌのマイナス端子は、第１電線２１Ｌに接続され、電源部２６Ｌのプラス端子は、駆動回路２５Ａの高電位電源端子ＴＨＡに接続されている。
ブートストラップ回路７０Ａは、電源部２６Ｌのプラス端子と、駆動回路２５Ｂとの間に接続されている。ブートストラップ回路７０Ｂは、電源部２６Ｌのプラス端子と、駆動回路２５Ｃとの間に接続されている。すなわち電源部２６Ｌのプラス端子は、ブートストラップ回路７０Ａ，７０Ｂを介して駆動回路２５Ｂ，２５Ｃの高電位電源端子ＴＨＢ，ＴＨＣに接続されている。ブートストラップ回路７０Ａ，７０Ｂは、ブートダイオード７１Ａ，７１Ｂ及びブートコンデンサ７２Ａ，７２Ｂを有する。
ブートストラップ回路７０Ａのブートダイオード７１Ａのアノードは、電源部２６Ｌのプラス端子に接続され、ブートダイオード７１Ａのカソードは、駆動回路２５Ｂの高電位電源端子ＴＨＢに接続されている。ブートストラップ回路７０Ａのブートコンデンサ７２Ａの第１端子は、ブートダイオード７１Ａのカソード及び駆動回路２５Ｂの高電位電源端子ＴＨＢに接続され、ブートコンデンサ７２Ａの第２端子は、駆動回路２５Ｂの低電位電源端子ＴＬＢに接続されている。ブートストラップ回路７０Ａは、第１スイッチ素子３２をオンさせるために必要な電圧（駆動電圧）を、駆動回路２５Ｂに供給する。
ブートストラップ回路７０Ｂのブートダイオード７１Ｂのアノードは、電源部２６Ｌのプラス端子に接続され、ブートダイオード７１Ｂのカソードは、駆動回路２５Ｃの高電位電源端子ＴＨＣに接続されている。ブートストラップ回路７０Ｂのブートコンデンサ７２Ｂの第１端子は、ブートダイオード７１Ｂのカソード及び駆動回路２５Ｃの高電位電源端子ＴＨＣに接続され、ブートコンデンサ７２Ｂの第２端子は、駆動回路２５Ｃの低電位電源端子ＴＬＣに接続されている。ブートストラップ回路７０Ｂは、第２スイッチ素子４１をオンさせるために必要な電圧（駆動電圧）を、駆動回路２５Ｃに供給する。
ブートストラップ回路７０Ｃは、ブートストラップ回路７０Ｂと、駆動回路２５Ｄとの間に接続されている。ブートストラップ回路７０Ｄは、ブートストラップ回路７０Ｂと、駆動回路２５Ｅとの間に接続されている。ブートストラップ回路７０Ｃ，７０Ｄは、ブートダイオード７１Ｃ，７１Ｄ及びブートコンデンサ７２Ｃ，７２Ｄを有する。
ブートストラップ回路７０Ｃのブートダイオード７１Ｃのアノードは、ブートダイオード７１Ｂのカソードに接続され、ブートダイオード７１Ｃのカソードは、駆動回路２５Ｄの高電位電源端子ＴＨＤに接続されている。ブートストラップ回路７０Ｃのブートコンデンサ７２Ｃの第１端子は、ブートダイオード７１Ｃのカソード及び駆動回路２５Ｄの高電位電源端子ＴＨＤに接続され、ブートコンデンサ７２Ｃの第２端子は、駆動回路２５Ｄの低電位電源端子ＴＬＤに接続されている。ブートストラップ回路７０Ｃは、第２スイッチ素子４２をオンさせるために必要な電圧（駆動電圧）を、駆動回路２５Ｄに供給する。
ブートストラップ回路７０Ｄのブートダイオード７１Ｄのアノードは、ブートダイオード７１Ｂのカソードに接続され、ブートダイオード７１Ｄのカソードは、駆動回路２５Ｅの高電位電源端子ＴＨＥに接続されている。ブートストラップ回路７０Ｄのブートコンデンサ７２Ｄの第１端子は、ブートダイオード７１Ｄのカソード及び駆動回路２５Ｅの高電位電源端子ＴＨＤに接続され、ブートコンデンサ７２Ｄの第２端子は、駆動回路２５Ｅの低電位電源端子ＴＬＥに接続されている。ブートストラップ回路７０Ｄは、第３スイッチ素子５１をオンさせるために必要な電圧（駆動電圧）を、駆動回路２５Ｅに供給する。
ブートストラップ回路７０Ｅは、ブートストラップ回路７０Ｄと、駆動回路２５Ｆとの間に接続されている。ブートストラップ回路７０Ｆは、ブートストラップ回路７０Ｄと、駆動回路２５Ｇとの間に接続されている。ブートストラップ回路７０Ｅ，７０Ｆは、ブートダイオード７１Ｅ，７１Ｆ及びブートコンデンサ７２Ｅ，７２Ｆを有する。
ブートストラップ回路７０Ｅのブートダイオード７１Ｅのアノードは、ブートダイオード７１Ｄのカソードに接続され、ブートダイオード７１Ｅのカソードは、駆動回路２５Ｆの高電位電源端子ＴＨＦに接続されている。ブートストラップ回路７０Ｅのブートコンデンサ７２Ｅの第１端子は、ブートダイオード７１Ｅのカソード及び駆動回路２５Ｆの高電位電源端子ＴＨＦに接続され、ブートコンデンサ７２Ｅの第２端子は、駆動回路２５Ｄの低電位電源端子ＴＬＤに接続されている。ブートストラップ回路７０Ｅは、第３スイッチ素子５２をオンさせるために必要な電圧（駆動電圧）を、駆動回路２５Ｆに供給する。
ブートストラップ回路７０Ｆのブートダイオード７１Ｆのアノードは、ブートダイオード７１Ｄのカソードに接続され、ブートダイオード７１Ｅのカソードは、駆動回路２５Ｇの高電位電源端子ＴＨＦに接続されている。ブートストラップ回路７０Ｆのブートコンデンサ７２Ｆの第１端子は、ブートダイオード７１Ｆのカソード及び駆動回路２５Ｇの高電位電源端子ＴＨＧに接続され、ブートコンデンサ７２Ｆの第２端子は、駆動回路２５Ｇの低電位電源端子ＴＬＧに接続されている。ブートストラップ回路７０Ｆは、第４スイッチ素子６１をオンさせるために必要な電圧（駆動電圧）を、駆動回路２５Ｇに供給する。
ブートストラップ回路７０Ｇは、ブートストラップ回路７０Ｆと、駆動回路２５Ｈとの間に接続されている。ブートストラップ回路７０Ｇは、ブートダイオード７１Ｇ及びブートコンデンサ７２Ｇを有する。
ブートストラップ回路７０Ｇのブートダイオード７１Ｇのアノードは、ブートダイオード７１Ｆのカソードに接続され、ブートダイオード７１Ｇのカソードは、駆動回路２５Ｈの高電位電源端子ＴＨＨに接続されている。ブートストラップ回路７０Ｇのブートコンデンサ７２Ｇの第１端子は、ブートダイオード７１Ｇのカソード及び駆動回路２５Ｈの高電位電源端子ＴＨＨに接続され、ブートコンデンサ７２Ｇの第２端子は、駆動回路２５Ｈの低電位電源端子ＴＬＨに接続されている。ブートストラップ回路７０Ｇは、第４スイッチ素子６２をオンさせるために必要な電圧（駆動電圧）を、駆動回路２５Ｈに供給する。
本実施形態に用いられる各ブートストラップ回路７０Ａ〜７０Ｇのブートコンデンサ７２Ａ〜７２Ｇの内のブートコンデンサ７２Ｂ，７２Ｄ，７２Ｆは、その静電容量が他のブートコンデンサ７２Ａ，７２Ｃ，７２Ｅ，７２Ｇよりも大容量である。また、第２スイッチ群４０のうちで最も低電位側のスイッチ素子４１を駆動する駆動回路２５Ｃに接続されたブートコンデンサ７２Ｂの容量をＡ１、第３スイッチ群５０のうちで最も低電位側のスイッチ素子５１を駆動する駆動回路２５Ｅに接続されたブートコンデンサ７２Ｄの容量をＡ２、第４スイッチ群６０のうちで最も低電位側のスイッチ素子６１を駆動する駆動回路２５Ｇに接続されたブートコンデンサ７２Ｆの容量をＡ３とした場合にＡ１＞Ａ２＞Ａ３の関係となっている。
また、スイッチング回路２０Ａは、複数のコンデンサ２８Ａ〜２８Ｅをさらに有する。コンデンサ２８Ａの第１端子は、第１電線２１Ｌに接続され、コンデンサ２８Ａの第２端子は、第２電線２１Ｈに接続されている。コンデンサ２８Ａは、スイッチ回路部２４と並列接続されている。コンデンサ２８Ｂの第１端子は、接続ノードＮ３に接続され、コンデンサ２８Ｂの第２端子は、接続ノードＮ６に接続されている。コンデンサ２８Ｃの第１端子は、接続ノードＮ１に接続され、コンデンサ２８Ｃの第２端子は、接続ノードＮ２に接続されている。コンデンサ２８Ｄの第１端子は、接続ノードＮ４に接続され、コンデンサ２８Ｄの第２端子は、接続ノードＮ５に接続される。コンデンサ２８Ａ，２８Ｂ，２８Ｄはスナバ用のコンデンサであり、コンデンサ２８Ｃはスナバ用のコンデンサとフライングキャパシタの両方を兼ねている。また、平滑用のコンデンサ２８Ｅが第１電線２１Ｌと第２電線２１Ｈとの間、つまりコンデンサ２８Ａに並列に接続されている。なお、図示しないが、第１電線２１Ｌと第３電線２１Ｍとの間に平滑用のコンデンサが接続されてもよい。
次に、電力変換装置２０の動作について説明する。
制御部１３は、例えば電力変換装置２０が３レベルコンバータとして動作する場合、第１スイッチ群３０の第１スイッチ素子３１，３２と第４スイッチ群６０の第４スイッチ素子６１，６２とを相補的、且つ、第２スイッチ群４０の第２スイッチ素子４１，４２と第３スイッチ群５０の第３スイッチ素子５１，５２とを相補的に駆動する。
相補的に駆動する第１〜第４スイッチ群３０，４０，５０，６０の組み合わせにより、スイッチ回路部２４は、４つの状態（モード）を取り得る。
図３〜図６は、第１動作においてスイッチ回路部２４が取り得る第１〜第４モードを示す。
図３に示すように、第１モードでは、第１スイッチ群３０の第１スイッチ素子３１，３２がオン、第２スイッチ群４０の第２スイッチ素子４１，４２がオフ、第３スイッチ群５０の第３スイッチ素子５１，５２がオン、第４スイッチ群６０の第４スイッチ素子６１，６２がオフの状態である。
図４に示すように、第２モードでは、第１スイッチ群３０の第１スイッチ素子３１，３２がオフ、第２スイッチ群４０の第２スイッチ素子４１，４２がオン、第３スイッチ群５０の第３スイッチ素子５１，５２がオフ、第４スイッチ群６０の第４スイッチ素子６１，６２がオンの状態である。
図５に示すように、第３モードでは、第１スイッチ群３０の第１スイッチ素子３１，３２がオフ、第２スイッチ群４０の第２スイッチ素子４１，４２がオフ、第３スイッチ群５０の第３スイッチ素子５１，５２がオン、第４スイッチ群６０の第４スイッチ素子６１，６２がオンの状態である。
図６に示すように、第４モードでは、第１スイッチ群３０の第１スイッチ素子３１，３２がオン、第２スイッチ群４０の第２スイッチ素子４１，４２がオン、第３スイッチ群５０の第３スイッチ素子５１，５２がオフ、第４スイッチ群６０の第４スイッチ素子６１，６２がオフの状態である。
本例では、第１動作において、要求電力に応じてデューティ比を制御し、出力電力を制御する。デューティ比が５０％より小さい場合に第１モード、第２モード、第３モードにて動作し、デューティ比が５０％より大きい場合に第１モード、第２モード、第４モードにて動作する。デューティ比がちょうど５０％の時は、第１モードと第２モードのみで動作する。すなわち、どの場合も第１モードと第２モードは含まれており、デューティ比が５０％より小さいか大きいかによって、第３モードと第４モードのいずれか一方が選択されていることになる。
また、第１動作における相補的な駆動において、各スイッチ素子３１，３２，４１，４２，５１，５２，６１，６２がターンオンまたはターンオフする瞬間の前後に、貫通電流が流れることを防ぐために全てのスイッチ素子がオフになるデッドタイムが設けられている。相補的な駆動において、デッドタイムが挿入されることは当業者にとっては自明である。
第１動作は、電力変換装置２０による電力変換動作である。すなわち、電力変換装置２０が第１動作を行うことにより、高圧直流バス１４の直流電力を、蓄電装置３に充電される直流電力に変換したり、蓄電装置３から放電される直流電力を、高圧直流バス１４に応じた設定電圧の直流電力に変換したりする。本例の場合、３レベルの電圧によって電力変換する。
一方で、電力変換装置２０が第１動作を行うためには、各ブートストラップ回路７０Ａ〜７０Ｇのブートコンデンサ７２Ａ，７２Ｂ，７２Ｃ，７２Ｄ，７２Ｅ，７２Ｆ，７２Ｇが充電されていなければ、各スイッチ素子３１，３２，４１，４２，５１，５２，６１，６２がターンオンできない。これを解決するために、第１動作よりも前に第２動作を設けている。例えば、制御部１３は、第２動作として、最も低電位側の第１スイッチ素子３１から第１スイッチ素子３２、第２スイッチ素子４１、第２スイッチ素子４２、第３スイッチ素子５１，第３スイッチ素子５２、第４スイッチ素子６１の順にオンすることにより、各ブートストラップ回路７０Ａ〜７０Ｇのブートコンデンサ７２Ａ，７２Ｂを順次充電する。このとき、第４スイッチ群６０の高電位側の第４スイッチ素子６２はオフ状態である。
次に、第１動作および第２動作を含む起動前からの電力変換装置２０の一連の駆動シーケンスの一実行態様について、図７を用いて説明する。
制御部１３は、時刻ｔ１１〜ｔ１８の期間において第２動作を実行する。
制御部１３は、時刻ｔ１１において第１スイッチ素子３１のみをオンさせる。このとき、第１スイッチ素子３１を通じて第１スイッチ素子３２のソースと第１電線２１Ｌとが同じ電位となるため、電源部２６Ｌによってブートストラップ回路７０Ａのブートコンデンサ７２Ａが充電される。このため、ブートコンデンサ７２Ａの電位が時刻ｔ１１から時間の経過とともに上昇し、時刻ｔ１２ではブートコンデンサ７２Ａが満充電となっている。なお、ブートコンデンサ７２Ａの電位は、ブートコンデンサ７２Ａの２つの電極のうち、ブートダイオード７１Ａが接続された電極の電位をいう。また、ブートコンデンサ７２Ａの満充電とは、第１スイッチ素子３２をオンさせるために必要な電圧（駆動電圧）以上であって、ブートコンデンサ７２Ａの両電極間の電位差が、電源部２６Ｌの両端子間の電位差と等しい、又はほぼ等しい状態をいう。なお、以下で説明する他のブートコンデンサについても同様である。
制御部１３は、時刻ｔ１２において第１スイッチ素子３２をオンさせる。すなわち制御部１３は、ブートコンデンサ７２Ａが第１スイッチ素子３２をオンさせるのに必要な電圧になった後に第１スイッチ素子３２をオンさせる。このとき、第１スイッチ素子３１はオン状態が維持されている。第１スイッチ素子３２がオンすることによって、第１スイッチ素子３１及び第１スイッチ素子３２を通じて第２スイッチ素子４１のソースと第１電線２１Ｌとが同じ電位となる。このため、電源部２６Ｌによってブートストラップ回路７０Ｂのブートコンデンサ７２Ｂが充電される。これにより、ブートコンデンサ７２Ｂの電位が時刻ｔ１２から時間の経過とともに上昇し、時刻ｔ１３ではブートコンデンサ７２Ｂは満充電となっている。また時刻ｔ１３では、ブートコンデンサ７２Ａも満充電である。制御部１３は、時刻ｔ１３において第１スイッチ素子３１及び第１スイッチ素子３２をオフさせる。
制御部１３は、時刻ｔ１３において第２スイッチ素子４１をオンさせる。すなわち制御部１３は、ブートコンデンサ７２Ｂが第２スイッチ素子４１をオンさせるのに必要な電圧になった後に第２スイッチ素子４１をオンさせる。これにより、ブートコンデンサ７２Ｂに蓄積された電荷によってブートコンデンサ７２Ｃが充電される。つまり、ブートコンデンサ７２Ｃの電位が時刻ｔ１３から時間の経過とともに上昇し、時刻ｔ１４ではブートコンデンサ７２Ｃが満充電となっている。
制御部１３は、時刻ｔ１４において第２スイッチ素子４２をオンさせる。すなわち制御部１３は、ブートコンデンサ７２Ｃが第２スイッチ素子４２をオンさせるのに必要な電圧になった後に第２スイッチ素子４２をオンさせる。このとき、第２スイッチ素子４１はオン状態が維持されている。第２スイッチ素子４２がオンすることによって、ブートコンデンサ７２Ｂに蓄積された電荷によってブートコンデンサ７２Ｄが充電される。つまり、ブートコンデンサ７２Ｄの電位が時刻ｔ１４から時間の経過とともに上昇し、時刻ｔ１５ではブートコンデンサ７２Ｄが満充電となっている。制御部１３は、時刻ｔ１５において第２スイッチ素子４１及び第２スイッチ素子４２をオフさせる。
制御部１３は、時刻ｔ１５において第３スイッチ素子５１をオンさせる。すなわち制御部１３は、ブートコンデンサ７２Ｄが第３スイッチ素子５１をオンさせるのに必要な電圧になった後に第３スイッチ素子５１をオンさせる。これにより、ブートコンデンサ７２Ｄに蓄積された電荷によってブートコンデンサ７２Ｅが充電される。つまり、ブートコンデンサ７２Ｅの電位が時刻ｔ１５から時間の経過とともに上昇し、時刻ｔ１６ではブートコンデンサ７２Ｅが満充電となっている。
制御部１３は、時刻ｔ１６において第３スイッチ素子５２をオンさせる。すなわち制御部１３は、ブートコンデンサ７２Ｅが第３スイッチ素子５２をオンさせるのに必要な電圧になった後に第３スイッチ素子５２をオンさせる。このとき、第３スイッチ素子５１はオン状態が維持されている。第３スイッチ素子５２がオンすることによって、ブートコンデンサ７２Ｄに蓄積された電荷によってブートコンデンサ７２Ｆが充電される。つまり、ブートコンデンサ７２Ｆの電位が時刻ｔ１６から時間の経過とともに上昇し、時刻ｔ１７はブートコンデンサ７２Ｆが満充電となっている。制御部１３は、時刻ｔ１７において第３スイッチ素子５１及び第３スイッチ素子５２をオフさせる。
制御部１３は、時刻ｔ１７において第４スイッチ素子６１をオンさせる。すなわち制御部１３は、ブートコンデンサ７２Ｆが第４スイッチ素子６１をオンさせるのに必要な電圧になった後に第４スイッチ素子６１をオンさせる。これにより、ブートコンデンサ７２Ｆに蓄積された電荷によってブートコンデンサ７２Ｇが充電される。つまり、ブートコンデンサ７２Ｇの電位が時刻ｔ１７から時間の経過とともに上昇し、時刻ｔ１８ではブートコンデンサ７２Ｇが満充電となっている。制御部１３は、時刻ｔ１８において第４スイッチ素子６１をオフさせる。
次に、制御部１３は、時刻ｔ１８よりも後の時刻ｔ２０以降で第１動作を実行する。
制御部１３は、時刻ｔ２０において第１スイッチ素子３１，３２及び第３スイッチ素子５１，５２をオンする。制御部１３は、時刻ｔ２０よりも後の時刻ｔ２１において第１スイッチ素子３１，３２のみをオフし、第３スイッチ素子５１，５２はオン状態が維持されている。また、時刻ｔ２０〜時刻ｔ２１の間において第２スイッチ素子４１，４２及び第４スイッチ素子６１，６２はオフ状態である。つまり、時刻ｔ２０〜時刻ｔ２１の間において前記第１モードで動作している。
制御部１３は、時刻ｔ２１よりも後の時刻ｔ２２において第４スイッチ素子６１，６２をオンする。制御部１３は、時刻ｔ２２よりも後の時刻ｔ２３において第３スイッチ素子５１，５２のみをオフし、第４スイッチ素子６１，６２はオン状態が維持されている。また、時刻ｔ２２〜時刻ｔ２３の間において第１スイッチ素子３１，３２及び第２スイッチ素子４１，４２はオフ状態である。つまり、時刻ｔ２２〜時刻ｔ２３の間において前記第３モードで動作している。
制御部１３は、時刻ｔ２３よりも後の時刻ｔ２４において第２スイッチ素子４１，４２をオンする。制御部１３は、時刻ｔ２４よりも後の時刻ｔ２５において第２スイッチ素子４１，４２のみをオフし、第４スイッチ素子６１，６２はオン状態が維持されている。また、時刻ｔ２４〜時刻ｔ２５の間において第１スイッチ素子３１，３２及び第３スイッチ素子５１，５２はオフ状態である。つまり、時刻ｔ２４〜時刻ｔ２５の間において前記第２モードで動作している。
制御部１３は、時刻ｔ２５よりも後の時刻ｔ２６において第３スイッチ素子５１，５２をオンする。制御部１３は、時刻ｔ２６よりも後の時刻ｔ２７において第４スイッチ素子６１，６２のみをオフし、第２スイッチ素子４１，４２はオン状態が維持されている。また、時刻ｔ２６〜時刻ｔ２７の間において第１スイッチ素子３１，３２及び第２スイッチ素子４１，４２はオフ状態である。つまり、時刻ｔ２６〜時刻ｔ２７の間において前記第３モードで動作している。
制御部１３は、時刻ｔ２７よりも後の時刻ｔ２８以降において、前述した時刻ｔ２０〜時刻ｔ２７の動作を繰り返す。この時の第１スイッチ素子３１，３２及び第２スイッチ素子４１，４２のデューティ比は常に５０％よりも小さい。
次に、第１スイッチ素子３１，３２及び第２スイッチ素子４１，４２のデューティ比が５０％よりも大きい場合における制御部１３による電力変換装置２０の一実行態様について、図８を用いて説明する。なお、図８に示す例では図７に示す例と比較して第１動作が異なる。
制御部１３は、前述したように時刻ｔ１１〜時刻ｔ１８において前記第２動作を実行する。
制御部１３は、時刻ｔ１８よりも後の時刻ｔ２０以降で第１動作を実行する。
制御部１３は、時刻ｔ２０において第１スイッチ素子３１，３２及び第２スイッチ素子４１，４２をオンする。制御部１３は、時刻ｔ２０よりも後の時刻ｔ２１において第２スイッチ素子４１，４２のみをオフし、第１スイッチ素子３１，３２はオン状態が維持されている。また、時刻ｔ２０〜時刻ｔ２１の間において第３スイッチ素子５１，５２及び第４スイッチ素子６１，６２はオフ状態である。つまり、時刻ｔ２０〜時刻ｔ２１の間において前記第４モードで動作している。
制御部１３は、時刻ｔ２１よりも後の時刻ｔ２２において第３スイッチ素子５１，５２をオンする。制御部１３は、時刻ｔ２２よりも後の時刻ｔ２３において第３スイッチ素子５１，５２のみをオフし、第１スイッチ素子３１，３２はオン状態が維持されている。また、時刻ｔ２２〜時刻ｔ２３の間において第２スイッチ素子４１，４２及び第４スイッチ素子６１，６２はオフ状態である。つまり、時刻ｔ２２〜時刻ｔ２３の間において前記第１モードで動作している。
制御部１３は、時刻ｔ２３よりも後の時刻ｔ２４において第２スイッチ素子４１，４２をオンする。制御部１３は、時刻ｔ２４よりも後の時刻ｔ２５において第１スイッチ素子３１，３２のみをオフし、第２スイッチ素子４１，４２はオン状態が維持されている。また、時刻ｔ２４〜時刻ｔ２５の間において第３スイッチ素子５１，５２及び第４スイッチ素子６１，６２はオフ状態である。つまり、時刻ｔ２４〜時刻ｔ２５の間において前記第４モードで動作している。
制御部１３は、時刻ｔ２５よりも後の時刻ｔ２６において第４スイッチ素子６１，６２をオンする。制御部１３は、時刻ｔ２６よりも後の時刻ｔ２７において第４スイッチ素子６１，６２のみをオフし、第２スイッチ素子４１，４２はオン状態が維持されている。また、時刻ｔ２６〜時刻ｔ２７の間において第１スイッチ素子３１，３２及び第３スイッチ素子５１，５２はオフ状態である。つまり、時刻ｔ２６〜時刻ｔ２７の間において前記第２モードで動作している。
制御部１３は、時刻ｔ２７よりも後の時刻ｔ２８以降において、前述した時刻ｔ２０〜時刻ｔ２７の動作を繰り返す。
以上説明した本実施形態によれば、以下の作用効果を奏することができる。
（１−１）低電位側のブートストラップ回路７０Ｂ，７０Ｄ，７０Ｆのブートダイオード７１Ｂ，７１Ｄ，７１Ｆのカソードに、高電位側のブートストラップ回路７０Ｃ，７０Ｅ，７０Ｇのブートダイオード７１Ｃ，７１Ｅ，７１Ｇのアノードが接続される。このため、例えばスイッチ素子３１，３２，４１，４２，５１，５２，６１，６２を相補的に駆動させる際に、電源部２６Ｌからの電力供給が途絶える状況であってもブートストラップ回路７０Ｂ，７０Ｄ，７０Ｆのブートコンデンサ７２Ｂ，７２Ｄ，７２Ｆからブートストラップ回路７０Ｃ，７０Ｅ，７０Ｇのブートコンデンサ７２Ｃ，７２Ｅ，７２Ｇに電力供給できる。そのため、ｎ個のスイッチ素子３１，３２，４１，４２，５１，５２，６１，６２を備えた第１〜第４スイッチ群３０，４０，５０，６０を有するスイッチ回路部２４で３レベルの出力を得ることができる。
（１−２）ブートコンデンサ７２Ａ〜７２Ｇの内のブートコンデンサ７２Ｂ，７２Ｄ，７２Ｆは、その静電容量が他のブートコンデンサ７２Ａ，７２Ｃ，７２Ｅ，７２Ｇよりも大容量である。さらに、ブートコンデンサ７２Ｂの容量Ａ１＞ブートコンデンサ７２Ｄの容量Ａ２＞ブートコンデンサ７２Ｆの容量Ａ３とすることで、他のブートコンデンサ７２Ｃ，７２Ｅ，７２Ｇに電力供給してブートコンデンサ７２Ｃ，７２Ｅ，７２Ｇを充電することができる。
（１−３）制御部１３は、第１動作よりも前に第２動作を行うことによってブートストラップ回路７０Ａ〜７０Ｇのブートコンデンサ７２Ａ〜７２Ｇが充電されるため、各スイッチ素子３１，３２，４１，４２，５１，５２，６１，６２をオンできる。より具体的には、第１動作よりも前の第２動作において、第４スイッチ群６０の各スイッチ素子６１，６２のうちの最も高電位側のスイッチ素子６２をオフした状態で第１スイッチ群３０のうちの最も低電位側のスイッチ素子３１から順にオンして各ブートストラップ回路７０Ａ〜７０Ｇのブートコンデンサ７２Ａ〜７２Ｇを充電する。そのため、例えば第１スイッチ群３０の各スイッチ素子３１，３２を同時にオンできる。同様に第２スイッチ素子４１，４２を同時にオンできる。また、第３スイッチ素子５１，５２を同時にオンできる。さらに、第４スイッチ素子６１，６２を同時にオンできる。
（第２実施形態）
図１１及び図１２を参照して、第２実施形態のスイッチング回路２０Ａについて説明する。本実施形態のスイッチング回路２０Ａは、第１実施形態のスイッチング回路２０Ａと比較して、ブートストラップ回路７０Ｄを省略して電源部２６Ｈを追加している点が主に異なる。以下の説明において、第１実施形態と共通の構成要素には同一の符号を付し、その説明を省略する。
図１１に示すように、本実施形態の電源回路２６は、低電位側の駆動回路２５Ａに電力を供給する電源部２６Ｌと、高電位側の駆動回路２５Ｅに電力を供給する電源部２６Ｈとを有する。電源部２６Ｌが第１電源部に相当し、電源部２６Ｈが第２電源部に相当する。また、駆動回路２５Ａ〜２５Ｄが第１駆動回路に相当し、駆動回路２５Ｅ〜２５Ｈが第２駆動回路に相当する。
電源部２６Ｈは、例えば直流電源が用いられる。電源部２６Ｈは、駆動回路２５Ｅ〜２５Ｈのうちの第３電線２１Ｍに最も近い駆動回路２５Ｅに接続されている。より詳細には、電源部２６Ｈのマイナス端子は、接続ノードＮに接続され、電源部２６Ｈのプラス端子は、駆動回路２５Ｅの高電位電源端子ＴＨＥに接続されている。
本実施形態に用いられる各ブートストラップ回路７０Ａ〜７０Ｃのブートコンデンサ７２Ａ〜７２Ｃの内のブートコンデンサ７２Ｂは、その静電容量が他のブートコンデンサ７２Ａ，７２Ｃよりも大容量である。各ブートストラップ回路７０Ｅ〜７０Ｇのブートコンデンサ７２Ｅ〜７２Ｇの内のブートコンデンサ７２Ｆは、その静電容量が他のブートコンデンサ７２Ｅ，７２Ｇよりも大容量である。そのため、ブートコンデンサ７２Ｂによりブートコンデンサ７２Ｃを充電でき、ブートコンデンサ７２Ｆによりブートコンデンサ７２Ｇを充電できる。
本実施形態の第２動作は、第１実施形態の第２動作と異なる。本実施形態の第２動作は、第１スイッチ素子３１、第１スイッチ素子３２、及び第２スイッチ素子４１を順次オンし、第３スイッチ素子５１、第３スイッチ素子５２、及び第４スイッチ素子６１を順次オンする。
制御部１３による電力変換装置２０の駆動の一実行態様について、図１２を用いて説明する。
制御部１３は、時刻ｔ３１〜時刻ｔ３４の期間において第２動作を実行し、その後第１動作を実行する。第１動作については第１実施形態と同様であるため図示を割愛している。
制御部１３は、時刻ｔ３１において第１スイッチ素子３１及び第３スイッチ素子５１をオンさせる。これにより、電源部２６Ｌがブートストラップ回路７０Ａのブートコンデンサ７２Ａを充電し、電源部２６Ｈがブートストラップ回路７０Ｅのブートコンデンサ７２Ｅを充電する。
制御部１３は、時刻ｔ３１よりも後の時刻ｔ３２において第１スイッチ素子３２及び第３スイッチ素子５２をオンさせる。これにより、電源部２６Ｌがブートストラップ回路７０Ｂのブートコンデンサ７２Ｂを充電し、電源部２６Ｈがブートストラップ回路７０Ｆのブートコンデンサ７２Ｆを充電する。
制御部１３は、時刻ｔ３２よりも後の時刻ｔ３３において第１スイッチ素子３１，３２及び第３スイッチ素子５１，５２をオフさせ、第２スイッチ素子４１及び第４スイッチ素子６１をオンさせる。これにより、ブートコンデンサ７２Ｂに蓄積された電荷によってブートストラップ回路７０Ｃのブートコンデンサ７２Ｃが充電され、ブートコンデンサ７２Ｆに蓄積された電荷によってブートストラップ回路７０Ｇのブートコンデンサ７２Ｇが充電される。制御部１３は、時刻ｔ３３よりも後の時刻ｔ３４において第２スイッチ素子４１及び第４スイッチ素子６１をオフさせる。
以上説明した本実施形態によれば、以下の作用効果を奏することができる。
（２−１）低電位側のブートストラップ回路７０Ｂ，７０Ｆのブートダイオード７１Ｂ，７１Ｆのカソードに、高電位側のブートストラップ回路７０Ｃ，７０Ｇのブートダイオード７１Ｃ，７１Ｇのアノードが接続される。このため、例えばスイッチ素子３１，３２，４１，４２，５１，５２，６１，６２を相補的に駆動させる際に、電源部２６Ｌ，２６Ｈからの電力供給が途絶える状況であってもブートストラップ回路７０Ｂ，７０Ｆのブートコンデンサ７２Ｂ，７２Ｆからブートストラップ回路７０Ｃ，７０Ｇのブートコンデンサ７２Ｃ，７２Ｇに電力供給できる。そのため、ｎ個のスイッチ素子３１，３２，４１，４２，５１，５２，６１，６２を備えた第１〜第４スイッチ群３０，４０，５０，６０を有するスイッチ回路部２４で３レベルの出力を得ることができる。
（２−２）駆動回路２５Ｃに接続されたブートストラップ回路７０Ｂのブートコンデンサ７２Ｂは、その静電容量が駆動回路２５Ｂ，２５Ｄに接続された他のブートストラップ回路７０Ａ，７０Ｃのブートコンデンサ７２Ａ，７２Ｃよりも大容量である。また、駆動回路２５Ｇに接続されたブートストラップ回路７０Ｆは、その静電容量が駆動回路２５Ｆ，２５Ｈに接続された他のブートストラップ回路７０Ｅ，７０Ｇのブートコンデンサ７２Ｅ，７２Ｇよりも大容量である。このような構成とすることで、ブートコンデンサ７２Ｂ及びブートコンデンサ７２Ｆにより、ブートコンデンサ７２Ｃ及びブートコンデンサ７２Ｇに電力供給してブートコンデンサ７２Ｃ及びブートコンデンサ７２Ｇを充電することができる。
（２−３）制御部１３は、第１動作よりも前に第２動作を行うことによってブートストラップ回路７０Ａ〜７０Ｃ，７０Ｅ〜７０Ｇのブートコンデンサ７２Ａ〜７２Ｃ，７２Ｅ〜７２Ｇが充電されるため、各スイッチ素子３１，３２，４１，４２，５１，５２，６１，６２をオンさせることができる。より具体的には、第１動作よりも前の第２動作において、第２スイッチ素子４１，４２のうちの最も高電位側のスイッチ素子４２をオフさせた状態で第１スイッチ群３０のうちの最も低電位側のスイッチ素子３１から順にオンさせて各ブートストラップ回路７０Ａ〜７０Ｃのブートコンデンサ７２Ａ〜７２Ｃを充電する。同様に、第１動作よりも前の第２動作において、第４スイッチ群６０の各スイッチ素子６１，６２のうちの最も高電位側のスイッチ素子６２をオフさせた状態で第３スイッチ群５０のうちの最も低電位側のスイッチ素子５１から順にオンさせて各ブートストラップ回路７０Ｅ〜７０Ｇのブートコンデンサ７２Ｅ〜７２Ｇを充電する。
（２−４）制御部１３は、第２動作において第１スイッチ素子３１及び第３スイッチ素子５１を同時にオンさせ、第１スイッチ素子３２及び第３スイッチ素子５２を同時にオンさせ、第２スイッチ素子４１及び第４スイッチ素子６１を同時にオンさせる。これにより、充電に要する時間を短くできる。
（第３実施形態）
図１６及び図１７を参照して、第３実施形態のスイッチング回路２０Ａについて説明する。本実施形態のスイッチング回路２０Ａは、第１実施形態のスイッチング回路２０Ａと比較して、制御部１３の構成が異なる。以下の説明において、第１実施形態と共通の構成要素には同一の符号を付し、その説明を省略する。
図１６に示すように、制御部１３は、制御回路１３ａと論理回路１３ｂとを有する。制御部１３は、第１実施形態と同様に、記憶部をさらに有する。
制御回路１３ａは、第１〜第４スイッチ群３０，４０，５０，６０を駆動するＰＷＭ信号を生成する第１信号生成回路８１と、第１〜第４スイッチ群３０，４０，５０，６０の駆動回路２５Ａ〜２５Ｈに対するＰＷＭ信号の出力の有効又は無効を指示するイネーブル信号を生成する第２信号生成回路８２とを有する。本実施形態の第１信号生成回路８１は、第１スイッチ群３０を駆動する第１ＰＷＭ信号と、第２スイッチ群４０を駆動する第２ＰＷＭ信号と、第３スイッチ群５０を駆動する第３ＰＷＭ信号と、第４スイッチ群６０を駆動する第４ＰＷＭ信号とを個別に生成する。第２信号生成回路８２は、第１イネーブル信号〜第８イネーブル信号を生成する。第１イネーブル信号は、駆動回路２５Ａに対する第１ＰＷＭ信号の出力の有効又は無効を指示する。第２イネーブル信号は、駆動回路２５Ｂに対する第１ＰＷＭ信号の出力の有効又は無効を指示する。第３イネーブル信号は、駆動回路２５Ｃに対する第２ＰＷＭ信号の出力の有効又は無効を指示する。第４イネーブル信号は、駆動回路２５Ｄに対する第２ＰＷＭ信号の出力の有効又は無効を指示する。第５イネーブル信号は、駆動回路２５Ｅに対する第３ＰＷＭ信号の出力の有効又は無効を指示する。第６イネーブル信号は、駆動回路２５Ｆに対する第３ＰＷＭ信号の出力の有効又は無効を指示する。第７イネーブル信号は、駆動回路２５Ｇに対する第４ＰＷＭ信号の出力の有効又は無効を指示する。第８イネーブル信号は、駆動回路２５Ｈに対する第４ＰＷＭ信号の出力の有効又は無効を指示する。
本実施形態では、制御回路１３ａは、１パッケージの集積回路９０として構成されている。集積回路９０は、複数の端子９１〜１０２を有する。端子９１〜９４は、第１信号生成回路８１と電気的に接続されている。端子９１は第１ＰＷＭ信号を出力する端子であり、端子９２は第２ＰＷＭ信号を出力する端子であり、端子９３は第３ＰＷＭ信号を出力する端子であり、端子９４は第４ＰＷＭ信号を出力する端子である。端子９５は第１イネーブル信号を出力する端子であり、端子９６は第２イネーブル信号を出力する端子であり、端子９７は第３イネーブル信号を出力する端子であり、端子９８は第４イネーブル信号を出力する端子であり、端子９９は第５イネーブル信号を出力する端子であり、端子１００は第６イネーブル信号を出力する端子であり、端子１０１は第７イネーブル信号を出力する端子であり、端子１０２は第８イネーブル信号を出力する端子である。
論理回路１３ｂは、第１信号生成回路８１及び第２信号生成回路８２と電気的に接続されている。論理回路１３ｂは、イネーブル信号がハイレベルの場合に、論理回路１３ｂに入力されるＰＷＭ信号を複数の駆動回路２５Ａ〜２５Ｈに出力する。論理回路１３ｂは、複数のＡＮＤ回路（本実施形態では、８個のＡＮＤ回路１１１〜１１８）を有する。論理回路１３ｂに含まれるＡＮＤ回路の個数は、第１〜第４スイッチ群３０，４０，５０，６０のスイッチ素子の合計の個数と等しい。
ＡＮＤ回路１１１の第１入力端子は集積回路９０の端子９１と電気的に接続され、第２入力端子は端子９５と電気的に接続されている。ＡＮＤ回路１１１の出力端子は、駆動回路２５Ａに電気的に接続されている。ＡＮＤ回路１１１は、第１イネーブル信号がハイレベルの場合、ＡＮＤ回路１１１に入力される第１ＰＷＭ信号を駆動回路２５Ａに出力し、第１イネーブル信号がローレベルの場合、ＡＮＤ回路１１１に入力される第１ＰＷＭ信号を駆動回路２５Ａに出力しない。
ＡＮＤ回路１１２の第１入力端子は集積回路９０の端子９１と電気的に接続され、第２入力端子は端子９６と電気的に接続されている。ＡＮＤ回路１１２の出力端子は、駆動回路２５Ｂに電気的に接続されている。ＡＮＤ回路１１２は、第２イネーブル信号がハイレベルの場合、ＡＮＤ回路１１２に入力される第１ＰＷＭ信号を駆動回路２５Ｂに出力し、第２イネーブル信号がローレベルの場合、ＡＮＤ回路１１２に入力される第１ＰＷＭ信号を駆動回路２５Ｂに出力しない。
ＡＮＤ回路１１３の第１入力端子は集積回路９０の端子９２と電気的に接続され、第２入力端子は端子９７と電気的に接続されている。ＡＮＤ回路１１３の出力端子は、駆動回路２５Ｃに電気的に接続されている。ＡＮＤ回路１１３は、第３イネーブル信号がハイレベルの場合、ＡＮＤ回路１１３に入力される第２ＰＷＭ信号を駆動回路２５Ｃに出力し、第３イネーブル信号がローレベルの場合、ＡＮＤ回路１１３に入力される第２ＰＷＭ信号を駆動回路２５Ｃに出力しない。
ＡＮＤ回路１１４の第１入力端子は集積回路９０の端子９２と電気的に接続され、第２入力端子は端子９８と電気的に接続されている。ＡＮＤ回路１１４の出力端子は、駆動回路２５Ｄに電気的に接続されている。ＡＮＤ回路１１４は、第４イネーブル信号がハイレベルの場合、ＡＮＤ回路１１４に入力される第２ＰＷＭ信号を駆動回路２５Ｄに出力し、第４イネーブル信号がローレベルの場合、ＡＮＤ回路１１４に入力される第２ＰＷＭ信号を駆動回路２５Ｄに出力しない。
ＡＮＤ回路１１５の第１入力端子は集積回路９０の端子９３と電気的に接続され、第２入力端子は端子９９と電気的に接続されている。ＡＮＤ回路１１５の出力端子は、駆動回路２５Ｅに電気的に接続されている。ＡＮＤ回路１１５は、第５イネーブル信号がハイレベルの場合、ＡＮＤ回路１１５に入力される第３ＰＷＭ信号を駆動回路２５Ｅに出力し、第５イネーブル信号がローレベルの場合、ＡＮＤ回路１１５に入力される第３ＰＷＭ信号を駆動回路２５Ｅに出力しない。
ＡＮＤ回路１１６の第１入力端子は集積回路９０の端子９３と電気的に接続され、第２入力端子は端子１００と電気的に接続されている。ＡＮＤ回路１１６の出力端子は、駆動回路２５Ｆに電気的に接続されている。ＡＮＤ回路１１６は、第６イネーブル信号がハイレベルの場合、ＡＮＤ回路１１６に入力される第３ＰＷＭ信号を駆動回路２５Ｆに出力し、第６イネーブル信号がローレベルの場合、ＡＮＤ回路１１６に入力される第３ＰＷＭ信号を駆動回路２５Ｆに出力しない。
ＡＮＤ回路１１７の第１入力端子は集積回路９０の端子９４と電気的に接続され、第２入力端子は端子１０１と電気的に接続されている。ＡＮＤ回路１１７の出力端子は、駆動回路２５Ｇに電気的に接続されている。ＡＮＤ回路１１７は、第７イネーブル信号がハイレベルの場合、ＡＮＤ回路１１７に入力される第４ＰＷＭ信号を駆動回路２５Ｇに出力し、第７イネーブル信号がローレベルの場合、ＡＮＤ回路１１７に入力される第４ＰＷＭ信号を駆動回路２５Ｇに出力しない。
ＡＮＤ回路１１８の第１入力端子は集積回路９０の端子９４と電気的に接続され、第２入力端子は端子１０２と電気的に接続されている。ＡＮＤ回路１１８の出力端子は、駆動回路２５Ｈに電気的に接続されている。ＡＮＤ回路１１８は、第８イネーブル信号がハイレベルの場合、ＡＮＤ回路１１８に入力される第４ＰＷＭ信号を駆動回路２５Ｈに出力し、第８イネーブル信号がローレベルの場合、ＡＮＤ回路１１８に入力される第４ＰＷＭ信号を駆動回路２５Ｈに出力しない。
本実施形態では、論理回路１３ｂ及びスイッチング回路２０Ａは、１パッケージの集積回路１２０として構成されている。集積回路１２０は、一対の第１入出力部２２及び一対の第２入出力部２３の他に、複数の端子１２１〜１３２を有する。端子１２１は、第１ＰＷＭ信号が入力される端子であり、ＡＮＤ回路１１１，１１２の第１入力端子のそれぞれと電気的に接続されている。端子１２１は、集積回路９０の端子９１と電気的に接続されている。端子１２２は、第２ＰＷＭ信号が入力される端子であり、ＡＮＤ回路１１３，１１４の第１入力端子のそれぞれと電気的に接続されている。端子１２２は、集積回路９０の端子９２と電気的に接続されている。端子１２３は、第３ＰＷＭ信号が入力される端子であり、ＡＮＤ回路１１５，１１６の第１入力端子のそれぞれと電気的に接続されている。端子１２３は、集積回路９０の端子９３と電気的に接続されている。端子１２４は、第４ＰＷＭ信号が入力される端子であり、ＡＮＤ回路１１７，１１８の第１入力端子のそれぞれと電気的に接続されている。端子１２４は、集積回路９０の端子９４と電気的に接続されている。端子１２５は、第１イネーブル信号が入力される端子であり、ＡＮＤ回路１１１の第２入力端子と電気的に接続されている。端子１２５は、集積回路９０の端子９５と電気的に接続されている。端子１２６は、第２イネーブル信号が入力される端子であり、ＡＮＤ回路１１２の第２入力端子と電気的に接続されている。端子１２６は、集積回路９０の端子９６と電気的に接続されている。端子１２７は、第３イネーブル信号が入力される端子であり、ＡＮＤ回路１１３の第２入力端子と電気的に接続されている。端子１２７は、集積回路９０の端子９７と電気的に接続されている。端子１２８は、第４イネーブル信号が入力される端子であり、ＡＮＤ回路１１４の第２入力端子と電気的に接続されている。端子１２８は、集積回路９０の端子９８と電気的に接続されている。端子１２９は、第５イネーブル信号が入力される端子であり、ＡＮＤ回路１１５の第２入力端子と電気的に接続されている。端子１２９は、集積回路９０の端子９９と電気的に接続されている。端子１３０は、第６イネーブル信号が入力される端子であり、ＡＮＤ回路１１６の第２入力端子と電気的に接続されている。端子１３０は、集積回路９０の端子１００と電気的に接続されている。端子１３１は、第７イネーブル信号が入力される端子であり、ＡＮＤ回路１１７の第２入力端子と電気的に接続されている。端子１３１は、集積回路９０の端子１０１と電気的に接続されている。端子１３２は、第８イネーブル信号が入力される端子であり、ＡＮＤ回路１１８の第２入力端子と電気的に接続されている。端子１３２は、集積回路９０の端子１０２と電気的に接続されている。本実施形態の電源回路２６の構成は、第１実施形態の電源回路２６の構成と同様である。
本実施形態では、制御部１３は、第２動作として、最も低電位側の第１スイッチ素子３１から第１スイッチ素子３２、第２スイッチ素子４１、第２スイッチ素子４２、第３スイッチ素子５１、第３スイッチ素子５２、及び第４スイッチ素子６１の順にオンすることにより、各ブートストラップ回路７０Ａ〜７０Ｇのブートコンデンサ７２Ａ〜７２Ｇを順次充電する。このとき、第４スイッチ群６０の高電位側の第４スイッチ素子６２はオフ状態である。
次に、第１動作および第２動作を含む起動前からの電力変換装置２０の一連の駆動シーケンスの一実行態様について、図１７を用いて説明する。
制御部１３は、時刻ｔ４１〜ｔ４８の期間において第２動作を実行する。
制御部１３は、時刻ｔ４１において第１ＰＷＭ信号及び第１イネーブル信号をそれぞれハイレベルにする。これにより、第１スイッチ素子３１がオンするため、ブートストラップ回路７０Ａのブートコンデンサ７２Ａが充電される。そして制御部１３は、時刻ｔ４２において第２イネーブル信号をハイレベルにする。このとき、第１ＰＷＭ信号及び第１イネーブル信号はハイレベルが維持される。これにより、第１スイッチ素子３１のオン状態が維持され、且つ第１スイッチ素子３２がオンするため、ブートストラップ回路７０Ｂのブートコンデンサ７２Ｂが充電される。
制御部１３は、時刻ｔ４３において第２ＰＷＭ信号及び第３イネーブル信号をそれぞれハイレベルにする。このとき、第１ＰＷＭ信号、第１イネーブル信号、及び第２イネーブル信号はそれぞれハイレベルが維持される。これにより、第１スイッチ素子３１，３２のオン状態が維持され、且つ第２スイッチ素子４１がオンするため、ブートコンデンサ７２Ｂによってブートストラップ回路７０Ｃのブートコンデンサ７２Ｃが充電される。そして制御部１３は、時刻ｔ４４において第４イネーブル信号をハイレベルにする。このとき、第１ＰＷＭ信号、第２ＰＷＭ信号、及び第１〜第３イネーブル信号はそれぞれハイレベルが維持される。これにより、第１スイッチ素子３１，３２及び第２スイッチ素子４１のオン状態が維持され、且つ第２スイッチ素子４２がオンするため、ブートコンデンサ７２Ｂによってブートストラップ回路７０Ｄのブートコンデンサ７２Ｄが充電される。そして制御部１３は、時刻ｔ４５において第１ＰＷＭ信号、第２ＰＷＭ信号、及び第１〜第４イネーブル信号をそれぞれローレベルにする。このように、制御部１３は、充電が完了するまで、第１〜第４イネーブル信号はそれぞれ、ハイレベルを維持し、その後、時刻ｔ４５において第１〜第４イネーブル信号を全てローレベルにする。
制御部１３は、時刻ｔ４５において第３ＰＷＭ信号及び第５イネーブル信号をそれぞれハイレベルにする。これにより、第３スイッチ素子５１がオンするため、ブートコンデンサ７２Ｄによってブートストラップ回路７０Ｅのブートコンデンサ７２Ｅが充電される。そして制御部１３は、時刻ｔ４６において第６イネーブル信号をハイレベルにする。このとき、第３ＰＷＭ信号及び第５イネーブル信号はそれぞれハイレベルが維持される。これにより、第３スイッチ素子５１のオン状態が維持され、且つ第３スイッチ素子５２がオンするため、ブートコンデンサ７２Ｄによってブートストラップ回路７０Ｆのブートコンデンサ７２Ｆが充電される。
制御部１３は、時刻ｔ４７において第４ＰＷＭ信号及び第７イネーブル信号をそれぞれハイレベルにする。このとき、第３ＰＷＭ信号、第５イネーブル信号、及び第６イネーブル信号はそれぞれハイレベルが維持される。これにより、第３スイッチ素子５１，５２のオン状態が維持され、且つ第４スイッチ素子６１がオンするため、ブートコンデンサ７２Ｆによってブートストラップ回路７０Ｇのブートコンデンサ７２Ｇが充電される。そして制御部１３は、時刻ｔ４８において第３ＰＷＭ信号、第４ＰＷＭ信号、及び第５〜第７イネーブル信号をそれぞれローレベルにする。このように、制御部１３は、充電が完了するまで、第５〜第７イネーブル信号はそれぞれ、ハイレベルを維持し、その後、時刻ｔ４８において第５〜第７イネーブル信号を全てローレベルにする。
制御部１３は、時刻ｔ４９以降において第１動作を実行する。制御部１３は、時刻ｔ４９において、第１〜第８イネーブル信号をそれぞれハイレベルにする。制御部１３は、第１動作の期間にわたり第１〜第８イネーブル信号をそれぞれハイレベルに維持する。
また、制御部１３は、時刻ｔ４９において第２ＰＷＭ信号及び第４ＰＷＭ信号をそれぞれハイレベルにする。これにより、第２スイッチ素子４１，４２及び第４スイッチ素子６１，６２がそれぞれオンする。この場合、時刻ｔ４９〜時刻ｔ５０の間において第２モードで動作している。そして制御部１３は、時刻ｔ５０において第１ＰＷＭ信号をハイレベルにすると共に第４ＰＷＭ信号をローレベルにする。このとき、第２ＰＷＭ信号はハイレベルが維持される。これにより、第１スイッチ素子３１，３２がオンすると共に第４スイッチ群６０の各スイッチ素子６１，６２がオフし、第２スイッチ素子４１，４２はオン状態が維持される。つまり、時刻ｔ５０〜時刻ｔ５１の間において第４モードで動作している。
制御部１３は、時刻ｔ５１において第２ＰＷＭ信号をローレベルにすると共に第３ＰＷＭ信号をハイレベルにする。これにより、第２スイッチ素子４１，４２がオフすると共に第３スイッチ素子５１，５２がオンし、第１スイッチ素子３１，３２のオン状態が維持される。つまり、時刻ｔ５１〜時刻ｔ５２の間において第１モードで動作している。
制御部１３は、時刻ｔ５２において第２ＰＷＭ信号をハイレベルにすると共に第３ＰＷＭ信号をローレベルにする。このとき、第１ＰＷＭ信号はハイレベルが維持される。これにより、第２スイッチ素子４１，４２がオンすると共に第３スイッチ素子５１，５２がオフし、第１スイッチ素子３１，３２はオン状態が維持される。制御部１３は、時刻ｔ５３において第１ＰＷＭ信号をローレベルにすると共に第４ＰＷＭ信号をハイレベルにする。つまり、時刻ｔ５２〜時刻ｔ５３の間において第４モードで動作している。そして時刻ｔ５３において第２モードに変更される。このように、本実施形態の第１動作では、第２モード、第４モード、第１モード、及び第４モードの順に繰り返し変更される。
本実施形態によれば、以下の効果が得られる。
（３−１）制御部１３は、ＰＷＭ信号を生成する第１信号生成回路８１、イネーブル信号を生成する第２信号生成回路８２、及び論理回路１３ｂを備える。論理回路１３ｂは、駆動回路２５Ａ〜２５Ｈに対応するＡＮＤ回路１１１〜１１８を有し、第１〜第８イネーブル信号がハイレベルの場合、ＰＷＭ信号を出力する。この構成によれば、駆動回路２５Ａ〜２５ＨのそれぞれにＰＷＭ信号を入力する構成と比較して、集積回路１２０におけるＰＷＭ信号の端子数を少なくすることができる。さらに、第１信号生成回路８１が第１〜第４ＰＷＭ信号を生成する構成であるため、第１信号生成回路が駆動回路の数に応じたＰＷＭ信号を生成する構成と比較して、第１信号生成回路８１の構成を簡素化できる。また集積回路９０におけるＰＷＭ信号の端子数を少なくすることができる。したがって、スイッチング回路２０Ａのコストを低減できる。
（第４実施形態）
図１８及び図１９を参照して、第４実施形態のスイッチング回路２０Ａについて説明する。本実施形態のスイッチング回路２０Ａは、第３実施形態のスイッチング回路２０Ａと比較して、ブートストラップ回路７０Ｄを省略して電源部２６Ｈを追加している点が主に異なる。以下の説明において、第３実施形態と共通の構成要素には同一の符号を付し、その説明を省略する。
図１８に示すように、本実施形態の電源回路２６は、低電位側の駆動回路２５Ａに電力を供給する電源部２６Ｌと、高電位側の駆動回路２５Ｅに電力を供給する電源部２６Ｈとを有する。電源部２６Ｌが第１電源部に相当し、電源部２６Ｈが第２電源部に相当する。また、駆動回路２５Ａ〜２５Ｄが第１駆動回路に相当し、駆動回路２５Ｅ〜２５Ｈが第２駆動回路に相当する。
電源部２６Ｈは、例えば直流電源が用いられる。電源部２６Ｈは、駆動回路２５Ｅ〜２５Ｈのうちの第３電線２１Ｍに最も近い駆動回路２５Ｅに接続されている。より詳細には、電源部２６Ｈのマイナス端子は、接続ノードＮに接続され、電源部２６Ｈのプラス端子は、駆動回路２５Ｅの高電位電源端子ＴＨＥに接続されている。
本実施形態に用いられる各ブートストラップ回路７０Ａ〜７０Ｃのブートコンデンサ７２Ａ〜７２Ｃのうちのブートコンデンサ７２Ｂは、その静電容量が他のブートコンデンサ７２Ａ，７２Ｃよりも大容量である。各ブートストラップ回路７０Ｅ〜７０Ｇのブートコンデンサ７２Ｅ〜７２Ｇのうちのブートコンデンサ７２Ｆは、その静電容量が他のブートコンデンサ７２Ｅ，７２Ｇよりも大容量である。そのため、ブートコンデンサ７２Ｂによりブートコンデンサ７２Ｃを充電でき、ブートコンデンサ７２Ｆによりブートコンデンサ７２Ｇを充電できる。
本実施形態の第２動作は、第３実施形態の第２動作とは異なる。本実施形態の第２動作は、第１スイッチ素子３１、第１スイッチ素子３２、第２スイッチ素子４１、及び第２スイッチ素子４２を順次オンし、第３スイッチ素子５１、第３スイッチ素子５２、及び第４スイッチ素子６１を順次オンする。
制御部１３による電力変換装置２０の駆動の一実施態様について、図１９を用いて説明する。
制御部１３は、時刻ｔ６１〜ｔ６５の期間において第２動作を実行し、その後の時刻ｔ６６以降において第１動作を実行する。第１動作については第３実施形態の第１動作と同様であるため、その説明を省略する。
制御部１３は、時刻ｔ６１において第１ＰＷＭ信号、第１イネーブル信号、第３ＰＷＭ信号、及び第５イネーブル信号をそれぞれハイレベルにする。これにより、第１スイッチ素子３１及び第３スイッチ素子５１がそれぞれオンするため、電源部２６Ｌがブートストラップ回路７０Ａのブートコンデンサ７２Ａを充電し、電源部２６Ｈがブートストラップ回路７０Ｅのブートコンデンサ７２Ｅを充電する。
制御部１３は、時刻ｔ６２において第２イネーブル信号及び第６イネーブル信号をそれぞれハイレベルにする。このとき、第１ＰＷＭ信号、第１イネーブル信号、第３ＰＷＭ信号、及び第５イネーブル信号はそれぞれハイレベルが維持される。これにより、第１スイッチ素子３２及び第３スイッチ素子５２がそれぞれオンし、且つ第１スイッチ素子３１及び第３スイッチ素子５１のオン状態が維持されるため、電源部２６Ｌがブートストラップ回路７０Ｂのブートコンデンサ７２Ｂを充電し、電源部２６Ｈがブートストラップ回路７０Ｆのブートコンデンサ７２Ｆを充電する。このように、制御部１３は、充電が完了するまで、第１〜第３イネーブル信号及び第５〜第７イネーブル信号をそれぞれ、ハイレベルに維持し、その後、時刻ｔ６４において第１〜第３イネーブル信号及び第５〜第７イネーブル信号の全てをローレベルにする。
制御部１３は、時刻ｔ６３において第２ＰＷＭ信号、第３イネーブル信号、第４ＰＷＭ信号、及び第７イネーブル信号をそれぞれハイレベルにする。このとき、第１ＰＷＭ信号、第３ＰＷＭ信号、第１イネーブル信号、第２イネーブル信号、第５イネーブル信号、及び第６イネーブル信号はそれぞれハイレベルが維持される。これにより、第２スイッチ素子４１及び第４スイッチ素子６１がそれぞれオンし、且つ第１スイッチ素子３１，３２及び第３スイッチ素子５１，５２のオン状態が維持されるため、ブートコンデンサ７２Ｂによってブートストラップ回路７０Ｃのブートコンデンサ７２Ｃが充電され、ブートコンデンサ７２Ｆによってブートストラップ回路７０Ｇのブートコンデンサ７２Ｇが充電される。そして制御部１３は、時刻ｔ６４において第１〜第４ＰＷＭ信号、第１〜第３イネーブル信号、及び第５〜第７イネーブル信号をそれぞれローレベルにする。これにより、第１スイッチ素子３１，３２、第２スイッチ素子４１、第３スイッチ素子５１，５２、及び第４スイッチ素子６１がそれぞれオフする。
（他の実施形態）
なお、上記各実施形態は、以下のように変更して実施することができる。上記各実施形態及び以下の変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
・上記第１実施形態における第２動作に関しては、図９や図１０に示す第２動作を実施してもよい。いずれの例であっても第４スイッチ群６０の各スイッチ素子６１，６２のうちの最も高電位側のスイッチ素子６２をオフした状態で第１スイッチ群３０のうちの最も低電位側のスイッチ素子３１から順にオンしてブートストラップ回路７０Ａ〜７０Ｇのブートコンデンサ７２Ａ〜７２Ｇを充電している。
図９に示すように、制御部１３は、上記第１実施形態同様に、時刻ｔ１１において第１スイッチ素子３１をオンし、時刻ｔ１２において第１スイッチ素子３２をオンし、時刻ｔ１３において第２スイッチ素子４１をオンし、時刻ｔ１４において第２スイッチ素子４２をオンする。制御部１３は、時刻ｔ１５において第１スイッチ素子３１，３２及び第２スイッチ素子４１，４２をオフする。制御部１３は、上記第１実施形態同様に、時刻ｔ１５において第３スイッチ素子５１をオンし、時刻ｔ１６において第３スイッチ素子５２をオンし、時刻ｔ１７において第４スイッチ素子６１をオンする。制御部１３は、時刻ｔ１８において第３スイッチ素子５１，５２及び第４スイッチ素子６１をオフする。つまり、図９に示す第２動作の例では、スイッチ素子のオフするタイミングが第１スイッチ群３０及び第２スイッチ群４０で同時とし、同じく第３スイッチ群５０及び第４スイッチ群６０で同じとなっている。
図１０に示すように、制御部１３は、上記第１実施形態同様に、時刻ｔ１１において第１スイッチ素子３１をオンし、時刻ｔ１２において第１スイッチ素子３２をオンし、時刻ｔ１３において第２スイッチ素子４１をオンし、時刻ｔ１４において第２スイッチ素子４２をオンする。また、制御部１３は、時刻ｔ１５において第３スイッチ素子５１をオンし、時刻ｔ１６において第３スイッチ素子５２をオンし、時刻ｔ１７において第４スイッチ素子６１をオンする。制御部１３は、時刻ｔ１８において第１スイッチ素子３１，３２、第２スイッチ素子４１，４２、第３スイッチ素子５１，５２及び第４スイッチ素子６１をオフする。つまり、図１０に示す第２動作の例では、スイッチ素子のオフするタイミングが第１〜第４スイッチ群３０，４０，５０，６０で同じとなっている。
・上記第２実施形態における第２動作に関しては、図１３、図１４又は図１５に示す第２動作を実施してもよい。いずれの例であっても第１スイッチ群３０のうちの最も低電位側のスイッチ素子３１から順にオンしてブートストラップ回路７０Ａ〜７０Ｃのブートコンデンサ７２Ａ〜７２Ｃを充電し、第３スイッチ群５０のうちの最も低電位側のスイッチ素子５１から順にオンしてブートストラップ回路７０Ｅ〜７０Ｇのブートコンデンサ７２Ｅ〜７２Ｇを充電している。このとき、第２スイッチ群４０の最も高電位側のスイッチ素子４２と第４スイッチ群６０の最も高電位側のスイッチ素子６２はオフ状態である。
図１３に示すように、制御部１３は、上記第２実施形態同様に、時刻ｔ３１において第１スイッチ素子３１及び第３スイッチ素子５１をオンし、時刻ｔ３２において第１スイッチ素子３２及び第３スイッチ素子５２をオンし、時刻ｔ３３において第２スイッチ素子４１及び第４スイッチ素子６１をオンする。制御部１３は、時刻ｔ３４において第１スイッチ素子３１，３２、第２スイッチ素子４１、第３スイッチ素子５１，５２及び第４スイッチ素子６１をオフする。つまり、図１３に示す第２動作の例では、スイッチ素子のオフするタイミングが第１〜第４スイッチ群３０，４０，５０，６０で同じとなっている。
・上記第２実施形態並びに上記図１３に示した変更例では、第２動作において第１スイッチ素子３１及び第３スイッチ素子５１を同時にオンし、第１スイッチ素子３２及び第３スイッチ素子５２を同時にオンし、第２スイッチ素子４１及び第４スイッチ素子６１を同時にオンすしたが、これに限らない。第１スイッチ素子３１，３２及び第２スイッチ素子４１の順でオンした後に、第３スイッチ素子５１，５２及び第４スイッチ素子６１の順でオンしてもよい。
図１４に示すように制御部１３は、時刻ｔ３１において第１スイッチ素子３１のみをオンしてブートコンデンサ７２Ａを充電する。制御部１３は、時刻ｔ３２において第１スイッチ素子３２をオンしてブートコンデンサ７２Ｂを充電する。制御部１３は、時刻ｔ３３において第１スイッチ素子３１，３２をオフし、第２スイッチ素子４１をオンしてブートコンデンサ７２Ｃを充電する。制御部１３は、時刻ｔ３３よりも後の時刻ｔ３４において、第２スイッチ素子４１をオフし第３スイッチ素子５１をオンしてブートコンデンサ７２Ｅを充電する。制御部１３は、時刻ｔ３４よりも後の時刻ｔ３５において、第３スイッチ素子５２をオンしてブートコンデンサ７２Ｆを充電する。制御部１３は、時刻ｔ３５よりも後の時刻ｔ３６において第３スイッチ素子５１，５２をオフし、第４スイッチ素子６１をオンしてブートコンデンサ７２Ｇを充電する。制御部１３は、時刻ｔ３６よりも後の時刻ｔ３７において第４スイッチ素子６１をオフする。
図１５に示すように制御部１３は、時刻ｔ３１において第１スイッチ素子３１のみをオンしてブートコンデンサ７２Ａを充電する。制御部１３は、時刻ｔ３２において第１スイッチ素子３２をオンしてブートコンデンサ７２Ｂを充電する。制御部１３は、第２スイッチ素子４１をオンしてブートコンデンサ７２Ｃを充電する。制御部１３は、時刻ｔ３３よりも後の時刻ｔ３４において、第１スイッチ素子３１，３２及び第２スイッチ素子４１をオフし第３スイッチ素子５１をオンしてブートコンデンサ７２Ｅを充電する。制御部１３は、時刻ｔ３４よりも後の時刻ｔ３５において、第３スイッチ素子５２をオンしてブートコンデンサ７２Ｆを充電する。制御部１３は、時刻ｔ３５よりも後の時刻ｔ３６において第４スイッチ素子６１をオンしてブートコンデンサ７２Ｇを充電する。制御部１３は、時刻ｔ３６よりも後の時刻ｔ３７において第３スイッチ素子５１，５２及び第４スイッチ素子６１をオフする。
・上記第３実施形態において、制御部１３の構成は任意に変更可能である。一例では、図２０に示すように、制御部１３の第１信号生成回路８１は、第１ＰＷＭ信号及び第２ＰＷＭ信号を出力する。制御部１３の論理回路１３ｂは、第１ＰＷＭ信号に基づいて、第１スイッチ群３０及び第４スイッチ群６０をオンオフ制御し、第２ＰＷＭ信号に基づいて、第２スイッチ群４０及び第３スイッチ群５０をオンオフ制御するように構成されている。具体的には、制御部１３は、端子１２１に電気的に接続される第１ＮＯＴ回路１４１と、端子１２２に電気的に接続される第２ＮＯＴ回路１４２とを有する。第１ＮＯＴ回路１４１はＡＮＤ回路１１２とＡＮＤ回路１１７との間に設けられ、第２ＮＯＴ回路１４２はＡＮＤ回路１１３とＡＮＤ回路１１５との間に設けられている。第１ＰＷＭ信号は、ＡＮＤ回路１１１，１１２の第１入力端子に入力されると共に、第１ＮＯＴ回路１４１を介してＡＮＤ回路１１７，１１８の第１入力端子に入力される。このため、ＡＮＤ回路１１７，１１８の第１入力端子には、第１ＰＷＭ信号を反転した信号が入力される。第２ＰＷＭ信号は、ＡＮＤ回路１１３，１１４の第１入力端子に入力されると共に、第２ＮＯＴ回路１４２を介してＡＮＤ回路１１５，１１６の第１入力端子に入力される。このため、ＡＮＤ回路１１５，１１６の第１入力端子には、第２ＰＷＭ信号を反転した信号が入力される。この構成によれば、第３ＰＷＭ信号及び第４ＰＷＭ信号が省略できるため、第３ＰＷＭ信号に関する端子である集積回路９０の端子９３及び集積回路１２０の端子１２３と、第４ＰＷＭ信号に関する端子である集積回路９０の端子９４及び集積回路１２０の端子１２４をそれぞれ省略できる。したがって、制御部１３の構成が簡素化されると共に電力変換装置２０のコストを低減できる。なお、上記第４実施形態の制御部１３の構成についても図２０の制御部１３の構成と同様の構成に変更してもよい。
・上記第３実施形態、第４実施形態、及び変更例において、制御部１３は、各イネーブル信号がハイレベルのときにＰＷＭ信号を駆動回路２５Ａ〜２５Ｈに出力していたが、これに限定されない。制御部１３は、例えば各イネーブル信号がローレベルのときにＰＷＭ信号を駆動回路２５Ａ〜２５Ｈに出力してもよい。要するに、制御部１３は、各イネーブル信号が所定のレベルのときにＰＷＭ信号を出力するように構成されていればよい。所定レベルをハイレベルにするか、ローレベルにするかは、必要に応じて設定すればよい。
・上記各実施形態において、各スイッチ素子３１，３２，４１，４２，５１，５２，６１，６２のそれぞれに、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子を用いてもよい。この場合、ＩＧＢＴ素子に並列に接続される還流ダイオードが設けられる。また、各スイッチ素子３１，３２，４１，４２，５１，５２，６１，６２はそれぞれ、ＩＧＢＴ素子及びＭＯＳＦＥＴに代えて、バイポーラトランジスタ等の他のトランジスタが用いられてもよい。
・上記各実施形態では、第１〜第４スイッチ群３０，４０，５０，６０はスイッチ素子を２個ずつ有する構成としたが、第１〜第４スイッチ群３０，４０，５０，６０の各スイッチ素子を３個以上で構成してもよい。この場合、各スイッチ群３０，４０，５０，６０を構成するスイッチ素子は同数個とすることが好ましい。
・上記各実施形態のスイッチング回路２０Ａは、単相２線式の電力管理システム１の電力変換装置２０に用いられたが、これに限られず、単相３線式の電力管理システム１の電力変換装置２０に用いられてもよい。
・上記各実施形態のスイッチング回路２０Ａは、双方向の電力変換装置に用いられたが、これに限らず、一方向の電力変換装置に用いられてもよい。
（参考例）
・上記各実施形態では、第１〜第４スイッチ群３０，４０，５０，６０の各スイッチ素子３１，３２，４１，４２，５１，５２，６１，６２をｎ個、すなわち同数個としたが、第１〜第４スイッチ群の各スイッチ素子の数を異ならせた場合であっても同様の効果を奏する３レベルコンバータを実現できる。
本明細書において「第１」、「第２」および他の数値的な用語は、文脈によって明白に示されない限り、順序または順番を意味するものではない。例えば、第４の要素を、例示的な実施形態の教示から逸脱することなく、第２の要素と名付けることができる。
１３…制御部（３レベルコンバータ）
１３ｂ…論理回路
２０…電力変換装置（３レベルコンバータ）
２１Ｌ…第１電線
２１Ｈ…第２電線
２１Ｍ…第３電線
２２…第１入出力部
２３…第２入出力部
２４…スイッチ回路部
２５Ａ〜２５Ｈ…駆動回路
２６Ｌ…電源部（第１電源部）
２６Ｈ…電源部（第２電源部）
２７…インダクタ
２８Ａ，２８Ｂ，２８Ｄ…コンデンサ（スナバコンデンサ）
２８Ｃ…コンデンサ（フライングキャパシタ）
２８Ｅ…コンデンサ（平滑コンデンサ）
３０…第１スイッチ群
３１，３２…第１スイッチ素子
４０…第２スイッチ群
４１，４２…第２スイッチ素子
５０…第３スイッチ群
５１，５２…第３スイッチ素子
６０…第４スイッチ群
６１，６２…第４スイッチ素子
７０Ａ〜７０Ｇ…ブートストラップ回路
７１Ａ〜７１Ｇ…ブートダーオード
７２Ａ〜７２Ｇ…ブートコンデンサ
８１…第１信号生成回路
８２…第２信号生成回路
１４１…第１ＮＯＴ回路
１４２…第２ＮＯＴ回路
Ｎ１…接続ノード（第１接続点）
Ｎ２…接続ノード（第２接続点）
Ｎ３〜Ｎ６…接続ノード

Claims (10)

  1. 第１電圧が印加される第１入出力部、及び前記第１電圧よりも低い第２電圧が印加される第２入出力部と、
    ｎ個（但し、ｎは２以上の整数）のスイッチ素子が直列に接続された第１〜第４スイッチ群が、前記第１入出力部の低電位側から第１スイッチ群、第２スイッチ群、第３スイッチ群及び第４スイッチ群の順で、前記第１入出力部間に直列接続されたスイッチ回路部と、
    前記第２入出力部の高電位側に接続され、前記第２入出力部間に前記第１スイッチ群および前記第２スイッチ群と共に直列接続されるインダクタと、
    前記スイッチ素子を制御する制御信号を出力する制御部と、
    前記第１スイッチ群と前記第２スイッチ群の間の第１の接続点と、第３スイッチ群と第４スイッチ群の間の第２の接続点との間に接続されたフライングキャパシタと、
    前記制御信号に基づいて前記各スイッチ群の各スイッチ素子をそれぞれオンオフする複数の駆動回路と、
    前記第１スイッチ群の前記第１入出力部側の前記スイッチ素子をオンオフする前記駆動回路に接続され、その接続された前記駆動回路に電圧を供給する電源部と、
    複数の前記駆動回路のうちの前記電源部が接続された駆動回路以外の駆動回路にそれぞれ接続され、前記電源部の電圧に基づいてそれぞれが接続された前記駆動回路に電圧を供給するブートストラップ回路と、
    を有し、
    前記第２スイッチ群のうちで最も低電位側に位置する前記スイッチ素子を駆動する前記駆動回路に接続された前記ブートストラップ回路のブートダイオードのカソードに、前記第２スイッチ群の他の前記ブートストラップ回路のブートダイオードのアノードが接続され、
    前記第３スイッチ群のうちで最も低電位側に位置する前記スイッチ素子を駆動する前記駆動回路に接続された前記ブートストラップ回路のブートダイオードのカソードに、前記第３スイッチ群の他の前記ブートストラップ回路のブートダイオードのアノードが接続され、
    前記第４スイッチ群の内で最も低電位側に位置する前記スイッチ素子を駆動する前記駆動回路に接続された前記ブートストラップ回路のブートダイオードのカソードに、前記第４スイッチ群の他の前記ブートストラップ回路のブートダイオードのアノードが接続され、
    前記制御部は、前記第１スイッチ群のスイッチ素子と前記第４スイッチ群のスイッチ素子とが相補的、且つ、前記第２スイッチ群のスイッチ素子と前記第３スイッチ群のスイッチ素子とが相補的に駆動される第１動作を行う、３レベルコンバータ。
  2. 前記第２スイッチ群のうちで最も低電位側の前記スイッチ素子を駆動する前記駆動回路に接続された前記ブートストラップ回路のブートコンデンサと、前記第３スイッチ群のうちで最も低電位側の前記スイッチ素子を駆動する前記駆動回路に接続された前記ブートストラップ回路のブートコンデンサと、前記第４スイッチ群のうちで最も低電位側の前記スイッチ素子を駆動する前記駆動回路に接続された前記ブートストラップ回路のブートコンデンサとの３つが、他の前記ブートストラップ回路のブートコンデンサよりも大容量であり、
    前記第２スイッチ群のうちで最も低電位側の前記スイッチ素子を駆動する前記駆動回路に接続された前記ブートストラップ回路のブートコンデンサの容量をＡ１、前記第３スイッチ群のうちで最も低電位側の前記スイッチ素子を駆動する前記駆動回路に接続された前記ブートストラップ回路のブートコンデンサの容量をＡ２、前記第４スイッチ群のうちで最も低電位側の前記スイッチ素子を駆動する前記駆動回路に接続された前記ブートストラップ回路のブートコンデンサの容量をＡ３とした場合に、Ａ１＞Ａ２＞Ａ３の関係を満たす、請求項１に記載の３レベルコンバータ。
  3. 前記制御部は、前記第１動作よりも前に前記ブートストラップ回路のブートコンデンサを充電する第２動作を行い、
    前記駆動回路は、前記第２動作において、前記第４スイッチ群の各スイッチ素子のうちの最も高電位側のスイッチ素子をオフした状態で前記第１スイッチ群のうちの最も低電位側のスイッチ素子から順にオンして前記ブートストラップ回路のブートコンデンサを充電する、請求項１又は２に記載の３レベルコンバータ。
  4. 前記制御部は、
    前記第１〜第４スイッチ群を駆動するＰＷＭ信号を生成する第１信号生成回路と、
    前記複数の駆動回路に対する前記ＰＷＭ信号の出力の有効又は無効を指示するイネーブル信号を生成する第２信号生成回路と、
    前記第１信号生成回路及び前記第２信号生成回路に接続され、前記イネーブル信号が所定のレベルの場合に、入力される前記ＰＷＭ信号を前記複数の駆動回路に出力する論理回路と、
    を備える
    請求項１〜３のいずれか一項に記載の３レベルコンバータ。
  5. 第１電圧が印加される第１入出力部、及び前記第１電圧よりも低い第２電圧が印加される第２入出力部と、
    ｎ個（但し、ｎは２以上の整数）のスイッチ素子が直列に接続された第１〜第４スイッチ群が、前記第１入出力部の低電位側から第１スイッチ群、第２スイッチ群、第３スイッチ群及び第４スイッチ群の順で、前記第１入出力部間に直列接続されたスイッチ回路部と、
    前記第２入出力部の高電位側に接続され、前記第２入出力部間に前記第１スイッチ群および前記第２スイッチ群と共に直列接続されるインダクタと、
    前記スイッチ素子を制御する制御信号を出力する制御部と、
    前記第１スイッチ群と前記第２スイッチ群の間の第１の接続点と、第３スイッチ群と第４スイッチ群の間の第２の接続点との間に接続されたフライングキャパシタと、
    前記制御信号に基づいて、前記第１スイッチ群及び前記第２スイッチ群の各スイッチ素子をそれぞれオンオフする複数の第１駆動回路と、
    前記制御信号に基づいて、前記第３スイッチ群及び前記第４スイッチ群の各スイッチ素子をそれぞれオンオフする複数の第２駆動回路と、
    前記第１スイッチ群の前記第１入出力部側の前記スイッチ素子をオンオフする前記第１駆動回路に接続され、その接続された前記第１駆動回路に電圧を供給する第１電源部と、
    複数の前記第１駆動回路のうちの前記第１電源部が接続された第１駆動回路以外の第１駆動回路にそれぞれ接続され、前記第１電源部の電圧に基づいてそれぞれが接続された前記第１駆動回路に電圧を供給する第１ブートストラップ回路と、
    前記第３スイッチ群の前記第１入出力部側の前記スイッチ素子をオンオフする前記第２駆動回路に接続され、その接続された前記第２駆動回路に電圧を供給する第２電源部と、
    複数の前記第２駆動回路のうちの前記第２電源部が接続された第２駆動回路以外の第２駆動回路にそれぞれ接続され、前記第２電源部の電圧に基づいてそれぞれが接続された前記第２駆動回路に電圧を供給する第２ブートストラップ回路と、
    を有し、
    前記第２スイッチ群のうちで最も低電位側に位置する前記スイッチ素子を駆動するための前記第１ブートストラップ回路のブートダイオードのカソードに、前記第２スイッチ群の他の前記第１ブートストラップ回路のブートダイオードのアノードが接続され、
    前記第４スイッチ群のうちで最も低電位側に位置する前記スイッチ素子を駆動するための前記第２ブートストラップ回路のブートダイオードのカソードに、前記第４スイッチ群の他の前記第２ブートストラップ回路のブートダイオードのアノードが接続され、
    前記制御部は、前記第１スイッチ群のスイッチ素子と前記第４スイッチ群のスイッチ素子とが相補的、且つ、前記第２スイッチ群のスイッチ素子と前記第３スイッチ群のスイッチ素子とが相補的に駆動される第１動作を行う、３レベルコンバータ。
  6. 前記第２スイッチ群のうちで最も低電位側の前記スイッチ素子を駆動する前記第１駆動回路に接続された前記第１ブートストラップ回路のブートコンデンサが、前記第１駆動回路に接続された他の前記第１ブートストラップ回路のブートコンデンサよりも大容量であり、
    前記第４スイッチ群のうちで最も低電位側の前記スイッチ素子を駆動する前記第２駆動回路に接続された前記第２ブートストラップ回路のブートコンデンサが、前記第２駆動回路に接続された他の前記第２ブートストラップ回路のブートコンデンサよりも大容量である、請求項５に記載の３レベルコンバータ。
  7. 前記制御部は、前記第１動作よりも前に前記第１ブートストラップ回路及び前記第２ブートストラップ回路のブートコンデンサを充電する第２動作を行い、
    前記第１駆動回路は、前記第２動作において、前記第２スイッチ群の各スイッチ素子のうちの最も高電位側のスイッチ素子をオフにした状態で前記第１スイッチ群のうちの最も低電位側のスイッチ素子から順にオンして前記第１ブートストラップ回路のブートコンデンサを充電し、
    前記第２駆動回路は、前記第２動作において、前記第４スイッチ群の各スイッチ素子のうちの最も高電位側のスイッチ素子をオフにした状態で前記第３スイッチ群のうちの最も低電位側のスイッチ素子から順にオンして前記第２ブートストラップ回路のブートコンデンサを充電する、請求項５又は６に記載の３レベルコンバータ。
  8. 前記制御部は、
    前記第１〜第４スイッチ群を駆動するＰＷＭ信号を生成する第１信号生成回路と、
    前記複数の第１駆動回路及び前記複数の第２駆動回路に対する前記ＰＷＭ信号の出力の有効又は無効を指示するイネーブル信号を生成する第２信号生成回路と、
    前記第１信号生成回路及び前記第２信号生成回路に接続され、前記イネーブル信号が所定のレベルの場合に、入力される前記ＰＷＭ信号を前記複数の第１駆動回路及び前記複数の第２駆動回路に出力する論理回路と、
    を備える
    請求項５〜７のいずれか一項に記載の３レベルコンバータ。
  9. 前記第１信号生成回路は、前記第１〜第４スイッチ群のそれぞれに対する前記ＰＷＭ信号を生成する
    請求項４又は８に記載の３レベルコンバータ。
  10. 前記論理回路は、第１ＮＯＴ回路及び第２ＮＯＴ回路を含み、
    前記ＰＷＭ信号は、第１ＰＷＭ信号及び第２ＰＷＭ信号を含み、
    前記第１信号生成回路は、前記第１スイッチ群及び前記第４スイッチ群の一方に前記第１ＮＯＴ回路を介して前記第１ＰＷＭ信号を反転した信号を入力すると共に、前記第１スイッチ群及び前記第４スイッチ群の他方に前記第１ＰＷＭ信号を入力し、
    且つ、前記第２スイッチ群及び前記第３スイッチ群の一方に前記第２ＮＯＴ回路を介して前記第２ＰＷＭ信号を反転した信号を入力すると共に、前記第２スイッチ群及び前記第３スイッチ群の他方に前記第２ＰＷＭ信号を入力する
    請求項９に記載の３レベルコンバータ。
JP2020553027A 2018-10-22 2019-10-01 ３レベルコンバータ Active JP6919771B2 (ja)

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