JP2014011916A - 整流回路 - Google Patents

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Abstract

【課題】効率的な整流動作が可能な整流回路を提供すること。
【解決手段】整流回路１００は、入力信号Ｖｉｎ＋を整流した信号を出力するサブ整流回路１０を有する。サブ整流回路１０は、ＮＭＯＳトランジスタＭＮ１、切替回路２、電位差保持回路３を有する。ＮＭＯＳトランジスタＭＮ１は、第１の入力端子Ｔｉｎ１と第１の出力端子Ｔｏｕｔ１との間に接続される。電位差保持回路３は、両端に印可される電位差を保持する。切替回路２は、複数のスイッチを有する。切替回路２は、複数のスイッチのそれぞれを開又は閉にすることにより、入力信号Ｖｉｎ＋の電圧が所定値以下の場合に、ＮＭＯＳトランジスタＭＮ１の降下電圧ＶＴを電位差保持回路３に保持させ、入力信号Ｖｉｎ＋の電圧が所定値よりも大きい場合には、電位差保持回路３に保持した降下電圧ＶＴをＮＭＯＳトランジスタＭＮ１のゲートに印可する。
【選択図】図２

Description

本発明は整流回路に関し、例えば環境電力回収に適用される整流回路に関する。
近年、省エネルギー技術の一環として、太陽光や熱、振動、圧力、電波といった環境エネルギーから電力を回収する環境電力回収技術（エネルギーハーベスト技術）が注目されている。環境電力回収技術では、交流電圧を直流電圧に変換するために、整流回路が用いられる。一般的な整流回路ではダイオードが用いられる（特許文献１〜３）。
特許文献１にかかる高利得整流回路は、ダイオード接続されたＮＭＯＳトランジスタを整流素子として有する。そして、電圧源を用いて容量を充電し、整流動作時に充電により容量に発生する電圧を、ダイオード接続されたＮＭＯＳトランジスタのゲート−ソース間にバイアス電圧として印可する。これにより、ダイオード接続されたＮＭＯＳトランジスタによる電圧降下を補償している。
特許文献２にかかる整流回路は、ダイオード接続されたＮＭＯＳトランジスタを整流素子として有する。そして、整流回路の出力電圧を分圧した電圧を、ダイオード接続されたのＮＭＯＳトランジスタゲートにキャンセル電圧として印可する。これにより、ダイオード接続されたＮＭＯＳトランジスタの閾値電圧を低減し、整流効率を向上させることが可能となる。
特許文献３にかかる整流回路は、ダイオードを有する全波整流回路において、同期整流素子のオン／オフのタイミングを高精度に制御することができる。これにより、全波整流回路における損失や発熱を低減し、エネルギー効率を改善することができるものである。
特開２００６−１６６４１５号公報 特開２００８−１７２９７４号公報 特開２０１０−７４９４９号公報
ところが、発明者は、上述の整流回路には、以下で説明する問題点があることを見出した。上述の整流回路では、整流素子としてダイオードが用いられる。そのため、整流回路の出力電圧は、入力電圧に比べて、ダイオードの閾値電圧分だけ低くなってしまう。整流回路を用いて電力を回収する場合には、出力電圧が低下してしまうと、回収可能な電力が低下してしまう。つまり、ダイオードを用いる整流回路では、電力の回収効率が低下してしまう。
これに対し、例えば特許文献１及び２では、整流に用いるダイオードとは別の回路素子を用いて電圧降下を補償している。そのため、ダイオードでの電圧降下と同じ分だけの電圧を補償することが難しく、高精度な電圧補償は困難であった。
一実施の形態によれば、整流回路は、入力端子に入力される信号を整流した信号を出力端子から出力する第１の回路を備え、前記第１の回路は、入力信号が入力される前記入力端子と、前記出力端子と、の間に接続された第１のトランジスタと、両端に印可される電位差を保持する電位差保持回路と、複数のスイッチを有し、前記複数のスイッチのそれぞれを開又は閉にすることにより、前記入力信号の電圧が所定値以下の場合には、前記第１のトランジスタの降下電圧を前記電位差保持回路に保持させ、前記入力信号の電圧が前記所定値よりも大きい場合には、前記電位差保持回路に保持した前記降下電圧を前記第１のトランジスタの制御端子に印可する切替回路と、を備える。
上記一実施の形態によれば、効率的な整流動作が可能な整流回路を提供することができる。
実施の形態１にかかる整流回路１００の構成を模式的に示すブロック図である。 実施の形態１にかかる整流回路１００のサブ整流回路１０の構成を模式的に示すブロック図である。 サブ整流回路１０の切替回路２及び電位差保持回路３の構成を示す回路図である。 サブ整流回路１０の動作を示すタイミングチャートである。 期間Ｐ１における切替回路２及び電位差保持回路３の等価回路図である。 期間Ｐ２における切替回路２及び電位差保持回路３の等価回路図である。 実施の形態２にかかる整流回路２００の構成を模式的に示すブロック図である。 整流回路２００の動作を示すタイミングチャートである。 実施の形態３にかかる整流回路３００の構成を模式的に示すブロック図である。 整流回路３００の動作を示すタイミングチャートである。 実施の形態４にかかるタイミング信号生成回路１ａの構成を示すブロック図である。 実施の形態５にかかる整流回路５００の構成を模式的に示すブロック図である。 実施の形態６にかかる整流回路６００の構成を模式的に示すブロック図である。 実施の形態７にかかる整流回路７００の構成を模式的に示すブロック図である。 実施の形態８にかかる整流回路８００の構成を模式的に示すブロック図である。 実施の形態９にかかるタイミング信号生成回路１ｂの構成を模式的に示すブロック図である。 実施の形態１０にかかるタイミング信号生成回路１ｃの構成を模式的に示すブロック図である。 タイミング信号昇圧回路７１の構成例を示すブロック図である。 実施の形態１１にかかるサブ整流回路１０ｅの構成を模式的に示すブロック図である。 実施の形態１１にかかるサブ整流回路１０ｅの切替回路２ａ及び電位差保持回路３の構成を示す回路図である。
以下、図面を参照して実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。
実施の形態１
まず、実施の形態１にかかる整流回路１００について説明する。整流回路１００は、半波整流回路として構成される。図１は、実施の形態１にかかる整流回路１００の構成を模式的に示すブロック図である。図１に示すように、整流回路１００は、第１の入力端子Ｔｉｎ１及び第２の入力端子Ｔｉｎ２を介して、整流回路１００の外部の交流電圧源１０１と接続される。ここで、交流電圧源１０１は、例えば、環境中の電磁波を受けるアンテナなどの交流電圧を発生させるエネルギーハーベスト素子を適用することができる。
整流回路１００は、サブ整流回路１０を有する。サブ整流回路１０の入力端子ＩＮは第１の入力端子Ｔｉｎ１と接続され、出力端子ＯＵＴは第１の出力端子Ｔｏｕｔ１と接続される。第２の入力端子Ｔｉｎ２は、第２の出力端子Ｔｏｕｔ２と接続される。サブ整流回路１０は、入力側の電圧が正（＋）の場合にのみ電流を流す、整流機能を有する回路である。
整流回路１００の外部には、第１の出力端子Ｔｏｕｔ１と第２の出力端子Ｔｏｕｔ２との間に、負荷１０２が接続される。負荷１０２は、例えば、整流回路１００により電源供給を受ける回路や、整流回路１００が出力する電力により充電される二次電池などである。図１では、図面の簡略化のため、負荷１０２を抵抗素子として表示している。
図２は、実施の形態１にかかる整流回路１００のサブ整流回路１０の構成を模式的に示すブロック図である。サブ整流回路１０は、タイミング信号生成回路１、切替回路２、電位差保持回路３及びＮＭＯＳトランジスタＭＮ１を有する。
ＮＭＯＳトランジスタＭＮ１は、ドレインが入力端子ＩＮと接続され、ソースが出力端子ＯＵＴと接続される。また、ＮＭＯＳトランジスタＭＮ１のソース、ドレイン及びゲートは、切替回路２と接続される。
タイミング信号生成回路１には、入力端子ＩＮを介して、入力信号Ｖｉｎ＋が入力される。タイミング信号生成回路１には、外部の電源から、電源電圧ＶＤが供給される。タイミング信号生成回路１は、入力信号に同期して、タイミング信号φ１及びφ１Ｂを切替回路２に出力する。なお、タイミング信号φ１Ｂは、タイミング信号φ１の反転信号である。
切替回路２は、タイミング信号φ１及びφ１Ｂに応じて、ＮＭＯＳトランジスタＭＮ１と電位差保持回路３と間の接続を切り替える。切替回路２には、外部の電源から、電源電圧ＶＤが供給される。電位差保持回路３は、電位差保持回路３の２つの入力端子間の電位差を保持する。
切替回路２及び電位差保持回路３の構成について詳細に説明する。図３は、サブ整流回路１０の切替回路２及び電位差保持回路３の構成を示す回路図である。切替回路２は、スイッチＳＷ１〜ＳＷ５を有する。電位差保持回路３は、容量Ｃ１により構成される。スイッチＳＷ１は、ＮＭＯＳトランジスタＭＮ１のゲートと容量Ｃ１の端子Ｔｃ１との間に挿入される。スイッチＳＷ２は、容量Ｃ１の端子Ｔｃ２と入力端子ＩＮ及びＮＭＯＳトランジスタＭＮ１のドレインとの間に挿入される。スイッチＳＷ３は、容量Ｃ１の端子Ｔｃ１と入力端子ＩＮ及びＮＭＯＳトランジスタＭＮ１のドレインとの間に挿入される。スイッチＳＷ４は、容量Ｃ１の端子Ｔｃ２と出力端子ＯＵＴ及びＮＭＯＳトランジスタＭＮ１のソースとの間に挿入される。スイッチＳＷ５は、ＮＭＯＳトランジスタＭＮ１のゲートと入力端子ＩＮ及びＮＭＯＳトランジスタＭＮ１のドレインとの間に挿入される。
スイッチＳＷ１及びＳＷ２は、タイミング信号φ１に応じてオン／オフする。具体的には、スイッチＳＷ１及びＳＷ２は、タイミング信号φ１がＨｉｇｈである場合にオンとなり、タイミング信号φ１がＬｏｗである場合にオフなる。スイッチＳＷ３〜ＳＷ５は、タイミング信号φ１Ｂに応じてオン／オフする。具体的には、スイッチＳＷ３〜ＳＷ５は、タイミング信号φ１ＢがＨｉｇｈである場合にオンとなり、タイミング信号φ１がＬｏｗである場合にオフなる。タイミング信号φ１Ｂはタイミング信号φ１の反転信号であるので、スイッチＳＷ１及びＳＷ２は、スイッチＳＷ３〜ＳＷ５に対して相補的にオン/オフする。
続いて、サブ整流回路１０の動作について説明する。図４は、サブ整流回路１０の動作を示すタイミングチャートである。まず、初期状態において、タイミング信号φ１はＬｏｗ、タイミング信号φ１ＢはＨｉｇｈである。以降では、タイミング信号φ１がＬｏｗ、タイミング信号φ１ＢがＨｉｇｈである期間を、期間Ｐ１と称する。期間Ｐ１では、スイッチＳＷ１及びＳＷ２はオフ、スイッチＳＷ３〜ＳＷ５はオンである。なお、期間Ｐ１における整流回路１００の動作は、第１のモードに対応する。
図５Ａは、期間Ｐ１における切替回路２及び電位差保持回路３の等価回路図である。期間Ｐ１では、入力信号Ｖｉｎが立ち上がる（タイミングＴ１）と、ＮＭＯＳトランジスタＭＮ１は、入力信号Ｖｉｎに対してＮＭＯＳトランジスタＭＮ１の閾値電圧ＶＴに相当する電圧だけ降下した電圧を、出力端子ＯＵＴ及び第２の出力端子Ｔｏｕｔ２を介して、出力電圧ＶＯＵＴとして出力する。このとき、ＮＭＯＳトランジスタＭＮ１の降下電圧（閾値電圧ＶＴ）により、容量Ｃ１が充電される。具体的には、容量Ｃ１の端子Ｔｃ１側に正電荷が蓄積し、端子Ｔｃ２側に負電荷が蓄積する。
次に、入力信号Ｖｉｎが所定の正の値Ｖ１に達すると、タイミング信号生成回路１は、タイミング信号φ１をＬｏｗからＨｉｇｈに、タイミング信号φ１ＢをＨｉｇｈからＬｏｗに遷移させる（タイミングＴ２）。以降では、タイミング信号φ１がＨｉｇｈ、タイミング信号φ１ＢがＬｏｗである期間を、期間Ｐ２と称する。なお、期間Ｐ２における整流回路１００の動作は、第２のモードに対応する。また、タイミングＴ１とタイミングＴ２との間の時間を、遅延ＴＤと称する。つまり、タイミング信号φ１及びφ１Ｂは、遅延ＴＤの後に、入力信号Ｖｉｎに同期して遷移する信号である。
図５Ｂは、期間Ｐ２における切替回路２及び電位差保持回路３の等価回路図である。図５Ｂに示すように、期間Ｐ２では、期間Ｐ１で充電された容量Ｃ１の正極である端子Ｔｃ１は、ＮＭＯＳトランジスタＭＮ１のゲートと接続される。期間Ｐ１で充電された容量Ｃ１の負極である端子Ｔｃ２は、ＮＭＯＳトランジスタＭＮ１のドレインと接続される。これにより、ＮＭＯＳトランジスタＭＮ１のゲート−ドレイン間に、ＮＭＯＳトランジスタＭＮ１の降下電圧（ドレイン−ソース間電圧）と同じ大きさの電圧が印可される。よって、ＮＭＯＳトランジスタＭＮ１のゲート電圧が、ドレイン電圧よりもＮＭＯＳトランジスタＭＮ１の閾値電圧ＶＴだけ昇圧される。これにより、ＮＭＯＳトランジスタＭＮ１での電圧降下が補償され、期間Ｐ２では出力電圧ＶＯＵＴが入力電圧Ｖｉｎと同電位となる。
その後、入力信号Ｖｉｎが低下すると、タイミング信号生成回路１は、タイミング信号φ１をＨｉｇｈからＬｏｗに、タイミング信号φ１ＢをＬｏｗからＨｉｇｈに遷移させる（タイミングＴ３）。これにより、期間Ｐ１が再度開始する。タイミングＴ３後、入力信号Ｖｉｎの値は負の値となり、その後上昇に転じて再度正の値をとる。そして、入力信号Ｖｉｎが所定の正の値Ｖ１に達する（タイミングＴ１）と、タイミング信号生成回路１は、再びタイミング信号φ１をＬｏｗからＨｉｇｈに、タイミング信号φ１ＢをＨｉｇｈからＬｏｗに遷移させる（タイミングＴ２）。
以上より、本構成によれば、期間Ｐ２において出力電圧ＶＯＵＴの電圧降下を防止することができる。これにより、効率的な整流動作が可能となり、整流回路１００から回収できる電力を増大させることができる。
なお、整流回路１００は、期間Ｐ２でのＮＭＯＳトランジスタでの電圧降下を補償するため、期間Ｐ１において、容量Ｃ１にＮＭＯＳトランジスタの閾値電圧ＶＴを保持することが必要である。よって、期間Ｐ１において、容量Ｃ１の端子Ｔｃ１と端子Ｔｃ２との間に閾値電圧ＶＴを印可するには、所定の正の値Ｖ１を、ＮＭＯＳトランジスタでの閾値電圧ＶＴよりも大きく設定すればよい。
よって、期間Ｐ１及びＰ２の動作を繰り返すことにより、整流回路１００は、効率的な半波整流動作を行うことができる。本構成によれば、期間Ｐ２でのＮＭＯＳトランジスタでの電圧降下を、期間Ｐ１で保持した閾値電圧ＶＴにより相殺することができる。従って、期間Ｐ２でのＮＭＯＳトランジスタでの電圧降下を正確に補償することができる。
実施の形態２
次に、実施の形態２にかかる整流回路２００について説明する。整流回路２００は、実施の形態１にかかる整流回路１００のサブ整流回路１０を２つ有する。これにより、整流回路２００は、全波整流回路として構成される。図６は、実施の形態２にかかる整流回路２００の構成を模式的に示すブロック図である。図６に示すように、整流回路２００は、実施の形態１と同様に、第１の入力端子Ｔｉｎ１及び第２の入力端子Ｔｉｎ２を介して、外部の交流電圧源１０１と接続される。交流電圧源１０１は、実施の形態１と同様であるので、説明を省略する。
整流回路２００は、２つのサブ整流回路１０ａ及び１０ｂ、ダイオード２１及び２２を有する。サブ整流回路１０ａ及び１０ｂは、実施の形態１にかかるサブ整流回路１０と同様の構成を有する。
サブ整流回路１０ａの入力端子ＩＮ１は、実施の形態１にかかるサブ整流回路１０の入力端子ＩＮに相当する。サブ整流回路１０ａの出力端子ＯＵＴ１は、実施の形態１にかかるサブ整流回路１０の出力端子ＯＵＴに相当する。サブ整流回路１０ａの入力端子ＩＮ１は、第１の入力端子Ｔｉｎ１と接続される。サブ整流回路１０ａの出力端子ＯＵＴ１は、第１の出力端子Ｔｏｕｔ１と接続される。
サブ整流回路１０ｂの入力端子ＩＮ２は、実施の形態１にかかるサブ整流回路１０の入力端子ＩＮに相当する。サブ整流回路１０ｂの出力端子ＯＵＴ２は、実施の形態１にかかるサブ整流回路１０の出力端子ＯＵＴに相当する。サブ整流回路１０ｂの入力端子ＩＮ２は、第２の入力端子Ｔｉｎ２と接続される。サブ整流回路１０ｂの出力端子ＯＵＴ２は、第１の出力端子Ｔｏｕｔ１と接続される。
ダイオード２１のアノードは、第２の出力端子Ｔｏｕｔ２と接続される。ダイオード２１のカソードは、第２の入力端子Ｔｉｎ２と接続される。ダイオード２２のアノードは、第２の出力端子Ｔｏｕｔ２と接続される。ダイオード２１のカソードは、第１の入力端子Ｔｉｎ１と接続される。
なお、サブ整流回路１０ｂでは、サブ整流回路１０と比べて、タイミング信号φ１がタイミング信号φ２に、タイミング信号φ１Ｂがタイミング信号φ２Ｂに置換される。なお、タイミング信号φ２及びφ２Ｂは、遅延ＴＤの後に、入力信号Ｖｉｎ−に同期して遷移する信号である。サブ整流回路１０ｂのその他の構成は、サブ整流回路１０と同様であるので、説明を省略する。
続いて、整流回路２００の動作について説明する。図７は、整流回路２００の動作を示すタイミングチャートである。期間Ｐ１及び期間Ｐ２におけるサブ整流回路１０ａにおける整流作用は、実施の形態１にかかるサブ整流回路１０と同様であるので、説明を省略する。
サブ整流回路１０ｂの動作について説明する。初期状態において、タイミング信号φ２はＬｏｗ、タイミング信号φ２ＢはＨｉｇｈである。以降では、タイミング信号φ２がＬｏｗ、タイミング信号φ２ＢがＨｉｇｈである期間を、期間Ｐ３と称する。期間Ｐ３では、スイッチＳＷ１及びＳＷ２はオフ、スイッチＳＷ３〜ＳＷ５はオンである。
期間Ｐ３では、入力信号Ｖｉｎがマイナスに振れる（タイミングＴ４）と、サブ整流回路１０ｂのＮＭＯＳトランジスタＭＮ１は、入力信号Ｖｉｎ−に対してＮＭＯＳトランジスタＭＮ１の閾値電圧ＶＴに相当する電圧だけ降下した電圧を、出力端子ＯＵＴ２及び第２の出力端子Ｔｏｕｔ２を介して、出力電圧ＶＯＵＴとして出力する。このとき、ＮＭＯＳトランジスタＭＮ１の降下電圧（閾値電圧ＶＴ）により、サブ整流回路１０ｂの容量Ｃ１が充電される。具体的には、サブ整流回路１０ｂの容量Ｃ１の端子Ｔｃ１側に正電荷が蓄積し、端子Ｔｃ２側に負電荷が蓄積する。このときのサブ整流回路１０ｂの等価回路図は、図５Ａと同様である。
次に、入力信号Ｖｉｎが所定の負の値である−Ｖ１に達すると、タイミング信号生成回路１は、タイミング信号φ２をＬｏｗからＨｉｇｈに、タイミング信号φ２ＢをＨｉｇｈからＬｏｗに遷移させる（タイミングＴ５）。以降では、タイミング信号φ２がＨｉｇｈ、タイミング信号φ２ＢがＬｏｗである期間を、期間Ｐ４と称する。また、タイミングＴ４とタイミングＴ５との間の時間を、図４と同様に、遅延ＴＤと称する。つまり、タイミング信号φ２及びφ２Ｂは、上述のように、遅延ＴＤの後に、入力信号Ｖｉｎに同期して遷移する信号である。
期間Ｐ４では、期間Ｐ３で充電された容量Ｃ１の正極である端子Ｔｃ１は、ＮＭＯＳトランジスタＭＮ１のゲートと接続される。期間Ｐ３で充電された容量Ｃ１の負極である端子Ｔｃ２は、ＮＭＯＳトランジスタＭＮ１のドレインと接続される。これにより、ＮＭＯＳトランジスタＭＮ１のゲート−ドレイン間に、ＮＭＯＳトランジスタＭＮ１の降下電圧（ドレイン−ソース間電圧）と同じ大きさの電圧が印可される。よって、ＮＭＯＳトランジスタＭＮ１のゲート電圧が、ドレイン電圧よりもＮＭＯＳトランジスタＭＮ１の閾値電圧ＶＴだけ昇圧される。これにより、ＮＭＯＳトランジスタＭＮ１での電圧降下が補償され、期間Ｐ２では期間Ｐ１に比べて出力電圧ＶＯＵＴが閾値電圧ＶＴだけ昇圧される。このときのサブ整流回路１０ｂの等価回路図は、図５Ｂと同様である。
その後、入力信号Ｖｉｎが上昇すると、タイミング信号生成回路１は、タイミング信号φ２をＨｉｇｈからＬｏｗに、タイミング信号φ２ＢをＬｏｗからＨｉｇｈに遷移させる（タイミングＴ６）。これにより、期間Ｐ６が再度開始する。タイミングＴ６後、入力信号Ｖｉｎの値は正の値となり、その後上昇に転じて再度負の値をとる。そして、入力信号Ｖｉｎが所定の負の値−Ｖ１に達する（タイミングＴ４）と、タイミング信号生成回路１は、再びタイミング信号φ２をＬｏｗからＨｉｇｈに、タイミング信号φ２ＢをＨｉｇｈからＬｏｗに遷移させる（タイミングＴ５）。
よって、サブ整流回路１０ｂは、サブ整流回路１０ａと同様の整流動作を行う。しかも、サブ整流回路１０ｂは、入力信号Ｖｉｎが負の値をとる場合に整流動作を行うため、サブ整流回路１０ａに対して相補的に整流動作を行う。つまり、サブ整流回路１０ｂ及びサブ整流回路１０ｂを組み合わせることで、全波整流動作を実現することが可能である。従って、本構成によれば、効率的な全波整流動作が可能となり、整流回路２００から回収される電力を増大させることができる。
実施の形態３
次に、実施の形態３にかかる整流回路３００について説明する。整流回路３００は、実施の形態１にかかる整流回路１００のサブ整流回路１０を４つ有する。これにより、整流回路３００は、全波整流回路として構成される。図８は、実施の形態３にかかる整流回路３００の構成を模式的に示すブロック図である。図８に示すように、整流回路３００は、実施の形態１と同様に、第１の入力端子Ｔｉｎ１及び第２の入力端子Ｔｉｎ２を介して、外部の交流電圧源１０１と接続される。交流電圧源１０１は、実施の形態１と同様であるので、説明を省略する。
整流回路３００は、４つのサブ整流回路１０ａ、１０ｂ、１０ｃ及び１０ｄを有する。サブ整流回路１０ａ、１０ｂ、１０ｃ及び１０ｄは、実施の形態１にかかるサブ整流回路１０と同様の構成を有する。
サブ整流回路１０ａの入力端子ＩＮ１は、実施の形態１にかかるサブ整流回路１０の入力端子ＩＮに相当する。サブ整流回路１０ａの出力端子ＯＵＴ１は、実施の形態１にかかるサブ整流回路１０の出力端子ＯＵＴに相当する。サブ整流回路１０ａの入力端子ＩＮ１は、第１の入力端子Ｔｉｎ１と接続される。サブ整流回路１０ａの出力端子ＯＵＴ１は、第１の出力端子Ｔｏｕｔ１と接続される。
サブ整流回路１０ｂの入力端子ＩＮ２は、実施の形態１にかかるサブ整流回路１０の入力端子ＩＮに相当する。サブ整流回路１０ｂの出力端子ＯＵＴ２は、実施の形態１にかかるサブ整流回路１０の出力端子ＯＵＴに相当する。サブ整流回路１０ｂの入力端子ＩＮ２は、第２の出力端子Ｔｉｎ２と接続される。サブ整流回路１０ｂの出力端子ＯＵＴ２は、第１の出力端子Ｔｏｕｔ１と接続される。
サブ整流回路１０ｃの入力端子ＩＮ３は、実施の形態１にかかるサブ整流回路１０の入力端子ＩＮに相当する。サブ整流回路１０ｃの出力端子ＯＵＴ３は、実施の形態１にかかるサブ整流回路１０の出力端子ＯＵＴに相当する。サブ整流回路１０ｃの入力端子ＩＮ３は、第２の出力端子Ｔｏｕｔ２と接続される。サブ整流回路１０ｃの出力端子ＯＵＴ３は、第１の入力端子Ｔｉｎ１と接続される。
サブ整流回路１０ｄの入力端子ＩＮ４は、実施の形態１にかかるサブ整流回路１０の入力端子ＩＮに相当する。サブ整流回路１０ｄの出力端子ＯＵＴ４は、実施の形態１にかかるサブ整流回路１０の出力端子ＯＵＴに相当する。サブ整流回路１０ｄの入力端子ＩＮ４は、第２の出力端子Ｔｏｕｔ２と接続される。サブ整流回路１０ｄの出力端子ＯＵＴ４は、第２の入力端子Ｔｉｎ２と接続される。
なお、サブ整流回路１０ｂ及び１０ｃでは、サブ整流回路１０と比べて、タイミング信号φ１がタイミング信号φ２に、タイミング信号φ１Ｂがタイミング信号φ２Ｂに置換される。なお、タイミング信号φ２及びφ２Ｂは、遅延ＴＤの後に、入力信号Ｖｉｎ−に同期して遷移する信号である。サブ整流回路１０ｂ及び１０ｃのその他の構成は、サブ整流回路１０と同様であるので、説明を省略する。
続いて、整流回路３００の動作について説明する。図９は、整流回路３００の動作を示すタイミングチャートである。期間Ｐ１及び期間Ｐ２におけるサブ整流回路１０ａ及び１０ｄにおける整流作用は、実施の形態１にかかるサブ整流回路１０と同様であるので、説明を省略する。
サブ整流回路１０ｂ及び１０ｃの動作について説明する。初期状態において、タイミング信号φ２はＬｏｗ、タイミング信号φ２ＢはＨｉｇｈである。以降では、タイミング信号φ２がＬｏｗ、タイミング信号φ２ＢがＨｉｇｈである期間を、期間Ｐ３と称する。期間Ｐ３では、スイッチＳＷ１及びＳＷ２はオフ、スイッチＳＷ３〜ＳＷ５はオンである。
期間Ｐ３では、入力信号Ｖｉｎがマイナスに振れる（タイミングＴ４）と、サブ整流回路１０ｂのＮＭＯＳトランジスタＭＮ１は、入力信号Ｖｉｎに対してＮＭＯＳトランジスタＭＮ１の閾値電圧ＶＴに相当する電圧だけ降下した電圧を、出力端子ＯＵＴ２及び第２の出力端子Ｔｏｕｔ２を介して、出力電圧ＶＯＵＴとして出力する。このとき、ＮＭＯＳトランジスタＭＮ１の降下電圧（閾値電圧ＶＴ）により、サブ整流回路１０ｂの容量Ｃ１が充電される。具体的には、サブ整流回路１０ｂの容量Ｃ１の端子Ｔｃ１側に正電荷が蓄積し、端子Ｔｃ２側に負電荷が蓄積する。このときのサブ整流回路１０ｂの等価回路図は、図５Ａと同様である。
次に、入力信号Ｖｉｎが所定の負の値である−Ｖ１に達すると、タイミング信号生成回路１は、タイミング信号φ２をＬｏｗからＨｉｇｈに、タイミング信号φ２ＢをＨｉｇｈからＬｏｗに遷移させる（タイミングＴ５）。以降では、タイミング信号φ２がＨｉｇｈ、タイミング信号φ２ＢがＬｏｗである期間を、期間Ｐ４と称する。また、タイミングＴ４とタイミングＴ５との間の時間を、図４と同様に、遅延ＴＤと称する。つまり、タイミング信号φ２及びφ２Ｂは、上述のように、遅延ＴＤの後に、入力信号Ｖｉｎに同期して遷移する信号である。
期間Ｐ４では、期間Ｐ３で充電された容量Ｃ１の正極である端子Ｔｃ１は、ＮＭＯＳトランジスタＭＮ１のゲートと接続される。期間Ｐ３で充電された容量Ｃ１の負極である端子Ｔｃ２は、ＮＭＯＳトランジスタＭＮ１のドレインと接続される。これにより、ＮＭＯＳトランジスタＭＮ１のゲート−ドレイン間に、ＮＭＯＳトランジスタＭＮ１の降下電圧（ドレイン−ソース間電圧）と同じ大きさの電圧が印可される。よって、ＮＭＯＳトランジスタＭＮ１のゲート電圧が、ドレイン電圧よりもＮＭＯＳトランジスタＭＮ１の閾値電圧ＶＴだけ昇圧される。これにより、ＮＭＯＳトランジスタＭＮ１での電圧降下が補償され、期間Ｐ２では期間Ｐ１に比べて出力電圧ＶＯＵＴが閾値電圧ＶＴだけ昇圧される。このときのサブ整流回路１０ｂの等価回路図は、図５Ｂと同様である。
その後、入力信号Ｖｉｎが上昇すると、タイミング信号生成回路１は、タイミング信号φ２をＨｉｇｈからＬｏｗに、タイミング信号φ２ＢをＬｏｗからＨｉｇｈに遷移させる（タイミングＴ６）。これにより、期間Ｐ６が再度開始する。タイミングＴ６後、入力信号Ｖｉｎの値は正の値となり、その後上昇に転じて再度負の値をとる。そして、入力信号Ｖｉｎが所定の負の値−Ｖ１に達する（タイミングＴ４）と、タイミング信号生成回路１は、再びタイミング信号φ２をＬｏｗからＨｉｇｈに、タイミング信号φ２ＢをＨｉｇｈからＬｏｗに遷移させる（タイミングＴ５）。
なお、サブ整流回路１０ｄは、入力端子ＩＮ４が第２の出力端子Ｔｏｕｔ２と接続され、出力端子ＯＵＴ４が第２の入力端子Ｔｉｎ２と接続される他は、サブ整流回路１０ａと同様の動作を行う。サブ整流回路１０ｃは、入力端子ＩＮ３が第２の出力端子Ｔｏｕｔ２と接続され、出力端子ＯＵＴ３が第１の入力端子Ｔｉｎ１と接続される他は、サブ整流回路１０ｂと同様の動作を行う。
よって、サブ整流回路１０ｂ及び１０ｃは、サブ整流回路１０ａ及び１０ｄと同様の整流動作を行う。しかも、サブ整流回路１０ｂ及び１０ｃは、入力信号Ｖｉｎが負の値をとる場合に整流動作を行うため、サブ整流回路１０ａ及び１０ｄに対して相補的に整流動作を行う。つまり、サブ整流回路１０ａ及び１０ｄ並びにサブ整流回路１０ｂ及び１０ｃを組み合わせることで、全波整流動作を実現することが可能である。従って、本構成によれば、効率的な全波整流動作が可能となり、整流回路３００から回収される電力を増大させることができる。
実施の形態３にかかる整流回路３００では、整流回路２００と比較すると、ダイオード２１及び２２をサブ整流回路に置換しているため、ダイオード２１及び２２で生じていた電圧降下を補償でき、実効的な入力電圧Ｖｉｎ＋の振幅をより大きく確保できる。その結果、整流回路２００に比較して回収される電力をさらに増大させることができる。
実施の形態４
次に、実施の形態４にかかるタイミング信号生成回路１ａについて説明する。タイミング信号生成回路１ａは、サブ整流回路１０に組み込まれるタイミング信号生成回路１の具体例である。図１０は、実施の形態４にかかるタイミング信号生成回路１ａの構成を示すブロック図である。ここでは、タイミング信号生成回路１ａがサブ整流回路１０又は１０ａに組み込まれる場合について説明する。タイミング信号生成回路１ａは、バッファ部３１を有する。
バッファ部３１は、インバータＩＮＶ１及びＩＮＶ２を有する。インバータＩＮＶ１の入力には、入力信号Ｖｉｎ＋が入力される。インバータＩＮＶ１の出力は、インバータＩＮＶ２の入力と接続されるとともに、タイミング信号φ１Ｂを出力する。インバータＩＮＶ２の出力は、タイミング信号φ１Ｂの反転信号であるタイミング信号φ１を出力する。なお、インバータＩＮＶ１及びＩＮＶ２は外部電源から電源電圧ＶＤが供給される。
ここで、インバータＩＮＶ１は、論理閾値ＶＴＨ＿ＩＮＶを有する。すなわち、入力信号Ｖｉｎ＋が論理閾値ＶＴＨ＿ＩＮＶに到達するまでは、インバータＩＮＶ１が出力するタイミング信号φ１Ｂの電圧レベルは変化しない。つまり、インバータＩＮＶ１には、論理閾値ＶＴＨ＿ＩＮＶを利用することにより、タイミング信号φ１Ｂを、入力信号Ｖｉｎ＋に一定の遅延を付与した信号として、自動的に生成することができる。
なお、入力信号Ｖｉｎ＋が論理閾値ＶＴＨ＿ＩＮＶに到達したならば、インバータＩＮＶ１を十分な電圧レベル（例えば、電源電圧ＶＤ）のタイミング信号φ１Ｂを出力する。これにより、インバータＩＮＶ２は、タイミング信号φ１Ｂの遷移に同期して、タイミング信号φ１の電圧レベルを遷移させることができる。
以上説明したように、タイミング信号生成回路１ａによれば、図４及び図７に示すようなタイミング信号φ１及びφ１Ｂを生成することができる。
なお、タイミング信号生成回路１ａをサブ整流回路１０ｂに組み込む場合には、同様の構成のまま、入力信号を入力信号Ｖｉｎ＋から入力信号Ｖｉｎ−に変更するだけで、タイミング信号φ２及びφ２Ｂを生成できることは言うまでもない。タイミング信号生成回路１ａをサブ整流回路１０ｃ及び１０ｄに組み込む場合には、同様の構成のまま、インバータＩＮＶ１の入力を第２の出力端子と接続することで、タイミング信号φ２及びφ２Ｂを生成できることは言うまでもない。
実施の形態５
次に、実施の形態５にかかる整流回路５００について説明する。図１１は、実施の形態５にかかる整流回路５００の構成を模式的に示すブロック図である。整流回路５００は、実施の形態２にかかる整流回路２００に、平滑回路４１、ＤＣ−ＤＣコンバータ４２及び二次電池４３を追加した構成を有する。また、整流回路５００では、サブ整流回路１０ａ及び１０ｂに供給する電源電圧として、整流回路５００の出力電圧ＶＯＵＴを用いる。
平滑回路４１は、第１の出力端子Ｔｏｕｔ１と第２の出力端子Ｔｏｕｔ２との間に接続され、出力電圧ＶＯＵＴの値を平滑化する。
ＤＣ−ＤＣコンバータ４２は、第１の出力端子Ｔｏｕｔ１及び第２の出力端子の前段に挿入される。ＤＣ−ＤＣコンバータ４２は、サブ整流回路１０ａ及び１０ｂから出力される電圧を、例えば昇圧して、昇圧した電圧を出力電圧ＶＯＵＴとして出力する。
二次電池４３は、第１の出力端子Ｔｏｕｔ１と第２の出力端子Ｔｏｕｔ２との間に接続され、両端子間の電圧により充電される。
また、第１の出力端子Ｔｏｕｔ１は、サブ整流回路１０ａ及び１０ｂの電源端子、ＤＣ−ＤＣコンバータ４２の電源端子と接続される。これにより、サブ整流回路１０ａ及び１０ｂ、ＤＣ−ＤＣコンバータ４２には、第１の出力端子Ｔｏｕｔ１からの出力電圧ＶＯＵＴが、電源電圧として供給される。
本構成によれば、整流回路５００自身が生成する出力電圧を、サブ整流回路１０ａ及び１０ｂの電源電圧として使用することができるので、別途の電源を必要としない。これにより、整流回路５００を組み込むシステムの構成を簡略化することができる。
なお、本構成では、入力信号Ｖｉｎの電圧レベルの絶対値が小さい場合には、整流回路５００の出力電圧ＶＯＵＴの振幅も小さくなる。しかし、整流回路５００は二次電池４３を有するので、第１の出力端子Ｔｏｕｔ１の電圧は、二次電池４３の出力電圧のレベルに保たれる。これにより、入力信号Ｖｉｎの電圧レベルが低い場合でも、タイミング信号生成回路１のインバータＩＮＶ１及びＩＮＶ２への電源供給電圧が十分な電圧レベルに保たれる。これにより、入力信号Ｖｉｎの電圧レベルの絶対値が小さい場合でも、タイミング信号生成回路１は、好適にタイミング信号を生成することができる。その結果、整流回路５００は、入力信号Ｖｉｎの電圧レベルにかかわりなく、効率的な整流動作を行うことが可能となる。
なお、上述では、整流回路５００が二次電池４３を有する例について説明したがこれは例示に過ぎない。つまり、二次電池４３に代えて、乾電池などの他の電圧源を用いることができることは勿論である。
実施の形態６
次に、実施の形態６にかかる整流回路６００について説明する。図１２は、実施の形態６にかかる整流回路６００の構成を模式的に示すブロック図である。整流回路６００は、実施の形態３にかかる整流回路３００に、平滑回路４１、ＤＣ−ＤＣコンバータ４２及び二次電池４３を追加した構成を有する。また、整流回路６００では、サブ整流回路１０ａ、１０ｂ、１０ｃ及び１０ｄに供給する電源電圧として、整流回路６００の出力電圧ＶＯＵＴを用いる。
平滑回路４１は、第１の出力端子Ｔｏｕｔ１と第２の出力端子Ｔｏｕｔ２との間に接続され、出力電圧ＶＯＵＴの値を平滑化する。
ＤＣ−ＤＣコンバータ４２は、第１の出力端子Ｔｏｕｔ１及び第２の出力端子の前段に挿入される。ＤＣ−ＤＣコンバータ４２は、サブ整流回路１０ａ及び１０ｂから出力される電圧を、例えば昇圧して、昇圧した電圧を出力電圧ＶＯＵＴとして出力する。
二次電池４３は、第１の出力端子Ｔｏｕｔ１と第２の出力端子Ｔｏｕｔ２との間に接続され、両端子間の電圧により充電される。
また、第１の出力端子Ｔｏｕｔ１は、サブ整流回路１０ａ、１０ｂ、１０ｃ及び１０ｄの電源端子、ＤＣ−ＤＣコンバータ４２の電源端子と接続される。これにより、サブ整流回路１０ａ及び１０ｂ、ＤＣ−ＤＣコンバータ４２には、第１の出力端子Ｔｏｕｔ１からの出力電圧ＶＯＵＴが、電源電圧として供給される。
本構成によれば、整流回路６００自身が生成する出力電圧を、サブ整流回路１０ａ、１０ｂ、１０ｃ及び１０ｄの電源電圧として使用することができるので、別途の電源を必要としない。これにより、整流回路６００を組み込むシステムの構成を簡略化することができる。
なお、本構成では、入力信号Ｖｉｎの電圧レベルの絶対値が小さい場合には、整流回路６００の出力電圧ＶＯＵＴの振幅も小さくなる。しかし、整流回路６００は二次電池４３を有するので、第１の出力端子Ｔｏｕｔ１の電圧は、二次電池４３の出力電圧のレベルに保たれる。これにより、入力信号Ｖｉｎの電圧レベルが低い場合でも、タイミング信号生成回路１のインバータＩＮＶ１及びＩＮＶ２への電源供給電圧が十分な電圧レベルに保たれる。これにより、入力信号Ｖｉｎの電圧レベルの絶対値が小さい場合でも、タイミング信号生成回路１は、好適にタイミング信号を生成することができる。その結果、整流回路６００は、入力信号Ｖｉｎの電圧レベルにかかわりなく、効率的な整流動作を行うことが可能となる。
なお、上述では、整流回路６００が二次電池４３を有する例について説明したがこれは例示に過ぎない。つまり、二次電池４３に代えて、乾電池などの他の電圧源を用いることができることは勿論である。
実施の形態６にかかる整流回路６００では、整流回路５００と比較すると、ダイオード２１及び２２をサブ整流回路に置換しているため、ダイオード２１及び２２で生じていた電圧降下を補償でき、実効的な入力電圧Ｖｉｎ＋の振幅をより大きく確保できる。その結果、整流回路５００に比較して回収される電力をさらに増大させることができる。
実施の形態７
次に、実施の形態７にかかる整流回路７００について説明する。図１３は、実施の形態７にかかる整流回路７００の構成を模式的に示すブロック図である。整流回路７００は、実施の形態５にかかる整流回路５００の構成転換例である。整流回路７００は、整流回路５００の二次電池４３を削除し、ダイオード５１〜５４を追加した構成を有する。
ダイオード５１は、アノードが第１の入力端子Ｔｉｎ１と接続され、カソードが第１の出力端子Ｔｏｕｔ１と接続される。ダイオード５２は、アノードが第２の入力端子Ｔｉｎ２と接続され、カソードが第１の出力端子Ｔｏｕｔ１と接続される。ダイオード５３は、アノードが第２の出力端子Ｔｏｕｔ２と接続され、カソードが第１の入力端子Ｔｉｎ１と接続される。ダイオード５４は、アノードが第２の出力端子Ｔｏｕｔ２と接続され、カソードが第２の入力端子Ｔｉｎ２と接続される。
なお、ダイオード５１〜５４は、例えば、ドレインとゲートとが接続（いわゆるダイオード接続）された、ＮＭＯＳトランジスタを用いることができる。この場合、ダイオード接続されたＮＭＳＯトランジスタのドレインがアノード、ソースがカソードとなる。
つまり、ダイオード５１〜５４は、サブ整流回路１０ａ及び１０ｂ、ダイオード２１及び２２と同様に、１つの全波整流回路を構成する。整流回路７００のその他の構成は、整流回路５００と同様であるので、説明を省略する。
本構成によれば、整流回路５００と比べて、入力信号Ｖｉｎの電圧レベルの絶対値が小さい場合でも、整流回路７００の出力電圧ＶＯＵＴの振幅低下を、二次電池４３が無くとも、ダイオード５１〜５４が構成する全波整流回路により抑制できる。これにより、入力信号Ｖｉｎの電圧レベルが低い場合でも、タイミング信号生成回路１のインバータＩＮＶ１及びＩＮＶ２への電源供給電圧が十分な電圧レベルに保たれる。これにより、入力信号Ｖｉｎの電圧レベルの絶対値が小さい場合でも、タイミング信号生成回路１は、好適にタイミング信号を生成することができる。その結果、整流回路７００は、入力信号Ｖｉｎの電圧レベルにかかわりなく、効率的な整流動作を行うことが可能となる。
実施の形態８
次に、実施の形態８にかかる整流回路８００について説明する。図１４は、実施の形態８にかかる整流回路８００の構成を模式的に示すブロック図である。整流回路８００は、実施の形態６にかかる整流回路６００の構成転換例である。整流回路８００は、整流回路６００の二次電池４３を削除し、ダイオード５１〜５４を追加した構成を有する。
ダイオード５１は、アノードが第１の入力端子Ｔｉｎ１と接続され、カソードが第１の出力端子Ｔｏｕｔ１と接続される。ダイオード５２は、アノードが第２の入力端子Ｔｉｎ２と接続され、カソードが第１の出力端子Ｔｏｕｔ１と接続される。ダイオード５３は、アノードが第２の出力端子Ｔｏｕｔ２と接続され、カソードが第１の入力端子Ｔｉｎ１と接続される。ダイオード５４は、アノードが第２の出力端子Ｔｏｕｔ２と接続され、カソードが第２の入力端子Ｔｉｎ２と接続される。
なお、ダイオード５１〜５４は、例えば、ドレインとゲートとが接続（いわゆるダイオード接続）された、ＮＭＯＳトランジスタを用いることができる。この場合、ダイオード接続されたＮＭＯＳトランジスタのドレインがアノード、ソースがカソードとなる。
つまり、ダイオード５１〜５４は、サブ整流回路１０ａ、１０ｂ、１０ｃ及び１０ｄ、ダイオード２１及び２２と同様に、１つの全波整流回路を構成する。整流回路８００のその他の構成は、整流回路７００と同様であるので、説明を省略する。
本構成によれば、整流回路７００と比べて、入力信号Ｖｉｎの電圧レベルの絶対値が小さい場合でも、整流回路８００の出力電圧ＶＯＵＴの振幅低下を、二次電池４３が無くとも、ダイオード５１〜５４が構成する全波整流回路により抑制できる。これにより、入力信号Ｖｉｎの電圧レベルが低い場合でも、タイミング信号生成回路１のインバータＩＮＶ１及びＩＮＶ２への電源供給電圧が十分な電圧レベルに保たれる。これにより、入力信号Ｖｉｎの電圧レベルの絶対値が小さい場合でも、タイミング信号生成回路１は、好適にタイミング信号を生成することができる。その結果、整流回路８００は、入力信号Ｖｉｎの電圧レベルにかかわりなく、効率的な整流動作を行うことが可能となる。
実施の形態８にかかる整流回路８００では、整流回路７００と比較すると、ダイオード２１及び２２をサブ整流回路に置換しているため、ダイオード２１及び２２で生じていた電圧降下を補償でき、実効的な入力電圧Ｖｉｎの振幅をより大きく確保できる。その結果、整流回路７００に比較して回収される電力をさらに増大させることができる。
実施の形態９
次に、実施の形態９にかかるタイミング信号生成回路１ｂについて説明する。図１５は、実施の形態９にかかるタイミング信号生成回路１ｂの構成を模式的に示すブロック図である。タイミング信号生成回路１ｂは、実施の形態４にかかるタイミング信号生成回路１ａに、レベルシフタ６１を追加した構成を有する。
レベルシフタ６１は、バッファ部３１の前段に挿入される。レベルシフタ６１は、容量Ｃ６及びインバータＩＮＶ６を有する。インバータＩＮＶ６は、ＰＭＯＳトランジスタＭＰ６及びＮＭＯＳトランジスタＭＮ６を有する。ＰＭＯＳトランジスタＭＰ６のソースには、電源電圧ＶＤが供給される。ＰＭＯＳトランジスタＭＰ６及びＮＭＯＳトランジスタＭＮ６のドレインは相互に接続され、インバータＩＮＶ６の出力に対応する。ＮＭＯＳトランジスタＭＮ６のソースには、グランド電圧が供給される。ＰＭＯＳトランジスタＭＰ６及びＮＭＯＳトランジスタＭＮ６のゲートはインバータＩＮＶ６の入力に対応し、容量Ｃ６を介して入力信号Ｖｉｎ＋が印加される。
レベルシフタ６１は、入力信号Ｖｉｎ＋がＮＭＯＳトランジスタＭＮ６の閾値、すなわちインバータＩＮＶ６の論理閾値ＶＴＨ＿ＩＮＶ６を超える場合に、入力信号Ｖｉｎ＋をインバータＩＮＶ６の論理閾値ＶＴＨ＿ＩＮＶ６だけレベルシフトした電圧（ＶＴＨ＿ＩＮＶ６＋Ｖｉｎ＋）を、バッファ部３１に出力する。
なお、タイミング信号は、入力信号の立ち上がりから所定の遅延の後に遷移することが必要である。そのため、インバータＩＮＶ６の論理閾値ＶＴＨ＿ＩＮＶ６は、バッファ部３１のインバータＩＮＶ１の論理閾値ＶＴＨ＿ＩＮＶよりも小さいことが望ましい。もし、ＶＴＨ＿ＩＮＶ６＞ＶＴＨ＿ＩＮＶである場合には、バッファ部３１がレベルシフタ６１から電圧を受けた場合に、タイミング信号φ１は「０」、タイミング信号φ１Ｂは「１」になってしまう。これにより、遅延ＴＤが無くなってしまい、電位差保持回路３における充電動作を適切に行うことができなくなるからである。
この事情を鑑みれば、論理閾値ＶＴＨ＿ＩＮＶ６は、ＶＴＨ＿ＩＮＶの１／２以下でることが望ましい。なお、論理閾値ＶＴＨ＿ＩＮＶ６の設定値は例示に過ぎず、この例に限られるものではない。
実施の形態１０
次に、実施の形態１０にかかるタイミング信号生成回路１ｃについて説明する。図１６は、実施の形態１０にかかるタイミング信号生成回路１ｃの構成を模式的に示すブロック図である。タイミング信号生成回路１ｃは、実施の形態９にかかるタイミング信号生成回路１ｂに、タイミング信号昇圧回路７１及び７２を追加した構成を有する。タイミング信号昇圧回路７１及び７２は、同一の構成を有する。
図１７は、タイミング信号昇圧回路７１の構成例を示すブロック図である。タイミング信号昇圧回路７１は、ＰＭＯＳトランジスタＭＰ７１及びＭＰ７２、ＮＭＯＳトランジスタＭＮ７１〜７３、容量Ｃ７を有する。ＰＭＯＳトランジスタＭＰ７１のソースには、電源電圧ＶＤが供給される。ＰＭＯＳトランジスタＭＰ７１及びＮＭＯＳトランジスタＭＮ７２のドレインは相互に接続される。ＮＭＯＳトランジスタＭＮ７１のソースには、グランド電圧が供給される。ＰＭＯＳトランジスタＭＰ７１及びＮＭＯＳトランジスタＭＮ７１のゲートは、入力端子Ｔ７ａと接続される。
ＮＭＯＳトランジスタＭＮ７３のドレインには、電源電圧ＶＤが供給される。ＮＭＯＳトランジスタＭＮ７３のゲートは、ドレインと接続される。ＮＭＯＳトランジスタＭＮ７３のソースは、容量Ｃ７を介して、ＰＭＯＳトランジスタＭＰ７１及びＮＭＯＳトランジスタＭＮ７２のドレインと接続される。
ＰＭＯＳトランジスタＭＰ７２のソースは、ＮＭＯＳトランジスタＭＮ７３のソースと接続される。ＰＭＯＳトランジスタＭＰ７２及びＮＭＯＳトランジスタＭＮ７２のドレインは相互に接続され、かつ、出力端子Ｔ７ｂと接続される。ＮＭＯＳトランジスタＭＮ７２のソースには、グランド電圧が供給される。ＰＭＯＳトランジスタＭＰ７２及びＮＭＯＳトランジスタＭＮ７２のゲートは、入力端子Ｔ７ａと接続される。
本構成によれば、出力端子Ｔ７ｂからは、例えば、入力端子Ｔ７ａに入力される信号の２倍の電圧振幅を有する信号が出力される。これにより、入力信号Ｖｉｎが小さい場合でも、タイミング信号を生成が可能となり、整流動作を開始することができる。
実施の形態１１
次に、実施の形態１１にかかるサブ整流回路１０ｅについて説明する。図１８は、実施の形態１１にかかるサブ整流回路１０ｅの構成を模式的に示すブロック図である。サブ整流回路１０ｅは、実施の形態１１にかかるサブ整流回路１０のＮＭＯＳトランジスタＭＮ１を、ＰＭＯＳトランジスタＭＰ１に置換した構成を有する。
ＰＭＯＳトランジスタＭＰ１は、ソースが入力端子ＩＮと接続され、ドレインが出力端子ＯＵＴと接続される。また、ＰＭＯＳトランジスタＭＰ１のソース、ドレイン及びゲートは、切替回路２ａと接続される。
切替回路２ａは、タイミング信号φ１及びφ１Ｂに応じて、ＰＭＯＳトランジスタＭＰ１と電位差保持回路３と間の接続を切り替える。切替回路２ａには、外部の電源から、電源電圧ＶＤが供給される。
タイミング信号生成回路１及び電位差保持回路３については、実施の形態１と同様であるので、説明を省略する。
切替回路２ａ及び電位差保持回路３の構成について詳細に説明する。図１９は、実施の形態１１にかかるサブ整流回路１０ｅの切替回路２ａ及び電位差保持回路３の構成を示す回路図である。切替回路２ａは、スイッチＳＷ８１〜ＳＷ８５を有する。電位差保持回路３は、実施の形態１と同様、容量Ｃ１により構成される。スイッチＳＷ８１は、ＰＭＯＳトランジスタＭＰ１のゲートと容量Ｃ１の端子Ｔｃ２との間に挿入される。スイッチＳＷ８２は、容量Ｃ１の端子Ｔｃ１と出力端子ＯＵＴ及びＰＭＯＳトランジスタＭＰ１のドレインとの間に挿入される。スイッチＳＷ８３は、容量Ｃ１の端子Ｔｃ２と出力端子ＯＵＴ及びＰＭＯＳトランジスタＭＰ１のドレインとの間に挿入される。スイッチＳＷ８４は、容量Ｃ１の端子Ｔｃ１と入力端子ＩＮ及びＰＭＯＳトランジスタＭＰ１のソースとの間に挿入される。スイッチＳＷ８５は、ＰＭＯＳトランジスタＭＰ１のゲートと出力端子ＯＵＴ及びＰＭＯＳトランジスタＭＰ１のドレインとの間に挿入される。
スイッチＳＷ８１及びＳＷ８２は、タイミング信号φ１に応じてオン／オフする。具体的には、スイッチＳＷ８１及びＳＷ８２は、タイミング信号φ１がＨｉｇｈである場合にオンとなり、タイミング信号φ１がＬｏｗである場合にオフなる。スイッチＳＷ８３〜ＳＷ８５は、タイミング信号φ１Ｂに応じてオン／オフする。具体的には、スイッチＳＷ８３〜ＳＷ８５は、タイミング信号φ１ＢがＨｉｇｈである場合にオンとなり、タイミング信号φ１がＬｏｗである場合にオフなる。タイミング信号φ１Ｂはタイミング信号φ１の反転信号であるので、スイッチＳＷ８１及びＳＷ８２は、スイッチＳＷ８３〜ＳＷ８５に対して相補的にオン/オフする。
すなわち、サブ整流回路１０ｅは、実施の形態１にかかるサブ整流回路１０のＮＭＯＳトランジスタＭＮ１及び切替回路２を、入力端子ＩＮ、出力端子ＯＵＴ及び容量Ｃ１に対して左右ミラー反転し、さらに、ＮＭＯＳトランジスタＭＮ１をＰＭＯＳトランジスタＭＰ１に置換した構成を有する。
サブ整流回路１０ｅは、実施の形態１にかかるサブ整流回路１０と同様の動作を行うことができる。よって、ＰＭＯＳトランジスタを用いたサブ整流回路１０ｅを適用することにより、上述の実施の形態にかかる整流回路を、同様に構成することが可能である。
その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述の実施の形態にかかる整流回路及びサブ整流回路は、振動や圧力等の低周波のエネルギー源に対するインタフェースに適用することにより、効率的に電力を解消することができる。ただし、これは適用例に過ぎず、より周波数の高い領域においても適用可能である。
実施の形態１にかかる整流回路１００についても、実施の形態５にかかる整流回路５００と同様に、平滑回路、ＤＣ−ＤＣコンバータ及び二次電池を導入することができることは勿論である。実施の形態１にかかる整流回路１００に、入力端子Ｔｉｎ２と第２の出力端子Ｔｏｕｔ２との間に、図６のダイオード２１又は図８のサブ整流回路１０ｄを追加することも可能である。また、実施の形態１にかかる整流回路１００に、実施の形態７にかかる整流回路７００と同様に、ダイオードを適宜追加することが可能である。さらに、実施の形態１にかかる整流回路１００では、整流回路５００、６００及び７００と同様に、タイミング信号生成回路に第１の出力端子Ｔｏｕｔ１から出力される出力電圧ＶＯＵＴを、電源電圧として供給することができる。
実施の形態９にかかるレベルシフタ６１、実施の形態１０にかかるタイミング信号昇圧器７１及び７２は、タイミング信号生成回路１０ｂ、１０ｃ及び１０ｄにも同様に追加することができる。
また、上述の実施の形態にかかる整流回路において、サブ整流回路１０ａ、１０ｂ、１０ｃ、１０ｄ及び１０は、適宜実施の形態１１にかかるサブ整流回路１０ｅに置き換えることが可能である。
上記の実施の形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
（付記１）入力端子に入力される信号を整流した信号を出力端子から出力する第１の回路を備え、前記第１の回路は、入力信号が入力される前記入力端子と、前記出力端子と、の間に接続された第１のトランジスタと、両端に印可される電位差を保持する電位差保持回路と、複数のスイッチを有し、前記複数のスイッチのそれぞれを開又は閉にすることにより、前記入力信号の電圧が所定値以下の場合には、前記第１のトランジスタの降下電圧を前記電位差保持回路に保持させ、前記入力信号の電圧が前記所定値よりも大きい場合には、前記電位差保持回路に保持した前記降下電圧を前記第１のトランジスタの制御端子に印可する切替回路と、を備える、整流回路。
（付記２）前記切替回路の前記複数のスイッチの開閉を制御するタイミング信号を生成するタイミング信号生成回路を更に備える、付記１に記載の整流回路。
（付記３）前記タイミング信号は、第１のタイミング信号と、前記第１のタイミング信号の反転信号である第２のタイミング信号と、を含み、前記タイミング信号生成回路は、前記入力信号の電圧が前記所定値以下の場合に、前記第１のタイミング信号を第１の電圧レベルとし、前記第２のタイミング信号を第２の電圧レベルとし、前記入力信号の電圧が前記所定値よりも大きい場合に、前記第１のタイミング信号を前記第２の電圧レベルとし、前記第２のタイミング信号を前記第１の電圧レベルとする、付記２に記載の整流回路。
（付記４）前記タイミング信号生成回路は、前記入力信号が入力し、前記入力信号の反転信号を前記第２のタイミング信号として出力する第１のインバータと、前記第２のタイミング信号が入力し、前記第２のタイミング信号の反転信号を前記第１のタイミング信号として出力する第２のインバータと、を備え、前記第１のインバータの論理閾値により、前記所定値が決定される、付記３に記載の整流回路。
（付記５）前記切替回路は、前記入力信号の電圧が前記所定値以下の場合には、前記電位差保持回路を前記第１のトランジスタと並列に接続し、前記入力信号の電圧が前記所定値よりも大きい場合には、前記電位差保持回路の正電荷が蓄積された端子を前記第１のトランジスタの前記制御端子であるゲートと接続し、前記電位差保持回路の負電荷が蓄積された端子を前記第１のトランジスタのドレインと接続する、付記４に記載の整流回路。
（付記６）前記切替回路は、前記第１のトランジスタの前記ゲートと前記電位差保持回路の第１の端子との間に挿入された第１のスイッチと、前記第１のトランジスタの前記ドレインと前記電位差保持回路の第２の端子との間に挿入され、前記第１のスイッチに同期して開閉する第２のスイッチと、前記第１のトランジスタの前記ドレインと前記第１の端子との間に挿入され、前記第１及び第２のスイッチに対して相補的に開閉する第３のスイッチと、前記第１のトランジスタのソースと前記第２の端子との間に挿入され、前記第１及び第２のスイッチに対して相補的に開閉する第４のスイッチと、を備え、前記入力信号の電圧が前記所定値以下の場合には、前記第１及び第２のスイッチが短絡され、前記第３及び第４のスイッチが開放され、前記入力信号の電圧が前記所定値よりも大きい場合には、前記第１及び第２のスイッチが開放され、前記第３及び第４のスイッチが短絡される、付記５に記載の整流回路。
（付記７）前記第１及び第２のスイッチは、前記第１のタイミング信号が前記第１の電圧レベルの場合に短絡され、前記第１のタイミング信号が前記第２の電圧レベルの場合に開放され、前記第３及び第４のスイッチは、前記第２のタイミング信号が前記第１の電圧レベルの場合に短絡され、前記第１のタイミング信号が前記第２の電圧レベルの場合に開放される、付記６に記載の整流回路。
（付記８）前記切替回路は、前記第１のトランジスタの前記ドレインと前記ゲートのとの間に挿入され、前記第１及び第２のスイッチに対して相補的に開閉する第５のスイッチを更に備え、前記入力信号の電圧が前記所定値以下の場合には、前記第５のスイッチが開放され、前記前記入力信号の電圧が前記所定値よりも大きい場合には、前記第５のスイッチが短絡される、付記７に記載の整流回路。
（付記９）前記第５のスイッチは、前記第２のタイミング信号が前記第１の電圧レベルの場合に短絡され、前記第１のタイミング信号が前記第２の電圧レベルの場合に開放される、付記８に記載の整流回路。
（付記１０）交流電源の正極側端子と前記第１の回路の前記入力端子との間に接続され、前記交流電源から前記入力信号である第１の入力信号が入力される第１の入力端子と、前記第１の回路の前記出力端子と接続される第１の出力端子と、前記交流電源の負極側端子と接続され、前記交流電源から第２の入力信号が入力される第２の入力端子と、前記第２の入力端子と接続される第２の出力端子と、前記第１の出力端子と前記第２の出力端子との間に接続される平滑回路と、を更に備える、付記１乃至９のいずれかに記載の整流回路。
（付記１１）交流電源の正極側端子と前記第１の回路の前記入力端子との間に接続され、前記交流電源から前記入力信号である第１の入力信号が入力される第１の入力端子と、前記第１の回路の前記出力端子と接続される第１の出力端子と、前記交流電源の負極側端子と接続され、前記交流電源から第２の入力信号が入力される第２の入力端子と、前記第２の入力端子と接続される第２の出力端子と、前記第１の回路の前記出力端子と前記第１の出力端子との間、及び、前記第２の入力端子と前記第２の出力端子との間に挿入され、前記第１及び前記第２出力端子からの出力電圧を変圧するＤＣ−ＤＣコンバータと、を更に備える、付記１乃至９のいずれかに記載の整流回路。
（付記１２）交流電源の正極側端子と前記第１の回路の前記入力端子との間に接続され、前記交流電源から前記入力信号である第１の入力信号が入力される第１の入力端子と、前記第１の回路の前記出力端子と接続される第１の出力端子と、前記交流電源の負極側端子と接続され、前記交流電源から第２の入力信号が入力される第２の入力端子と、前記第２の入力端子と接続される第２の出力端子と、前記第１の出力端子と前記第２の出力端子との間に接続される二次電池と、を更に備え、前記タイミング信号生成回路の前記第１及び第２のインバータは、前記第１の出力端子と接続されることにより電源供給を受ける、付記４に記載の整流回路。
（付記１３）交流電源の正極側端子と前記第１の回路の前記入力端子との間に接続され、前記交流電源から前記入力信号である第１の入力信号が入力される第１の入力端子と、前記第１の回路の前記出力端子と接続される第１の出力端子と、前記交流電源の負極側端子と接続され、前記交流電源から第２の入力信号が入力される第２の入力端子と、第２の出力端子と、前記第１の回路と同じ構成を有する第２の回路と、第１及び第２のダイオードと、を更に備え、前記第２の回路の入力端子は前記第２の入力端子と接続され、前記第２の回路の出力端子は前記第１の出力端子と接続され、前記第１のダイオードのアノードは前記第２の出力端子と接続され、前記第１のダイオードのカソードは前記第１の入力端子と接続され、前記第２のダイオードのアノードは前記第２の出力端子と接続され、前記第２のダイオードのカソードは前記第２の入力端子と接続される、付記４に記載の整流回路。
（付記１４）第３乃至６のダイオードを更に備え、前記第３のダイオードのアノードは前記第１の入力端子と接続され、前記第３のダイオードのカソードは前記第１の出力端子と接続され、前記第４のダイオードのアノードは前記第２の入力端子と接続され、前記第４のダイオードのカソードは前記第１の出力端子と接続され、前記第５のダイオードのアノードは前記第２の出力端子と接続され、前記第５のダイオードのカソードは前記第１の入力端子と接続され、前記第６のダイオードのアノードは前記第２の出力端子と接続され、前記第６のダイオードのカソードは前記第２の入力端子と接続され、前記タイミング信号生成回路の前記第１及び第２のインバータは、前記第１の出力端子と接続されることにより電源供給を受ける、付記１３に記載の整流回路。
（付記１５）交流電源の正極側端子と前記第１の回路の前記入力端子との間に接続され、前記交流電源から前記入力信号である第１の入力信号が入力される第１の入力端子と、前記第１の回路の前記出力端子と接続される第１の出力端子と、前記交流電源の負極側端子と接続され、前記交流電源から第２の入力信号が入力される第２の入力端子と、第２の出力端子と、前記第１の回路と同じ構成を有する第２乃至４の回路と、を更に備え、前記第２の回路の入力端子は前記第２の入力端子と接続され、前記第２の回路の出力端子は前記第１の出力端子と接続され、前記第３の回路の入力端子は前記第１の入力端子と接続され、前記第３の回路の出力端子は前記第２の出力端子と接続され、前記第４の回路の入力端子は前記第２の入力端子と接続され、前記第４の回路の出力端子は前記第２の出力端子と接続される、付記４に記載の整流回路。
（付記１６）第１乃至４のダイオードを更に備え、前記第１のダイオードのアノードは前記第１の入力端子と接続され、前記第１のダイオードのカソードは前記第１の出力端子と接続され、前記第２のダイオードのアノードは前記第２の入力端子と接続され、前記第２のダイオードのカソードは前記第１の出力端子と接続され、前記第３のダイオードのアノードは前記第２の出力端子と接続され、前記第３のダイオードのカソードは前記第１の入力端子と接続され、前記第４のダイオードのアノードは前記第２の出力端子と接続され、前記第４のダイオードのカソードは前記第２の入力端子と接続され、前記タイミング信号生成回路の前記第１及び第２のインバータは、前記第１の出力端子と接続されることにより電源供給を受ける、付記１５に記載の整流回路。
（付記１７）前記タイミング信号生成回路は、前記入力信号の電圧レベルを所定の値だけ上昇させた信号を前記第１のインバータに出力するレベルシフタを更に備える、付記４に記載の整流回路。
（付記１８）前記タイミング信号生成回路は、前記第１のインバータから出力される信号を昇圧し、昇圧した信号を前記２のタイミング信号として出力する第１の昇圧回路と、前記第２のインバータから出力される信号を昇圧し、昇圧した信号を前記１のタイミング信号として出力する第２の昇圧回路と、を更に備える、付記１７に記載の整流回路。
（付記１９）入力端子に入力される信号を整流した信号を出力端子から出力する第１の回路を備え、前記第１の回路は、入力信号が入力される前記入力端子と、前記出力端子と、の間に接続された第１のトランジスタと、両端に印可される電位差を保持する電位差保持回路と、複数のスイッチを有し、前記複数のスイッチのそれぞれを開又は閉にすることにより、第１のモードでは、前記電位差保持回路の第１の端子を前記入力端子と接続し、前記電位差保持回路の第２の端子を前記出力端子と接続し、第２のモードでは、前記電位差保持回路の前記第１の端子を前記第１のトランジスタの制御端子と接続し、前記電位差保持回路の前記第２の端子を前記第１のトランジスタのドレインと接続する切替回路と、を備える、整流回路。
（付記２０）前記切替回路の前記複数のスイッチの開閉を制御するタイミング信号を生成するタイミング信号生成回路を更に備える、付記１９に記載の整流回路。
（付記２１）前記タイミング信号は、第１のタイミング信号と、前記第１のタイミング信号の反転信号である第２のタイミング信号と、を含み、前記タイミング信号生成回路は、前記入力信号の電圧が所定値以下の場合である前記第１のモードにおいて、前記第１のタイミング信号を第１の電圧レベルとし、前記第２のタイミング信号を第２の電圧レベルとし、前記入力信号の電圧が前記所定値よりも大きい場合である前記第２のモードにおいて、前記第１のタイミング信号を前記第２の電圧レベルとし、前記第２のタイミング信号を前記第１の電圧レベルとする、付記２０に記載の整流回路。
（付記２２）前記タイミング信号生成回路は、前記入力信号が入力し、前記入力信号の反転信号を前記第２のタイミング信号として出力する第１のインバータと、前記第２のタイミング信号が入力し、前記第２のタイミング信号の反転信号を前記第１のタイミング信号として出力する第２のインバータと、を備え、前記第１のインバータの論理閾値により、前記所定値が決定される、付記２１に記載の整流回路。
（付記２３）前記切替回路は、前記第１のトランジスタの前記ゲートと前記電位差保持回路の第１の端子との間に挿入された第１のスイッチと、前記第１のトランジスタの前記ドレインと前記電位差保持回路の第２の端子との間に挿入され、前記第１のスイッチに同期して開閉する第２のスイッチと、前記第１のトランジスタの前記ドレインと前記第１の端子との間に挿入され、前記第１及び第２のスイッチに対して相補的に開閉する第３のスイッチと、前記第１のトランジスタのソースと前記第２の端子との間に挿入され、前記第１及び第２のスイッチに対して相補的に開閉する第４のスイッチと、を備え、前記第１のモードでは、前記第１及び第２のスイッチが短絡され、前記第３及び第４のスイッチが開放され、前記第２のモードでは、前記第１及び第２のスイッチが開放され、前記第３及び第４のスイッチが短絡される、付記２２に記載の整流回路。
（付記２４）前記第１及び第２のスイッチは、前記第１のタイミング信号が前記第１の電圧レベルの場合に短絡され、前記第１のタイミング信号が前記第２の電圧レベルの場合に開放され、前記第３及び第４のスイッチは、前記第２のタイミング信号が前記第１の電圧レベルの場合に短絡され、前記第１のタイミング信号が前記第２の電圧レベルの場合に開放される、付記２３に記載の整流回路。
（付記２５）前記切替回路は、前記第１のトランジスタの前記ドレインと前記ゲートとの間に挿入され、前記第１及び第２のスイッチに対して相補的に開閉する第５のスイッチを更に備え、前記第１のモードでは、前記第５のスイッチが開放され、前記第２のモードでは、前記第５のスイッチが短絡される、付記２４に記載の整流回路。
（付記２６）前記第５のスイッチは、前記第２のタイミング信号が前記第１の電圧レベルの場合に短絡され、前記第１のタイミング信号が前記第２の電圧レベルの場合に開放される、付記２５に記載の整流回路。
（付記２７）交流電源の正極側端子と前記第１の回路の前記入力端子との間に接続され、前記交流電源から前記入力信号である第１の入力信号が入力される第１の入力端子と、前記第１の回路の前記出力端子と接続される第１の出力端子と、前記交流電源の負極側端子と接続され、前記交流電源から第２の入力信号が入力される第２の入力端子と、前記第２の入力端子と接続される第２の出力端子と、前記第１の出力端子と前記第２の出力端子との間に接続される平滑回路と、を更に備える、付記１９乃至２６のいずれか一項に記載の整流回路。
（付記２８）交流電源の正極側端子と前記第１の回路の前記入力端子との間に接続され、前記交流電源から前記入力信号である第１の入力信号が入力される第１の入力端子と、前記第１の回路の前記出力端子と接続される第１の出力端子と、前記交流電源の負極側端子と接続され、前記交流電源から第２の入力信号が入力される第２の入力端子と、前記第２の入力端子と接続される第２の出力端子と、前記第１の回路の前記出力端子と前記第１の出力端子との間、及び、前記第２の入力端子と前記第２の出力端子との間に挿入され、前記第１及び前記第２出力端子からの出力電圧を変圧するＤＣ−ＤＣコンバータと、を更に備える、付記１９乃至２６のいずれか一項に記載の整流回路。
（付記２９）交流電源の正極側端子と前記第１の回路の前記入力端子との間に接続され、前記交流電源から前記入力信号である第１の入力信号が入力される第１の入力端子と、前記第１の回路の前記出力端子と接続される第１の出力端子と、前記交流電源の負極側端子と接続され、前記交流電源から第２の入力信号が入力される第２の入力端子と、前記第２の入力端子と接続される第２の出力端子と、記第１の出力端子と前記第２の出力端子との間に接続される二次電池と、を更に備え、前記タイミング信号生成回路の前記第１及び第２のインバータは、前記第１の出力端子と接続されることにより電源供給を受ける、付記２２に記載の整流回路。
（付記３０）交流電源の正極側端子と前記第１の回路の前記入力端子との間に接続され、前記交流電源から前記入力信号である第１の入力信号が入力される第１の入力端子と、前記第１の回路の前記出力端子と接続される第１の出力端子と、前記交流電源の負極側端子と接続され、前記交流電源から第２の入力信号が入力される第２の入力端子と、第２の出力端子と、前記第１の回路と同じ構成を有する第２の回路と、第１及び第２のダイオードと、を更に備え、前記第２の回路の入力端子は前記第２の入力端子と接続され、前記第２の回路の出力端子は前記第１の出力端子と接続され、前記第１のダイオードのアノードは前記第２の出力端子と接続され、前記第１のダイオードのカソードは前記第１の入力端子と接続され、前記第２のダイオードのアノードは前記第２の出力端子と接続され、前記第２のダイオードのカソードは前記第２の入力端子と接続される、付記２２に記載の整流回路。
（付記３１）第３乃至６のダイオードを更に備え、前記第３のダイオードのアノードは前記第１の入力端子と接続され、前記第３のダイオードのカソードは前記第１の出力端子と接続され、前記第４のダイオードのアノードは前記第２の入力端子と接続され、前記第４のダイオードのカソードは前記第１の出力端子と接続され、前記第５のダイオードのアノードは前記第２の出力端子と接続され、前記第５のダイオードのカソードは前記第１の入力端子と接続され、前記第６のダイオードのアノードは前記第２の出力端子と接続され、前記第６のダイオードのカソードは前記第２の入力端子と接続され、前記タイミング信号生成回路の前記第１及び第２のインバータは、前記第１の出力端子と接続されることにより電源供給を受ける、付記３０に記載の整流回路。
（付記３２）交流電源の正極側端子と前記第１の回路の前記入力端子との間に接続され、前記交流電源から前記入力信号である第１の入力信号が入力される第１の入力端子と、前記第１の回路の前記出力端子と接続される第１の出力端子と、前記交流電源の負極側端子と接続され、前記交流電源から第２の入力信号が入力される第２の入力端子と、第２の出力端子と、前記第１の回路と同じ構成を有する第２乃至４の回路と、を更に備え、前記第２の回路の入力端子は前記第２の入力端子と接続され、前記第２の回路の出力端子は前記第１の出力端子と接続され、前記第３の回路の入力端子は前記第１の入力端子と接続され、前記第３の回路の出力端子は前記第２の出力端子と接続され、前記第４の回路の入力端子は前記第２の入力端子と接続され、前記第４の回路の出力端子は前記第２の出力端子と接続される、付記２２に記載の整流回路。
（付記３３）第１乃至４のダイオードを更に備え、前記第１のダイオードのアノードは前記第１の入力端子と接続され、前記第１のダイオードのカソードは前記第１の出力端子と接続され、前記第２のダイオードのアノードは前記第２の入力端子と接続され、前記第２のダイオードのカソードは前記第１の出力端子と接続され、前記第３のダイオードのアノードは前記第２の出力端子と接続され、前記第３のダイオードのカソードは前記第１の入力端子と接続され、前記第４のダイオードのアノードは前記第２の出力端子と接続され、前記第４のダイオードのカソードは前記第２の入力端子と接続され、前記タイミング信号生成回路の前記第１及び第２のインバータは、前記第１の出力端子と接続されることにより電源供給を受ける、付記３２に記載の整流回路。
（付記３４）前記タイミング信号生成回路は、前記入力信号の電圧レベルを所定の値だけ上昇させた信号を前記第１のインバータに出力するレベルシフタを更に備える、付記２２に記載の整流回路。
（付記３５）前記タイミング信号生成回路は、前記第１のインバータから出力される信号を昇圧し、昇圧した信号を前記２のタイミング信号として出力する第１の昇圧回路と、前記第２のインバータから出力される信号を昇圧し、昇圧した信号を前記１のタイミング信号として出力する第２の昇圧回路と、を更に備える、付記３４に記載の整流回路。
１、１ａ、１ｂ、１ｃ タイミング信号生成回路
２、２ａ 切替回路
３ 電位差保持回路
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ サブ整流回路
２１、２２ ダイオード
３１ バッファ部
４１ 平滑回路
４２ ＤＣ−ＤＣコンバータ
４３ 二次電池
５１〜５４ ダイオード
６１ レベルシフタ
７１ タイミング信号昇圧回路
１００、２００、３００、５００、６００、７００、８００ 整流回路
１０１ 交流電圧源
１０２ 負荷
Ｃ１、Ｃ６、Ｃ７ 容量
ＩＮ、ＩＮ１、ＩＮ２ 入力端子
ＩＮＶ１、ＩＮＶ２、ＩＮＶ６ インバータ
ＭＮ１、ＭＮ６、ＭＮ７１、ＭＮ７２ ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ６、ＭＰ７１〜ＭＰ７３ ＰＭＯＳトランジスタ
ＯＵＴ、ＯＵＴ１、ＯＵＴ２ 出力端子
ＳＷ１〜ＳＷ５、ＳＷ８１〜ＳＷ８５ スイッチ
Ｔｃ１、Ｔｃ２ 端子
Ｔｉｎ１ 第１の入力端子
Ｔｉｎ２ 第２の入力端子
Ｔｏｕｔ１ 第１の出力端子
Ｔｏｕｔ２ 第２の出力端子
ＶＤ 電源電圧
Ｖｉｎ、Ｖｉｎ＋、Ｖｉｎ− 入力信号
ＶＯＵＴ 出力電圧
ＶＴ 閾値電圧
φ１、φ１Ｂ、φ２、φ２Ｂ タイミング信号

Claims (20)

  1. 入力端子に入力される信号を整流した信号を出力端子から出力する第１の回路を備え、
    前記第１の回路は、
    入力信号が入力される前記入力端子と、前記出力端子と、の間に接続された第１のトランジスタと、
    両端に印可される電位差を保持する電位差保持回路と、
    複数のスイッチを有し、前記複数のスイッチのそれぞれを開又は閉にすることにより、 前記入力信号の電圧が所定値以下の場合には、前記第１のトランジスタの降下電圧を前記電位差保持回路に保持させ、前記入力信号の電圧が前記所定値よりも大きい場合には、前記電位差保持回路に保持した前記降下電圧を前記第１のトランジスタの制御端子に印可する切替回路と、を備える、
    整流回路。
  2. 前記切替回路の前記複数のスイッチの開閉を制御するタイミング信号を生成するタイミング信号生成回路を更に備える、
    請求項１に記載の整流回路。
  3. 前記タイミング信号は、第１のタイミング信号と、前記第１のタイミング信号の反転信号である第２のタイミング信号と、を含み、
    前記タイミング信号生成回路は、
    前記入力信号の電圧が前記所定値以下の場合に、前記第１のタイミング信号を第１の電圧レベルとし、前記第２のタイミング信号を第２の電圧レベルとし、
    前記入力信号の電圧が前記所定値よりも大きい場合に、
    前記第１のタイミング信号を前記第２の電圧レベルとし、前記第２のタイミング信号を前記第１の電圧レベルとする、
    請求項２に記載の整流回路。
  4. 前記タイミング信号生成回路は、
    前記入力信号が入力し、前記入力信号の反転信号を前記第２のタイミング信号として出力する第１のインバータと、
    前記第２のタイミング信号が入力し、前記第２のタイミング信号の反転信号を前記第１のタイミング信号として出力する第２のインバータと、を備え、
    前記第１のインバータの論理閾値により、前記所定値が決定される、
    請求項３に記載の整流回路。
  5. 前記切替回路は、
    前記入力信号の電圧が前記所定値以下の場合には、前記電位差保持回路を前記第１のトランジスタと並列に接続し、
    前記入力信号の電圧が前記所定値よりも大きい場合には、前記電位差保持回路の正電荷が蓄積された端子を前記第１のトランジスタの前記制御端子であるゲートと接続し、前記電位差保持回路の負電荷が蓄積された端子を前記第１のトランジスタのドレインと接続する、
    請求項４に記載の整流回路。
  6. 前記切替回路は、
    前記第１のトランジスタの前記ゲートと前記電位差保持回路の第１の端子との間に挿入された第１のスイッチと、
    前記第１のトランジスタの前記ドレインと前記電位差保持回路の第２の端子との間に挿入され、前記第１のスイッチに同期して開閉する第２のスイッチと、
    前記第１のトランジスタの前記ドレインと前記第１の端子との間に挿入され、前記第１及び第２のスイッチに対して相補的に開閉する第３のスイッチと、
    前記第１のトランジスタのソースと前記第２の端子との間に挿入され、前記第１及び第２のスイッチに対して相補的に開閉する第４のスイッチと、を備え、
    前記入力信号の電圧が前記所定値以下の場合には、前記第１及び第２のスイッチが短絡され、前記第３及び第４のスイッチが開放され、
    前記入力信号の電圧が前記所定値よりも大きい場合には、前記第１及び第２のスイッチが開放され、前記第３及び第４のスイッチが短絡される、
    請求項５に記載の整流回路。
  7. 前記第１及び第２のスイッチは、前記第１のタイミング信号が前記第１の電圧レベルの場合に短絡され、前記第１のタイミング信号が前記第２の電圧レベルの場合に開放され、
    前記第３及び第４のスイッチは、前記第２のタイミング信号が前記第１の電圧レベルの場合に短絡され、前記第１のタイミング信号が前記第２の電圧レベルの場合に開放される、
    請求項６に記載の整流回路。
  8. 前記切替回路は、
    前記第１のトランジスタの前記ドレインと前記ゲートのとの間に挿入され、前記第１及び第２のスイッチに対して相補的に開閉する第５のスイッチを更に備え、
    前記入力信号の電圧が前記所定値以下の場合には、前記第５のスイッチが開放され、
    前記前記入力信号の電圧が前記所定値よりも大きい場合には、前記第５のスイッチが短絡される、
    請求項７に記載の整流回路。
  9. 前記第５のスイッチは、前記第２のタイミング信号が前記第１の電圧レベルの場合に短絡され、前記第１のタイミング信号が前記第２の電圧レベルの場合に開放される、
    請求項８に記載の整流回路。
  10. 交流電源の正極側端子と前記第１の回路の前記入力端子との間に接続され、前記交流電源から前記入力信号である第１の入力信号が入力される第１の入力端子と、
    前記第１の回路の前記出力端子と接続される第１の出力端子と、
    前記交流電源の負極側端子と接続され、前記交流電源から第２の入力信号が入力される第２の入力端子と、
    前記第２の入力端子と接続される第２の出力端子と、
    前記第１の出力端子と前記第２の出力端子との間に接続される平滑回路と、を更に備える、
    請求項１乃至９のいずれか一項に記載の整流回路。
  11. 交流電源の正極側端子と前記第１の回路の前記入力端子との間に接続され、前記交流電源から前記入力信号である第１の入力信号が入力される第１の入力端子と、
    前記第１の回路の前記出力端子と接続される第１の出力端子と、
    前記交流電源の負極側端子と接続され、前記交流電源から第２の入力信号が入力される第２の入力端子と、
    前記第２の入力端子と接続される第２の出力端子と、
    前記第１の回路の前記出力端子と前記第１の出力端子との間、及び、前記第２の入力端子と前記第２の出力端子との間に挿入され、前記第１及び前記第２出力端子からの出力電圧を変圧するＤＣ−ＤＣコンバータと、を更に備える、
    請求項１乃至９のいずれか一項に記載の整流回路。
  12. 入力端子に入力される信号を整流した信号を出力端子から出力する第１の回路を備え、
    前記第１の回路は、
    入力信号が入力される前記入力端子と、前記出力端子と、の間に接続された第１のトランジスタと、
    両端に印可される電位差を保持する電位差保持回路と、
    複数のスイッチを有し、前記複数のスイッチのそれぞれを開又は閉にすることにより、第１のモードでは、前記電位差保持回路の第１の端子を前記入力端子と接続し、前記電位差保持回路の第２の端子を前記出力端子と接続し、第２のモードでは、前記電位差保持回路の前記第１の端子を前記第１のトランジスタの制御端子と接続し、前記電位差保持回路の前記第２の端子を前記第１のトランジスタのドレインと接続する切替回路と、を備える、
    整流回路。
  13. 前記切替回路の前記複数のスイッチの開閉を制御するタイミング信号を生成するタイミング信号生成回路を更に備える、
    請求項１２に記載の整流回路。
  14. 前記タイミング信号は、第１のタイミング信号と、前記第１のタイミング信号の反転信号である第２のタイミング信号と、を含み、
    前記タイミング信号生成回路は、
    前記入力信号の電圧が所定値以下の場合である前記第１のモードにおいて、前記第１のタイミング信号を第１の電圧レベルとし、前記第２のタイミング信号を第２の電圧レベルとし、
    前記入力信号の電圧が前記所定値よりも大きい場合である前記第２のモードにおいて、前記第１のタイミング信号を前記第２の電圧レベルとし、前記第２のタイミング信号を前記第１の電圧レベルとする、
    請求項１３に記載の整流回路。
  15. 前記タイミング信号生成回路は、
    前記入力信号が入力し、前記入力信号の反転信号を前記第２のタイミング信号として出力する第１のインバータと、
    前記第２のタイミング信号が入力し、前記第２のタイミング信号の反転信号を前記第１のタイミング信号として出力する第２のインバータと、を備え、
    前記第１のインバータの論理閾値により、前記所定値が決定される、
    請求項１４に記載の整流回路。
  16. 前記切替回路は、
    前記第１のトランジスタの前記ゲートと前記電位差保持回路の第１の端子との間に挿入された第１のスイッチと、
    前記第１のトランジスタの前記ドレインと前記電位差保持回路の第２の端子との間に挿入され、前記第１のスイッチに同期して開閉する第２のスイッチと、
    前記第１のトランジスタの前記ドレインと前記第１の端子との間に挿入され、前記第１及び第２のスイッチに対して相補的に開閉する第３のスイッチと、
    前記第１のトランジスタのソースと前記第２の端子との間に挿入され、前記第１及び第２のスイッチに対して相補的に開閉する第４のスイッチと、を備え、
    前記第１のモードでは、前記第１及び第２のスイッチが短絡され、前記第３及び第４のスイッチが開放され、
    前記第２のモードでは、前記第１及び第２のスイッチが開放され、前記第３及び第４のスイッチが短絡される、
    請求項１５に記載の整流回路。
  17. 前記第１及び第２のスイッチは、前記第１のタイミング信号が前記第１の電圧レベルの場合に短絡され、前記第１のタイミング信号が前記第２の電圧レベルの場合に開放され、
    前記第３及び第４のスイッチは、前記第２のタイミング信号が前記第１の電圧レベルの場合に短絡され、前記第１のタイミング信号が前記第２の電圧レベルの場合に開放される、
    請求項１６に記載の整流回路。
  18. 前記切替回路は、
    前記第１のトランジスタの前記ドレインと前記ゲートとの間に挿入され、前記第１及び第２のスイッチに対して相補的に開閉する第５のスイッチを更に備え、
    前記第１のモードでは、前記第５のスイッチが開放され、
    前記第２のモードでは、前記第５のスイッチが短絡される、
    請求項１７に記載の整流回路。
  19. 前記第５のスイッチは、前記第２のタイミング信号が前記第１の電圧レベルの場合に短絡され、前記第１のタイミング信号が前記第２の電圧レベルの場合に開放される、
    請求項１８に記載の整流回路。
  20. 交流電源の正極側端子と前記第１の回路の前記入力端子との間に接続され、前記交流電源から前記入力信号である第１の入力信号が入力される第１の入力端子と、
    前記第１の回路の前記出力端子と接続される第１の出力端子と、
    前記交流電源の負極側端子と接続され、前記交流電源から第２の入力信号が入力される第２の入力端子と、
    前記第２の入力端子と接続される第２の出力端子と、
    前記第１の出力端子と前記第２の出力端子との間に接続される平滑回路と、を更に備える、
    請求項１２乃至１９のいずれか一項に記載の整流回路。
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* Cited by examiner, † Cited by third party
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CN110474546A (zh) * 2019-08-23 2019-11-19 深圳市泛海数据科技有限公司 一种基于场效应管的整流电路

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