JP6854985B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
高周波電力増幅器には、一般的にマルチフィンガートランジスタが用いられる。マルチフィンガートランジスタとは、例えば、特許文献１に記載されるように、ゲートフィンガー、ドレイン電極およびソース電極が交互に並列配置されたトランジスタである。
国際公開第２０１０／１１３７７９号
従来のマルチフィンガートランジスタにおいて、一般的に、ゲートフィンガーを長くすると電流が増大するため、出力電力が増加する。しかしながら、ゲートフィンガーが長くなると、ゲートフィンガーの寄生抵抗およびインダクタンス成分の影響によって、ゲートフィンガー内で入力電圧振幅が不均一になって、ゲートフィンガーの１ｍｍ長さ当たりの出力電力である出力電力密度が低下するという課題があった。
本発明は上記課題を解決するものであり、出力電力密度の低下を抑制できる半導体装置を得ることを目的とする。
本発明に係る半導体装置は、基板上に設けられた半導体層と、半導体層上に設けられたゲート接続部と、ゲート接続部の両側から対称的に延びた複数のゲートフィンガーと、ゲート接続部の第１の側に延びたゲートフィンガーと当該ゲート接続部の第１の側とは反対の第２の側に延びたゲートフィンガーとの両方に隣接するドレイン電極と、ゲート接続部の第１の側に延びたゲートフィンガーと当該ゲート接続部の第２の側に延びたゲートフィンガーとに個々に隣接する複数のソース電極と、ゲートフィンガーに入力する電力が伝送されるゲート引き回し線路と、ゲート接続部の第２の側に延びたゲートフィンガーに隣接しているソース電極を跨いでゲート接続部とゲート引き回し線路とを接続するゲートエアブリッジと、ソース電極の下層に設けられ、当該ソース電極よりもエッチング強度が高い金属層を備える。
本発明によれば、ゲート接続部の両側から対称的に延びた複数のゲートフィンガーと、ゲート接続部の両側から延びたゲートフィンガーの両方に隣接するドレイン電極と、ゲート接続部の両側から延びたゲートフィンガーに個々に隣接する複数のソース電極を備え、ゲートエアブリッジが、ソース電極を跨いでゲート接続部とゲート引き回し線路とを接続している。従来の半導体装置では、一般的に、１本のゲートフィンガーの長さが、ゲート接続部の両側から延びた２本のゲートフィンガーの長さを合わせた長さに相当する。このように、本発明に係る半導体装置は、１本のゲートフィンガーの長さが従来の半導体装置よりも短いので、長さが短くなった分だけ、ゲートフィンガー内の入力電圧振幅が均一化されて、出力電力密度の低下が抑制される。
実施の形態１に係る半導体装置の構成例を示す上面図である。 図１の半導体装置をａ−ａ線で切った断面を示す断面矢示図である。 図３Ａは、従来の半導体装置の構成を示す上面図である。図３Ｂは、図３Ａの半導体装置における入力電力伝送経路の長さと入力電圧振幅との関係を示すグラフである。 図４Ａは、実施の形態１に係る半導体装置の構成例を示す上面図である。図４Ｂは、図４Ａの半導体装置における入力電力伝送経路の長さと入力電圧振幅との関係を示すグラフである。 半導体装置の電極構造の計算モデルの例を示す図である。 半導体装置における入力電力伝送経路の長さとＲＦ入力電圧振幅との関係のシミュレーション結果を示すグラフである。 実施の形態２に係る半導体装置を図１のａ−ａ線と同じ位置で切った断面を示す断面矢示図である。 実施の形態３に係る半導体装置の構成例を示す上面図である。 図８の半導体装置をｄ−ｄ線で切った断面を示す断面矢示図である。 実施の形態４に係る半導体装置の構成例を示す上面図である。 図１０の半導体装置をｅ−ｅ線で切った断面を示す断面矢示図である。 実施の形態５に係る半導体装置の構成例を示す上面図である。 図１２の半導体装置をｆ−ｆ線で切った断面を示す断面矢示図である。
実施の形態１．
図１は、実施の形態１に係る半導体装置の構成例を示す上面図である。図２は、図１の半導体装置をａ−ａ線で切った断面を示す断面矢示図である。図１に示す半導体装置は、マルチフィンガートランジスタであり、半導体層１、ゲートフィンガー２−１〜２−８、ゲート接続部２ａ−１〜２ａ−３、ドレイン電極３−１，３−２、ソース電極４−１〜４−６、ビア５、ゲート引き回し線路６、ドレイン引き回し線路７、ゲートエアブリッジ８−１〜８−３、基板９および接地層１０を備える。
半導体層１は、図２に示すように、基板９の一方の面上に形成され、基板９の他方の面には、接地層１０が形成されている。ゲート接続部２ａ−１〜２ａ−３は、半導体層１上に形成され、一直線状に並列配置されている。図１に示すように、ゲートフィンガー２−１とゲートフィンガー２−２は、ゲート接続部２ａ−１の両側から対称的に延びた複数のゲートフィンガーである。ゲートフィンガー２−３，２−５とゲートフィンガー２−４，２−６は、ゲート接続部２ａ−２の両側から対称的に延びた複数のゲートフィンガーである。ゲートフィンガー２−７とゲートフィンガー２−８は、ゲート接続部２ａ−３の両側から対称的に延びた複数のゲートフィンガーである。
ゲート接続部２ａ−１においてゲートフィンガー２−１が延びている側、ゲート接続部２ａ−２においてゲートフィンガー２−３，２−５が延びている側、およびゲート接続部２ａ−３においてゲートフィンガー２−７が延びている側を、“第１の側”とする。
ゲート接続部２ａ−１においてゲートフィンガー２−２が延びている側、ゲート接続部２ａ−２においてゲートフィンガー２−４，２−６が延びている側、およびゲート接続部２ａ−３においてゲートフィンガー２−８が延びている側、すなわち、第１の側とは反対の側を、“第２の側”とする。
ドレイン電極３−１は、ゲート接続部２ａ−１の第１の側に延びたゲートフィンガー２−１とゲート接続部２ａ−１の第２の側に延びたゲートフィンガー２−２との両方に隣接し、ゲート接続部２ａ−２の第１の側に延びたゲートフィンガー２−３とゲート接続部２ａ−２の第２の側に延びたゲートフィンガー２−４との両方に隣接している帯状の電極である。
ドレイン電極３−２は、ゲート接続部２ａ−２の第１の側に延びたゲートフィンガー２−５とゲート接続部２ａ−２の第２の側に延びたゲートフィンガー２−６との両方に隣接し、ゲート接続部２ａ−３の第１の側に延びたゲートフィンガー２−７とゲート接続部２ａ−３の第２の側に延びたゲートフィンガー２−８との両方に隣接している帯状の電極である。ドレイン電極３−１，３−２は、ドレイン引き回し線路７に接続されている。
ソース電極４−１〜４−６は、ゲート接続部２ａ−１〜２ａ−３の両側から延びたゲートフィンガー２−１〜２−８と個々に隣接している。例えば、図１に示すように、ソース電極４−１は、ゲートフィンガー２−１に隣接し、ソース電極４−２は、ゲートフィンガー２−２に隣接している。ソース電極４−３は、ゲートフィンガー２−３，２−５に隣接し、ソース電極４−４は、ゲートフィンガー２−４，２−６に隣接している。ソース電極４−５は、ゲートフィンガー２−７に隣接し、ソース電極４−６は、ゲートフィンガー２−８に隣接している。
ソース電極４−１〜４−６のそれぞれは、ビア５によって基板９の接地層１０に電気的に接続されている。ゲート引き回し線路６は、半導体層１上に形成され、ゲートフィンガー２−１〜２−８に供給する電力が入力される。ドレイン引き回し線路７は、半導体層１上に形成され、ドレイン電極３−１，３−２からの電力が出力される線路である。
ゲートエアブリッジ８−１は、ゲート接続部２ａ−１の第２の側に延びたゲートフィンガー２−２に隣接しているソース電極４−２を跨いでゲート接続部２ａ−１とゲート引き回し線路６とを接続している。ゲートエアブリッジ８−２は、ゲート接続部２ａ−２の第２の側に延びたゲートフィンガー２−４とゲートフィンガー２−６に隣接しているソース電極４−４を跨いで、ゲート接続部２ａ−２とゲート引き回し線路６とを接続している。ゲートエアブリッジ８−３は、ゲート接続部２ａ−３の第２の側に延びたゲートフィンガー２−８に隣接しているソース電極４−６を跨いでゲート接続部２ａ−３とゲート引き回し線路６とを接続している。
ゲートエアブリッジ８−１〜８−３は導体材料で形成されており、ゲートフィンガー２−１〜２−８に入力する電力が伝送される。ゲート引き回し線路６に伝送された電力は、ゲートエアブリッジ８−１を介してゲートフィンガー２−１，２−２に入力され、ゲートエアブリッジ８−２を介してゲートフィンガー２−３〜２−６に入力され、ゲートエアブリッジ８−３を介してゲートフィンガー２−７，２−８に入力される。
ソース電極４−２，４−４，４−６とゲートエアブリッジ８−１，８−２，８−３とが短絡されないように、ソース電極４−２とゲートエアブリッジ８−１の間、ソース電極４−４とゲートエアブリッジ８−２との間、およびソース電極４−６とゲートエアブリッジ８−３との間には、空隙が形成されている。このため、ソース電極４−２とゲートエアブリッジ８−１との間、ソース電極４−４とゲートエアブリッジ８−２との間、およびソース電極４−６とゲートエアブリッジ８−３との間には、図２に示すように、容量Ｃｐｇｓが形成される。容量Ｃｐｇｓは、半導体装置の高周波特性に悪影響を与えるため、極力減らすことが望ましい。そこで、ソース電極の厚みｔｓは、可能な限り薄くする。これにより、ソース電極とゲートエアブリッジとの距離が広がって容量Ｃｐｇｓが減少する。
図３Ａは、従来の半導体装置の構成を示す上面図である。図３Ａに示す半導体装置は、従来の一般的な構造を有したマルチフィンガートランジスタであり、半導体層１００、ゲートフィンガー１０１−１〜１０１−４、ドレイン電極１０２−１，１０２−２、ソース電極１０３−１〜１０３−３、ビア１０４、ゲート引き回し線路１０５およびドレイン引き回し線路１０６を備える。半導体層１００は、図２に示した半導体装置と同様に、基板の一方の面上に形成され、この基板の他方の面には接地層が形成されている。ソース電極１０３−１〜１０３−３のそれぞれは、ビア１０４によって上記接地層に電気的に接続されている。
ゲートフィンガー１０１−１〜１０１−４は、半導体層１００上で櫛歯状に配置されており、それぞれの一方の端部がゲート引き回し線路１０５に接続されている。ドレイン電極１０２−１，１０２−２は、隣り合ったゲートフィンガー間に配置された帯状の電極であり、それぞれの一方の端部がドレイン引き回し線路１０６に接続されている。ソース電極１０３−１は、ゲートフィンガー１０１−１に隣接して配置され、ソース電極１０３−２は、ゲートフィンガー１０１−２，１０１−３に隣接して配置され、ソース電極１０３−３は、ゲートフィンガー１０１−４に隣接して配置されている。
ゲート引き回し線路１０５に入力された電力は、図３Ａに矢印で示す入力電力伝送経路に沿って、ゲートフィンガー１０１−１〜１０１−４に伝送される。ゲートフィンガー１０１−１〜１０１−４の各長さをＷｇｕ０する。長さＷｇｕ０は、ゲートフィンガー１０１−１〜１０１−４のそれぞれが、ソース電極１０３−１〜１０３−３の各々と対向している部分の長さに相当する。ゲートフィンガー１０１−１〜１０１−４の各長さを合計した長さ（以下、トータルフィンガー長と記載する）を、Ｗｇｔ（＝Ｗｇｕ０×４＝４Ｗｇｕ０）とする。
図３Ｂは、図３Ａの半導体装置における入力電力伝送経路の長さと入力電圧振幅との関係を示すグラフである。図３Ｂにおいて、入力電力伝送経路の長さは、ゲート引き回し線路１０５から、当該ゲート引き回し線路１０５に接続されたゲートフィンガーの開放端であるｂ点までの長さである。また、ゲートフィンガー１０１−１〜１０１−４のそれぞれの長さは、ゲートフィンガーのｂ点から当該ゲートフィンガーにおけるソース電極に対向している部分の根元側の端点までの長さＷｇｕ０である。
図３Ａおよび図３Ｂにおいて、Ｘ方向を入力電力伝送経路の長さとした場合に、ｂ点がＸ＝０であり、ゲートフィンガーにおけるソース電極に対向している部分の根元側の端点がＸ＝Ｗｇｕ０である。入力電圧振幅は、ゲートフィンガー内のｂ点における高周波信号の入力電圧振幅（以下、ＲＦ入力電圧振幅と記載する）である。
図３Ｂに矢印で示すように、ゲートフィンガーのｂ点からゲートフィンガーの根元側に向かうにつれてＲＦ入力電圧振幅が徐々に低下している。この傾向は、ゲートフィンガーの長さＷｇｕ０が長くなるほど顕著になり、不均一の度合いが大きくなる。このように、従来の半導体装置では、ゲートフィンガーの寄生的な抵抗およびインダクタンスの影響を受けてゲートフィンガー内で入力電圧振幅が均一にならず、ゲートフィンガーが長くなるほど、出力電力密度が低下する。出力電力密度は、前述したように、ゲートフィンガーの１ｍｍ長さ当たりの出力電力である。
図４Ａは、実施の形態１に係る半導体装置の構成例を示す上面図である。図４Ａに示す半導体装置は、図１に示したマルチフィンガートランジスタである。ゲートフィンガー２−１とゲートフィンガー２−２は、ゲート接続部２ａ−１の両側から対称的に延びており、ゲートフィンガー２−３，２−５とゲートフィンガー２−４，２−６は、ゲート接続部２ａ−２の両側から対称的に延びている。ゲートフィンガー２−７とゲートフィンガー２−８は、ゲート接続部２ａ−３の両側から対称的に延びている。ソース電極４−１〜４−６は、ゲート接続部２ａ−１〜２ａ−３の両側から延びたゲートフィンガー２−１〜２−８と個々に隣接している。
ゲート引き回し線路６に入力された電力は、図４Ａに矢印で示すように、ゲートエアブリッジ８−１〜８−３およびゲート接続部２ａ−１〜２ａ−３を介した入力電力伝送経路に沿って、ゲートフィンガー２−１〜２−８に伝送される。ここで、ゲートフィンガー２−１〜２−８の各長さをＷｇｕ１する。長さＷｇｕ１は、例えば、ゲートフィンガーの開放端からゲート接続部の中央点までの長さである。ゲート接続部の中央点は、ゲート接続部のドレイン電極と対向している部分において、第１の側にあるゲートフィンガーと第２の側にあるゲートフィンガーとの対称軸が通る点である。
ゲートフィンガーにおけるソース電極に対向している部分の長さがトランジスタの特性に影響を与える長さである。このため、図３Ａに示した従来の半導体装置のゲートフィンガーの長さＷｇｕ０は、図４Ａに示すゲート接続部の両側から延びた２本のゲートフィンガーの各長さを合計した長さ（Ｗｇｕ１×２）として近似することができる。この場合、ゲートフィンガー２−１〜２−８のそれぞれの長さＷｇｕ１は、Ｗｇｕ１＝Ｗｇｕ０／２となる。
図４Ｂは、図４Ａの半導体装置における入力電力伝送経路の長さと入力電圧振幅との関係を示すグラフである。図４Ｂにおける入力電力伝送経路の長さは、ゲート接続部の第１の側から延びたゲートフィンガーの開放端であるｃ点から、同じゲート接続部の第２の側から延びたゲートフィンガーの開放端までの長さ、すなわち、２本のゲートフィンガーの各長さを合計した長さ（Ｗｇｕ１×２）である。
図４Ａおよび図４Ｂにおいて、Ｘ方向を入力電力伝送経路の長さとした場合に、ゲート接続部の第１の側から延びたゲートフィンガーの開放端であるｃ点がＸ＝０であり、同じゲート接続部の第２の側から延びたゲートフィンガーの開放端がＸ＝Ｗｇｕ０である。図４Ａの半導体装置において、ソース電極に対向しているゲートフィンガーの部分の長さはＷｇｕ０である。また、入力電圧振幅は、ゲートフィンガー内のｃ点におけるＲＦ入力電圧振幅である。
図４Ａに示す半導体装置のトータルフィンガー長Ｗｇｔは、Ｗｇｔ＝Ｗｇｕ１×８＝（Ｗｇｕ０／２）×８＝４Ｗｇｕ０であり、図３Ａに示した半導体装置のトータルフィンガー長Ｗｇｔ（＝４Ｗｇｕ０）と同じである。すなわち、実施の形態１に係る半導体装置では、トータルフィンガー長は、従来の半導体装置と同じであるが、個々のゲートフィンガーの長さは、従来の半導体装置のゲートフィンガーの半分の長さである。
実施の形態１に係る半導体装置は、従来の半導体装置よりも個々のゲートフィンガーの長さが短い。このため、図４Ｂに矢印で示すように、ゲートフィンガー内のＲＦ入力電圧振幅の不均一度合いが従来の半導体装置よりも抑えられ、出力電力密度が向上している。
次に、マルチフィンガートランジスタにおける入力電力伝送経路の長さと入力電圧振幅との関係をシミュレーションした結果について説明する。
図５は、半導体装置の電極構造の計算モデルの例を示す図であって、シミュレーションソフトとして、“Ａｄｖａｎｃｅｄ Ｄｅｓｉｇｎ Ｓｙｓｔｅｍ（Ｋｅｙｓｉｇｈｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ）”を用いている。
図５の上段図に示したマルチフィンガートランジスタの電極構造のうち、１本のゲートフィンガー１０１−１、これに隣接する１本のドレイン電極１０２−１および１本のソース電極１０３−１を含む破線で囲んだ部分２００ａが、図５の下段図に示した計算モデル２００で表現される。一方、実施の形態１に係る半導体装置では、図１に示したゲートフィンガー２−１，２−２、これらの両方に隣接するドレイン電極３−１およびゲートフィンガー２−１，２−２に個々に隣接するソース電極４−１，４−２を含む部分が、計算モデル２００で表現される。
計算モデル２００のベースモデルである大信号モデル２０１には、Ａｎｇｅｌｏｖ−ＧａＮモデルを用いている。計算モデル２００は、１本のゲートフィンガーあたり、８個のＡｎｇｅｌｏｖ−ＧａＮモデルを、寄生抵抗を模擬したＲｇｉおよびＲｄｉとインダクタンス成分を模擬したＬｇｉおよびＬｄｉ（ｉ＝１〜８）とでそれぞれ接続した分布型モデルである。計算モデル２００は、１本のゲートフィンガーを８分割したモデルで表すことで、ゲートフィンガー内でのＲＦ入力電圧振幅の分布を計算することが可能である。
図６は、半導体装置における、入力電力伝送経路の長さとＲＦ入力電圧振幅との関係のシミュレーション結果を示すグラフである。図５で説明した計算モデル２００を用いて、従来の半導体装置と実施の形態１に係る半導体装置とにおける、入力電力伝送経路の長さとＲＦ入力電圧振幅との関係をシミュレーションした結果を示している。
入力電力伝送経路の長さについて、実施の形態１に係る半導体装置は、図４Ｂで説明した長さと同じである。すなわち、ゲート接続部の第１の側から延びたゲートフィンガーの開放端であるｃ点がＸ＝０であり、同じゲート接続部の第２の側から延びたゲートフィンガーの開放端がＸ＝Ｗｇｕ０である。一方、従来の半導体装置では、シミュレーションの関係上、図３Ｂで説明した長さの設定と逆の関係になっており、ゲートフィンガーのｂ点がＸ＝Ｗｇｕ０であり、当該ゲートフィンガーにおけるソース電極に対向している部分の根元側の端点がＸ＝０である。
従来の半導体装置についてのシミュレーション結果３００では、図３Ａに示したゲートフィンガーにおけるソース電極に対向している部分の根元側の端点に近い部分、すなわちＸ＝０に近い部分でＲＦ入力電圧振幅が落ち込んでおり、ＲＦ入力電圧振幅がゲートフィンガー内で不均一になっている。
これに対して、実施の形態１に係る半導体装置についてのシミュレーション結果３０１では、図４Ｂで示したｃ点（Ｘ＝０）に近い部分においてもＲＦ入力電圧振幅の低下が抑制されている。このように、実施の形態１に係る半導体装置は、ゲートフィンガー内のＲＦ入力電圧振幅の不均一度合いが従来の半導体装置よりも抑えられるので、出力電力密度が向上する。
以上のように、実施の形態１に係る半導体装置は、図１に示す電極構造を有するので、トータルフィンガー長が同じである従来の半導体装置に比べて、個々のゲートフィンガーの長さが短い。これにより、ゲートフィンガー内のＲＦ入力電圧振幅が均一化されて出力電力密度の低下を抑制できる。
実施の形態２．
図７は、実施の形態２に係る半導体装置を、図１のａ−ａ線と同じ位置で切った断面を示す断面矢示図である。図７において、図１および図２と同一の構成要素には同一の符号を付して説明を省略する。実施の形態２に係る半導体装置は、図７に示すように、ソース電極４−５，４−６のそれぞれの下層に金属層１１が設けられている。なお、他のソース電極４−１〜４−４のそれぞれの下層にも金属層１１が設けられる。
金属層１１は、Ａｕなどの金属メッキで形成されるソース電極４−１〜４−６の下層に形成され、スパッタ収率が小さくかつエッチングガスとの間で不揮発性物質を形成する材料で構成されている。上記材料としては、例えば、Ｃｒ、Ｃｕ、ＮｉおよびＡｌなどがある。このように構成された金属層１１は、ソース電極４−１〜４−６よりもエッチングがされにくい、すなわちエッチング強度が高い層である。
半導体プロセスを用いて半導体装置の電極構造が半導体層１上に形成された後、ビア５を形成する工程で半導体層１および基板９がエッチングされる。ソース電極は、例えば、Ａｕのメッキで形成されているので、半導体層１と基板９とのエッチングが行われると、このエッチングによってソース電極が除去されてソース電極としての機能が失われる可能性がある。ソース電極としての機能がエッチングによって失われないように、ソース電極の厚みｔｓを厚くした場合、図２を用いて前述したように、ゲートエアブリッジとの間に形成される容量Ｃｐｇｓが増大して当該半導体装置の高周波特性が劣化する。
これに対して、実施の形態２に係る半導体装置は、ソース電極４−１〜４−６の下層に金属層１１を備えている。金属層１１は、ソース電極に比べてエッチング強度が高いことから、ソース電極４−６がエッチングされても、その下層に残る。残った金属層１１は、ソース電極４−６として機能するので、ビア５を形成するためのエッチングが行われてもソース電極４−６の機能は維持される。
以上のように、実施の形態２に係る半導体装置は、ソース電極４−１〜４−６の各々の下層に設けられた金属層１１を備えている。ソース電極の厚みｔｓを薄く保っても、金属層１１によってソース電極の機能が維持される。これにより、容量Ｃｐｇｓの増大が抑制され、半導体装置の高周波特性の劣化が抑制される。
実施の形態３．
図８は、実施の形態３に係る半導体装置の構成例を示す上面図である。図９は、図８の半導体装置をｄ−ｄ線で切った断面を示す断面矢示図である。図８および図９において、図１および図２と同一の構成要素には同一の符号を付して説明を省略する。実施の形態３に係る半導体装置は、マルチフィンガートランジスタであり、半導体層１、ゲートフィンガー２−１〜２−８、ゲート接続部２ａ−１〜２ａ−３、ドレイン電極３ａ−１，３ｂ−１，３ａ−２，３ｂ−２、ソース電極４−１〜４−６、ビア５、ゲート引き回し線路６、ドレイン引き回し線路７、ゲートエアブリッジ８−１〜８−３、基板９、接地層１０、抵抗１２−１，１２−２およびドレインエアブリッジ１３−１，１３−２を備える。
ドレイン電極３ａ−１は、ゲート接続部２ａ−１，２ａ−２の第１の側に延びたゲートフィンガー２−１，２−３に隣接し、ドレイン電極３ｂ−１は、ゲート接続部２ａ−１，２ａ−２の第２の側に延びたゲートフィンガー２−２，２−４に隣接している。同様に、ドレイン電極３ａ−２は、ゲート接続部２ａ−２，２ａ−３の第１の側に延びたゲートフィンガー２−５，２−７に隣接し、ドレイン電極３ｂ−２は、ゲート接続部２ａ−２，２ａ−３の第２の側に延びたゲートフィンガー２−６，２−８に隣接している。すなわち、実施の形態３に係る半導体装置が備えるドレイン電極は、ゲート接続部の第１の側に延びたゲートフィンガーと当該ゲート接続部の第２の側に延びたゲートフィンガーとに個々に隣接する２つの部分に分割されている。
抵抗１２−１は、半導体層１上に形成され、ゲート接続部２ａ−１とゲート接続部２ａ−２との間に接続されたアイソレーション抵抗である。抵抗１２−２は、半導体層１上に形成され、ゲート接続部２ａ−２とゲート接続部２ａ−３との間に接続されたアイソレーション抵抗である。ドレインエアブリッジ１３−１は、抵抗１２−１を跨いで、ドレイン電極３ａ−１とドレイン電極３ｂ−１とを接続する第１のドレインエアブリッジである。ドレインエアブリッジ１３−２は、抵抗１２−２を跨いで、ドレイン電極３ａ−２とドレイン電極３ｂ−２とを接続する第１のドレインエアブリッジである。
以上のように、実施の形態３に係る半導体装置において、抵抗１２−１が、ゲート接続部２ａ−１とゲート接続部２ａ−２との間と、ゲートフィンガー２−１，２−２とゲートフィンガー２−３，２−４との間におけるアイソレーションを確保し、抵抗１２−２が、ゲート接続部２ａ−２とゲート接続部２ａ−３との間と、ゲートフィンガー２−５，２−６とゲートフィンガー２−７，２−８との間におけるアイソレーションを確保する。これにより、実施の形態３に係る半導体装置では、内部のループ発振を抑制することが可能である。
実施の形態４．
図１０は、実施の形態４に係る半導体装置の構成例を示す上面図である。図１１は、図１０の半導体装置をｅ−ｅ線で切った断面を示す断面矢示図である。図１０および図１１において、図１および図２と同一の構成要素には、同一の符号を付して説明を省略する。実施の形態４に係る半導体装置は、マルチフィンガートランジスタであり、半導体層１、ゲートフィンガー２−１〜２−８、ゲート接続部２ａ−１〜２ａ−３、ドレイン電極３ｃ−１，３ｃ−２、ソース電極４−１〜４−６、ビア５、ゲート引き回し線路６、ドレイン引き回し線路７、ゲートエアブリッジ８−１〜８−３、基板９、接地層１０およびドレインエアブリッジ１４−１，１４−２を備える。
ドレイン電極３ｃ−１は、図１０に示すように、ゲート接続部２ａ−１から延びたゲートフィンガー２−１とゲートフィンガー２−２との両方に隣接し、ゲート接続部２ａ−２から延びたゲートフィンガー２−３とゲートフィンガー２−４との両方に隣接している。ドレイン電極３ｃ−１は、半導体層１上でドレイン引き回し線路７ａと直接接続しておらず、ドレインエアブリッジ１４−１を介してドレイン引き回し線路７ａと接続している。
ドレイン電極３ｃ−２は、ゲート接続部２ａ−２から延びたゲートフィンガー２−５とゲートフィンガー２−６との両方に隣接し、ゲート接続部２ａ−３から延びたゲートフィンガー２−７とゲートフィンガー２−８との両方に隣接している。ドレイン電極３ｃ−２は、図１０および図１１に示すように、半導体層１上でドレイン引き回し線路７ａと直接接続しておらず、ドレインエアブリッジ１４−２を介してドレイン引き回し線路７ａと接続している。
ドレインエアブリッジ１４−１は、図１０に示すように、ドレイン電極３ｃ−１におけるゲート接続部２ａ−１およびゲート接続部２ａ−２に隣接する部分４００ａと、ドレイン引き回し線路７ａとの間を接続する第２のドレインエアブリッジである。ドレインエアブリッジ１４−２は、ドレイン電極３ｃ−２におけるゲート接続部２ａ−２およびゲート接続部２ａ−３に隣接する部分４００ｂと、ドレイン引き回し線路７ａとの間を接続する第２のドレインエアブリッジである。
以上のように、実施の形態４に係る半導体装置では、ゲートエアブリッジ８−１〜８−３を介して、ゲート接続部２ａ−１〜２ａ−３に入力電力が伝送され、ドレインエアブリッジ１４−１，１４−２を介して、ドレイン電極３ｃ−１，３ｃ−２におけるゲート接続部に隣接した部分４００ａ，４００ｂから、出力電力がドレイン引き回し線路７ａに伝送される。これにより、入力電力の伝送経路と出力電力の伝送経路とが略対称となるので、出力電力密度がさらに向上する。
実施の形態５．
図１２は、実施の形態５に係る半導体装置の構成例を示す上面図である。図１３は、図１２の半導体装置をｆ−ｆ線で切った断面を示す断面矢示図である。図１２および図１３において、図１および図２と同一の構成要素には、同一の符号を付して説明を省略する。実施の形態５に係る半導体装置は、マルチフィンガートランジスタであり、半導体層１、ゲートフィンガー２−１〜２−８、ゲート接続部２ａ−１〜２ａ−３、ドレイン電極３−１，３−２、ソース電極４−１〜４−６、ビア５、ゲート引き回し線路６、ドレイン引き回し線路７、ゲートエアブリッジ８−１〜８−３、基板９、接地層１０および絶縁膜１５を備える。
絶縁膜１５は、ゲートエアブリッジ８−１〜８−３の下方に設けられ、ゲートエアブリッジとソース電極との間の容量Ｃｐｇｓが増大しないように誘電率が低い絶縁材料で構成される。なお、絶縁膜１５は、少なくともゲートエアブリッジの下方にあればよいので、図１２および１３に示すように、ゲートエアブリッジ８−１〜８−３が上方にないソース電極４−１，４−３，４−５上に設けてもよい。
以上のように、実施の形態５に係る半導体装置は、ゲートエアブリッジ８−１〜８−３の下方に設けられた絶縁膜１５を備える。絶縁膜１５によって、ゲートエアブリッジ８−１〜８−３を、ソース電極４−２，４−４，４−６に接触しないように安定的に形成することができる。なお、図１２は、図１および図２に示した実施の形態１に係る半導体装置に絶縁膜１５を設けた構成を示したが、絶縁膜１５は、実施の形態２から実施の形態４のそれぞれで示した半導体装置が備えてもよい。この場合においても、上記と同様の効果が得られる。
これまでの説明では、ゲートフィンガーの本数が８本のマルチフィンガートランジスタを示したが、これは一例である。すなわち、実施の形態１から実施の形態５までの半導体装置は、いずれも、複数（２本以上）のゲートフィンガーを有したマルチフィンガートランジスタであればよい。
なお、本発明は上記実施の形態に限定されるものではなく、本発明の範囲内において、実施の形態のそれぞれの自由な組み合わせまたは実施の形態のそれぞれの任意の構成要素の変形もしくは実施の形態のそれぞれにおいて任意の構成要素の省略が可能である。
本発明に係る半導体装置は、出力電力密度の低下を抑制できるので、例えば、高周波増幅器に利用可能である。
１ 半導体層、２−１〜２−８ ゲートフィンガー、２ａ−１〜２ａ−３ ゲート接続部、３−１，３−２，３ａ−１，３ａ−２，３ｂ−１，３ｂ−２，３ｃ−１，３ｃ−２ ドレイン電極、４−１〜４−６ ソース電極、５ ビア、６，１０５ ゲート引き回し線路、７，７ａ，１０６ ドレイン引き回し線路、８−１〜８−３ ゲートエアブリッジ、９ 基板、１０ 接地層、１１ 金属層、１２−１，１２−２ 抵抗、１３−１，１３−２，１４−１，１４−２ ドレインエアブリッジ、１５ 絶縁膜、１００ 半導体層、１０１−１〜１０１−４ ゲートフィンガー、１０２−１，１０２−２ ドレイン電極、１０３−１〜１０３−３ ソース電極、１０４ ビア、２００ 計算モデル、２００ａ，４００ａ，４００ｂ 部分、２０１ 大信号モデル、３００，３０１ シミュレーション結果。

Claims (4)

  1. 基板上に設けられた半導体層と、
    前記半導体層上に設けられたゲート接続部と、
    前記ゲート接続部の両側から対称的に延びた複数のゲートフィンガーと、
    前記ゲート接続部の第１の側に延びた前記ゲートフィンガーと当該ゲート接続部の前記第１の側とは反対の第２の側に延びた前記ゲートフィンガーとの両方に隣接するドレイン電極と、
    前記ゲート接続部の前記第１の側に延びた前記ゲートフィンガーと当該ゲート接続部の前記第２の側に延びた前記ゲートフィンガーとに個々に隣接する複数のソース電極と、
    前記ゲートフィンガーに入力する電力が伝送されるゲート引き回し線路と、
    前記ゲート接続部の前記第２の側に延びた前記ゲートフィンガーに隣接している前記ソース電極を跨いで、前記ゲート接続部と前記ゲート引き回し線路とを接続するゲートエアブリッジと、
    前記ソース電極の下層に設けられ、当該ソース電極よりもエッチング強度が高い金属層と、
    を備えたことを特徴とする半導体装置。
  2. 基板上に設けられた半導体層と、
    前記半導体層上に設けられたゲート接続部と、
    前記ゲート接続部の両側から対称的に延びた複数のゲートフィンガーと、
    前記ゲート接続部の第１の側に延びた前記ゲートフィンガーと当該ゲート接続部の前記第１の側とは反対の第２の側に延びた前記ゲートフィンガーとの両方に隣接するドレイン電極と、
    前記ゲート接続部の前記第１の側に延びた前記ゲートフィンガーと当該ゲート接続部の前記第２の側に延びた前記ゲートフィンガーとに個々に隣接する複数のソース電極と、
    前記ゲートフィンガーに入力する電力が伝送されるゲート引き回し線路と、
    前記ゲート接続部の前記第２の側に延びた前記ゲートフィンガーに隣接している前記ソース電極を跨いで、前記ゲート接続部と前記ゲート引き回し線路とを接続するゲートエアブリッジと、
    を備え、
    複数の前記ゲート接続部が、前記半導体層上で一直線状に並列配置され、
    隣り合った前記ゲート接続部間に設けられたアイソレーション抵抗を備え、
    前記ドレイン電極は、前記ゲート接続部の前記第１の側に延びた前記ゲートフィンガーと、当該ゲート接続部の前記第２の側に延びた前記ゲートフィンガーとに個々に隣接する２つの部分に分割されており、
    前記２つの部分は、前記アイソレーション抵抗を跨いだ第１のドレインエアブリッジによって互いに接続されていること
    を特徴とする半導体装置。
  3. 基板上に設けられた半導体層と、
    前記半導体層上に設けられたゲート接続部と、
    前記ゲート接続部の両側から対称的に延びた複数のゲートフィンガーと、
    前記ゲート接続部の第１の側に延びた前記ゲートフィンガーと当該ゲート接続部の前記第１の側とは反対の第２の側に延びた前記ゲートフィンガーとの両方に隣接するドレイン電極と、
    前記ゲート接続部の前記第１の側に延びた前記ゲートフィンガーと当該ゲート接続部の前記第２の側に延びた前記ゲートフィンガーとに個々に隣接する複数のソース電極と、
    前記ゲートフィンガーに入力する電力が伝送されるゲート引き回し線路と、
    前記ゲート接続部の前記第２の側に延びた前記ゲートフィンガーに隣接している前記ソース電極を跨いで、前記ゲート接続部と前記ゲート引き回し線路とを接続するゲートエアブリッジと、
    前記ドレイン電極から出力された電力が伝送されるドレイン引き回し線路と、
    前記ドレイン電極における前記ゲート接続部に隣接する部分と前記ドレイン引き回し線路とを接続する第２のドレインエアブリッジと、
    を備えたことを特徴とする半導体装置。
  4. 前記ゲートエアブリッジの下方に設けられた絶縁膜を備えたこと
    を特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11791388B2 (en) * 2020-02-27 2023-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Source leakage current suppression by source surrounding gate structure
US11387169B2 (en) * 2020-08-04 2022-07-12 Nxp Usa, Inc. Transistor with I/O ports in an active area of the transistor
US11587852B2 (en) 2020-10-12 2023-02-21 Nxp Usa, Inc. Power amplifier modules with flip-chip and non-flip-chip power transistor dies
US11502026B2 (en) 2020-10-12 2022-11-15 Nxp Usa, Inc. Transistor with flip-chip topology and power amplifier containing same
JP7423569B2 (ja) * 2021-03-23 2024-01-29 株式会社東芝 半導体装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5025296A (en) * 1988-02-29 1991-06-18 Motorola, Inc. Center tapped FET
JPH04171734A (ja) * 1990-11-02 1992-06-18 Mitsubishi Electric Corp 半導体装置
JPH05175247A (ja) * 1991-12-26 1993-07-13 Nikko Kyodo Co Ltd 半導体装置の製造方法
JPH05251478A (ja) * 1992-03-09 1993-09-28 Murata Mfg Co Ltd 半導体装置
JP3289464B2 (ja) * 1994-02-10 2002-06-04 日本電信電話株式会社 高周波高出力トランジスタ
TWI252582B (en) * 2001-02-27 2006-04-01 Sanyo Electric Co Switch circuit device
JP3712111B2 (ja) * 2001-03-30 2005-11-02 ユーディナデバイス株式会社 電力増幅用半導体装置
JP2002319593A (ja) * 2001-04-19 2002-10-31 Furukawa Electric Co Ltd:The 半導体デバイスおよび電極形成方法
US9640638B2 (en) * 2008-05-15 2017-05-02 Great Wall Semiconductor Corporation Semiconductor device and method of forming a power MOSFET with interconnect structure to achieve lower RDSON
JPWO2010113779A1 (ja) 2009-03-30 2012-10-11 日本電気株式会社 半導体装置
US8212321B2 (en) * 2009-10-30 2012-07-03 Freescale Semiconductor, Inc. Semiconductor device with feedback control
JP5733616B2 (ja) * 2011-04-21 2015-06-10 住友電工デバイス・イノベーション株式会社 半導体装置
JP6575304B2 (ja) * 2015-10-30 2019-09-18 富士通株式会社 半導体装置、電源装置、増幅器及び半導体装置の製造方法
US9786660B1 (en) * 2016-03-17 2017-10-10 Cree, Inc. Transistor with bypassed gate structure field
US10128365B2 (en) * 2016-03-17 2018-11-13 Cree, Inc. Bypassed gate transistors having improved stability
WO2018109926A1 (ja) * 2016-12-16 2018-06-21 三菱電機株式会社 半導体装置
CN110310991B (zh) * 2018-03-27 2021-05-07 华为技术有限公司 一种场效应晶体管及其制备方法和晶体管阵列器件
US10388862B1 (en) * 2018-04-12 2019-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Highly selective ion beam etch hard mask for sub 60nm MRAM devices

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