JP6790255B2 - 半導体デバイス及びその製造方法 - Google Patents

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Description

＜出願／優先権に関する援用＞
本発明は、本願の出願人により出願された、出願日が２０１７年３月２９日、出願番号が２０１７１０１９６５４８．１、名称が「半導体デバイス及びその製造方法」である出願の優先権を請求する。上記出願の内容は、参照によりその全体が本明細書に組み込まれる。
本発明は、半導体及びその製造技術分野に関し、具体的には、半導体デバイス及びその製造方法に関する。
高いドレイン−ソース電圧で動作する一般的な電界効果半導体デバイスは、そのゲートのドレイン寄りの側に高電界ピークが形成される。このような局所的な高電界は、高漏電乃至材料破壊を引き起こすことによって、デバイスの破壊電圧を低下させる可能性がある。一方、時間の増加につれて、高電界は、デバイスの半導体材料の劣化、変性も引き起こし、ひいては、デバイスの信頼性に影響を与え、デバイスの耐用年数を短縮させてしまう可能性もある。そのため、実際のデバイスの構造設計及びプロセス研究開発において、デバイスの破壊電圧を高め、優れた信頼性を得るためには、ゲートのドレイン寄りのエッジにおける強い電界を低減させる必要がある。
現在、ゲート付近の強い電界を低減させるには、ゲートのドレイン寄りの側にフィールドプレートを置くのが一般的であり、フィールドプレートは、通常、ソース又はゲートと接続され、ゲート−ドレイン領域に付加電位を生じさせるため、ゲートのドレイン寄りのエッジ付近の電界ピークを効果的に抑制可能であり、これにより、デバイスの破壊電圧及びデバイスの信頼性が向上する。このようなフィールドプレートの底部がデバイスの半導体材料の表面に平行するため、ゲートのエッジ付近の電界ピークが低下する一方、フィールドプレートの終端付近に小さな電界ピークが新たに形成されてしまう。新たに現れる電界ピークのピーク値は、フィールドプレートの長さの増加に伴って増加し、フィールドプレートの終端区域におけるデバイスの破壊又は故障を引き起こしやすいため、デバイス破壊の問題は、根本的に解決されず、あるところから別のところに移されただけである。なお、フィールドプレートが長すぎると、大きな寄生容量が生じてしまい、デバイスの高周波特性が影響されることになる。
これに鑑みて、本発明の目的は、上述した課題を解决するための半導体デバイス及びその製造方法を提供することにある。
上述した目的を達成するために、本発明は、
半導体層と、
半導体層の一方側に位置するソース及びドレイン、並びに、ソースとドレインとの間に位置するゲートと、
ゲートとドレインとの間に位置する２種類の誘電体と、を揃え、その中、
ゲートに近接する誘電体の誘電係数は、前記ゲートから遠く離れているとともに前記ドレインに近接する誘電体の誘電係数より大きい半導体デバイスを提供する。
本発明の一実施例において、前記誘電体層上に位置し前記半導体層の遠く離れている一方側に位置するフィールドプレートは、そのフィールドプレートのドレインに近接する端が、隣接するドレインの誘電体の上方に位置する。
本発明の一実施例において、少なくとも２種類の誘電体の誘電係数は、ゲートからドレインに向かう方向に順に小さくなる。
本発明の一実施例において、フィールドプレートは、そのゲートとドレインとの間に位置する端が、誘電係数の小さい方の誘電体の上方に位置する。
本発明の一実施例において、少なくとも２種類の誘電体は、ゲートに近接する第一誘電体と、第一誘電体とドレインとの間に位置する第二誘電体とを含み、フィールドプレートのドレインに近接する端は、第二誘電体上に位置し、第一誘電体と第二誘電体とは接続されており、第一誘電体の誘電係数は、第二誘電体の誘電係数よりも大きい。
本発明の一実施例において、第一誘電体と第二誘電体との接続箇所は、半導体層の表面との間の夾角が０°より大きく且つ１８０°未満の平面である。
本発明の一実施例において、第一誘電体と第二誘電体との接続箇所は、曲面である。
本発明の一実施例において、第一誘電体は、第二誘電体との接続箇所に第一階段部を有し、第二誘電体は、第一誘電体との接続箇所に、第一階段部にマッチする第二階段部を有する。
本発明の一実施例において、少なくとも２種類の誘電体は、ゲートに近接する第一誘電体と、ドレインに近接する第三誘電体と、第一誘電体と第三誘電体との間に接続された第二誘電体とを含み、第一誘電体の誘電係数は、第二誘電体よりも大きく、第二誘電体の誘電係数は、第三誘電体よりも大きい。
本発明の一実施例において、フィールドプレートは、ソースと接続されるとともに、ゲートの上方を通過して、少なくとも第二誘電体の上方まで前記ドレインのほうに延在されている。
本発明の一実施例において、フィールドプレートは、ゲートと接続されているとともに、前記ゲートから少なくとも第二誘電体の上方まで前記ドレインのほうに延在されている。
本発明の一実施例において、半導体層は、半導体基板と、半導体基板上に成長したエピタキシャル層とを含む。
本発明の一実施例において、半導体層は、基板と、基板側に位置するバッファ層と、バッファ層における基板から遠く離れている一方側に位置するチャネル層と、チャネル層におけるバッファ層から遠く離れている一方側に位置するバリア層とを含む。
本発明はさらに、
半導体層を提供するステップと、
半導体層上にゲートを形成するステップと、
半導体層上に、ゲートの両側に位置するソース及びドレインをそれぞれ形成するステップと、
半導体層上に、ゲートとドレインとの間に位置し、異なる誘電係数を持つ少なくとも２種類の誘電体を形成するステップと、
を含み、
前記ゲートに近接する誘電体の誘電係数は、前記ゲートから遠く離れているとともに前記ドレインに近接する誘電体の誘電係数より大きい
半導体デバイスの製造方法を提供する。
本発明の一実施例において、前記誘電体における前記半導体層から遠く離れている一方側にフィールドプレートを形成する。
本発明の一実施例において、半導体層上に、ゲートとドレインとの間に位置し、異なる誘電係数を持つ少なくとも２種類の誘電体を形成するステップは、
半導体層及びゲート上に、第一誘電体を堆積するステップと、
第一誘電体をエッチングし、ゲートに近接する一方側の第一誘電体を残すステップと、
半導体層及び第一誘電体上に、誘電係数が第一誘電体よりも小さい第二誘電体を堆積するステップと、
第二誘電体の表面が第一誘電体の表面と面一になるように、第二誘電体を研磨するステップと、を含み、
フィールドプレートは、そのドレインに近接する端が、第二誘電体上に位置する。
本発明の一実施例において、少なくとも２種類の誘電体は、第一誘電体と、誘電係数が第一誘電体よりも小さい第二誘電体とを含み、
半導体層上に、ゲートとドレインとの間に位置し、異なる誘電係数を持つ少なくとも２種類の誘電体を形成するステップは、
半導体層及びゲート上に、第二誘電体を堆積するステップと、
第二誘電体がゲートとドレインとの間におけるドレインに近接する一方側に位置するように、第二誘電体をエッチングするステップと、
半導体層及び第二誘電体上に、第一誘電体を堆積するステップと、
第一誘電体の表面が第二誘電体の表面と面一になるように、第一誘電体を研磨するステップと、を含み、
フィールドプレートは、そのドレインに近接する端が、第二誘電体上に位置する。
本発明の一実施例において、この方法は、半導体層の一方側に、第二誘電体とドレインとの間に位置する第三誘電体を形成するステップを更に含む。
本発明の実施例に係る解決手段によれば、異なる誘電係数を持つ少なくとも２種類の誘電体を採用することで、バイアス電圧が半導体デバイスのドレインに印加されると、等価な段付きフィールドプレート又は等価な斜めフィールドプレートが形成され、ゲートのドレインに近接する端における電界ピークが低下するとともに、フィールドプレートの終端における電界ピークが抑制され、これにより、電界全体の分布がより均一となり、はっきりした高ピーク電界が生じなくなり、かつ、破壊しやすい領域がなくなるため、半導体デバイス全体の耐圧性が向上する。
本発明の実施例に係る解決手段をより明らかに説明するために、以下、本発明の実施例において使用する必要がある図面を簡単に紹介するが、言うまでもなく、以下の図面は、本発明の一部の実施例を示すものに過ぎず、そのため、本発明の範囲に対する限定と見なされるべきではなく、当業者にとっては、創造的努力を払わずに、これらの図面から他の関連図面を得ることもできる。
図１は、本発明の実施例一による半導体デバイスの構造模式図である。 図２は、本発明の実施例二による半導体デバイスの構造模式図である。 図３は、本発明の実施例三による半導体デバイスの構造模式図である。 図４は、本発明の実施例四による半導体デバイスの構造模式図である。 図５は、本発明の実施例五による半導体デバイスの構造模式図である。 図６は、本発明の実施例六による半導体デバイスの構造模式図である。 図７は、本発明の実施例六による半導体デバイスの構造模式図である。 図８は、本発明の実施例による半導体デバイスの製造方法のフローチャートである。 図９は、本発明の実施例による半導体デバイスの別の製造方法のフローチャートである。 図１０は、本発明の実施例による半導体デバイスの別の製造方法のフローチャートである。 図１１ａ〜１１ｆは、図１０に示す半導体デバイス製造方法における半導体デバイスの構造変化模式図である。
以下、本発明の実施例における添付図面を参照して、本発明の実施例における解決手段を明確且つ完全に説明する。勿論、説明される実施例は、本発明の一部の実施例であり、全部の実施例ではない。一般的には、この図面において説明及び図示された本発明の実施例の構成要素は、様々な異なる構成で配置及び設計されても構わない。
従って、図面により与えられた本発明の実施例に対する以下の詳しい説明は、保護を請求する本発明の範囲を限定するためのものではなく、あくまでも本発明の選択された実施例を示すものに過ぎない。本発明の実施例に基づいて、創造的労働を払わずに当業者によって得られた他の実施例は、全て本発明の保護範囲内とされる。
なお、以下の図面において、類似の参照符号は、類似のアイテムを示しているため、そのアイテムがある図面で定義されると、それ以降の図面で当該アイテムをさらに定義して説明する必要がない。本発明の説明において、「第一」、「第二」、「第三」、「第四」等の用語は、単に区別して説明するためのものであり、相対的重要性を意味又は示唆するものと理解されるべきではない。
新たな電界ピークを生じさせることなく、ゲートのドレインに近接する端における電界を抑制するためには、多層（例えば、三層）にわたって順に徐々に高くなる勾配分布フィールドプレート構造を採用してもよいし、又は、単層斜めフィールドプレート構造を採用してもよい。勾配分布フィールドプレート構造の場合、多段階フォトリソグラフィ、誘電体堆積、金属堆積などのプロセスによって共同で完成させなければならないため、デバイスの製造コストが増えてしまう。単層斜めフィールドプレート構造の場合、斜面製作プロセスを追加する必要があるため、プロセスの困難性が増え、更に、斜面の存在によってデバイスの表面が平らではなくなるため、プロセスの統合に不利である。
実施例一
図１は、本発明の実施例による半導体デバイス１００の構造模式図を示している。図１に示すように、半導体デバイス１００は、半導体層１、ソース２、ドレイン３、ゲート４、第一誘電体６、第二誘電体７及びフィールドプレート８を含む。
半導体層１は、１種類又は多種類の半導体材料により構成された単層、二層又は多層構造のいずれであってもよく、本発明では、これに対して、何の限定もしない。半導体層１は、半導体材料であるケイ素（Ｓｉ）製としてもよい。又は、半導体層１は、半導体基板と、半導体基板上に成長したエピタキシャル層とを含む。更に又は、半導体層１は、フィールドプレート８の使用が必要となる任意の半導体パワーデバイスにおける半導体材料製の構造であってもよい。例えば、半導体層１は、高電圧ＬＤＭＯＳパワーデバイス、ガリウム窒素高電子移動度ＲＦデバイス、パワーエレクトロニックデバイス、ＳｉＣパワーデバイスやＧａＡｓデバイス等に適用される半導体材料であってもよい。
ソース２、ドレイン３及びゲート４は、それぞれ半導体層１上に位置しており、そのうち、ソース２及びドレイン３は半導体層１において対向する両側に位置し、ゲート４がソース２とドレイン３との間に位置している。好ましくは、本実施例において、ゲート４と半導体層１との間に誘電体層５が更に含まれている。ゲート４の下方に誘電体層５が挿入されてＭＩＳＦＥＴ構造が形成され、この誘電体層は、デバイスのパッシベーション層とされる一方、ゲート４の絶縁層にもなるため、ゲート４のリーク電流を効果的に低減させ、ターンオン電圧を調節することができる。誘電体層５は、窒化ケイ素（ＳｉＮ）、二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、アルミナ（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化ハフニウムアルミニウム（ＨｆＡｌＯｘ）のうち、少なくとも１種類の材料製であってもよい。
第一誘電体６は、ゲート４とドレイン３との間に位置しており、ソース２まで延在してもよいし、ソース２まで延在しなくてもよい（図面には、ソース２まで延在している実施形態が示されている）。つまり、ソース２とゲート４との間に、第一誘電体６が設けられていてもよいし、第一誘電体６が設けられていなくてもよし、他の誘電体が設けられていてもよい。第二誘電体７は、第一誘電体６とドレイン３との間に位置しており、且つ第一誘電体６と第二誘電体７とが接続されている。第二誘電体７は、ドレイン３まで延在してドレイン３と接続されていてもよいし、ドレイン３まで延在しなくてもよい。第一誘電体６の誘電係数と、第二誘電体７の誘電係数とは異なっており、且つゲート４からドレイン３に向かう方向に順に小さくなる。好ましくは、本実施例において、第一誘電体６の誘電係数は、第二誘電体７の誘電係数よりも大きい。好ましくは、本実施例において、第一誘電体６と第二誘電体７との接続箇所６１は、平面であり、且つ半導体層１の表面に垂直になる。第一誘電体６と第二誘電体７との接続箇所６１が半導体層１の表面に垂直になると、接続箇所６１と半導体層１の表面との間の夾角は、９０°に等しくなる。第一誘電体６と第二誘電体７とは、厚さが同じであり、且つその厚さがゲート４の厚さ以上である。説明すべきことは、第一誘電体６及び第二誘電体７の厚さが、プロセス及びデバイスの具体的な設計に応じて調整されてもよいことである。
フィールドプレート８は、金属単体、合金や複合金属等の導電材料製であってもよく、その具体的な材料は、プロセス及びデバイスの要件によって決められ、本発明では、これに対して、何の限定もしない。フィールドプレート８の構造は、均一なフィールドプレート、段付きフィールドプレート、多層フィールドプレートや二層フィールドプレート等であってもよい。フィールドプレート８は、その半導体層１に近接する一方側の表面が、ソース２、第一誘電体６及び第二誘電体７の上面に接触している。フィールドプレート８の接続方式は、複数のタイプを含むことができ、例えば、ソース２と接続されること、ゲート４と接続されること、独立した電位と個別に接続されること、又は、何の電位とも接続されずにフローティングフィールドプレートとされることなどである。好ましくは、本実施例において、フィールドプレート８は、ソース２と接続されるとともに、ソース２に沿って少なくとも第２誘電体７の上方までドレイン３のほうに延在されている。
フィールドプレート８の第二誘電体７の上方で延在する長さは、第二誘電体７の厚さ、第二誘電体７のゲート４からの距離に関係して設定されない限り、電界全体の分布がより均一にならないので、フィールドプレート８が第二誘電体７の上方で第二誘電体７上まで延在する長さは、０．１μｍ〜３μｍの間であることが好ましい。更に、フィールドプレート８のドレイン３に近接する端が、隣接するドレイン３の第二誘電体７の上方に位置している。なお、フィールドプレート８は、そのゲート４とドレイン３との間に位置する端が、誘電係数の小さい方の第二誘電体７の上方に位置している。
本発明の実施例に係る解決手段によれば、異なる誘電係数を持つ少なくとも２種類の誘電体を採用することで、バイアス電圧が半導体デバイスのドレインに印加されると、等価な段付きフィールドプレート又は等価な斜めフィールドプレートが形成され、ゲートのドレインに近接する端における電界ピークが低下するとともに、フィールドプレートの終端における電界ピークが抑制され、これにより、電界全体の分布がより均一となり、はっきりした高ピーク電界が生じなくなり、かつ、破壊しやすい領域がなくなるため、半導体デバイス全体の耐圧性が向上する。
実施例二
図２は、本発明の実施例二による半導体デバイス１００の構造模式図である。図２に示すように、本実施例は、第一誘電体６と第二誘電体７との接続箇所６１が平面であり、且つ半導体層１の表面と斜めに交差している点で、実施例一と異なる。この平面と半導体層１の表面との間の夾角は、０°より大きく且つ１８０°未満であり、最適の夾角範囲として、３０°より大きく且つ７０°未満、又は、１２０°より大きく且つ１６０°未満である。
本発明の実施例に係る解決手段によれば、平面と半導体層の表面との間の夾角を変えて電界分布を調整することで、半導体デバイス内の電界がより広い範囲内で滑らかに遷移するようにしているため、電界のピーク値が低下し、より高い破壊電圧、より良好な動的性能及び優れた長期信頼性が達成される。
実施例三
図３は、本発明の実施例三による半導体デバイス１００の構造模式図である。図３に示すように、本実施例は、第一誘電体６が、第二誘電体７との接続箇所６１に第一階段部を有し、第二誘電体７が、第一誘電体６との接続箇所６１に、第一階段部にマッチする第二階段部を有し、第一誘電体６と第二誘電体７との接続箇所６１が、平面ではなく、階段状をなしている点で、実施例一と異なる。
本発明の実施例に係る解決手段によれば、第一誘電体及び第二誘電体の階段の高さ及び数量を変えて電界分布を調整することで、半導体デバイス内の電界がより広い範囲内で滑らかに遷移するようにしているため、電界のピーク値が低下し、より高い破壊電圧、より良好な動的性能及び優れた長期信頼性が達成される。
理解すべきことは、第一誘電体６と第二誘電体７との接続箇所６１は、曲面であってもよいことである。この曲面は、１つのアーク面によって構成されてもよいし、複数のアーク面によって構成されてもよいし、又は、平面及びアーク面が混在して構成されてもよい。
実施例四
図４は、本発明の実施例四による半導体デバイス１００の構造模式図である。図４に示すように、本実施例は、フィールドプレート８が、ゲート４と接続されるとともに、ゲート４に沿って少なくとも第二誘電体７の上方までドレイン３のほうに延在される点で、実施例一と異なる。
本発明の実施例に係る解決手段によれば、フィールドプレートをゲートと接続して、ゲート斜めフィールドプレートデバイス構造を形成することで、ゲートのエッジにおける電界強度分布を効果的に調節できるため、デバイスの特性が向上する。
理解すべきことは、実施例二及び実施例三に倣って、実施例四による半導体デバイス１００の構造に対して変形をしてもよいことであり、例えば、第一誘電体６と第二誘電体７との接続箇所６１を半導体層１の表面と斜めに交差するようにしてもよいし、又は、第一誘電体６が、第二誘電体７との接続箇所６１に第一階段部を有し、第二誘電体７が、第一誘電体６との接続箇所６１に、第一階段部にマッチする第二階段部を有し、第一誘電体６と第二誘電体７との接続箇所６１が階段状をなすようにしてもよい。
段付きフィールドプレート、多層フィールドプレート又は斜めフィールドプレートに比べて、本発明の実施例一、実施例二、実施例三及び実施例四は、異なる誘電係数を持つ少なくとも２種類の誘電体を採用することで、バイアス電圧が印加されると、半導体デバイス内に等価な段付きフィールドプレート又は等価な斜めフィールドプレートが形成され、ゲートのドレインに近接する端における電界ピークが低下するとともに、フィールドプレートの終端における電界ピークが抑制され、これにより、電界全体の分布がより均一となり、はっきりした高ピーク電界が生じなくなり、かつ、破壊しやすい領域がなくなるため、半導体デバイス全体の耐圧性が向上する。そして、ドレインに近接する第二誘電体の誘電係数がゲートに近接する第一誘電体の誘電係数よりも小さいことで、寄生容量効果が徐々に弱められるため、フィールドプレートによる半導体デバイスの高周波特性への影響が改善される。よって、本発明は、単層の平板状のフィールドプレート構造を採用しても、段付きフィールドプレート、多層フィールドプレート又は斜めフィールドプレートを採用した場合と同じ又はそれよりも良好な効果を達成することができる。なお、本発明の実施例は、単層の平板状のフィールドプレート構造を採用しているため、製造が簡単で、製造しやすく且つ製造コストが低い等の利点がある。
実施例五
図５は、本発明の実施例五による半導体デバイス１００の構造模式図である。図５に示すように、本実施例は、半導体デバイス１００が、第二誘電体７とドレイン３との間に位置する第三誘電体９を更に含む点で、実施例一と異なる。好ましくは、本実施例において、第三誘電体９の誘電係数は、第二誘電体７の誘電係数よりも小さく、即ち、ゲートとドレインとの間の誘電体層の誘電係数はゲートからドレインに向かって次第に減少する。
本発明の実施例に係る解決手段によれば、フィールドプレートの下に第三誘電体を追加することで、ゲートのドレインに近接する端における電界を最適化するとともに、フィールドプレートの終端における電界ピーク値をより良く最適化しているため、電界分布を最適化する方法が増加し、且つデバイス特性がより良く改善される。
理解すべきことは、第一誘電体６、第二誘電体７及び第三誘電体９は、その接続箇所６１の形状及び半導体層１の表面との位置関係が、図５に示すものに限定されないことである。例えば、第一誘電体６、第二誘電体７及び第三誘電体９の接続箇所６１は、半導体層１の表面に垂直になる平面であってもよいし、半導体層１の表面と斜めに交差する平面であってもよいし、段付き又は当業者に公知の他の構造であってもよく、本発明では、これに対して、何の限定もしない。
更に、理解すべきことは、本発明による半導体デバイス１００は、異なる誘電係数の誘電体を２種類又は３種類だけ含むことに限定されず、複数種類の異なる誘電係数の誘電体を更に含んでもよいことである。好ましくは、複数種類の異なる誘電係数の誘電体のうち、ゲート４に近接する誘電体の誘電係数は、ゲート４から遠く離れているとともにドレイン３に近接する誘電体の誘電係数よりも大きい。複数種類の異なる誘電係数の誘電体の間の接続箇所６１は、半導体層１の表面に垂直又は斜めに交差する平面であってもよいし、各誘電体が、他の誘電体との接続箇所６１に階段状部を有してもよいし、又は、各誘電体と他の誘電体との接続箇所６１が曲面であってもよく、ここで何の限定もしない。
実施例六
図６は、本発明の実施例六による半導体デバイス１００の構造模式図である。図６に示すように、本実施例は、半導体層１が、基板１０１と、基板１０１の一方側に位置するバッファ層１０２と、バッファ層１０２における基板１０１から遠く離れている一方側のチャネル層１０３と、チャネル層１０３におけるバッファ層１０２から遠く離れている一方側に位置するバリア層１０４とを含む点で、実施例一と異なる。
基板１０１は、サファイア（Ｓａｐｐｈｉｒｅ）、炭化ケイ素（ＳｉＣ）、ガリウム窒素（ＧａＮ）、ケイ素（Ｓｉ）、希土類酸化物、又は、ＩＩＩ−Ｖ族化合物の成長に適した当業者に公知の任意の他の材料製であってもよく、本発明では、これに対して、何の限定もしない。
バッファ層１０２は、ガリウム窒素（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、又は、他の窒化物を含み、基板１０１の材料にマッチするとともにガリウム窒素（ＧａＮ）層を高品質でエピタキシャルさせるという役割を果たし、上方のガリウム窒素／アルミニウムガリウム窒素により構成されたヘテロ接合の結晶品質、表面モルフォロジー及び電気的特性等のパラメータに影響を与える。
基板１０１の材料とバッファ層１０２の材料との結晶格子のミスマッチが大きい場合、好ましくは、本実施例において、半導体層１は核生成層１０５を更に含む。核生成層１０５は、基板１０１とバッファ層１０２との間の結晶格子のミスマッチが低減されるように、基板１０１とバッファ層１０２との間に配置される。好ましくは、本実施例において、核生成層１０５は、アルミニウム窒素（ＡｌＮ）製である。
チャネル層１０３は、その結晶格子の品質がバッファ層１０２よりもよく、且つそのキャリア移動度がバッファ層１０２よりも高い。チャネル層１０３は、ガリウム窒素（ＧａＮ）、インジウムアルミニウムガリウム窒素（ＩｎＡｌＧａＮ）、アルミニウムガリウム窒素（ＡｌＧａＮ）、インジウムアルミニウム窒素（ＩｎＡｌＮ）、アルミニウム窒素（ＡｌＮ）及び、当業者に公知の他の半導体材料のうち、少なくとも１種類の材料製であってもよい。好ましくは、本実施例において、チャネル層１０３の材料は、ガリウム窒素（ＧａＮ）である。
バリア層１０４は、チャネル層１０３とヘテロ接合を形成可能な半導体材料がいくつか積層されてなるもの、又は、チャネル層１０３とヘテロ接合を形成可能な半導体材料及び絶縁材料がいくつか積層されてなるものである。半導体材料は、インジウムアルミニウムガリウム窒素（ＩｎＡｌＧａＮ）、アルミニウムガリウム窒素（ＡｌＧａＮ）、インジウムアルミニウム窒素（ＩｎＡｌＮ）、及び、アルミニウム窒素（ＡｌＮ）等であってもよいが、これらに限定さない。チャネル層１０３とバリア層１０４との両方によって半導体ヘテロ接合構造が構成されており、それらの界面に高濃度の二次元電子ガスが形成され、チャネル層１０３のヘテロ接合界面に導電チャネルが生成される。
本実施例六のもう１つの実施形態において、図７に示すように、ゲート４と半導体層１との間の誘電体層５は省略されていてもよい。
好ましくは、他の実施例において、半導体層１が、バリア層１０４におけるチャネル層１０３から遠く離れている一方側に位置するキャップ層を更に含んでもよい。キャップ層は、バリア層１０４の表面酸化を防止できるとともに、電流コラプスも抑制できる。キャップ層の材料は、アルミニウムガリウム窒素（ＡｌＧａＮ）やガリウム窒素（ＧａＮ）等の当業者に公知の材料であってもよい。
図８は、本発明の実施例による半導体デバイス１００の製造方法のフローチャートである。図８に示すように、この半導体デバイス１００の製造方法は、ステップＳ１０１、ステップＳ１０２、ステップＳ１０３、ステップＳ１０４及びステップＳ１０５を含む。
ステップＳ１０１として、半導体層を提供する。
ステップＳ１０２として、半導体層上にゲートを形成する。
ステップＳ１０３として、半導体層上に、ゲートの両側に位置するソース及びドレインをそれぞれ形成する。
ステップＳ１０４として、半導体層上に、ゲートとドレインとの間に位置し、異なる誘電係数を持つ少なくとも２種類の誘電体を形成する。好ましくは、ゲートに近接する誘電体の誘電係数はゲートから遠く離れている誘電体の誘電係数よりも大きい。
ステップＳ１０５として、少なくとも２種類の誘電体における半導体層から遠く離れている一方側に、フィールドプレートを形成する。好ましくは、フィールドプレートは、金属フィールドプレートである。金属フィールドプレートは、金属電子ビーム蒸着プロセス、金属スパッタリングプロセスや金属化学気相堆積プロセス等によって形成されてもよく、その具体的な製造プロセスは、プロセスの条件又は設計によって決められる。
図９は、本発明の実施例による半導体デバイスの別の製造方法のフローチャートである。図９に示すように、ステップＳ１０１の後であって、ステップＳ１０２の前に、この方法は、半導体層上に誘電体層を生成するステップＳ１０６を更に含んでもよい。このような場合、ステップＳ１０２は、誘電体層上にゲートを形成することになる。
半導体デバイスの製造方法では、上述したステップの実行順序は限定されず、状況に応じて柔軟に設計することができる。例えば、ステップＳ１０３とステップＳ１０４とは、その実行順序が入れ替えられてもよい。半導体デバイスの製造方法が２種類の誘電体を含む半導体デバイスの製造に応用される場合、ステップＳ１０４は、サブステップＳ１０４１、サブステップＳ１０４２、サブステップＳ１０４３、サブステップＳ１０４４及びサブステップＳ１０４５を更に含む。
図１０は、本発明の実施例による半導体デバイスの別の製造方法のフローチャートである。図１１−ａ〜図１１−ｆは、図１０に示す半導体デバイス製造方法における半導体デバイスの構造変化模式図である。
図１０に示すように、この半導体デバイスの製造方法は、以下のステップを含んでもよい。
ステップＳ１０１として、半導体層を準備する。
ステップＳ１０６として、半導体層上に誘電体層を生成する。
ステップＳ１０２として、半導体層の一方側にゲートを形成する。
サブステップＳ１０４１として、半導体層及びゲート上に、第一誘電体を堆積する。
サブステップＳ１０４２として、第一誘電体をエッチングする。
具体的には、図１１−ａに示すように、第一誘電体６上にフォトレジスト２００を堆積して露光及び現像を行い、更に、図１１−ｂに示すように、エッチングプロセスによって、露出領域における第一誘電体６を除去する。
サブステップＳ１０４３として、半導体層及び第一誘電体上に、第二誘電体を堆積する。
具体的には、図１１−ｃに示すように、堆積によって、第二誘電体７が半導体層１及び第一誘電体６上に形成されるようになる。好ましくは、第二誘電体７の誘電係数が第一誘電体６の誘電係数よりも小さい。
サブステップＳ１０４４として、第二誘電体の表面が第一誘電体の表面と面一になるように、第二誘電体を研磨する。
具体的には、図１１−ｄに示すように、第二誘電体７を研磨することによって、第二誘電体７の表面を平坦化し、即ち、第二誘電体７の表面を第一誘電体６の表面と面一にする。
サブステップＳ１０４５として、後続のフォトリソグラフィプロセス及びエッチングプロセスによって、余分な第二誘電体を除去する。
具体的には、図１１−ｅに示すように、後続のフォトリソグラフィプロセス及びエッチングプロセスによって、余分な第二誘電体７が除去され、半導体層１上に、ソース２及びドレイン３を成長させる位置が確保しておく。
ステップＳ１０３として、半導体層上に、ゲートの両側に位置するソース及びドレインをそれぞれ形成する。
具体的には、図１１−ｆに示すように、半導体層１上の確保しておいた位置に、ゲート４の両側にそれぞれ位置するソース２及びドレイン３をそれぞれ形成する。
ステップＳ１０５として、第一誘電体及び第二誘電体における半導体層から遠く離れている一方側に、フィールドプレートを形成する。
具体的には、図１に示すように、フィールドプレート８は、第一誘電体６及び第二誘電体７上に形成され、そのドレイン３に近接する端は、第二誘電体７上に位置する。
また、もう１つの実施例において、先に第二誘電体７を形成してから、第一誘電体６を形成するようにしてもよく、その具体的なステップとして、
半導体層及びゲート上に、第二誘電体を堆積するステップと、
第二誘電体をエッチングすることによって、当該第二誘電体がゲートとドレインとの間に位置するようにするステップと、
半導体層及び第二誘電体上に、第一誘電体を堆積するステップと、
第一誘電体の表面が第二誘電体の表面と面一になるように、第一誘電体を研磨するステップと、が含まれており、フィールドプレートは、そのドレインに近接する端が、第二誘電体上に位置する。
半導体デバイス１００の製造方法が３種類の誘電体を含む半導体デバイス１００の製造に応用される場合、この方法は、半導体層の一方側に、第二誘電体とドレインとの間に位置する第三誘電体を形成するステップを更に含む。
本発明による半導体デバイスは、異なる誘電係数を持つ少なくとも２種類の誘電体を採用することで、バイアス電圧が印加されると、半導体デバイス内に等価な段付きフィールドプレート又は等価な斜めフィールドプレートが形成され、ゲートのドレインに近接する端における電界ピークが低下するとともに、フィールドプレートの終端における電界ピークが抑制され、これにより、電界全体の分布がより均一となり、はっきりした高ピーク電界が生じなくなり、かつ、破壊しやすい領域がなくなるため、半導体デバイス全体の耐圧性が向上する。そして、ゲートに近接する誘電体の誘電係数がゲートから遠く離れている誘電体の誘電係数よりも大きいことで、寄生容量効果が徐々に弱められるため、フィールドプレートによる半導体デバイスの高周波特性への影響が改善される。よって、本発明は、単層の平板状のフィールドプレート構造を採用しても、段付きフィールドプレート、多層フィールドプレート又は斜めフィールドプレートを採用した場合と同じ又はそれよりも良好な効果を達成することができる。なお、本発明の実施例は、単層の平板状のフィールドプレート構造を採用しているため、製造が簡単で、製造しやすく且つ製造コストが低い等の利点がある。
なお、本発明の説明において、特に明確な規定や限定がない限り、「設け」、「繋がり」、「接続」といった用語は、広義に理解すべきであり、例えば、固定接続であってもよいし、着脱可能な接続であってもよく、又は、一体的に接続されてもよい。そして、機械的な接続であってもよいし、電気的な接続であってもよい。また、直接接続されてもよいし、中間媒介物を介して間接的に接続されてもよいし、２つの素子の内部の連通であってもよい。当業者にとっては、具体的な状況に応じて上記用語の本発明での具体的な意味を理解することが可能である。
更に、本発明の説明において、「上」、「下」、「内」、「外」等の用語により示された方位又は位置関係は、図面に示すものに基づく方位又は位置関係になっているか、又は、本発明による製品の使用時に習慣的な置き方となる方位又は位置関係になっており、本発明の説明の便宜及び説明の簡略化のために使用されるものに過ぎず、該当する装置又は素子が特定の方位を有し、特定の方位で構成及び操作しなければならないことを意味又は示唆するものではないため、本発明に対する限制として理解すべきではない。
上述したことは、本発明の好ましい実施例に過ぎず、本発明を限定するものではなく、当業者にとって、本発明は、種々の変形や変更が可能である。本発明の精神及び範囲内でなされたいかなる修正、均等な置換、改善などは、いずれも本発明の範囲内に含まれるべきである。
本発明の半導体デバイス及びその製造方法では、異なる誘電係数を持つ少なくとも２種類の誘電体を採用することで、バイアス電圧が半導体デバイスのドレインに印加されると、等価な段付きフィールドプレート又は等価な斜めフィールドプレートが形成され、ゲートのドレインに近接する端における電界ピークが低下するとともに、フィールドプレートの終端における電界ピークが抑制され、これにより、電界全体の分布がより均一となり、はっきりした高ピーク電界が生じなくなり、かつ、破壊しやすい領域がなくなるため、半導体デバイス全体の耐圧性が向上する。
１００ 半導体デバイス
１ 半導体層
２ ソース
３ ドレイン
４ ゲート
５ 誘電体層
６ 第一誘電体
７ 第二誘電体
８ フィールドプレート
６１ 接続箇所
９ 第三誘電体
１０１ 基板
１０２ バッファ層
１０３ チャネル層
１０４ バリア層
１０５ 核生成層
２００ フォトレジスト

Claims (18)

  1. 半導体層と、
    前記半導体層の一方側に位置するソース及びドレイン、並びに、前記ソースと前記ドレインとの間に位置するゲートと、
    前記ゲートと前記ドレインとの間に位置する少なくとも２種類の誘電体と、
    を揃え、その中、
    前記ゲートに近接する誘電体の誘電係数は、前記ゲートから遠く離れているとともに前記ドレインに近接する誘電体の誘電係数より大きく、且つ、
    前記少なくとも２種類の誘電体の厚さは同一であり、且つ前記厚さは前記ゲートの厚さ以上である
    ことを特徴とする半導体デバイス。
  2. 前記少なくとも２種類の誘電体に位置し前記半導体層から遠く離れている一方側に位置するフィールドプレートを揃え、前記フィールドプレートの前記ドレインに近接する端が、隣接するドレインの誘電体の上方に位置する
    ことを特徴とする請求項１に記載の半導体デバイス。
  3. 前記少なくとも２種類の誘電体の誘電係数は、前記ゲートから前記ドレインに向かう方向に順に小さくなる
    ことを特徴とする請求項１に記載の半導体デバイス。
  4. 前記フィールドプレートは、その前記ゲートと前記ドレインとの間に位置する端が、誘電係数の小さい方の誘電体の上方に位置する
    ことを特徴とする請求項２に記載の半導体デバイス。
  5. 前記少なくとも２種類の誘電体は、前記ゲートに近接する第一誘電体と、前記第一誘電体と前記ドレインとの間に位置する第二誘電体とを含み、前記フィールドプレートの前記ドレインに近接する端は、前記第二誘電体上に位置し、前記第一誘電体と前記第二誘電体とは接続されており、前記第一誘電体の誘電係数は、前記第二誘電体の誘電係数よりも大きい
    ことを特徴とする請求項２に記載の半導体デバイス。
  6. 前記第一誘電体と前記第二誘電体との接続箇所は、前記半導体層の表面との間の夾角が０°より大きく且つ１８０°未満の平面である
    ことを特徴とする請求項５に記載の半導体デバイス。
  7. 前記第一誘電体と前記第二誘電体との接続箇所は、曲面である
    ことを特徴とする請求項５に記載の半導体デバイス。
  8. 前記第一誘電体は、前記第二誘電体との接続箇所に第一階段部を有し、前記第二誘電体は、第一誘電体との接続箇所に、前記第一階段部にマッチする第二階段部を有する
    ことを特徴とする請求項５に記載の半導体デバイス。
  9. 前記少なくとも２種類の誘電体は、前記ゲートに近接する第一誘電体と、前記ドレインに近接する第三誘電体と、前記第一誘電体と第三誘電体との間に接続された第二誘電体とを含み、前記第一誘電体の誘電係数は、前記第二誘電体よりも大きく、前記第二誘電体の誘電係数は、前記第三誘電体よりも大きい
    ことを特徴とする請求項１に記載の半導体デバイス。
  10. 前記フィールドプレートは、前記ソースと接続されるとともに、前記ゲートの上方を通過して、少なくとも前記第二誘電体の上方まで前記ドレインのほうに延在されている
    ことを特徴とする請求項５〜８のいずれかに記載の半導体デバイス。
  11. 前記フィールドプレートは、前記ゲートと接続されるとともに、前記ゲートから少なくとも前記第二誘電体の上方まで前記ドレインのほうに延在されている
    ことを特徴とする請求項５〜８のいずれかに記載の半導体デバイス。
  12. 前記半導体層は、半導体基板と、前記半導体基板上に成長したエピタキシャル層とを含む
    ことを特徴とする請求項１〜９のいずれかに記載の半導体デバイス。
  13. 前記半導体層は、基板と、前記基板側に位置するバッファ層と、前記バッファ層における前記基板から遠く離れている一方側に位置するチャネル層と、前記チャネル層における前記バッファ層から遠く離れている一方側に位置するバリア層とを含む
    ことを特徴とする請求項１〜９のいずれかに記載の半導体デバイス。
  14. 半導体層を提供するステップと、
    前記半導体層上にゲートを形成するステップと、
    前記半導体層上に、前記ゲートの両側に位置するソース及びドレインをそれぞれ形成するステップと、
    前記半導体層上に、前記ゲートと前記ドレインとの間に位置する少なくとも２種類の誘電体を形成するステップと、を含み、
    前記少なくとも２種類の誘電体において、前記ゲートに近接する誘電体の誘電係数は、前記ゲートから遠く離れているとともに前記ドレインに近接する誘電体の誘電係数より大きく、且つ、
    前記少なくとも２種類の誘電体の厚さは同一であり、且つ前記厚さは前記ゲートの厚さ以上である
    ことを特徴とする半導体デバイスの製造方法。
  15. 前記誘電体における前記半導体層から遠く離れている一方側にフィールドプレートを形成するステップを更に含む
    ことを特徴とする請求項１４に記載の半導体デバイスの製造方法。
  16. 前記半導体層上に、前記ゲートと前記ドレインとの間に位置し、異なる誘電係数を持つ少なくとも２種類の誘電体を形成するステップは、
    前記半導体層及び前記ゲート上に、第一誘電体を堆積するステップと、
    前記第一誘電体をエッチングし、前記ゲートに近接する一方側の第一誘電体を残すステップと、
    前記半導体層及び前記第一誘電体上に、誘電係数が前記第一誘電体よりも小さい第二誘電体を堆積するステップと、
    前記第二誘電体の表面が前記第一誘電体の表面と面一になるように、前記第二誘電体を研磨するステップと、を含み、
    前記フィールドプレートは、その前記ドレインに近接する端が、前記第二誘電体上に位置する
    ことを特徴とする請求項１５に記載の半導体デバイスの製造方法。
  17. 前記少なくとも２種類の誘電体は、第一誘電体と、誘電係数が前記第一誘電体よりも小さい第二誘電体とを含み、
    前記半導体層上に、前記ゲートと前記ドレインとの間に位置し、異なる誘電係数を持つ少なくとも２種類の誘電体を形成するステップは、
    前記半導体層及び前記ゲート上に、前記第二誘電体を堆積するステップと、
    前記第二誘電体が前記ゲートと前記ドレインとの間における前記ドレインに近接する一方側に位置するように、前記第二誘電体をエッチングするステップと、
    前記半導体層及び前記第二誘電体上に、前記第一誘電体を堆積するステップと、
    前記第一誘電体の表面が前記第二誘電体の表面と面一になるように、前記第一誘電体を研磨するステップと、を含み、
    前記フィールドプレートは、その前記ドレインに近接する端が、前記第二誘電体上に位置する
    ことを特徴とする請求項１５に記載の半導体デバイスの製造方法。
  18. 前記半導体層の一方側に、前記第二誘電体と前記ドレインとの間に位置する第三誘電体を形成するステップを更に含む
    ことを特徴とする請求項１６又は１７に記載の半導体デバイスの製造方法。
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