CN116314312A - 一种半导体器件及其制备方法 - Google Patents

一种半导体器件及其制备方法 Download PDF

Info

Publication number
CN116314312A
CN116314312A CN202111574487.0A CN202111574487A CN116314312A CN 116314312 A CN116314312 A CN 116314312A CN 202111574487 A CN202111574487 A CN 202111574487A CN 116314312 A CN116314312 A CN 116314312A
Authority
CN
China
Prior art keywords
isolation
layer
subsection
opening
grid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111574487.0A
Other languages
English (en)
Inventor
裴晓延
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dynax Semiconductor Inc
Original Assignee
Dynax Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dynax Semiconductor Inc filed Critical Dynax Semiconductor Inc
Priority to CN202111574487.0A priority Critical patent/CN116314312A/zh
Publication of CN116314312A publication Critical patent/CN116314312A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明实施例公开了一种半导体器件及其制备方法，该半导体器件包括：衬底；位于衬底一侧的多层外延层；多层外延层包括远离衬底一侧的势垒层；位于势垒层远离衬底一侧的隔离层、源极、栅极和漏极，栅极位于源极和漏极之间；栅极包括靠近衬底一侧的栅极底面，栅极底面包括第一底面分部和第二底面分部；其中，隔离层位于第二底面分部和漏极之间，隔离层与栅极接触，且隔离层与多层外延层接触。本发明实施例提供的半导体器件，可改善栅极靠近漏极一侧的高电场分布，改善高温高压下器件的可靠性。

Description

一种半导体器件及其制备方法
技术领域
本发明实施例涉及半导体技术，尤其涉及一种半导体器件及制备方法。
背景技术
半导体材料氮化镓由于具有禁带宽度大、电子饱和漂移速度高、击穿场强高、导热性能好等特点，已经成为目前的研究热点。在电子器件方面，氮化镓材料比硅和砷化镓更适合于制造高温、高频、高压和大功率器件，因此氮化镓基电子器件具有很好的应用前景。氮化镓高电子迁移率晶体管(Gallium Nitride High Electron Mobility Transistor，简称GaN HEMT)具有高速、低功耗的优点，因此将作为下一代的低消耗电源器件，但当其工作在高温高压下时容易发生失效，导致器件寿命降低，因此如何改善该失效问题具有十分重要的意义。
现有的GaN HEMT结构中，通常采用栅极和半导体直接接触的方法形成肖特基结构。然而在这一传统结构中，当器件处于反向偏置时，栅极下方靠近漏极处形成高电场，当器件长时间处于反向偏置时，栅极下方靠近漏极处的半导体材料在高电场下发生弛豫作用，进而发生逆压电效应，最终导致该处击穿、器件失效，而高温下会加速这种效应。
发明内容
本发明实施例提供一种半导体器件及制备方法，以改善栅极靠近漏极一侧的高电场分布，提高高温高压下半导体器件的可靠性。
本发明实施例提供了一种半导体器件，包括：
衬底；
位于所述衬底一侧的多层外延层；多层所述外延层包括远离所述衬底一侧的势垒层；
位于所述势垒层远离所述衬底一侧的隔离层、源极、栅极和漏极，所述栅极位于所述源极和所述漏极之间；所述栅极包括靠近所述衬底一侧的栅极底面，所述栅极底面包括第一底面分部和第二底面分部，所述第一底面分部位于所述第二底面分部靠近所述漏极的一侧；其中，所述隔离层位于所述第二底面分部和所述漏极之间，所述隔离层与所述栅极接触，且所述隔离层与多层所述外延层接触。
可选地，所述势垒层中设置有第一开口，所述第一开口包括靠近所述漏极一侧的第一侧面，所述隔离层包括第一隔离分部，所述第一隔离分部覆盖至少部分所述第一侧面；
至少部分所述栅极位于所述第一开口内，所述第一底面分部与所述第一隔离分部接触。
可选地，所述第一开口还包括靠近所述衬底一侧的底面，所述底面与所述第一侧面连接；
所述隔离层还包括第二隔离分部，所述第二隔离分部与所述第一隔离分部连接且覆盖部分所述底面；
所述第一底面分部还与所述第二隔离分部接触。
可选地，所述第二隔离分部的长度为L1，所述底面的长度为Lgs，1/4*Lgs≤L1≤1/3*Lgs。
可选地，所述隔离层还包括第三隔离分部，所述第三隔离分部与所述第一隔离分部连接且与所述势垒层远离所述衬底的一侧表面接触；
所述栅极包括相互连接的第一栅极分部和第二栅极分部，所述第一栅极分部位于所述第一开口内，所述第二栅极分部位于所述第一开口外且覆盖所述第一栅极分部；所述第一底面分部包括第一底面丙分部，所述第一底面丙分部与所述第三隔离分部接触。
可选地，所述第一底面丙分部的长度为Lfgd1，所述第三隔离分部的长度为L2，1/2*Lfgd1＜L2＜Lfgd1。
可选地，所述半导体器件还包括钝化层，所述钝化层位于所述势垒层远离所述衬底的一侧；所述势垒层中设置有第一开口，所述第一开口包括靠近所述漏极一侧的第一侧面；所述钝化层中设置有第二开口，所述第二开口包括靠近所述漏极的第二侧面，所述第一开口与所述第二开口连通，所述第一侧面和所述第二侧面位于同一平面；
所述隔离层包括相互连接的第一隔离分部和第四隔离分部，所述第一隔离分部覆盖所述第一侧面，所述第四隔离分部覆盖至少部分所述第二侧面；
至少部分所述栅极位于所述第一开口和所述第二开口内，所述第一底面分部与所述第一隔离分部和所述第四隔离分部接触。
可选地，所述隔离层还包括第五隔离分部，所述第五隔离分部与所述第四隔离分部连接且与所述钝化层远离所述衬底的一侧表面接触；
所述栅极包括相互连接的第三栅极分部和第四栅极分部，所述第三栅极分部位于所述第一开口和所述第二开口内，所述第四栅极分部位于所述第一开口和所述第二开口外且覆盖所述第三栅极分部；所述第一底面分部还与所述第五隔离分部接触。
可选地，所述隔离层的厚度h满足：2nm≤h≤15nm。
基于同一发明构思，本发明实施例还提供了一种半导体器件的制备方法，该制备方法包括：
提供衬底；
在所述衬底一侧制备多层外延层；多层所述外延层包括远离所述衬底一侧的势垒层；
在所述势垒层远离所述衬底的一侧制备源极和漏极，所述源极和所述漏极均与所述势垒层形成欧姆接触；
在所述势垒层远离所述衬底的一侧制备隔离层；
在所述势垒层远离所述衬底的一侧制备栅极；所述栅极位于所述源极和所述漏极之间；所述栅极包括靠近所述衬底一侧的栅极底面，所述栅极底面包括第一底面分部和第二底面分部，所述第一底面分部位于所述第二底面分部靠近所述漏极的一侧；其中，所述隔离层位于所述第二底面分部和所述漏极之间，所述隔离层与所述栅极接触，且所述隔离层与多层所述外延层接触。
可选地，所述在所述势垒层远离所述衬底的一侧制备隔离层之前，还包括：
在所述势垒层中形成第一开口，所述第一开口包括靠近所述漏极一侧的第一侧面；
所述隔离层包括第一隔离分部，所述在所述势垒层远离所述衬底的一侧制备隔离层，包括：
至少在部分所述第一侧面制备第一隔离分部；
所述在所述势垒层远离所述衬底的一侧制备栅极，包括：
至少在所述第一开口内制备栅极，所述第一底面分部与所述第一隔离分部接触。
本发明实施例提供的半导体器件，通过将隔离层设置于第一拐角和漏极之间，且与栅极和势垒层接触的位置，使得栅极两侧拐角的接触类型不同，增加栅极靠近漏极一侧的势垒，改善器件的可靠性。具体地，在栅极下方靠近漏极一侧的第二拐角所在位置附近即第一底面分部与势垒层之间设置隔离层，使得至少部分第二拐角或至少部分第一底面分部与隔离层接触，则栅极中靠近漏极一侧的部分第一底面分部与隔离层和势垒层形成金属-介质层-半导体层的MIS结构，相对于金属-半导体肖特基结构，金属-介质层-半导体层的MIS结构具有较高的势垒，即可增加栅极靠近漏极一侧的势垒，当器件处于反向偏置时，能够降低栅极下方靠近漏极处的电场，改善栅极靠近漏极一侧的高电场分布，避免发生逆压电效应导致器件失效，从而改善高温高压下器件的可靠性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图虽然是本发明的一些具体的实施例，对于本领域的技术人员来说，可以根据本发明的各种实施例所揭示和提示的器件结构，驱动方法和制造方法的基本概念，拓展和延伸到其它的结构和附图，毋庸置疑这些都应该是在本发明的权利要求范围之内。
图1是本发明实施例提供的一种半导体器件的结构示意图；
图2是本发明实施例提供的另一种半导体器件的结构示意图；
图3是本发明实施例提供的又一种半导体器件的结构示意图；
图4是本发明实施例提供的再一种半导体器件的结构示意图；
图5是本发明实施例提供的一种半导体器件的结构示意图；
图6是本发明实施例提供的另一种半导体器件的结构示意图；
图7是本发明实施例提供的又一种半导体器件的结构示意图；
图8是本发明实施例提供的再一种半导体器件的结构示意图；
图9是本发明实施例提供的一种半导体器件的结构示意图；
图10是本发明实施例提供的另一种半导体器件的结构示意图；
图11是本发明实施例提供的一种半导体器件的制备方法的流程图；
图12是本发明实施例提供的另一种半导体器件的制备方法的流程图；
图13是本发明实施例提供的又一种半导体器件的制备方法的流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将参照本发明实施例中的附图，通过实施方式清楚、完整地描述本发明的技术方案，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例所揭示和提示的基本概念，本领域的技术人员所获得的所有其他实施例，都属于本发明保护的范围。
图1是本发明实施例提供的一种半导体器件的结构示意图，如图1所示，本发明实施例提供的半导体器件，包括：衬底100；位于衬底100一侧的多层外延层200；多层外延层200包括远离衬底100一侧的势垒层210；位于势垒层210远离衬底100一侧的隔离层300、源极400、栅极500和漏极600，栅极500位于源极400和漏极600之间；栅极500包括靠近衬底100一侧的栅极底面510，栅极底面510包括第一底面分部511和第二底面分部512，第一底面分部511位于第二底面分部512靠近漏极600的一侧；其中，隔离层300位于第二底面分部512和漏极600之间，隔离层300与栅极500接触，且隔离层300与多层外延层200接触。
示例性地，参考图1，本发明实施例提供的半导体器件包括衬底100、外延层200、隔离层300、源极400、栅极500和漏极600。其中，衬底100可以是氮化镓(GaN)、铝镓氮(AlGaN)、铟镓氮(GaInN)、铝铟镓氮(AlGaInN)、砷化镓(GaAs)、碳化硅(SiC)、蓝宝石(Sap)和硅(Si)中的一种或多种的组合，或任何其他能够生长III族氮化物的材料。外延层200包括势垒层210，势垒层210的材料可以是铝镓氮(AlGaN)或铝铟镓氮(AlGaInN)等III族氮化物材料，源极400和漏极600可以是Ti/Al/Ni/Au叠层，势垒层210分别与源极400和漏极600形成欧姆接触。栅极500位于源极400与漏极600之间，栅极500包括栅极底面510，栅极底面510包括第一底面分部511和第二底面分部512，第一底面分部511位于第二底面分部512靠近漏极600的一侧。其中，隔离层300位于第二底面分部512和漏极600之间；具体地，第一底面分部511和第二底面分部512的连接位置处形成第一拐角，隔离层300位于第一拐角和漏极600之间。隔离层300的位置可以集中有效解决栅极附近的逆压电效应。
为方便说明第一底面分部511与隔离层300的具体位置关系，本发明实施例将第一底面分部511划分为不同的分部，以对第一底面分部511中位于不同位置的分部进行区分，具体地，本实施例中第一底面分部511包括相互连接的第一底面甲分部51和第一底面乙分部52，第一底面甲分部51位于第一底面乙分部52靠近漏极600的一侧。第一底面甲分部51与第一底面乙分部52的连接位置处形成第二拐角，当半导体器件处于反向偏置时，该第二拐角所在位置附近容易形成高电场，进而发生逆压电效应，导致器件失效。为避免上述情况，可在第二拐角所在位置设置隔离层300。示例性地，参考图1，可以在位于第二拐角附近的部分第一底面乙分部52设置隔离层300，使得该部分第一底面乙分部52与隔离层300接触，则栅极500中靠近漏极600一侧第一底面分部511中的部分第一底面乙分部52与隔离层300和势垒层210形成金属-介质层-半导体层的MIS结构，而栅极500中靠近源极400一侧第一底面分部511中的部分第一底面乙分部52与势垒层210直接接触，形成金属-半导体的肖特基结构。相对于金属-半导体肖特基结构，金属-介质层-半导体层的MIS结构具有较高的势垒，即通过设置隔离层300，可增加栅极500靠近漏极600一侧的势垒，当器件处于反向偏置时，能够降低栅极500下方靠近漏极600处即第二拐角所在位置附近的电场，改善栅极500靠近漏极600一侧的高电场分布，避免发生逆压电效应导致器件失效，从而改善高温高压下器件的可靠性。
本发明实施例提供的半导体器件，通过将隔离层设置于第一拐角和漏极之间，且与栅极接触的位置，使得栅极两侧拐角的接触类型不同，增加栅极靠近漏极一侧的势垒，改善器件的可靠性。具体地，在栅极下方靠近漏极一侧的第二拐角所在位置附近即第一底面分部与势垒层之间设置隔离层，使得至少部分第二拐角或至少部分第一底面分部与隔离层接触，则栅极中靠近漏极一侧的部分第一底面分部与隔离层和势垒层形成金属-介质层-半导体层的MIS结构，相对于金属-半导体肖特基结构，金属-介质层-半导体层的MIS结构具有较高的势垒，即可增加栅极靠近漏极一侧的势垒，当器件处于反向偏置时，能够降低栅极下方靠近漏极处的电场，改善栅极靠近漏极一侧的高电场分布，避免发生逆压电效应导致器件失效，从而改善高温高压下器件的可靠性。
图2是本发明实施例提供的另一种半导体器件的结构示意图，如图2所示，可选地，势垒层210中设置有第一开口10，第一开口10包括靠近漏极600一侧的第一侧面11，隔离层300包括第一隔离分部310，第一隔离分部310覆盖至少部分第一侧面11；至少部分栅极500位于第一开口10内，第一底面分部511与第一隔离分部310接触。
具体地，本实施例中势垒层210中设置有第一开口10，至少部分栅极500位于第一开口10内，即可以部分栅极500位于第一开口10中(参考图2)，也可以全部栅极500都位于第一开口10中。第一开口10包括靠近漏极600一侧的第一侧面11，隔离层300的第一隔离分部310与第一侧面11接触，且覆盖至少部分第一侧面11；栅极500中靠近漏极600一侧的第一底面分部511与第一隔离分部310接触，如此使得栅极500中靠近漏极600一侧的第一底面甲分部51与第一隔离分部310和势垒层210形成金属-介质层-半导体层的MIS结构，相对于金属-半导体肖特基结构，金属-介质层-半导体层的MIS结构具有较高的势垒，可增加栅极500靠近漏极600一侧的势垒，当器件处于反向偏置时，能够降低栅极500下方靠近漏极600处即第二拐角所在位置附近的电场，避免发生逆压电效应导致器件失效，从而改善高温高压下器件的可靠性。
需要说明的是，图2仅示例性地示出第一隔离分部310与第一底面分部511接触，且和第一侧面11接触，第一隔离分部310覆盖全部的第一开口10的第一侧面11，在其他实施例中，第一隔离分部310还可以仅覆盖部分第一侧面11，只要保证栅极500靠近漏极600一侧的第一底面甲分部51与第一隔离分部310和势垒层210形成金属-介质层-半导体层的MIS结构即可。
图3是本发明实施例提供的又一种半导体器件的结构示意图，如图3所示，在上述实施例的基础上，可选地，第一开口10还包括靠近衬底100一侧的底面12，底面12与第一侧面11连接；隔离层300还包括第二隔离分部320，第二隔离分部320与第一隔离分部310连接且覆盖部分底面12；第一底面分部511还与第二隔离分部320接触。
考虑到隔离层300的第一隔离分部310宽度较小，实际制备时工艺不易控制，本实施例增加了第二隔离分部320，第二隔离分部320的设置不仅可以调控栅极500靠近漏极600下方一侧的高电场，避免长时间高温高应力下材料发生逆压电效应而导致器件失效，还能增加隔离层300的宽度，降低工艺要求，提高工艺精确性。
具体地，第一开口10包括靠近漏极600一侧的第一侧面11和靠近衬底100一侧的底面12，隔离层300包括相互连接的第一隔离分部310和第二隔离分部320，其中，第一隔离分部310覆盖至少部分第一侧面11，第二隔离分部320覆盖部分底面12；栅极500的第一底面甲分部51与第一隔离分部310接触，栅极500的第一底面乙分部52与第二隔离分部320接触。如此使得栅极500中靠近漏极600一侧的第一底面甲分部51与第一隔离分部310和势垒层210形成金属-介质层-半导体层的MIS结构，栅极500的第一底面乙分部52中靠近漏极600一侧的部分与第二隔离分部320和势垒层210形成金属-介质层-半导体层的MIS结构，相对于金属-半导体肖特基结构，金属-介质层-半导体层的MIS结构具有较高的势垒，可增加栅极500靠近漏极600一侧的势垒，当器件处于反向偏置时，能够降低栅极500下方靠近漏极600处即第二拐角所在位置附近的电场，改善高温高压下器件的可靠性。
参考图3，可选地，第二隔离分部320的长度为L1，底面12的长度为Lgs，1/4*Lgs≤L1≤1/3*Lgs。
第二隔离分部320的长度L1不仅会影响栅极500下方靠近漏极600一侧的电场，还会影响半导体器件的阈值电压，具体地，若L1过短，对栅极500下方靠近漏极600一侧的电场调制作用较小，而若L1过长，则会影响阈值电压。因此，通过设置第二隔离分部320的长度L1取势垒层210中第一开口10的底面12长度Lgs的1/4-1/3倍，可最大限度调控栅极500下方靠近漏极600一侧的电场，同时由于第二隔离层320在底面12所占比例较小，故对阈值电压和饱和电流几乎没有影响。
图4是本发明实施例提供的再一种半导体器件的结构示意图，如图4所示，可选地，隔离层300还包括第三隔离分部330，第三隔离分部330与第一隔离分部310连接且与势垒层210远离衬底100的一侧表面接触；栅极500包括相互连接的第一栅极分部和第二栅极分部，第一栅极分部位于第一开口10内，第二栅极分部位于第一开口10外且覆盖第一栅极分部；第一底面分部511包括第一底面丙分部53，第一底面丙分部53与第三隔离分部330接触。
本实施例中栅极500包括相互连接的第一栅极分部和第二栅极分部，第一栅极分部位于势垒层210的第一开口10内，第二栅极分部位于第一开口10外部，且第二栅极分部覆盖第一栅极分部，即如图4所示，栅极500为T型栅。第二栅极分部向漏极延伸的部分为栅极500的等效栅场板，考虑到当半导体器件处于反向偏置时，等效栅场板所在位置处也会形成高电场，影响半导体器件的性能，本实施例对隔离层300的结构进行了设计。
具体地，隔离层300包括相互连接的第一隔离分部310和第三隔离分部330，第一隔离分部310与第一侧面11接触，且覆盖势垒层210中第一开口10的第一侧面11，第三隔离分部330与势垒层210远离衬底100一侧的表面接触，且覆盖至少部分势垒层210远离衬底100一侧的表面。第一隔离分部310以及第三隔离分部330均与第一底面分部511接触。具体地，第一底面分部511包括相互连接的第一底面甲分部51和第一底面丙分部53，其中，第一底面甲分部51与第一隔离分部310接触，第一底面丙分部53与第三隔离分部330接触。如此使得栅极500中靠近漏极600一侧的第一底面甲分部51与第一隔离分部310和势垒层210形成金属-介质层-半导体层的MIS结构，栅极500的第一底面丙分部53与第三隔离分部330和势垒层210形成金属-介质层-半导体层的MIS结构，相对于金属-半导体肖特基结构，金属-介质层-半导体层的MIS结构具有较高的势垒，可增加栅极500靠近漏极600一侧的势垒，当器件处于反向偏置时，能够降低栅极500下方靠近漏极600处即第二拐角所在位置附近的电场，改善高温高压下器件的可靠性。此外，由于第三隔离分部330位于等效栅场板与势垒层210之间，还可调节栅极500靠近漏极600一侧等效栅场板下方的高电场，进一步提高半导体器件的可靠性。同时，第三隔离分部330的设置还能增加隔离层300的宽度，降低工艺要求，提高工艺精度。
图5是本发明实施例提供的一种半导体器件的结构示意图，如图5所示，本实施例中隔离层300包括第一隔离分部310、第二隔离分部320和第三隔离分部330，栅极500包括第一底面甲分部51、第二底面乙分部52和第三底面丙分部53，其中，第一底面甲分部51与第一隔离分部310和势垒层210形成金属-介质层-半导体层的MIS结构，第一底面乙分部52中靠近漏极600一侧的部分与第二隔离分部320和势垒层210形成金属-介质层-半导体层的MIS结构，第一底面丙分部53与第三隔离分部330和势垒层210形成金属-介质层-半导体层的MIS结构，如此可全方位调节栅极500靠近漏极600一侧的高电场，改善器件的可靠性，还能合理设置隔离层300的宽度，提高工艺精度。其中，第二隔离分部320的长度为L1与第一开口10的底面12的长度Lgs，也可满足如下关系：1/4*Lgs≤L1≤1/3*Lgs。
参考图4，可选地，第一底面丙分部53的长度为Lfgd1，第三隔离分部330的长度为L2，1/2*Lfgd1＜L2＜Lfgd1。
本实施例中第三隔离分部330的长度L2与栅极500的第一底面丙分部53的长度Lfgd1需满足：1/2*Lfgd1＜L2＜Lfgd1，若L2过短，后续的栅极500覆盖性不好，影响栅极500质量，并且对工艺窗口要求高，若L2过长，会降低外延层200中的二维电子气浓度。
图6是本发明实施例提供的另一种半导体器件的结构示意图，示例性地，参考图6，可选地，第三隔离分部330的长度为L2，第一底面丙分部53的长度为Lfgd1，漏极600与第一开口10的最短距离为Lgd1，Lfgd1≤L2≤Lgd1。
本实施例中第三隔离分部330向漏极600延伸的位置可以与栅极500的第二栅极分部向漏极600延伸的位置齐平，即第二隔离分部320的长度L2可以等于第一底面丙分部53的长度Lfgd1，如此可调节栅极500靠近漏极600一侧等效栅场板下方的高电场，提高半导体器件的可靠性；在此基础上，第三隔离分部330可以继续向漏极600延伸，直至与漏极600接触，即第二隔离分部320的长度L2可以大于第一底面丙分部53的长度Lfgd1，且小于或等于漏极600与第一开口10的最短距离Lgd1，如此设置除可调节等效栅场板下方的高电场之外，第三隔离分部330超出第一底面丙分部53长度Lfgd1的部分还可复用为钝化层，以降低器件的表面态，减少漏电，提高器件性能。
图7是本发明实施例提供的又一种半导体器件的结构示意图，如图7所示，可选地，半导体器件还包括钝化层700，钝化层700位于势垒层210远离衬底100的一侧；钝化层700中设置有第二开口20，至少部分栅极500位于第二开口20内。
示例性地，参考图7，势垒层210远离衬底100的一侧设置有钝化层700，钝化层700可以是SiNx或SiOx等含N或O的绝缘材料，钝化层700中设置有第二开口20，栅极500可以部分位于第二开口20内，也可以全部位于第二开口20内。钝化层700的设置可降低半导体器件的表面态，减少漏电，从而提高器件性能。
图8是本发明实施例提供的再一种半导体器件的结构示意图，如图8所示，在上述实施例的基础上，可选地，势垒层210中设置有第一开口10，第一开口10包括靠近漏极600一侧的第一侧面11；第二开口20包括靠近漏极600的第二侧面21，第一开口10与第二开口20连通，第一侧面11和第二侧面21位于同一平面；隔离层300包括相互连接的第一隔离分部310和第四隔离分部340，第一隔离分部310覆盖第一侧面11，第四隔离分部340覆盖至少部分第二侧面21；至少部分栅极500位于第一开口10和第二开口20内，第一底面分部511与第一隔离分部310和第四隔离分部340接触。
具体地，势垒层210中设置有第一开口10，第一开口10包括靠近漏极600的第二侧面21，钝化层700中设置有第二开口，第二开口20包括靠近漏极600的第二侧面21，第一开口10与第二开口20连通，且第一侧面11与第二侧面21位于同一平面。栅极500可以的部分位于第一开口10和第二开口20内(参考图8)，栅极500也可以全部位于第一开口10和第二开口20内。隔离层300包括相互连接的第一隔离分部310和第四隔离分部340，第一隔离分部310覆第一开口10的第一侧面11，第四隔离分部340可以覆盖部分第二开口20的第二侧面21，也可以覆盖全部的第二侧面21(参考图8)。栅极500的第一底面分部511与第一隔离分部310和第四隔离分部340接触，具体地，栅极500的第一底面511包括相互连接的第一底面甲分部51和第一底面丁分部54，其中，第一底面甲分部51与第一隔离分部310接触，第一底面丁分部54与第四隔离分部340接触。如此第一底面甲分部51与第一隔离分部310和势垒层210形成金属-介质层-半导体层的MIS结构，可降低栅极500靠近漏极600一侧即第二拐角所在位置附近的高电场，改善器件的可靠性。
图9是本发明实施例提供的一种半导体器件的结构示意图，如图9所示，在上述实施例的基础上，可选地，隔离层300还包括第五隔离分部350，第五隔离分部350与第四隔离分部340连接且与钝化层700远离衬底100的一侧表面接触；栅极500包括相互连接的第三栅极分部和第四栅极分部，第三栅极分部位于第一开口10和第二开口20内，第四栅极分部位于第一开口10和第二开口20外且覆盖第三栅极分部；第一底面分部511还与第五隔离分部350接触。
考虑到第一隔离层310的宽度有限，实际工艺不易控制，为降低工艺难度，本实施例的隔离层300增加了第五隔离分部350。具体地，隔离层300包括相互连接的第一隔离分部310、第四隔离分部340和第五隔离分部350，第一隔离分部310覆盖势垒层210中第一开口10的第一侧面11，第四隔离分部340覆盖钝化层700中第二开口20的第二侧面21，第五隔离分部350位于钝化层700远离衬底100的一侧的表面。
栅极500包括相互连接的第三栅极分部和第四栅极分部，第三栅极分部位于势垒层210的第一开口10和钝化层700的第二开口20内，第四栅极分部位于第一开口10和第二开口20外部，且第四栅极分部覆盖第三栅极分部，即如图9所示，栅极500为T型栅。栅极500的第一底面分部511包括依次连接的第一底面甲分部51、第一底面丁分部54和第一底面戊分部55，其中，第一底面甲分部51与第一隔离分部310接触，第一底面丁分部54与第四隔离分部340接触，第一底面戊分部55与第五隔离分部350接触。栅极500中靠近漏极600一侧的第一底面甲分部51与第一隔离分部310和势垒层210形成金属-介质层-半导体层的MIS结构，可降低栅极500下方靠近漏极600处的电场，改善高温高压下器件的可靠性。同时，第五隔离分部350的设置还能增加隔离层300的宽度，降低工艺要求，提高工艺精度。
参考图9，可选地，第一底面戊分部55长度为Lfgd2，第五隔离分部350的长度为L3，1/2*Lfgd2＜L3＜Lfgd2。
需要说明的是，本发明实施例仅以栅极500为T型栅或矩形栅为例进行解释说明，而非限定，本领域技术人员可根据实际需求设置栅极500的形状。
本实施例中第五隔离分部350的长度L3与栅极500的第一底面戊分部55的长度Lfgd2需满足：1/2*Lfgd2＜L3＜Lfgd2，若L3过短，后续的栅极500覆盖性不好，影响栅极500质量，并且对工艺窗口要求高，若L3过长，会降低外延层200中的二维电子气浓度。
可选地，第五隔离分部350的长度为L3，所述第一底面戊分部55的长度为Lfgd2，漏极600与第二开口20的最短距离为Lgd2，Lfgd2≤L3≤Lgd2。
本实施例中第五隔离分部350向漏极600延伸的位置可以与栅极500的第四栅极分部向漏极600延伸的位置齐平，即第五隔离分部350的长度L3可以等于第一底面戊分部55的长度Lfgd2；在此基础上，第五隔离分部350可以继续向漏极600延伸，直至与漏极600接触，即第五隔离分部350的长度L3可以大于第一底面戊分部55的长度Lfgd2，且小于或等于漏极600与第二开口20的最短距离Lgd2，如此设置除可增加隔离层300的宽度降低工艺难度之外，第五隔离分部350超出第一底面戊分部55长度Lfgd2的部分还可复用为钝化层，相当于钝化层700上多了一层钝化层即第五隔离分部350，因此对器件表面的钝化效果更好，可进一步降低器件的表面态，减少漏电，提高器件性能。
参考图1，可选地，隔离层300的厚度h满足：2nm≤h≤15nm。
隔离层300厚度h的范围可以为2nm-15nm，若隔离层300太薄，起不到对栅极500靠近漏极600下方电场的调制作用，若隔离层300太厚，对电场的调制能力达到饱和，再增加厚度没有意义。
参考图1，可选地，隔离层300的材料包括SiNx、SiO2、HfOx和AlOx中的至少一种。
隔离层300的材料可以为SiNx、SiO2、HfOx、AlOx中的一种或多种，也可以为其他材料，只要能实现相应功能即可。
参考图1，可选地，多层外延层200还包括位于势垒层210靠近衬底100一侧的沟道层220，沟道层220与势垒层210形成异质结结构。
本实施例中多层外延层200可以包括势垒层210和沟道层220，势垒层210与沟道层220形成异质结结构，并且在沟道层220靠近势垒层210的界面产生二维电子气。其中，沟道层220的材料可以是铝镓氮(AlGaN)、氮化镓(GaN)或铝铟镓氮(AlGaInN)等III族氮化物材料，也可以为掺碳(C-doped)的氮化镓(GaN)等。
图10是本发明实施例提供的另一种半导体器件的结构示意图，如图10所示，可选地，在上述实施例的基础上，多层外延层200还包括位于沟道层220远离势垒层210一侧的成核层230。
成核层230影响外延层200中位于成核层230上方的其他膜层的晶体质量、表面形貌以及电学性质等参数，成核层230随着不同的衬底材料而变化，主要起到匹配衬底材料和外延层200的异质结结构中的半导体材料层的作用。成核层230可以为铝镓氮(AlGaN)、氮化铝(AlN)或任何其他能够生长III族氮化物的材料。
基于同一发明构思，本发明实施例还提供了一种半导体器件的制备方法，图11是本发明实施例提供的一种半导体器件的制备方法的流程图，如图11所示，该制备方法包括：
S110、提供衬底。
S120、在衬底一侧制备多层外延层；多层外延层包括远离衬底一侧的势垒层。
S130、在势垒层远离衬底的一侧制备源极和漏极，源极和漏极均与势垒层形成欧姆接触。
可以直接在势垒层的表面制备源极和漏极，也可以在先在势垒层远离衬底的一侧表面形成凹槽，然后在对应凹槽中制备源极和漏极。
S140、在势垒层远离衬底的一侧制备隔离层。
隔离层可以使用金属氧化物化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、原子层化学气相沉积(ALD)或磁控溅射生长等工艺制备。S150、在势垒层远离衬底的一侧制备栅极；栅极位于源极和漏极之间；栅极包括靠近衬底一侧的栅极底面，栅极底面包括第一底面分部和第二底面分部，第一底面分部位于第二底面分部靠近漏极的一侧；其中，隔离层位于第二底面分部和漏极之间，隔离层与栅极接触，且隔离层与多层外延层接触。
具体地，栅极的第一底面分部和第二底面分部的连接位置处形成第一拐角，隔离层位于第一拐角和漏极之间。
本发明实施例提供的半导体器件的制备方法，通过将隔离层设置于第一拐角和漏极之间，且与栅极和势垒层接触的位置，使得栅极两侧拐角的接触类型不同，增加栅极靠近漏极一侧的势垒，改善器件的可靠性。具体地，在栅极下方靠近漏极一侧的第二拐角所在位置附近即第一底面分部与势垒层之间设置隔离层，使得至少部分第二拐角或至少部分第一底面分部与隔离层接触，则栅极中靠近漏极一侧的部分第一底面分部与隔离层和势垒层形成金属-介质层-半导体层的MIS结构，相对于金属-半导体肖特基结构，金属-介质层-半导体层的MIS结构具有较高的势垒，即可增加栅极靠近漏极一侧的势垒，当器件处于反向偏置时，能够降低栅极下方靠近漏极处的电场，改善栅极靠近漏极一侧的高电场分布，避免发生逆压电效应导致器件失效，从而改善高温高压下器件的可靠性。
图12是本发明实施例提供的另一种半导体器件的制备方法的流程图，如图12所示，该制备方法包括：
S210、提供衬底。
S220、在衬底一侧制备多层外延层；多层外延层包括远离衬底一侧的势垒层。
S230、在势垒层远离衬底的一侧制备源极和漏极，源极和漏极均与势垒层形成欧姆接触。
S240、在势垒层中形成第一开口，第一开口包括靠近漏极一侧的第一侧面。
可以通过干法刻蚀的方式在势垒层中形成第一开口，第一开口的形状可以为梯形或矩形，也可以为其他形状，不作限定。
S250、至少在部分第一侧面制备第一隔离分部。
隔离层可以包括第一隔离分部，第一隔离分部可以覆盖部分第一侧面，也可以覆盖全部第一侧面。在制备隔离层时，可以先在第一开口内沉积整层的隔离层，后续再通过干法刻蚀工艺形成最终需要的具有第一隔离分部的隔离层。
S260、至少在第一开口内制备栅极，第一底面分部与第一隔离分部接触。
栅极中靠近漏极一侧第一底面分部中的第一底面甲分部与第一隔离分部和势垒层形成金属-介质层-半导体层的MIS结构，相对于金属-半导体肖特基结构，金属-介质层-半导体层的MIS结构具有较高的势垒，可增加栅极靠近漏极一侧的势垒，当器件处于反向偏置时，能够降低栅极下方靠近漏极处即第二拐角所在位置附近的电场，改善高温高压下器件的可靠性。
图13是本发明实施例提供的又一种半导体器件的制备方法的流程图，如图13所示，该制备方法包括：
S310、提供衬底。
S320、在衬底一侧制备多层外延层；多层外延层包括远离衬底一侧的势垒层。
S330、在势垒层远离衬底的一侧制备源极和漏极，源极和漏极均与势垒层形成欧姆接触。
S340、在势垒层远离衬底的一侧制备钝化层。
钝化层的设置可降低半导体器件的表面态，减少漏电，从而提高器件性能。
S350、在钝化层中形成第二开口，第二开口包括靠近漏极的第二侧面；同时，在势垒层中形成第一开口，第一开口包括靠近漏极一侧的第一侧面；第一开口与第二开口连通，第一侧面和第二侧面位于同一平面。
沉积整层的钝化层后，可通过干法刻蚀工艺在钝化层中形成第二开口，同时在势垒层中形成第一开口，第一开口与第二开口连通，且第一开口的第一侧面与第二开口的第二侧面位于同一平面。
S360、在第一侧面制备第一隔离分部，同时至少在部分第二侧面制备第四隔离分部。
隔离层包括相互连接的第一隔离分部和第四隔离分部，第一隔离分部和第四隔离分部可以采用相同的工艺制备。具体地，可以先在第一开口和第二开口内沉积隔离层，再通过刻蚀工艺形成覆盖第一侧面的第一隔离分部和至少覆盖部分第二侧面的第四隔离分部。
S370、至少在第一开口和第二开口内制备栅极，第一底面分部与第一隔离分部和第四隔离分部接触。
栅极可以部分位于第一开口和第二开口内，也可以全部位于第一开口和第二开口内。栅极的第一底面与第一隔离分部和第四隔离分部接触，具体地，第一底面包括相互连接的第一底面甲分部和第一底面丁分部，其中，第一底面甲分部与第一隔离分部接触，第一底面丁分部与第四隔离分部接触，第一底面甲分部与第一隔离分部和势垒层形成金属-介质层-半导体层的MIS结构，可降低栅极靠近漏极一侧即第二拐角所在位置附近的高电场，改善器件的可靠性。第四隔离分部可增加隔离层的宽度，降低工艺难度。
结合上文描述，现提供一种半导体器件的具体制备方法：
第1步：在衬底上采用MOCVD外延方法生长成核层；
第2步：在上述成核层上制备沟道层；
第3步：在上述沟道层上制备AlGaN势垒层；
第4步：在上述衬底/成核层/沟道层/势垒层组成的多层外延层上涂覆光刻胶，经曝光、显影、刻蚀步骤形成源极和漏极开孔区域；
第5步：蒸发欧姆金属，剥离和去胶后，进行高温退火，使源极和漏极金属分别与势垒层形成欧姆接触；
第6步：在上述势垒层上沉积一层钝化层；
第7步：在上述钝化层上涂胶，经曝光、显影、干法刻蚀出栅极区域(第一开口和/或第二开口)，再经干法刻蚀或湿法腐蚀掉光刻胶；
第8步：在上述圆片上沉积一层隔离层，涂覆光刻胶，曝光除栅极靠近漏极附近的一部分隔离层区域以外的其他区域，经显影、干法刻蚀后，最终仅保留栅极靠近漏极的一部分隔离层(各隔离分部)；
第9步：清洗上述圆片，去除表面残留异物；
第10步：在上述圆片上经过金属蒸发和剥离后，形成栅极。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互组合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (11)

1.一种半导体器件，其特征在于，包括：
衬底；
位于所述衬底一侧的多层外延层；多层所述外延层包括远离所述衬底一侧的势垒层；
位于所述势垒层远离所述衬底一侧的隔离层、源极、栅极和漏极，所述栅极位于所述源极和所述漏极之间；所述栅极包括靠近所述衬底一侧的栅极底面，所述栅极底面包括第一底面分部和第二底面分部，所述第一底面分部位于所述第二底面分部靠近所述漏极的一侧；其中，所述隔离层位于所述第二底面分部和所述漏极之间，所述隔离层与所述栅极接触，且所述隔离层与多层所述外延层接触。
2.根据权利要求1所述的半导体器件，其特征在于，所述势垒层中设置有第一开口，所述第一开口包括靠近所述漏极一侧的第一侧面，所述隔离层包括第一隔离分部，所述第一隔离分部覆盖至少部分所述第一侧面；
至少部分所述栅极位于所述第一开口内，所述第一底面分部与所述第一隔离分部接触。
3.根据权利要求2所述的半导体器件，其特征在于，所述第一开口还包括靠近所述衬底一侧的底面，所述底面与所述第一侧面连接；
所述隔离层还包括第二隔离分部，所述第二隔离分部与所述第一隔离分部连接且覆盖部分所述底面；
所述第一底面分部还与所述第二隔离分部接触。
4.根据权利要求3所述的半导体器件，其特征在于，所述第二隔离分部的长度为L1，所述底面的长度为Lgs，1/4*Lgs≤L1≤1/3*Lgs。
5.根据权利要求2或3所述的半导体器件，其特征在于，所述隔离层还包括第三隔离分部，所述第三隔离分部与所述第一隔离分部连接且与所述势垒层远离所述衬底的一侧表面接触；
所述栅极包括相互连接的第一栅极分部和第二栅极分部，所述第一栅极分部位于所述第一开口内，所述第二栅极分部位于所述第一开口外且覆盖所述第一栅极分部；所述第一底面分部包括第一底面丙分部，所述第一底面丙分部与所述第三隔离分部接触。
6.根据权利要求5所述的半导体器件，其特征在于，
所述第一底面丙分部的长度为Lfgd1，所述第三隔离分部的长度为L2，1/2*Lfgd1＜L2＜Lfgd1。
7.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括钝化层，所述钝化层位于所述势垒层远离所述衬底的一侧；
所述势垒层中设置有第一开口，所述第一开口包括靠近所述漏极一侧的第一侧面；
所述钝化层中设置有第二开口，所述第二开口包括靠近所述漏极的第二侧面，所述第一开口与所述第二开口连通，所述第一侧面和所述第二侧面位于同一平面；
所述隔离层包括相互连接的第一隔离分部和第四隔离分部，所述第一隔离分部覆盖所述第一侧面，所述第四隔离分部覆盖至少部分所述第二侧面；
至少部分所述栅极位于所述第一开口和所述第二开口内，所述第一底面分部与所述第一隔离分部和所述第四隔离分部接触。
8.根据权利要求7所述的半导体器件，其特征在于，所述隔离层还包括第五隔离分部，所述第五隔离分部与所述第四隔离分部连接且与所述钝化层远离所述衬底的一侧表面接触；
所述栅极包括相互连接的第三栅极分部和第四栅极分部，所述第三栅极分部位于所述第一开口和所述第二开口内，所述第四栅极分部位于所述第一开口和所述第二开口外且覆盖所述第三栅极分部；所述第一底面分部还与所述第五隔离分部接触。
9.根据权利要求1所述的半导体器件，其特征在于，所述隔离层的厚度h满足：2nm≤h≤15nm。
10.一种半导体器件的制备方法，其特征在于，包括：
提供衬底；
在所述衬底一侧制备多层外延层；多层所述外延层包括远离所述衬底一侧的势垒层；
在所述势垒层远离所述衬底的一侧制备源极和漏极，所述源极和所述漏极均与所述势垒层形成欧姆接触；
在所述势垒层远离所述衬底的一侧制备隔离层；
在所述势垒层远离所述衬底的一侧制备栅极；所述栅极位于所述源极和所述漏极之间；所述栅极包括靠近所述衬底一侧的栅极底面，所述栅极底面包括第一底面分部和第二底面分部，所述第一底面分部位于所述第二底面分部靠近所述漏极的一侧；其中，所述隔离层位于所述第二底面分部和所述漏极之间，所述隔离层与所述栅极接触，且所述隔离层与多层所述外延层接触。
11.根据权利要求10所述的半导体器件的制备方法，其特征在于，
所述在所述势垒层远离所述衬底的一侧制备隔离层之前，还包括：
在所述势垒层中形成第一开口，所述第一开口包括靠近所述漏极一侧的第一侧面；
所述隔离层包括第一隔离分部，所述在所述势垒层远离所述衬底的一侧制备隔离层，包括：
至少在部分所述第一侧面制备第一隔离分部；
所述在所述势垒层远离所述衬底的一侧制备栅极，包括：
至少在所述第一开口内制备栅极，所述第一底面分部与所述第一隔离分部接触。
CN202111574487.0A 2021-12-21 2021-12-21 一种半导体器件及其制备方法 Pending CN116314312A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111574487.0A CN116314312A (zh) 2021-12-21 2021-12-21 一种半导体器件及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111574487.0A CN116314312A (zh) 2021-12-21 2021-12-21 一种半导体器件及其制备方法

Publications (1)

Publication Number Publication Date
CN116314312A true CN116314312A (zh) 2023-06-23

Family

ID=86832830

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111574487.0A Pending CN116314312A (zh) 2021-12-21 2021-12-21 一种半导体器件及其制备方法

Country Status (1)

Country Link
CN (1) CN116314312A (zh)

Similar Documents

Publication Publication Date Title
US10109713B2 (en) Fabrication of single or multiple gate field plates
US10978564B2 (en) Semiconductor device and method of manufacturing the same
EP3089201A1 (en) Method for manufacturing enhanced component
US11908927B2 (en) Nitride semiconductor device
JP6321082B2 (ja) ＧａＮ系ＨＥＭＴアクティブデバイスのためのリークバリヤ
CN112420850B (zh) 一种半导体器件及其制备方法
JP6199147B2 (ja) 電界効果型化合物半導体装置及びその製造方法
CN112635545B (zh) 具有不对称栅介质层的增强型GaN基MIS-HEMT及其制备方法
JP2014138111A (ja) 半導体装置及びその製造方法、電源装置、高周波増幅器
US20220359669A1 (en) Nitride semiconductor device and method of manufacturing the same
US9570599B2 (en) Transistor having nitride semiconductor used therein and method for manufacturing transistor having nitride semiconductor used therein
CN111755330A (zh) 一种半导体结构及其制造方法
CN116314312A (zh) 一种半导体器件及其制备方法
KR102682621B1 (ko) 반도체 소자 및 이의 제조 방법
CN110875379A (zh) 一种半导体器件及其制造方法
CN112687543B (zh) 一种氮化镓器件的制备方法及终端结构
CN113540229B (zh) 半导体器件及其制作方法
US20230361198A1 (en) Transistor with dielectric spacers and method of fabrication therefor
US20230361183A1 (en) Transistor with dielectric spacers and field plate and method of fabrication therefor
KR20230029112A (ko) 반도체 소자 및 이의 제조 방법
KR20240011386A (ko) 이중자기정렬 게이트를 갖는 GaN 반도체 소자의 구조 및 그 제조방법
JP2024080050A (ja) 窒化物半導体装置および窒化物半導体装置の製造方法
KR20140111425A (ko) 이종접합 트랜지스터 및 그 제조방법
CN118173596A (zh) 一种p-GaN栅增强型HEMT器件及其制备方法
KR20140110591A (ko) 이종접합 트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination