JP6762317B2 - 基板の面内歪みを検査する方法およびシステム - Google Patents

基板の面内歪みを検査する方法およびシステム Download PDF

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Description

本発明は一般に、チャックされた基板の面内歪みの予測に関し、特に、チャックされない状態の基板の面外歪みの計測に基づいたチャックされた基板の面内歪みの予測に関する。
関連出願の相互参照
本出願は、２０１５年４月６日に出願された、「ＳＩＭＰＬＩＦＩＥＤ ＭＯＤＥＬ ＦＯＲ ＰＲＯＣＥＳＳ−ＩＮＤＵＣＥＤ ＤＩＳＴＯＲＴＩＯＮ ＰＲＥＤＩＣＩＯＮ」と題された、米国仮特許出願第６２／１４３，７０８号の優先権を米国特許法第１１９条（ｅ）の下で主張するとともに、通常の（仮ではない）特許出願を構成し、該出願の全てを参照により本明細書に組み込む。
ロジックおよびメモリデバイス等の半導体デバイスの製造は典型的に、半導体ウェハ等の基板を、多数の半導体製造プロセスを用いて処理して、半導体デバイスの種々の特徴と多数のレベルを形成することを含む。例えば、リソグラフィーは、レチクルから、半導体ウェハ上に配置されたレジストにパターンを転写することを含む半導体製造プロセスである。半導体製造プロセスの付加的な例は、限定はしないが化学機械研磨（ＣＭＰ）、エッチング、堆積およびイオン注入を含む。単一の半導体ウェハ上に多数の半導体デバイスが、１つの配置構成として製造されて、次に個々の半導体デバイスに分離されてもよい。
本開示を通じて用いられる、「ウェハ」という用語は一般に、半導体または非半導体材料で形成された基板を指す。例えば、半導体または非半導体材料は、限定はしないが、単結晶シリコン、ヒ化ガリウムおよびリン化インジウムを含んでもよい。ウェハは１つ以上のレイヤまたは膜を含んでもよい。例えば、そのようなレイヤは、限定はしないが、レジスト、誘電材料、導体材料および半導体材料を含んでもよい。多くの異なるタイプのそのようなレイヤが当技術分野で公知であり、本明細書で用いられるウェハという用語は、全てのタイプのそのようなレイヤまたは膜がその上に形成されてもよいウェハを包含することを意図する。多くの異なるタイプのデバイスがウェハ上に形成されてもよく、本明細書で用いられるウェハという用語は、当技術分野で公知の任意のタイプのデバイスがその上に製造されてもよいウェハを包含することを意図している。
米国特許出願公開第２０１１／０１７２９８２号
一般に、ウェハの平坦度と厚さ均一性に関する特定の要件が確立している。しかしながら、デバイス製造中にウェハに適用される種々のプロセスステップならびに厚さのばらつきは、ウェハの弾性変形をもたらし得る。これらの弾性変形は、重大な歪みを引き起こし得る。そのような歪みは、面内歪み（ＩＰＤ）および／または面外歪み（ＯＰＤ）を含み得る。歪みは、リソグラフィックパターニングにおけるオーバーレイエラーおよび同類のもの等の下流のアプリケーションでのエラーにつながる可能性がある。したがって、プロセス誘起による歪みを予測／推定する能力を提供することが、半導体製造プロセスの不可欠な部分である。そのため、改善されたウェハ歪み能力を提供するシステムおよび方法を提供することが有益であろう。
本開示の一実施形態により、基板の面内歪みを算定するためのシステムが開示される。一実施形態では、システムは、チャックされない状態の基板の面外歪みを計測するように構成された基板ジオメトリ計測ツールを含む。別の実施形態では、システムは、計測ツールに通信可能に結合されたコントローラを含み、コントローラは、一組のプログラム命令を実行するように構成された１つ以上のプロセッサを含む。別の実施形態では、プログラム命令は、１つ以上のプロセッサに、計測ツールから、チャックされない状態の基板の面外歪みを表す１つ以上の計測結果を受け取らせ、チャックされない状態の基板の有効表面膜応力を、計測されたチャックされない状態の基板の面外歪みに基づいて二次元板モデルで算定させ、チャックされた状態の基板の面内歪みを、チャックされない状態の基板の有効表面膜応力に基づいて、二次元板モデルで算定させ、プロセスツールまたは計測ツールのうち少なくとも一方を、計測された面外歪みまたは算定された面内歪みのうち少なくとも一方に基づいて調整させるように構成される。
本開示の一実施形態により、基板の面内歪みを算定するシステムが開示される。一実施形態では、システムは、チャックされない状態の基板の面外歪みを計測するように構成された基板ジオメトリ計測ツールを含む。別の実施形態では、システムは、計測ツールに通信可能に結合されたコントローラを含み、コントローラは、一組のプログラム命令を実行するように構成された１つ以上のプロセッサを含む。別の実施形態では、プログラム命令は、１つ以上のプロセッサに、計測ツールから、チャックされない状態の基板の面外歪みを表す１つ以上の計測結果を受け取らせ、二次元板モデルを適用して、チャックされた状態の基板の面内歪みを、チャックされない状態の基板の面外歪みに基づいて算定させ、計測された面外歪みまたは算定された面内歪みのうち少なくとも一方に基づいて、プロセスツールまたはオーバーレイツールのうち少なくとも一方を調整させる、ように構成される。
本開示の一実施形態により、基板の面内歪みを算定するシステムが開示される。
一実施形態では、システムは、チャックされない状態の基板の面外歪みを計測するように構成された基板ジオメトリ計測ツールを含む。別の実施形態では、システムは、計測ツールに通信可能に結合されたコントローラを含み、コントローラは、一組のプログラム命令を実行するように構成された１つ以上のプロセッサを含む。別の実施形態では、プログラム命令は、１つ以上のプロセッサに、計測ツールから、チャックされない状態の基板の面外歪みを表す１つ以上の計測結果を受け取らせ、オイラー＝ラグランジュ板モデルを適用して、チャックされた状態の基板の面内歪みを、チャックされない状態の基板の面外歪みに基づいて算定させ、計測された面外歪みまたは算定された面内歪みのうち少なくとも一方に基づいて、プロセスツールまたはオーバーレイツールのうち少なくとも一方を調整させる、ように構成される。
本開示の一実施形態により、基板の面内歪みを算定する方法が開示される。一実施形態では、方法は、チャックされない状態の基板の１つ以上の面外歪みを計測することを含む。別の実施形態では、方法は、二次元板モデルで、チャックされない状態の基板上の膜の有効膜応力を、計測されたチャックされない状態の基板の面外歪みに基づいて算定することを含む。別の実施形態では、方法は、二次元板モデルで、チャックされた状態の基板の面内歪みを、チャックされない状態の基板上の膜の有効膜応力に基づいて算定することを含む。別の実施形態では、方法は、プロセスツールまたはオーバーレイツールのうち少なくとも一方を、計測された面外歪みまたは算定された面内歪みのうち少なくとも一方に基づいて調整することを含む。
前述の一般的説明および以下の詳細な説明はいずれも、単に例示的および説明的なものであり、必ずしも特許請求の範囲に記載される本発明を限定するものではないことを理解されたい。本明細書に組み込まれ、その一部を構成する添付図面は、本開示の実施形態を例示し、一般的説明と併せて、本発明の原理を説明する役割を果たす。
本開示の数多くの利点が、添付図面を参照することにより当業者によってよりよく理解され得る。
本開示の一実施形態による、基板ジオメトリを計測するシステムのブロック図である。 本開示の一実施形態によるデュアルフィゾー型干渉計のデュアルフィゾー型キャビティの模式図である。 本開示の一実施形態による、基板内の面内歪みを算定する方法で実行されるステップを例示するフロー図である。 本開示の一実施形態による、取得された面内歪み結果に基づく情報フィードバックおよびフィードフォワードを示すフロー図である。
以下、添付図面に例示される、開示される主題を詳細に参照する。
図１Ａから３までに全般的に言及して、本開示の一実施形態による、基板内の面内歪みを算定する方法およびシステムが説明される。
本開示の実施形態は、チャックされた基板の面内歪みを、チャックされない基板（すなわち、自立基板）の計測された面外歪みに基づいて算定するシステムおよび方法を対象とする。本開示の実施形態は、薄い物体の線形弾性固体変形機構を用いて（例えば二次元板理論）、チャックされたウェハの面内歪みを、チャックされない基板の計測された面外歪みから予測することを可能にするモデルを導出する。
ウェハ処理および／またはウェハチャッキングから生じるウェハ形状変化は、ウェハ内の面内歪み（ＩＰＤ）を引き起こす可能性があり、それは、第１のパターニングステップ（Ｎ）と、後続パターニングステップ（Ｎ＋１）の間のオーバーレイ誤差に至る可能性がある。ウェハ形状変化とオーバーレイ誤差の間の関係性は、Ｋ． Ｔｕｒｎｅｒ他による「Ｐｒｅｄｉｃｔｉｎｇ Ｄｉｓｔｏｒｔｉｏｎｓ ａｎｄ Ｏｖｅｒｌａｙ Ｅｒｒｏｒｓ Ｄｕｅ ｔｏ Ｗａｆｅｒ Ｄｅｆｏｒｍａｔｉｏｎ Ｄｕｒｉｎｇ Ｃｈｕｃｋｉｎｇ ｏｎ Ｌｉｔｈｏｇｒａｐｈｙ Ｓｃａｎｎｅｒｓ」Ｊ． Ｍｉｃｒｏ／Ｎａｎｏｌｉｔｈ， ＭＥＭＳ ＭＯＥＭＳ ８（４）， ０４３０１５， （Ｏｃｔｏｂｅｒ−Ｄｅｃｅｍｂｅｒ ２００９）に詳細に説明されており、同文献は全体の参照により本明細書に組み込まれる。加えて、チャッキング誘起によるウェハ形状変化および面内歪みは、２０１０年５月１１日に出願された、Ｖｅｅｒａｒａｇｈａｖａｎ他による米国特許出願第１２／７７８，０１３号に全般的に記載されており、同出願は全体の参照により本明細書に組み込まれる。プロセス誘起によるオーバーレイエラーの計測については、Ｔｕｒｎｅｒ他による「Ｍｏｎｉｔｏｒｉｎｇ Ｐｒｏｃｅｓｓ−Ｉｎｄｕｃｅｄ Ｏｖｅｒｌａｙ Ｅｒｒｏｒｓ ｔｈｒｏｕｇｈ Ｈｉｇｈ−Ｒｅｓｏｌｕｔｉｏｎ Ｗａｆｅｒ Ｇｅｏｍｅｔｒｙ Ｍｅａｓｕｒｅｍｅｎｔｓ」， Ｐｒｏｃ． ＳＰＩＥ ２０１４に記載されており、同文献は全体の参照により本明細書に組み込まれる。改善されたオーバーレイおよびプロセス制御のためのウェハジオメトリメトリック解析の使用は、２０１２年５月２１日に出願された、Ｖｕｋｋａｄａｌａ他による米国特許出願公開第２０１３／００８９９３５号に記載されており、同出願は全体の参照により本明細書に組み込まれる。半導体ウェハチャッキングプロセスによってもたらされたウェハの面内歪みの予測については、２０１３年１月７日に出願された、Ｖｕｋｋａｄａｌａ他による米国特許出願公開第２０１４／０１０７９９８号に記載されており、同出願は全体の参照により本明細書に組み込まれる。
図１Ａは、本開示の１つ以上の実施形態による、基板内の面内歪みを算定するシステム１００の概念ブロック図を示す。
一実施形態では、システム１００は基板ジオメトリ計測ツール１０２を含む。一実施形態では、基板ジオメトリ計測ツール１０２は、当技術分野で公知の任意のウェハ形状計測ツールを含み得る。一実施形態では、基板ジオメトリ計測ツール１０２は、基板１０４の表面と基板１０４の裏面の面外歪み（すなわち、基板の表面に対して垂直な方向の変位）を同時に計測するのに適したデュアルフィゾー型干渉計１１０を含み得る。別の実施形態では、システム１００は、基板ジオメトリ計測ツール１０２に通信可能に結合され、計測ツール１０２から面外歪み計測を受け取るように構成された１つ以上のコントローラ１１２を含み得る。
図１Ｂは、本開示の１つ以上の実施形態によるデュアルフィゾー型キャビティの概念図を示す。図２Ｂに示すように、デュアルフィゾー型キャビティは、基板１０４を実質的に直立に保持するように構成されてもよい。例えば、デュアルフィゾー型キャビティ１０８は、基板１０４を受け入れ、これを実質的に自由状態で（すなわち、チャックされない状態で）実質的に直立に保持するように構成される一組の点接触デバイス（図示せず）を含んでもよい。干渉計のための基準面として役立つ２つの基準平面１０６ａ、１０６ｂを用いて、デュアルフィゾー型干渉計１１０は、基板１０４に関連する種々のパラメータ、並びに基準平面１０６ａおよび１０６ｂとのその空間的関係性を解析することができる。
デュアルフィゾー型干渉計１１０を用いて、計測ツール１０２は、基板１０４の表面および／または裏面の面外歪み（または高さ変動）を同時に計測できる。次いで、表面および／または裏面の計測される各点での形状値を、これらの点で計測される面外歪みを用いて計算することができることにも留意されたい。基板の表面上のＸ−Ｙ位置の関数としての基板の形状ｓ（ｘ，ｙ）は、以下のように表すことができる。
式中、ｄＡ（ｘ，ｙ）は、キャビティ１０８の基準平面Ａ１０６ａと基板１０４の第１の側（例えば、表側）との間のキャビティ距離を表し、ｄＢ（ｘ，ｙ）は、キャビティ１０８の基準平面Ｂ１０６ｂと基板１０４の第２の側（例えば、裏側）との間のキャビティ距離を表し、Ｔｉｌｔは、キャビティ１０８内の基板１０４のチルトを表す。式１の関係性を用いて、基板１０４上の複数の位置での形状を計算することによって形状の二次元Ｘ−Ｙマップが構築されてもよい。例えば、干渉法システム１１０で取得した面外計測値と、ウェハ上の計測される各点での対応する形状値とを用いて、およそ５００μｍの横方向の分解能を有する形状マップが構築されてもよい。
基板の表側と裏側トポグラフィを計測するのに適したデュアルフィゾー型干渉法は、参照により本明細書にその全体が組み込まれる、Ｋｌａｕｓ Ｆｒｅｉｓｃｈｌａｄ他、「Ｉｎｔｅｒｆｅｒｏｍｅｔｒｙ ｆｏｒ Ｗａｆｅｒ Ｄｉｍｅｎｓｉｏｎａｌ Ｍｅｔｒｏｌｏｇｙ」、Ｐｒｏｃ．ＳＰＩＥ ６６７２、１（２００７）で詳細に説明される。さらに、両面干渉法は、２００５年１月２５日に発行された「Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｍｅａｓｕｒｉｎｇ ｔｈｅ Ｓｈａｐｅ ａｎｄ Ｔｈｉｃｋｎｅｓｓ Ｖａｒｉａｔｉｏｎ ｏｆ Ｐｏｌｉｓｈｅｄ Ｏｐａｑｕｅ Ｐｌａｔｅｓ」と題するＦｒｅｉｓｃｈｌａｄ他の米国特許第６，８４７，４５８号、および２０１１年１１月２９日に発行された「Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｍｅａｓｕｒｉｎｇ Ｓｈａｐｅ ｏｒ Ｔｈｉｃｋｎｅｓｓ Ｉｎｆｏｒｍａｔｉｏｎ ｏｆ ａ Ｓｕｂｓｔｒａｔｅ」と題するＴａｎｇ他の米国特許第８，０６８，２３４号で概して説明され、これらの両方とも参照により本明細書にその全体が組み込まれる。
別の実施形態では、システム１００はコントローラ１１２を含む。一実施形態では、コントローラ１１２は、基板ジオメトリ計測ツール１０２に通信可能に結合されている。例えば、コントローラ１１２は、基板ジオメトリ計測ツール１０２の検出器（図示せず）の出力に結合されてもよい。コントローラ１１２は、計測ツール１０２によって生成された出力を受け取ることができるように、検出器に任意の適切な方式で（例えば、図１Ａに示す線で示された１つ以上の伝送媒体によって）結合されてもよい。
一実施形態では、コントローラ１１２は１つ以上のプロセッサ１１４を含む。一実施形態では、１つ以上のプロセッサ１１４は、一組のプログラム命令を実行するように構成される。別の実施形態では、プログラム命令は、１つ以上のプロセッサに、チャックされない状態の基板１０４の面外歪みを示す１つ以上の計測結果を計測ツール１０２から受け取らせるように構成される。
一実施形態では、プログラム命令は、１つ以上のプロセッサに、２Ｄ板論理（例えば、ディスク上の薄い物体の線形、弾性固体変形機構）に基づいた二次元板モデルを構築する、または二次元板モデルをメモリから取り出させるように構成される。二次元板モデルを利用して、ディスクの一組の偏微分方程式が導出され得る。次いで１つ以上のプロセッサ１１４は、これらの方程式を解いて、チャックされない基板１０４の面外歪みの計測に基づいて、チャックされた基板１０４の予測面内歪みを算定できる。
一実施形態では、プログラム命令は、１つ以上のプロセッサに、二次元板モデルで、チャックされない状態の基板１０４の有効表面膜応力を、チャックされない状態の基板１０４の計測された面外歪みに基づいて、算定させるように構成される。これに関連して、１つ以上のプロセッサ１１４は、二次元板モデルの方程式を解いて、チャックされない状態の基板１０４の有効表面膜応力を、チャックされない状態の基板１０４の計測された面外歪みに基づいて算定してもよい。有効膜応力とは、チャックされない状態の基板１０４の面外歪みを引き起こさせる応力であることに留意されたい。
別の実施形態では、プログラム命令は、１つ以上のプロセッサに、チャックされた状態の基板１０４の面内歪みを、チャックされない状態の基板の有効表面膜応力に基づいて算定させるように構成される。これに関連して、チャックされない基板１０４の計測された面外歪みを用いて予測された有効表面膜応力は、チャックされた状態の基板１０４の面内歪みを計算するための入力として働く。
別の実施形態では、プログラム命令は、１つ以上のプロセッサに、プロセスツールまたはオーバーレイツールのうち少なくとも一方を、計測された面外歪みまたは算定された面内歪みのうち少なくとも一方に基づいて調整させるように構成される。
コントローラ１１２の１つ以上のプロセッサ１１４は、当技術分野で公知の任意の１つ以上の処理素子を含み得る。この意味で、１つ以上のプロセッサ１１４は、ソフトウェアアルゴリズムおよび／または命令を実行するように構成された任意のマイクロプロセッサタイプのデバイスを含み得る。一実施形態では、１つ以上のプロセッサ１１４は、デスクトップコンピュータ、メインフレームコンピュータシステム、ワークステーション、イメージコンピュータ、パラレルプロセッサ、または、本開示を通して説明される、システム１００を稼動させるように構成されたプログラムを実行するように構成された任意のその他のコンピュータシステム（例えばネットワークコンピュータ）から構成されてもよい。本開示を通して説明されるステップは、単一のコンピュータシステムによって実行されてもよいし、または、多数のコンピュータシステムによって実行されてもよいことを認識されたい。一般に、「プロセッサ」という用語は、メモリ１１６に格納されたプログラム命令を実行する１つ以上の処理素子を有する任意のデバイスを包含するように広く定義されてもよい。さらに、システム１００の異なるサブシステム（例えば、プロセスツール、オーバーレイ計測ツール、ディスプレイまたはユーザインターフェース）は、本開示を通して説明されるステップの少なくとも一部を実行するのに適したプロセッサまたはロジック素子を含み得る。したがって、上記の説明は、本開示を限定するものと解釈されるべきではなく、単に例示的なものと解釈されるべきである。
メモリ１１６は、関連する１つ以上のプロセッサ１１４によって実行可能なプログラム命令を格納するのに適した、当技術分野で公知の任意の記憶媒体を含み得る。例えば、メモリ１１６は、非一時的メモリ媒体を含み得る。例えば、メモリ１１６は、限定はしないが、リードオンリーメモリ、ランダムアクセスメモリ、磁気または光メモリ（例えばディスク）、磁気テープ、固体ドライブ等を含み得る。別の実施形態では、メモリ１１６は、計測ツール１０２からの１つ以上の結果および／または本明細書に記載される種々のステップの出力を格納するように構成される。メモリ１１６は、１つ以上のプロセッサ１１４を備えた１つの共通コントローラハウジング内に収容されてもよいことに留意されたい。別の実施形態では、メモリ１１６は、プロセッサおよびコントローラ１１２の物理的位置に対して遠隔に配置されてもよい。例えば、コントローラ１１２の１つ以上のプロセッサ１１４は、ネットワーク（例えばインターネット、イントラネット等）を介してアクセス可能なリモートメモリ（例えばサーバ）にアクセスしてもよい。別の実施形態では、メモリ１１６は、１つ以上のプロセッサ１１４に、本開示を通して説明される種々のステップを実行させるためのプログラム命令を含む。
別の実施形態では、コントローラ１１２は、ワイヤーライン部分および／またはワイヤレス部分を含み得る伝送媒体によって他のサブシステムからのデータまたは情報（例えば、検査システムからの検査結果、計測システムからの計測結果）を受信および／または取得してもよい。別の実施形態では、コントローラ１１２は、システム１００の１つ以上のサブシステムに、１つ以上の結果および／または制御信号を送信してもよい。例えば、コントローラ１１２は、１つ以上の結果および／または制御信号をプロセスツールに送信してもよく（例えば、製造ラインの上流プロセスツールにフィードバックデータを送信する）、オーバーレイ計測ツールに送信してもよく（例えば、下流オーバーレイ計測ツールにフィードフォワードデータを送信する）、ディスプレイまたはユーザインターフェースに送信してもよい。このように、伝送媒体は、コントローラ１１２と、システム１００のその他のサブシステムとの間のデータリンクとして役立ち得る。さらに、コントローラ１１２は、伝送媒体（例えばネットワーク接続）を介して外部システムにデータを送信してもよい。
別の実施形態では、システム１００は、ユーザインターフェースを含む。一実施形態では、ユーザインターフェースは、コントローラ１１２の１つ以上のプロセッサ１１４に通信可能に結合されている。別の実施形態では、ユーザインターフェースデバイスは、ユーザからの選択および／または命令を受理するためにコントローラ１１２によって利用されてもよい。本明細書にさらに説明されるいくつかの実施形態において、データをユーザ（図示せず）に表示するためにディスプレイが用いられてもよい。すると、ユーザは、ディスプレイデバイスを介してユーザに表示されたデータに応答して選択および／または命令（例えば、計測されたフィールドサイトまたは回帰プロセスのフィールドサイトのユーザ選択）を入力してもよい。
ユーザインターフェースデバイスは、当技術分野で公知の任意のユーザインターフェースを含み得る。例えば、ユーザインターフェースは、限定はしないが、キーボード、キーパッド、タッチスクリーン、レバー、ノブ、スクロールホイール、トラックボール、スイッチ、ダイアル、スライド式バー、スクロールバー、スライド、ハンドル、タッチパッド、パドル、ステアリングホイール、ジョイスティック、ベゼル入力デバイス等を含み得る。当業者ならば、タッチスクリーンインターフェースデバイスの場合、多数のタッチスクリーンインターフェースデバイスが、本発明での実装に適し得ることを理解するはずである。例えば、ディスプレイデバイスは、限定はしないが、容量方式タッチスクリーン、抵抗型タッチスクリーン、表面弾性波に基づくタッチスクリーン、赤外線に基づくタッチスクリーン等のタッチスクリーンインターフェースに組み込まれてもよい。一般的な意味で、ディスプレイデバイスのディスプレイ部に組み込まれることができる任意のタッチスクリーンインターフェースが、本発明での実装に適している。別の実施形態では、ユーザインターフェースは、限定はしないが、ベゼル搭載式インターフェースを含み得る。
ディスプレイデバイス（図示せず）は、当技術分野で公知の任意のディスプレイデバイスを含み得る。一実施形態では、ディスプレイデバイスは、限定はしないが、液晶ディスプレイ（ＬＣＤ）を含み得る。別の実施形態では、ディスプレイデバイスは、限定はしないが、有機発光ダイオード（ＯＬＥＤ）に基づくディスプレイを含み得る。別の実施形態では、ディスプレイデバイスは、限定はしないが、ＣＲＴディスプレイを含み得る。当業者ならば、種々のディスプレイデバイスが本発明での実装に適している可能性があり、ディスプレイデバイスの特定の選択は、限定はしないがフォームファクタ、コスト等を含む種々の要因に依存する可能性があることを認識するはずである。一般的な意味で、ユーザインターフェースデバイスと一体化され得る任意のディスプレイデバイス（例えばタッチスクリーン、ベゼル搭載型インターフェース、キーボード、マウス、トラックパッドおよび同類のもの）が、本発明での実装に適している。
図１Ａ−１Ｂに示すシステム１００の実施形態は、さらに本明細書で説明するように構成されてもよい。さらに、システム１００は、本明細書で説明される方法の実施形態（複数）のうちいずれかの、任意のその他のステップ（複数）を実行するように構成されてもよい。
図２は、本開示の１つ以上の実施形態による、基板内の面内歪みを算定する方法２００で実行されるステップを示すフロー図である。本明細書において、方法２００のステップは、システム１００によって全面的または部分的に実行されてもよいことに留意されたい。しかしながら、方法２００は、付加的または代替的なシステムレベルの実施形態が方法２００のステップの全部または一部を実行してもよいという点においてシステム１００に限定されないことも認識される。
ステップ２１０で、チャックされない状態の基板１０４の面外歪みが計測された。例えば、図１Ａおよび１Ｂに示すように、基板１０４の面外歪み（例えば変位）が、基板ジオメトリ計測ツール１０２を用いて計測されてもよい。例えば、基板１０４の面外歪みは、デュアルフィゾー型干渉計を用いて計測されてもよい。さらに、ジオメトリ計測ツール１０２によって計測された面外歪みは、コントローラ１１２に送信されてもよい。一実施形態では、面外歪み計測値は、後で１つ以上のプロセッサ１１４によって処理されるために、メモリ１１６に格納されてもよい。
ステップ２２０で、二次元板モデルが適用されて、チャックされない状態の基板１０４の面外歪みを生じさせる有効膜応力が、面外歪みの計測に基づいて算定される。例えば、コントローラ１１２の１つ以上のプロセッサ１１４は、基板１０４から取得した面外計測値に二次元板モデルを適用して、チャックされない状態（すなわち、平坦な構成になるようにチャッキングされていない）の基板１０４の面外歪みを生じさせることができる有効膜応力を算定する。下記の式２は、内面ｘでｙ方向の運動量バランスの場合を説明する。
式３は、線形弾性および線フォンカルマン張力の場合の応力を提供する。
有効膜表面応力成分は、式２と式３を操作して、以下の式４−５を得ることで見出される。
式中、ｈは厚さであり、ｗ０はｚ方向の変位であり、Ｅは基板のヤング率であり、νはポアソン比である。
式４−５を解くために、いくつかの手法が適用されてもよいことに留意されたい。例えば、当てはめ手順を適用して、面外歪み（ｗ０）に関数を当てはめてもよい。当てはめ関数は、限定はしないが、ゼルニケ近似多項式等の当技術分野で公知の任意の当てはめ関数を含んでもよい。当てはめ後に、上記の応力を計算するために、当てはめた関数に関する導関数が計算されてもよい。別例として、有限要素法を用いて式４−５の応力成分を割り出してもよい。別例として、有限体積法を用いて式４−５の応力成分を割り出してもよい。限定はしないが、本開示の種々の微分方程式を解析するために本明細書で開示される種々の解析方法等の、当技術分野で公知の解析手法がいくつでも上記の式４−５に適用されてもよいことに留意されたい。
ステップ２３０で、チャックされた状態の基板１０４の面内歪みを、ステップ２２０で割り出したチャックされない状態の基板の有効表面膜応力に基づいて算定するために、二次元板モデルが適用される。例えば、コントローラ１１２の１つ以上のプロセッサ１１４は、二次元板モデル（または付加的な二次元板モデル）を適用して、チャックされた状態の基板１０４の面内歪みを、チャックされない状態の基板の有効表面膜応力に基づいて算定してもよい。これに関連して、ステップ２２０で割り出された有効表面膜応力は、チャックされた状態の基板１０４の面内歪みを、ほぼ平坦な構成へと計算するための、ディスクフォーミュレーションに基づいた二次元板モデルへの入力として働く。例えば、式４−５の応力成分を、チャックされた状態の基板１０４の面内歪みの計算における強制項として用いてもよく、それにより以下が得られる。
式中、ｕ０は基板１０４における面内変位を表す。
別の実施形態では、チャックされた状態の基板１０４の面内歪みは、上記の式６に１つ以上の解法を適用することによって算出される。例えば、有限差分法を式６に適用して、基板１０４の面内歪みを算定してもよい。別の例として、有限要素法を式６に適用して、基板１０４の面内歪みを算定してもよい。別の例として、有限体積法を式６に適用して、基板１０４の面内歪みを算定してもよい。別の例として、モーメント解析法を式６に適用して、基板１０４の面内歪みを算定してもよい。別の例として、べき級数を式６に適用して、基板１０４の面内歪みを算定してもよい。別の例として、式６に対する閉形式解を割り出して、基板１０４の面内歪みを算定してもよい。別の例として、２つ以上の方法を組み合わせて基板１０４の面内歪みを算定してもよい。例えば、フーリエ級数解析を、有限差分解析と組み合わせて、基板１０４の面内歪みを算定してもよい。
別の実施形態では、ステップ２２０をなくして、チャックされた状態の基板１０４の面内歪みを、ツール１０２からの計測された面外歪みから直接計算してもよい。例えば、式２および式３から開始して、システム１００は、モデルを１つの式に還元してもよい。例えば、チャックされない状態の基板１０４の面内歪みを計算するのに１つの式のみで足りるように、有効表面膜応力を代数消去してもよい。有効表面膜応力の代数消去の後で、式７は以下を提供する。
別の実施形態では、チャックされた状態の基板１０４の面内歪みは、上記の式７に１つ以上の解法を適用することで計算される。例えば、有限差分法を式７に適用して、基板１０４の面内歪みを算定してもよい。別の例では、有限要素法を式７に適用して、基板１０４の面内歪みを算定してもよい。別の例として、有限体積法を式７に適用して、基板１０４の面内歪みを算定してもよい。別の例として、モーメント解析法を式７に適用して、基板１０４の面内歪みを算定してもよい。別の例として、べき級数を式７に適用して、基板１０４の面内歪みを算定してもよい。別の例として、式７に対する閉形式解を割り出して、基板１０４の面内歪みを算定してもよい。別の例として、２つ以上の方法を組み合わせて基板１０４の面内歪みを算定してもよい。例えば、フーリエ級数解析を、有限差分解析と組み合わせて、基板１０４の面内歪みを算定してもよい。
ステップ２４０で、プロセスツールまたはオーバーレイツールは、ステップ２２０で割り出した面内歪みに基づいて調整される。一実施形態では、チャックされた状態の基板の面内歪みを取得すると、コントローラ１１２（または別のコントローラ）は、この情報を用いて、基板ジオメトリツール１０２から上流に配置されたプロセスツール１１３での１つ以上の問題または誤差を診断してもよい。例えば、そのような処理上の問題は、限定はしないが、成膜非均一性、規格外の熱プロセス等を含み得る。一実施形態では、コントローラ１１２は、プロセスステップを許容差レベル内に戻すためにプロセスツール１１３を調整または補正するために、プロセスツール１１３に情報をフィードバックしてもよい。
別の実施形態では、チャックされた状態の基板の面内歪みを取得すると、コントローラ１１２（または別のコントローラ）は、この情報を用いて、下流の計測ツール１１５に情報をフィードフォワードしてもよい。例えば、面内歪み情報を（その他のウェハ形状情報とともに）、オーバーレイ高度プロセス制御（ＡＰＣ）ループでのフィードフォワード制御スキームに用いてもよい。オーバーレイの誤差を予測するためのウェハ形状解析の使用については、２０１４年９月１８日に出願された、Ｖｕｋｋａｄａｌａ他による米国特許出願公開第２０１５／０１２０２１６号に記載されており、同出願は全体の参照により本明細書に組み込まれる。
図３は、本開示の一実施形態による情報フィードフォワード／フィードバックを描写するフロー図３００を示す。一実施形態では、ステップ３０２で、１つ以上の製造プロセスが基板上に実行される。例えば、１つ以上のプロセスツール（図１Ａのプロセスツール１１３を参照）が、基板上に１つ以上の製造プロセスを実行してもよい。一実施形態では、１つ以上のプロセス３０２の後のステップ３０４で、基板のジオメトリが計測される。例えば、図１Ａに示すように、基板ジオメトリは、基板ジオメトリ計測ツール１０２で計測されてもよい。次に、ステップ３０６で、チャックされない状態の基板の面外歪み（ＯＰＤ）が算定される。ステップ３０８で、面外歪みに基づいて、チャックされた状態の基板の面内歪み（ＩＰＤ）が算定される。一実施形態では、ステップ３０８で取得された面内歪みに基づいて、フィードフォワード情報が、１つ以上の下流計測アプリケーション（例えばオーバーレイ計測ツール）にフォワードされてもよい。別の実施形態では、ステップ３０８で取得された面内歪みに基づいて、フィードバック情報が１つ以上の上流のプロセスツールに送信されてもよい。
本開示の大部分はデカルト座標系の二次元板モデルに基づく有効表面膜応力および／または面内歪みの解析に傾注してきたが、そのような解析は一般に任意の座標系に展開されてもよいことに留意されたい。例えば、上記のベクトル表記式７は、以下のように書かれてもよい。
一実施形態では、式（８）は基板１０４内の面内歪みを解析するために円柱座標に変換されてもよい。円柱座標形態では、式８は以下のように書き換えられる。
さらに、チャックされない状態の基板の有効表面膜応力および、チャックされた状態の基板のその後の面内歪みは、式（９）を用いて算定されてもよい。
さらに、チャックされない状態の基板の有効表面膜応力と、チャックされた常態の基板のその後の面内歪みの解析は、二次元板モデルのバリエーションによって実行されてもよいことに留意されたい。例えば、チャックされない状態の基板の有効表面膜応力と、チャックされた状態の基板のその後の面内歪みの解析は、オイラー＝ラグランジュフレームワークに基づいて実行されてもよい。これに関連して、オイラー＝ラグランジュ手法は、オイラー＝ラグランジュフレーム運動方程式を用いてエネルギーを最小化することによってシステムを解く。
本明細書で説明される全ての方法は、方法の実施形態の１つ以上のステップの結果を記憶媒体に格納することを含んでもよい。結果は、本明細書で説明された結果のうちいずれを含んでもよく、当技術分野で公知の任意の方式で格納されてもよい。記憶媒体は、本明細書で説明される任意の格納媒体または当技術分野で公知の任意のその他の適切な記憶媒体を含んでもよい。結果が格納された後で、記憶媒体の中の結果にアクセスし、本明細書で説明する方法またはシステムの実施形態のいずれかによって使用し、ユーザに表示するためにフォーマットし、別のソフトウェアモジュール、方法またはシステム等によって用いることができる。さらに、結果は、「永久に」、「半永久的に」、一時的に、または或る期間にわたって格納されてもよい。例えば、記憶媒体は、ランダムアクセスメモリ（ＲＡＭ）であってもよく、結果は、記憶媒体の中に必ずしも無期限に存在しなくてもよい。
当業者ならば、最新鋭技術は、システムの態様のハードウェア実装とソフトウェア実装にほとんど区別がない地点まで発達しているということを認識するであろうが、ハードウェアまたはソフトウェアの使用は一般に、コスト対効率のトレードオフを提示するデザイン選択である（しかし、特定の状況ではハードウェアかソフトウェアかの選択が重要となり得るという意味において、常にそうではないが）。当業者ならば、本明細書に説明されるプロセスおよび／またはシステムおよび／またはその他の技術がそれによって有効化する種々の手段（例えばハードウェア、ソフトウェアおよび／またはファームウェア）が存在すること、また、好ましい手段は、プロセスおよび／またはシステムおよび／またはその他の技術が展開される状況によって変動することを認識するであろう。例えば、実施者が、スピードと精度が最重要であると判断した場合、実施者は、主にハードウェアおよび／またはファームウェアを選ぶかも知れないが、代替的に、融通性が最重要である場合、実施者は主にソフトウェア実装を選ぶかも知れず、または、さらなる代替案では、実施者はハードウェア、ソフトウェアおよび／またはファームウェアの何らかの組み合わせを選ぶ場合がある。したがって、本明細書で説明されるプロセス、および／またはデバイス、および／または他の技術がもたらされる可能性がある幾つかの可能な手段が存在し、用いられるべきあらゆる手段は、手段が展開されることになる状況と、実施者の特定の関心事（例えば、速度、融通性、又は予測可能性）に応じた選択であるという点で、そのどれもが他のものよりも本質的に優位というわけではなく、そのいずれも変化する可能性がある。実装の光学的態様は、典型的に光学指向のハードウェア、ソフトウェア、および／またはファームウェアを採用することになることを当業者は認識するであろう。
本明細書で説明される本発明の主題の特定の態様が示され説明されているが、本明細書の教示に基づいて、本明細書で説明される主題およびそのより広い態様から逸脱することなく変更および修正が加えられてもよく、したがって、付属の請求項は、本明細書で説明される主題の真の趣旨と範囲内にあるものとして全てのこうした変化および修正をそれらの範囲内に包含するものであることが当業者には明らかであろう。
さらに、本発明は付属の請求項によって定義されることが理解される。一般に、本明細書で用いられる用語および、特に付属の請求項で用いられる用語（例えば付属の請求項の本文）は一般に「オープンな」用語（例えば、「含む」という用語は、「限定はしないが含む」と解釈されるべきであり、「を有する」という用語は、「少なくとも有する」と解釈されるべきであり、「含み」という用語は「限定はしないが含み」と解釈されるべきである）であることを意図していることが当業者には理解されよう。さらに、特定の数の前置きのクレーム記載が意図されている場合、そのような意図は請求項に明記され、そのような記載が欠如している場合、そのような意図が存在しないことが当業者には理解されよう。例えば、理解を助けるために、後続の付属の請求項は、請求項の記載を紹介するために、前置きのフレーズ「少なくとも１つ」および「１つ以上の」の使用を含んでもよい。しかしながら、そのようなフレーズの使用は、不定冠詞「１つの（ａ）」または「１つの（ａｎ）」によるクレーム記載の前置きのフレーズが、たとえ同クレームが「１つ以上の」または「少なくとも１つの」という前置きのフレーズと、不定冠詞「１つの（ａ）」または「１つの（ａｎ）」等の不定冠詞を含んだとしても（例えば、「１つの（ａ）」および／または「１つの（ａｎ）」は一般に「少なくとも１つの」または「１つ以上の」を意味すると解釈されるべきである）、そのような前置きのクレーム記載を包含する任意の特定のクレームを、そのような記載を１つのみ包含する発明に限定するということを意味すると解釈されるべきではなく、同じことが、前置きのクレーム記載に用いられる定冠詞の使用にも当てはまる。加えて、特定の個数の前置きのクレーム記載が明示的に記載されていたとしても、当業者ならば、そのような記載は一般に、少なくとも記載された個数を意味すると解釈されるということを理解するであろう（例えば「２つの記載」を、その他の修飾語なしで記載した場合、一般に少なくとも２つの記載または２つ以上の記載を意味する）。さらに、「Ａ、ＢおよびＣ等のうち少なくとも１つ」に類似する伝統的表現法が用いられる例において、一般にそのような構成は、当業者がその伝統的表現法を理解するような意味を意図している（例えば、「Ａ、ＢおよびＣのうち少なくとも１つを有するシステム」は、限定はしないが、Ａのみ、Ｂのみ、Ｃのみ、ＡとＢを合わせて、ＡとＣを合わせて、ＢとＣを合わせて、および／またはＡ、ＢおよびＣを合わせて等で有するシステムを含む）。「Ａ、ＢまたはＣ等のうち少なくとも１つ」に類似する伝統的表現法が用いられる例において、一般にそのような構成は、当業者がその伝統的表現法を理解するような意味を意図している（例えば、「Ａ、ＢまたはＣのうち少なくとも１つを有するシステム」は、限定はしないが、Ａのみ、Ｂのみ、Ｃのみ、ＡとＢを合わせて、ＡとＣを合わせて、ＢとＣを合わせて、および／またはＡ、ＢおよびＣを合わせて等で有するシステムを含む）。さらに、２つ以上の交互の用語を提示する実質的にあらゆる離接語および／またはフレーズは、それが説明、請求項または図面にあったとしても、用語のうち１つ、用語のうちいずれか、または両方の用語を含む可能性を想定すると理解されるべきであることが、当業者には理解されよう。例えば、「ＡまたはＢ」というフレーズは、「Ａ」または「Ｂ」または「ＡおよびＢ」である可能性を含むと理解される。
本開示およびその付随する利点の多くは、上記の説明によって理解されることになると考えられ、開示された主題から逸脱することなく、またはその重大な利点のすべてを犠牲にすることなく、コンポーネントの形態、構成、および配置に種々の変更が加えられてもよいことは明らかであろう。説明された形態は、単なる説明的なものであり、こうした変更を包含するおよび含むことが以下の請求項の意図である。

Claims (24)

  1. 基板の面内歪みを算定するためのシステムであって、
    チャックされない状態の基板の面外歪みを計測するように構成された基板ジオメトリ計測ツールと、
    前記計測ツールに通信可能に結合されたコントローラを含み、前記コントローラは、一組のプログラム命令を実行するように構成された１つ以上のプロセッサを含み、前記プログラム命令は、１つ以上のプロセッサに、
    前記計測ツールから、チャックされない状態の前記基板の面外歪みを表す１つ以上の計測結果を受け取らせ、
    チャックされない状態の基板の有効表面膜応力を、計測されたチャックされない状態の前記基板の面外歪みに基づいて、二次元板モデルで算定させ、
    チャックされた状態の前記基板の面内歪みを、チャックされない状態の前記基板の有効表面膜応力に基づいて、二次元板モデルで算定させ、
    プロセスツールまたは計測ツールのうち少なくとも一方を、計測された面外歪みまたは算定された面内歪みのうち少なくとも一方に基づいて調整させるように構成される、システム。
  2. 請求項１に記載のシステムであって、前記基板ジオメトリ計測ツールが、
    デュアルフィゾー型干渉計を備えているシステム。
  3. 請求項１に記載のシステムであって、チャックされない状態の前記基板の有効膜応力を、計測されたチャックされない状態の前記基板の面外歪みに基づいて、二次元板モデルで算定することは、
    前記計測された面外歪みに当てはめ関数を適用し、
    チャックされない状態の前記基板の有効膜応力を、当てはめた関数に基づいて二次元板モデルで算定することを含むシステム。
  4. 請求項３に記載のシステムであって、前記当てはめ関数が、
    ゼルニケ近似多項式を含むシステム。
  5. 請求項１に記載のシステムであって、チャックされない状態の前記基板の有効膜応力を、計測されたチャックされない状態の前記基板の面外歪みに基づいて、二次元板モデルで算定することは、
    有限差分近似を適用して、チャックされない状態の前記基板の有効膜応力を、二次元板モデルで算定することを含むシステム。
  6. 請求項１に記載のシステムであって、チャックされない状態の前記基板の有効膜応力を、計測されたチャックされない状態の前記基板の面外歪みに基づいて、二次元板モデルで算定することは、
    有限要素近似を適用して、チャックされない状態の前記基板の有効膜応力を、二次元板モデルで算定することを含むシステム。
  7. 請求項１に記載のシステムであって、チャックされない状態の前記基板の有効膜応力を、計測されたチャックされない状態の前記基板の面外歪みに基づいて、二次元板モデルで算定することは、
    有限体積近似を適用して、チャックされない状態の前記基板の有効膜応力を、二次元板モデルで算定することを含むシステム。
  8. 請求項１に記載のシステムであって、チャックされた状態の前記基板の面内歪みを、チャックされない状態の前記基板の有効膜応力に基づいて、二次元板モデルで算定することは、
    有限差分近似を適用して、チャックされた状態の前記基板の面内歪みを、チャックされない状態の前記基板の有効膜応力に基づいて、二次元板モデルで算定することを含むシステム。
  9. 請求項１に記載のシステムであって、チャックされた状態の前記基板の面内歪みを、チャックされない状態の前記基板の有効膜応力に基づいて、二次元板モデルで算定することは、
    有限要素近似を適用して、チャックされた状態の前記基板の面内歪みを、チャックされない状態の前記基板の有効膜応力に基づいて、二次元板モデルで算定することを含むシステム。
  10. 請求項１に記載のシステムであって、チャックされた状態の前記基板の面内歪みを、チャックされない状態の前記基板の有効膜応力に基づいて、二次元板モデルで算定することは、
    有限体積近似を適用して、チャックされた状態の前記基板の面内歪みを、チャックされない状態の前記基板の有効膜応力に基づいて、二次元板モデルで算定することを含むシステム。
  11. 請求項１に記載のシステムであって、チャックされた状態の前記基板の面内歪みを、チャックされない状態の前記基板の有効膜応力に基づいて、二次元板モデルで算定することは、
    モーメント近似法を適用して、チャックされた状態の前記基板の面内歪みを、チャックされない状態の前記基板の有効膜応力に基づいて、二次元板モデルで算定することを含むシステム。
  12. 請求項１に記載のシステムであって、前記計測ツールが、
    オーバーレイ計測ツールを含むシステム。
  13. 請求項１に記載のシステムであって、前記基板が、
    半導体ウェハを含むシステム。
  14. 基板の面内歪みを算定するためのシステムであって、
    チャックされない状態の基板の面外歪みを計測するように構成された基板ジオメトリ計測ツールと、
    前記計測ツールに通信可能に結合されたコントローラを含み、前記コントローラは、一組のプログラム命令を実行するように構成された１つ以上のプロセッサを含み、前記プログラム命令は、１つ以上のプロセッサに、
    前記計測ツールから、チャックされない状態の前記基板の面外歪みを表す１つ以上の計測結果を受け取らせ、
    二次元板モデルを適用して、チャックされた状態の前記基板の面内歪みを、チャックされない状態の前記基板の面外歪みに基づいて算定させ、
    プロセスツールまたはオーバーレイツールのうち少なくとも一方を、計測された面外歪みまたは算定された面内歪みのうち少なくとも一方に基づいて調整させるように構成されているシステム。
  15. 基板の面内歪みを算定するためのシステムであって、
    チャックされない状態の基板の面外歪みを計測するように構成された基板ジオメトリ計測ツールと、
    前記計測ツールに通信可能に結合されたコントローラを含み、前記コントローラは、一組のプログラム命令を実行するように構成された１つ以上のプロセッサを含み、前記プログラム命令は、１つ以上のプロセッサに、
    前記計測ツールから、チャックされない状態の前記基板の面外歪みを表す１つ以上の計測結果を受け取らせ、
    オイラー＝ラグランジュ板モデルを適用して、チャックされた状態の前記基板の面内歪みを、チャックされない状態の前記基板の面外歪みに基づいて算定させ、
    プロセスツールまたはオーバーレイツールのうち少なくとも一方を、計測された面外歪みまたは算定された面内歪みのうち少なくとも一方に基づいて調整させるように構成されているシステム。
  16. 基板の面内歪みを算定する方法であって、
    チャックされない状態の前記基板の１つ以上の面外歪みを計測し、
    二次元板モデルで、チャックされない状態の前記基板上の膜の有効膜応力を、計測されたチャックされない状態の前記基板の面外歪みに基づいて算定し、
    二次元板モデルで、チャックされた状態の前記基板の面内歪みを、チャックされない状態の基板上の膜の有効膜応力に基づいて算定し、
    プロセスツールまたはオーバーレイツールのうち少なくとも一方を、計測された面外歪みまたは算定された面内歪みのうち少なくとも一方に基づいて調整する、ことを含む方法。
  17. 請求項１６に記載の方法であって、二次元板モデルで、チャックされない状態の前記基板の有効膜応力を、チャックされない状態の前記基板の計測された面外歪みに基づいて算定することは、
    当てはめ関数を適用して、チャックされない状態の前記基板の有効膜応力を算定し、
    二次元板モデルで、チャックされない状態の前記基板の有効膜応力を、当てはめた関数に基づいて算定する、
    ことを含む方法。
  18. 請求項１６に記載の方法であって、二次元板モデルで、チャックされない状態の前記基板の有効膜応力を、計測されたチャックされない状態の前記基板の面外歪みに基づいて算定することは、
    有限差分近似を適用して、チャックされない状態の前記基板の有効膜応力を算定することを含む方法。
  19. 請求項１６に記載の方法であって、二次元板モデルで、チャックされない状態の前記基板の有効膜応力を、計測されたチャックされない状態の前記基板の面外歪みに基づいて算定することは、
    有限要素近似を適用して、二次元板モデルで、チャックされない状態の前記基板の有効膜応力を算定することを含む方法。
  20. 請求項１６に記載の方法であって、二次元板モデルで、チャックされない状態の前記基板の有効膜応力を、計測されたチャックされない状態の前記基板の面外歪みに基づいて算定することは、
    有限体積近似を適用して、チャックされない状態の前記基板の有効膜応力を、二次元板モデルで算定することを含む方法。
  21. 請求項１６に記載の方法であって、二次元板モデルで、チャックされた状態の前記基板の面内歪みを、チャックされない状態の前記基板の有効膜応力に基づいて算定することは、
    有限差分近似を適用して、チャックされた状態の前記基板の面内歪みを、チャックされない状態の前記基板の有効膜応力に基づいて二次元板モデルで算定することを含む方法。
  22. 請求項１６に記載の方法であって、二次元板モデルで、チャックされた状態の前記基板の面内歪みを、チャックされない状態の前記基板の有効膜応力に基づいて算定することは、
    有限要素近似を適用して、チャックされた状態の前記基板の面内歪みを、チャックされない状態の前記基板の有効膜応力に基づいて、二次元板モデルで算定することを含む方法。
  23. 請求項１６に記載の方法であって、二次元板モデルで、チャックされた状態の前記基板の面内歪みを、チャックされない状態の前記基板の有効膜応力に基づいて算定することは、
    有限体積近似を適用して、チャックされた状態の前記基板の面内歪みを、チャックされない状態の前記基板の有効膜応力に基づいて、二次元板モデルで算定することを含む方法。
  24. 請求項１６に記載の方法であって、二次元板モデルで、チャックされた状態の前記基板の面内歪みを、チャックされない状態の前記基板の有効膜応力に基づいて算定することは、
    モーメント近似法を適用して、チャックされた状態の前記基板の面内歪みを、チャックされない状態の前記基板の有効膜応力に基づいて、二次元板モデルで算定することを含む方法。
JP2017552449A 2015-04-06 2016-04-06 基板の面内歪みを検査する方法およびシステム Active JP6762317B2 (ja)

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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10236222B2 (en) * 2017-02-08 2019-03-19 Kla-Tencor Corporation System and method for measuring substrate and film thickness distribution
EP3364247A1 (en) * 2017-02-17 2018-08-22 ASML Netherlands B.V. Methods & apparatus for monitoring a lithographic manufacturing process
EP3457213A1 (en) * 2017-09-18 2019-03-20 ASML Netherlands B.V. Methods and apparatus for use in a device manufacturing method
WO2020038642A1 (en) * 2018-08-22 2020-02-27 Asml Netherlands B.V. Metrology apparatus
KR20200090488A (ko) 2019-01-21 2020-07-29 삼성전자주식회사 반도체 소자 제조 방법
TWI731760B (zh) * 2020-07-28 2021-06-21 亞亞科技股份有限公司 電路板翹曲檢測裝置
CN113203357B (zh) * 2021-04-09 2022-08-09 中国科学院上海光学精密机械研究所 一种双侧斐索干涉仪检测装置
US20220392809A1 (en) * 2021-06-03 2022-12-08 Kla Corporation Adaptive modeling misregistration measurement system and method
US11940266B2 (en) * 2021-09-21 2024-03-26 The Aerospace Corporation Process for rapidly measuring coefficient of moisture expansion (CME) values for materials
WO2023219982A1 (en) * 2022-05-13 2023-11-16 Applied Materials, Inc. Dose mapping using substrate curvature to compensate for out-of-plane distortion
CN117238812B (zh) * 2023-11-10 2024-04-05 四川省农业机械科学研究院 基板翘曲测量装置及测量方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5444538A (en) * 1994-03-10 1995-08-22 New Vision Systems, Inc. System and method for optimizing the grid and intrafield registration of wafer patterns
JPH09129635A (ja) * 1995-10-30 1997-05-16 Mitsubishi Electric Corp 半導体形状予測シミュレーション方法及びそのシステム
EP1390691A2 (en) * 2001-05-25 2004-02-25 California Institute Of Technology Determining large deformations and stresses of layered and graded structures to include effects of body forces
JP3892750B2 (ja) * 2002-04-12 2007-03-14 独立行政法人科学技術振興機構 三次元特徴領域抽出装置
JP4464033B2 (ja) 2002-06-13 2010-05-19 信越半導体株式会社 半導体ウエーハの形状評価方法及び形状評価装置
MY144124A (en) * 2002-07-11 2011-08-15 Molecular Imprints Inc Step and repeat imprint lithography systems
US7019819B2 (en) 2002-11-13 2006-03-28 Molecular Imprints, Inc. Chucking system for modulating shapes of substrates
MY136129A (en) 2002-12-13 2008-08-29 Molecular Imprints Inc Magnification correction employing out-of-plane distortion of a substrate
US6847458B2 (en) * 2003-03-20 2005-01-25 Phase Shift Technology, Inc. Method and apparatus for measuring the shape and thickness variation of polished opaque plates
JP2006004259A (ja) * 2004-06-18 2006-01-05 Nec Corp 電子機器の設計支援システム及び多層プリント回路基板の設計支援システム
US7418353B2 (en) 2004-10-12 2008-08-26 Wisconsin Alumni Research Foundation Determining film stress from substrate shape using finite element procedures
USD541979S1 (en) * 2005-12-30 2007-05-01 Crown Packaging Technology, Inc. Spatula surface cosmetic applicator
US7712068B2 (en) 2006-02-17 2010-05-04 Zhuoxiang Ren Computation of electrical properties of an IC layout
US8175831B2 (en) * 2007-04-23 2012-05-08 Kla-Tencor Corp. Methods and systems for creating or performing a dynamic sampling scheme for a process during which measurements are performed on wafers
WO2008151083A1 (en) 2007-05-30 2008-12-11 Kla-Tencor Corporation Feedforward/feedback litho process control of stress and overlay
JP2009003529A (ja) * 2007-06-19 2009-01-08 Sharp Corp モデル生成装置、モデル生成方法およびモデル生成プログラム
US7873585B2 (en) 2007-08-31 2011-01-18 Kla-Tencor Technologies Corporation Apparatus and methods for predicting a semiconductor parameter across an area of a wafer
EP2324495A4 (en) 2008-08-28 2013-06-05 Kla Tencor Corp LOCALIZED CHARACTERIZATION OF THE GEOMETRY OF A SUBSTRATE
US8068234B2 (en) * 2009-02-18 2011-11-29 Kla-Tencor Corporation Method and apparatus for measuring shape or thickness information of a substrate
CN101629859B (zh) * 2009-05-04 2011-04-20 付康 基于变形测量与数值反求确定薄膜应力的系统与方法
US8768665B2 (en) 2010-01-08 2014-07-01 Kla-Tencor Technologies Corporation Site based quantification of substrate topography and its relation to lithography defocus and overlay
NL2005989A (en) * 2010-02-19 2011-08-23 Asml Netherlands Bv Lithographic apparatus, device manufacturing method and associated data processing apparatus and computer program product.
US8625083B2 (en) * 2011-03-12 2014-01-07 Ken Roberts Thin film stress measurement 3D anisotropic volume
US9354526B2 (en) * 2011-10-11 2016-05-31 Kla-Tencor Corporation Overlay and semiconductor process control using a wafer geometry metric
CN103245437B (zh) * 2012-02-13 2017-02-08 付康 一种确定非线性薄膜应力的系统与方法
KR101664962B1 (ko) 2012-05-29 2016-10-11 에이에스엠엘 네델란즈 비.브이. 오버레이를 보정하기 위한 정렬 마크들의 유용도를 결정하는 방법, 및 리소그래피 장치 및 오버레이 측정 시스템의 조합
US9430593B2 (en) 2012-10-11 2016-08-30 Kla-Tencor Corporation System and method to emulate finite element model based prediction of in-plane distortions due to semiconductor wafer chucking
US9036157B2 (en) * 2012-10-19 2015-05-19 National Applied Research Laboratories System of computing surface reconstruction, in-plane and out-of-plane displacements and strain distribution
US20140152797A1 (en) * 2012-12-04 2014-06-05 Samsung Electronics Co., Ltd. Confocal optical inspection apparatus and confocal optical inspection method
US10401279B2 (en) 2013-10-29 2019-09-03 Kla-Tencor Corporation Process-induced distortion prediction and feedforward and feedback correction of overlay errors
US9087176B1 (en) 2014-03-06 2015-07-21 Kla-Tencor Corporation Statistical overlay error prediction for feed forward and feedback correction of overlay errors, root cause analysis and process control
US9311443B2 (en) 2014-06-17 2016-04-12 Globalfoundries Inc. Correcting for stress induced pattern shifts in semiconductor manufacturing
US10509329B2 (en) 2014-09-03 2019-12-17 Kla-Tencor Corporation Breakdown analysis of geometry induced overlay and utilization of breakdown analysis for improved overlay control

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