KR20200090488A - 반도체 소자 제조 방법 - Google Patents

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Abstract

일부 실시예들에 따른 반도체 소자 제조 방법은 일부 실시예들에 따른 반도체 소자 제조 방법은 제1 및 제2 방향을 따라 연장되는 상면을 갖는 웨이퍼 상에 제1 포토 레지스트 패턴을 제공하는 단계; 상기 제1 포토 레지스트 패턴의 오버레이를 측정하는 단계; 측정된 상기 오버레이를 제1 오버레이 회귀 분석하여 제1 오버레이 모델 함수를 생성하는 단계; 및 측정된 상기 오버레이와 상기 제1 오버레이 모델 함수의 차이를 제2 오버레이 회귀 분석하여 제2 오버레이 모델 함수를 생성하는 단계를 포함할 수 있다.

Description

반도체 소자 제조 방법{Semiconductor device manufacturing method using thereof}
본 발명의 기술적 사상은 반도체 소자 제조 방법에 관한 것이다. 보다 구체적으로, 신뢰성 및 제조 수율이 제고된 반도체 소자 제조 방법에 관한 것이다.
반도체 소자를 제조하기 위해서는, 반도체 물질등으로 구성된 웨이퍼에 다양한 반도체 공정들이 수행된다. 반도체 공정은 예컨대, 웨이퍼 상에 물질막을 퇴적하는 퇴적 공정, 웨이퍼 상에 패턴을 정의하기 위한 포토리소그래피 공정, 웨이퍼의 물질층을 식각하는 식각 공정, 및 웨이퍼에 불순물들을 주입하는 공정 등을 포함할 수 있다. 이러한 반도체 공정들을 수행함으로써 반도체 소자는 디자인된 레이아웃(layout)에 따라 형성될 수 있다. 반도체 공정들을 수행한 후에, 반도체 공정의 진행 상태 및 불량 유무를 파악하기 위한 다양한 방법들이 연구되고 있다. 그 중에서도, 고신뢰성 및 고정밀도의 오버레이 계측은 반도체 소자의 제조에서 높은 제품 수율을 달성하기 위한 핵심 요소 중 하나이다. 반도체소자가 미세화되고 집적화 되면서, 오버레이 계측의 정확성 및 신뢰성을 제고하기 위한 다양한 연구들이 진행되고 있다.
본 개시의 기술적 사상이 해결하려는 과제는 신뢰성 및 제조 수율이 제고된 반도체 소자 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 해결하기 위한, 일부 실시예들에 따른 반도체 소자 제조 방법은 제1 및 제2 방향을 따라 연장되는 상면을 갖는 웨이퍼 상에 제1 포토 레지스트 패턴을 제공하는 단계; 상기 제1 포토 레지스트 패턴의 오버레이를 측정하는 단계; 측정된 상기 오버레이를 제1 오버레이 회귀 분석하여 제1 오버레이 모델 함수를 생성하는 단계; 및 측정된 상기 오버레이와 상기 제1 오버레이 모델 함수의 차이를 제2 오버레이 회귀 분석하여 제2 오버레이 모델 함수를 생성하는 단계를 포함할 수 있다.
일부 실시예들에 따른 반도체 소자 제조 방법은 제1 웨이퍼 상에 제1 포토 레지스트 패턴을 제공하는 단계; 상기 제1 포토 레지스트 패턴의 오버레이를 측정하는 단계; 상기 오버레이를 제1 오버레이 회귀 분석하여 제1 오버레이 모델 함수를 생성하는 단계; 측정된 상기 오버레이와 상기 제1 오버레이 모델 함수의 차이를 제2 오버레이 회귀 분석하여 제2 오버레이 모델 함수를 생성하는 단계; 제2 웨이퍼 상에 상기 제1 및 제2 오버레이 모델 함수에 의해 오버레이 보상된 제2 포토레지스트 패턴을 제공하는 단계를 포함할 수 있다.
일부 실시예들에 따른 반도체 소자 제조 방법은 제1 및 제2 방향을 따라 연장되는 상면을 갖는 웨이퍼 상에 제1 포토 레지스트 물질막을 제공하는 단계; 상기 제1 포토 레지스트 물질막을 노광하는 단계; 상기 웨이퍼의 오버레이를 측정하는 단계; 측정된 상기 오버레이를 제1 오버레이 회귀 분석하여 제1 오버레이 모델 함수를 생성하는 단계; 및 측정된 상기 오버레이와 상기 제1 오버레이 모델 함수의 차이를 제2 오버레이 회귀 분석하여 제2 오버레이 모델 함수를 생성하는 단계를 포함하되,상기 제1 오버레이 모델 함수는 1차 이하의 항들만으로 구성되고, 상기 제2 오버레이 모델함수는 2차 이상의 항들만으로 구성될 수 있다.
본 발명의 기술적 사상에 따르면, 오버레이 보정을 위한 오버레이 모델 함수의 3차 항의 계수 크기를 감소시킬 수 있다. 3차 항의 크기 계수가 감소된 오버레이 모델 함수를 이용하여 오버레이 보정을 수행함으로써, 공정 수정의 용이성이 제고될 수 있고, 반도체 소자 제조 방법의 신뢰성 및 제조 수율이 제고될 수 있다.
도 1은 일부 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 순서도이다.
도 2는 일부 실시예들에 따른 반도체 소자 방법에 사용될 수 있는 예시적인 리소그래피 셀을 설명하기 위한 개략적인 평면도이다.
도 3은 일부 실시예들에 따른 반도체 소자 제조 방법에 사용될 수 있는 리소그래피 장치를 설명하기 위한 개략적인 단면도이다.
도 4는 일부 실시예들에 따른 오버레이 획득에 대해 설명하기 위한 순서도이다.
도 5a 및 도 5b는 일부 실시예들에 따른 리소그래피 셀에 포함될 수 있는 검사 장치들(IDa, IDb)을 개략적으로 도시하는 단면도이다.
도 6a 및 6b는 메모리 칩 및 로직 칩의 웨이퍼 내의 풀 샷의 구성과 칩들을 보여주는 평면도들이다. 보다 구체적으로 도 6a는 메모리 칩의 웨이퍼를 도시한 것이고, 도 6b는 로직 칩의 웨이퍼를 도시한 것이다.
도 7은 EUV 노광 공정에서의 풀 샷(FS) 이미지를 보여주는 평면도이다.
도 8a 내지 도 8c는 일부 실시예들에 따른 반도체 소자 제조 방법에 이용될 수 있는 오버레이 마크들을 설명하기 위한 레이아웃도들이다.
도 9 내지 도 10b는 일부 실시예들에 따른 오버레이 획득의 효과를 설명하기 위한 그래프들이다.
도 11 내지 도 14는 다른 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 순서도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 일부 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 순서도이다. 도 2는 일부 실시예들에 따른 반도체 소자 방법에 사용될 수 있는 예시적인 리소그래피 셀을 설명하기 위한 개략적인 평면도이다.
도 1 및 도 2를 참조하면, 리소그래피 셀(LC)은 제1 및 제2 입/출력포트(I/O1, I/O2), 복수개의 베이크 플레이트(BK), 복수개(예컨대, 4개)의 스핀 코터(spin coater: SC), 복수개의 칠 플레이트(chill plate: CH), 복수개(예컨대, 4개)의 디벨로퍼(developer: DE), 핸들링 로봇(RO), 트랙 제어 유닛(TCU), 로딩 베이(Loading bay: LB), 리소 그래피 장치(LA), 감독 제어 시스템(Supervisory control system: SCS), 리소그래피 제어 장치(LACU) 및 검사 장치(ID)를 포함할 수 있다.
리소그래피 셀(LC)은 포토 리소그래피 공정을 구성하는 일련의 서브 공정들이 수행되는 장치일 수 있다. 리소그래피 셀(LC)은 예를들어, 접착 촉진, 레지스트 코팅, 소프트 베이크, 정렬, 노광, 노광 후 베이크(Post-exposure bake), 현상, 웨이퍼 검사 및 하드 베이크 등의 공정이 수행될 수 있다.
P10에서, 리소그래피 셀(LC)은 웨이퍼 상에 포토 레지스트 물질막을 제공할 수 있다. 포토 레지스트 물질막을 제공하는 것은, 접착 촉진 공정 및 스핀 코팅 공정을 포함할 수 있다.
여기서 접착 촉진 공정은 포토 레지스트를 웨이퍼 또는 웨이퍼상에 형성된 회로 패턴들에 접착시키기 위한 공정이다. 경우에 따라, 포토 레지스트 물질은 실리콘 또는 실리콘 함유 물질의 표면에 대한 접착력이 부족할 수 있다. 따라서, 웨이퍼 상에 포토 레지스트 물질을 제공하기 전, 웨이퍼 표면 상에 접착 촉진 공정을 수행할 수 있다. 대표적인 접착 촉진 방법은 웨이퍼 표면을 헥사메틸디실라잔(Hexamethyldisilazane, HMDS)으로 처리하는 것이다. HMDS는 웨이퍼 표면을 소수성으로 만들 수 있는는바, 포토 레지스트 물질과 대 웨이퍼 사이의 접착력을 제고할 수 있다.
스핀 코터(SC)는 스핀 코팅 공정을 수행할 수 있다. 스핀 코팅은 웨이퍼 상에 포토레지스트 물질막을 제공하는 공정이다. 포토 레지스트 물질은 일반적으로 용액으로부터 도포된 유기 폴리머로 구성될 수 있다. 웨이퍼들을 포토 레지스트 물질로 코팅하기 위해, 용액 상태의 포토 레지스트가 제공된 웨이퍼를 고속으로 스핀 회전시킬 수 있다. 웨이퍼의 스핀 회전에 의해 잉여 레지스트가 튕겨나가고 용매가 증발함에 따라 얇은(예컨대, 약 0.1 μm 내지 약 2μm) 고체 상의 포토 레지스트 물질막이 제공될 수 있다.
여기서, 핸들러 로봇(RO)은 제1 및 제2 입/출력 포트들(I/O1, I/O2)로부터 웨이퍼들을 픽업하고, 웨이퍼들을 서로 다른 공정 장치들 사이로 이동시킬 수 있다. 핸들러 로봇(RO)은 공정이 완료된 웨이퍼들을 리소그래피 장치의 로딩 베이(LB)로 전달할 수 있다. 핸들러 로봇(RO), 제1 및 제2 입/출력 포트들(I/O1, I/O2) 및 로딩 베이(LB)는 함께 이송 트랙으로 지칭될 수 있다.
트랙 제어 유닛(TCU)은 핸들러 로봇(RO), 제1 및 제2 입/출력 포트들(I/O1, I/O2) 및 로딩 베이(LB)의 동작을 제어할 수 있다. 트랙 제어 유닛(TCU)은 감독 제어 시스템(SCS)에 의해 제어될 수 있다. 감독 제어 시스템(SCS)은 리소그래피 제어 장치(LACU)에 의해 제어될 수 있다.
일부 실시예들에 따르면 스핀 코팅 공정 이후 선택적으로 소프트 베이크 공정이 수행될 수 있다. 경우에 따라, 웨이퍼 상에 코팅된 포토 레지스트 물질막의 밀도는 후속 공정을 진행하기에 부족할 수 있다. 소프트 베이킹 공정은 포토 레지스트 물질막을 조밀하게 하고 포토 레지스트 물질막 상에 잔류하는 용매를 제거할 수 있다.
소프크 베이크 공정은 베이크 플레이트(BK)에 의해 수행될 수 있다. 소프트 베이크 공정이 수행된 웨이퍼는 선택적으로 칠 플레이트에 배치되어 냉각될 수 있다. 일부 실시예들에 따르면, 칠 플레이트(CH)는 설정된 방열 구조를 포함하여 베이크 공정이 수행된 고온의 웨이퍼를 효과적으로 식힐 수 있다. 베이크 플레이트(BK)는 후술하듯 노광 후 베이크 및 하드 베이크 등의 베이크 공정들을 더 수행할 수 있다.
이어서 P20에서 정렬 및 노광 공정이 수행될 수 있다. 정렬 및 노광 공정은리소그래피 장치(LA)에 의해 수행될 수 있다. 여기서 도 3을 참조하여 리소그래피 장치(LA)의 구성 및 P20에 대하여 보다 자세히 설명하도록 한다.
도 3은 일부 실시예들에 따른 반도체 소자 제조 방법에 사용될 수 있는 리소그래피 장치(LA)를 설명하기 위한 개략적인 단면도이다.
리소그래피 장치(LA)는 소스(SO), 일루미네이터(IL), 패터닝 디바이스(MA) 제1 위치 설정기(PM), 마스크 테이블(MT), 제2 위치 설정기(PW), 웨이퍼 테이블(WT) 및 투영 시스템(PL)을 포함할 수 있다.
여기서 리소그래피 장치(LA) 내부에 배치된 웨이퍼(W)의 상면과 실질적으로 평행하고 서로 실질적으로 수직한 두 방향을 제1 및 제2 방향(X 방향, Y 방향)으로 정의한다. 또한 웨이퍼의 상면과 실질적으로 수직한 방향을 제3 방향(Z 방향)으로 정의한다. 방향에 대한 정의는 별다른 언급이 없는 한, 이하 모든 도면에 대해 동일하다.
소스(SO)는 예컨대, DUV(Deep ultra violet) 선, 자외선, 엑시머 레이저 빔, EUV(Extreme UV) 선, X 선 또는 전자선 등의 방사선 빔(B)을 방출할 수 있다. 경우에 따라, 소스(SO)는 리소그래피 장치(LA)의 일부 구성요소 이거나, 별도의 구성요소일 수 있다. 소스가 엑시머 레이저인 경우, 소스(SO)는 리소그래피 장치(LA)와 별도의 구성일 수 있다. 이 경우 소스(SO)에 의해 조사된 방사선 빔(B)은 빔 익스팬더를 포함하는 빔 전달 시스템(BD)에 의해 일루미네이터(IL)에 전달될 수 있다. 소스(SO)가 수은 램프인 경우, 소스(SO)는 리소그래피 장치(LA)에 포함될 수 있다.
일루미네이터(IL)는 소스(SO)로부터 방사선 빔(B)을 수용할 수 있다. 일루미네이터(IL)는 방사선 빔(B)의 방향을 설정된 방향으로 지향시키거나, 방사선 빔(B)의 형상을 변경하는 등, 방사선 빔(B)의 다양한 특성을 제어할 수 있다. 일부 실시예들에 따르면, 일루미네이터(IL)는 굴절 타입, 반사 타입, 자기 타입, 전자기 타입, 정전기 타입 또는, 그 조합들과 같은 다양한 형태의 광학 구성요소들을 포함할 수 있다. 일루미네이터(IL)는 방사선 빔(B)의 각도에 따른 세기 분포를 조정하는 조정기(AD)를 포함할 수 있다. 조정기(AD)는 일루미네이터(IL)의 퓨필(pupil) 평면의 세기 분포의 외반경 및/또는 내반경 크기 등을 조정할 수 있다. 일루미네이터(IL)는 방사선 빔(B)의 단면이 원하는 균일성(uniformity) 및 세기 분포를 갖도록 방사선 빔을 조절할 수 있다.
마스크 테이블(MT)은 패터닝 디바이스(MA)를 지지할 수 있다. 마스크 테이블(MT)은 패터닝 디바이스(MA)를 유지하기 위해 기계식, 진공식, 정전기식, 또는 임의의 다양한 클램핑 기술들을 이용할 수 있다. 일부 실시예들에 따르면, 마스크 테이블(MT)은 고정 프레임 또는 테이블일 수 있다. 다른 일부 실시예들에 따르면, 마스크 테이블(MT)은 이동 가능한 프레임 또는 테이블일 수 있다. 마스크 테이블(MT)은, 패터닝 디바이스(MA)를 투영 시스템(PL)에 대해 설정된 위치에 위치시킬 수 있다. 방사선 빔(B)은 마스크 테이블(MT)에 의해 지지되는 패터닝 디바이스(MA)에 입사될 수 있다. 패터닝 디바이스(MA)에 입사된 방사선 빔(B)의 단면은, 패터닝 디바이스(MA) 의해 설정된 형상으로 변경될 수 있다. 투영 시스템(PL)은 굴절 타입, 반사 타입, 카타디옵트릭 타입, 자기 타입, 전자기 타입 및 정전기 광학 타입 및 그들 중 적어도 일부의 그 조합을 포함할 수 있다.
일부 실시예들에 따르면, 패터닝 디바이스(MA)는 투과형 또는 반사형일 수 있다. 패터닝 디바이스(MA)는 예컨대, 마스크, 프로그래머블 거울 어레이, 및 프로그래머블 LCD 패널들 중 어느 하나일 수 있다. 패터닝 디바이스(MA)가 마스크 타입인 경우, 패터닝 디바이스(MA)는 바이너리(binary) 타입, 교번 위상-시프트 타입 및 감쇠 위상-시프트 타입과, 또는 다양한 하이브리드 타입 중 어느 하나일 수 있으나 이에 제한되지 않는다.
패터닝 디바이스(MA)가 프로그래머블 거울 어레이인 경우, 패터닝 디바이스(MA)는 예컨대, 매트릭스 형태로 배치된 소형 거울들의 세트를 포함할 수 있다. 패터닝 디바이스(MA)에 포함된 각각의 소형 거울들은 개별적으로 기울어져 상기 소형 거울들에 입사하는 방사선 빔을 서로 상이한 방향으로 반사시킬 수 있다. 기울어진 상기 각각의 소형 거울들은 거울 매트릭스에 의해 반사되는 방사선 빔(B)에 패턴을 형성할 수 있다.
이어서, 방사선 빔(B)은 투영 시스템(PL)을 통과할 수 있다. 투영 시스템(PL)은 방사선 빔(B)을 웨이퍼(W)의 타겟부(C) 상에 포커스시킬 수 있다. 일부 실시예들에 따르면, 제2 위치 설정기(PW) 및 위치 센서(IF)는 웨이퍼 테이블(WT) 상에 배치된 웨이퍼(W)의 타겟부(C) 상에 방사선 빔(B)이 순차적으로 포커스 되도록 웨이퍼 테이블(WT)을 구동시킬 수 있다. 도 1을 참조하면, 리소그래피 장치(LA)가 하나의 웨이퍼 테이블(WT) 및 제2 위치 설정기(PW)를 포함하는 것으로 도시되었으나 이에 제한되는 것은 아니다. 리소그래피 장치(LA)는 복수개(예컨대, 2 개)의 웨이퍼 테이블 및 제2 위치 설정기를 포함할 수 있고, 이 경우 서로 다른 웨이퍼 테이블 상에 배치된 웨이퍼들이 교대로, 그리고 순차적으로 노광될 수 있다.
일부 실시예들에 따르면, 제2 위치 설정기(PW)는 디자인된 회로 패턴을 구현하기 위해 웨이퍼 테이블(WT)을 구동시킬 수 있다. 일부 실시예들에 따르면, 제2 위치 설정기(PW)는 웨이퍼(W) 상의 설정된 위치에 방사선 빔이 포커싱 되도록 웨이퍼 테이블(WT)을 구동시킬 수 있다. 상기 웨이퍼 상의 설정된 위치는 웨이퍼 정렬 마크들(P1, P2)을 이용하여 산출한 모델 함수로부터 규정될 수 있다. 여기서 모델 함수는 웨이퍼 정렬 마크들(P1, P2)에 의해 식별된 위치들의 함수, 또는 상기 식별된 위치들로부터 유도된 웨이퍼 상의 임의의 구성요소의 위치에 대한 함수이다. 제2 위치 설정기(PW)는 리소그래피 공정에 의해 웨이퍼(W) 상에 형성되는 층이 하지층(underlying layer)과 서로 정렬되도록 웨이퍼 테이블(WT)을 구동시킬 수 있다.
집적 회로는 복수개의 반도체 물질층에 대한 일련의 패터닝 공정들에 의해 제조될 수 있다. 후속하는 층(즉, 상부층)에 새로 형성되는 패턴은 선행 층(즉, 하지층)의 상부에 배치되는바, 기 형성된 회로 패턴에 대한 새로운 층의 정렬은 회로 형성의 수율을 높이는데 매우 중요할 수 있다. 따라서 노광을 수행하기 전, 정렬 마크들을 이용하여 하지 층의 임의의 요소들의 디자인된 위치와 실제 위치의 차이를 측정할 수 있다.
일부 실시예들에 따르면, 투영 시스템(PL)과 웨이퍼(W) 사이의 공간이 물과 같이 높은 굴절률을 갖는 액체로 채워질 수 있다. 경우에 따라 웨이퍼(W)의 적어도 일부가 상기 액체에 의해 커버될 수 있다. 상기의 액체는 침지 액체라 지칭되며, 침지 액체는 예를 들어 패터닝 디바이스(MA)와 투영 시스템(PL) 사이와 같이 리소그래피 장치 내의 다른 공간들을 채울 수 있다. 이때 침지됨은, 단순히 웨이퍼(W)가 액체에 잠겨 있는 것뿐만 아니라, 침지 액체가 노광을 수행하기 위한 방사선 빔(B)의 경로 상에 놓이는 것을 의미할 수도 있다.
마스크 라이브러리(mask library)로부터 인출된 패터닝 디바이스(MA)는 노광 공정을 수행하는 동안 방사선 빔(B)의 경로 상에 위치하도록 제1 위치 설정기(PM) 및 추가적인 위치 센서에 의해 정확하게 이동될 수 있다.
리소그래피 장치(LA)가 스텝퍼 모드로 동작하는 경우, 마스크 테이블(MT) 및 웨이퍼 테이블(WT)은 정지 상태로 유지된 채, 방사선 빔에 설정된 전체 패턴이 한번에 타겟부(C) 상에 투영된다. 패터닝 디바이스(MA) 및 웨이퍼(W)는 패터닝 디바이스(MA) 상에 형성된 마스크 정렬 마크(M1, M2) 및 웨이퍼(W) 상에 형성된 웨이퍼 정렬 마크들(P1, P2)을 사용하여 정렬될 수 있다. 여기서, 타겟부(C)는 도 3 및 도 4를 참조하여 설명하는 풀 샷 또는 부분 샷일 수 있다. 그 후, 웨이퍼 테이블(WT)은 다른 타겟부(C)가 노광될 수 있도록 웨이퍼(W)의 상면에 대해 수평한 방향으로 이동한다. 스텝 모드에서, 노광 필드의 최대 크기는 노광 시 이미징되는 타겟부(C)의 크기를 규정한다.
여기서 노광 공정은 설정된 형상의 포토 레지스트 패턴을 제공하기 위해 포토 레지스트 물질막 성질을 부분적으로 변화시키는 공정이다. 여기서 포토 레지스트는 빛에 노출되면 광 화학 반응을 일으키는 물질이며, 포지티브형 포토 레지스트와 네거티브 포토 레지스트를 포함할 수 있다. 포지티브 포토 레지스트는 일반적으로 레지스트 현상액으로 불리는 화학 물질에는 불용성이나, 노광 후 상기 레지스트 현상액에 대해 가용성으로 변할 수 있다. 네거티브 포토 레지스트는 반대로, 노광 전 레지스트 현상액에 대해 가용성이지만, 노광에 의해 상기 레지스트 현상액에 대해 불용성으로 변할 수 있다. 포토 레지스트 물질막의 선택적 노광은 포토 마스크 등의 패터닝 디바이스(MA)에 의해 제공될 수 있다. 패터닝 디바이스(MA)는 부분적으로 크롬 등과 같이 불투명한 물질에 의해 부분적으로 덮여 있으며, 회로의 패턴이 형성되는 부분이 제거된 유리 시트일 수 있다. 패터닝 디바이스(MA)를 투과한 광을 포토 레지스트 물질막 상으로 투영함으로써, 한 층의 회로 패턴이 웨이퍼(W) 상의 포토 레지스트 물질막으로 전사될 수 있다.
리소그래피 장치(LA)가 스캔 모드로 동작하는 경우, 방사선 빔(B)이 타겟부(C) 상에 투영되는 동안 마스크 테이블(MT) 및 웨이퍼 테이블(WT)은 동기화되어 상대 운동할 수 있다. 마스크 테이블(MT)에 대한 웨이퍼 테이블(WT)의 상대 운동의 속도 및 방향은 투영 시스템(PL)의 확대(또는 축소) 및 이미지 반전 특성에 의하여 결정될 수 있다. 스캔 모드에서, 노광 필드의 최대 크기는 노광 시 타겟부(C)의 수평 방향 폭을 제한할 수 있다.
여기서 웨이퍼(W)의 상면과 평행하고 서로 실질적으로 수직한 두 방향을 각각 제1 및 제2 방향(X 방향, Y 방향)으로 지칭한다. 또한 웨이퍼(W)의 상면과 실질적으로 수직한 방향을 제3 방향(Z 방향)으로 지칭한다. 여기서, 제1 방향(X 방향)과 제2 방향(Y 방향)은 서로 구분되는 방향일 수 있다. 보다 구체적으로, 제 2 방향(Y)은 스캐닝 방식의 노광에서 스캐닝이 진행되는 방향일 수 있다. 제1 방향(X 방향)은 스캐닝이 진행되는 방향에 대해 실질적으로 수직하는 방향일 수 있으며, 이러한 설명은 이하의 모든 도면에 대해서도 동일하다.
패터닝 디바이스(MA)가 프로그래머블 거울 어레이 및 프로그래머블 LCD 패널등 과 같은 프로그래머블 디바이스인 경우, 노광 공정이 수행되는 동안 마스크 테이블(MT)은 정지된 상태로 유지한 채, 웨이퍼 테이블(WT)이 이동하거나 스캐닝되어 타겟부(C) 상에 방사선 빔(B)이 포커스 될 수 있다. 이 경우, 방사선 빔(B)은 펄스화된 소스일 수 있다. 패터닝 디바이스(MA)는 웨이퍼 테이블(WT)의 이동에 따라 방사선 빔(B)에 새로운 단면을 설정하도록 업데이트될 수 있다.
다시 도 1 및 도 2를 참조하면, P20이후, 현상 공정 수행 전에 선택적으로 노광 후 베이크 공정이 수행될 수 있다. 노광 후 베이크 공정은 베이크 플레이트(BK)에 의해 수행될 수 있다. 노광 후 베이크 공정은 추가적인 화학 반응 또는 레지스트 막 내의 성분의 확산을 유도하기 위해 사용되는 선택적인 베이킹 공정이다.
이어서 P30에서 포토 레지스트 패턴이 형성될 수 있다. 포토 레지스트 패턴은 디벨로퍼(DE)에 의해 형성될 수 있다. 포토 레지스트 패턴을 형성하는 것을 현상 공정이라고 부른다. 현상 공정은, 포토 레지스트 물질막의 노출된 또는 노출되지 않은 부분을 제거하는 공정이다.
이어서 P40에서 웨이퍼를 검사할 수 있다. 검사 모듈(IM)은 웨이퍼를 검사 및 측정 공정을 수행할 수 있다. 측정 및 검사 공정은 웨이퍼상의 포토 레지스트 패턴의 다양한 특성을 검사하고 측정하는 공정이다. 일부 실시예들 따르면, 검사 모듈(IM), 포토 레지스트 패턴에 포함된 피처들이 정확한 크기, 형상 및 프로파일을 갖는지, 선행하는 층과 포토 레지스트 패턴의 정합성인 오버레이가 허용 가능한 범위 내인지, 및/또는 포토 레지스트 패턴에 결함이 형성되지 않았는지 등 포토레지스트 패턴의 특성을 측정하거나 검사할 수 있다. 일부 실시예들에 따르면 웨이퍼를 검사하는 것은 웨이퍼 전면에 대한 오버레이 분포를 산출하도록, 오버레이를 측정하고 측정된 오버레이를 이용하여 오버레이 모델 함수를 산출하는 것을 포함할 수 있다.
일부 실시예들에 따르면 검사 장치(ID)는 웨이퍼들 각각의 노광 특성, 상기 노광 특성의 동일 웨이퍼의 서로 다른 층들 간, 서로 다른 웨이퍼간, 및/또는 로트 간의 산포 등을 결정할 수 있다. 일부 실시예들에 따르면, 검사 장치(ID)는 리소그래피 셀(LC)에 포함된 것으로 도시되었으나 이에 제한되는 것은 아니다. 예컨대, 검사 장치는 리소그래피 장치(LA)에 포함되거나, 리소그래피 셀(LC) 및 리소그래피 장치(LA)와 별도의 장치일 수 있다.
일부 실시예들에 따르면, 검사 장치(ID)는 도 5a 및 도 5b에 도시된 것과 같은 산란 광학계를 포함할 수 있으나 이에 제한되는 것은 아니다. 예컨대, 검사 장치(ID)는 이미지 베이스의 광학계를 포함할 수 있다. 검사 장치(ID)가 산란 광학계를 포함하는 경우, 1차 산란광들의 크기를 비교하여 층간의 정합성인 오버레이를 측정할 수 있다. 검사 장치(ID)가 이미지 베이스 광학계를 포함하는 경우, 포토 레지스트 패턴 상의 오버레이 마크와 하지층의 오버레이 마크의 위치를 비교하여 오버레이를 측정할 수 있다.
일부 실시예들에 따르면, 검사 장치(ID)는 노광 직후에 포토 레지스트 물질층을 검사할 수 있다. 오버레이의 획득의 구체적인 기작(mechanism)에 대해서는 도 4 내지 도 10을 참조하여 보다 자세히 설명하도록 한다.
도 4는 일부 실시예들에 따른 오버레이 획득에 대해 설명하기 위한 순서도이다.
도 4를 참조하면, P40에서 오버레이를 획득하는 것은 오버레이를 측정하는 것(P41), 제1 오버레이 회귀 분석을 수행하는 것(P43) 및 제2 오버레이 회귀 분석을 수행하는 것(P45)을 포함할 수 있다.
P41의 오버레이의 측정은 도 5a 및 도 5b의 검사 장치들에 의해 수행될 수 있다.
도 5a 및 도 5b는 일부 실시예들에 따른 리소그래피 셀에 포함될 수 있는 검사 장치들(IDa, IDb)을 개략적으로 도시하는 단면도이다.
검사 장치들(IDa, IDb)은 도 2에 도시된 검사 장치(ID)일 수 있다. 보다 구체적으로 도 5a의 검사 장치(IDa)는 비스듬한 입사 방식의 검사 장치이고, 도 5b의 검사 장치(IDb)는 수직한 입사 방식의 검사 장치일 수 있다. 도 5a 및 도 5b는 산란 광학계에 의해 구현된 검사 장치들(IDa, IDb)을 도시하나 이는 설명을 의한 예시들로서 어떠한 의미에서도 본 발명을 제한하지 않는다. 예컨대, 검사 장치들은 이미지 기반의 검사장치일 수 있다.
도 5a를 참조하면, 검사 장치(IDa)는 방사선 소스(2), 디텍터(4) 및 처리 유닛(PU)을 포함할 수 있다.
일부 실시예들에 따르면, 방사선 소스(2)는 웨이퍼(W) 상으로 광대역(예컨대, 백색광) 방사선을 조사할 수 있다. 일부 실시예들에 따르면, 방사선 소스(2)는 웨이퍼(W)의 상면에 비스듬한 방향으로 방사선을 조사할 수 있다. 방사선은 웨이퍼 상의 오버레이 마크(OVM)에 의해 회절될 수 있다. 오버레이 마크(OVM)의 예시적인 레이아웃 형상은 도 7a 내지 도 7c에 도시되어 있다.
처리 유닛(PU)은 디텍터(4)에 의해 검출된 신호로부터, 상기 신호를 유발하는 오버레이 마크(OVM)가 구조적 특성을 산출할 수 있다. 오버레이 마크(OVM)가 구조적 특성의 산출은 파동 분석, 비선형 회귀 및/또는 시뮬레이션된 스펙트럼의 라이브러리와의 비교에 의해 수행될 수 있다. 오버레이 마크(OVM)의 프로파일의 일반적인 형태(즉 디자인된 형태)가 알려져 있고, 구조 변화에 대한 일부 파라미터는 제조 과정으로부터 유도될 수 있으므로, 산란 스펙트럼 데이터로부터 유도되는 몇 가지 매개 변수를 이용하여 오버레이 마크(OVM)가 구조적 특성의 구조적 특성을 산출할 수 있다.
도 5b를 참조하면, 검사 장치(IDb)는 방사선 소스(2), 시준 렌즈(12), 간섭 필터(13), 레퍼런스 미러(14), 대물 렌즈(15), 스플리터(16), 편광기(17), 디텍터(18) 및 프로세스 유닛(PU)을 포함할 수 있다. 방사선 소스(2)에 의해 방출된 방사선은 시준 렌즈(12)에 의해 시준되고 간섭 필터(13) 및 편광기(17)를 투과하여 스플리터(16)에 도달할 수 있다.
스플리터(16)에 도달한 방사선 중 일부는 스플리터(16)에 반사되고, 대물 렌즈(15)에 의해 웨이퍼(W)의 표면 상에 포커스될 수 있다. 일부 실시예들에 따르면, 대물 렌즈(15)의 개구수(Numerical aperture)은 약 0.9 이상, 약 0.95 이상, 또는 약 1 이상일 수 있으나 이에 제한되지 않는다.
웨이퍼(W)에 도달한 방사선은 오버레이 마크(OVM)에 의해 산란될 수 있다. 오버레이 마크(OVM)에 의해 산란된 방사선은 스플리터(16)를 통과하여 통해 디텍터(18)에 도달할 수 있다. 디텍터(18)는 대물 렌즈(15)로부터 대물 렌즈(15)의 초점 거리(F)만큼 이격되어 배치될 수 있으나, 이에 제한되는 것은 아니다. 디텍터(18)는 예를 들어 CCD 또는 CMOS 센서의 어레이 일 수 있으나 이에 제한되는 것은 아니다.
편광기(17)를 투과한 후 스플리터를 투과한 방사선인 기준선은 예를 들어 입사 방사선의 세기를 측정하기 위해 사용될 수 있다. 기준선은 디텍터(18)의 다른 부분, 또는 별도의 검출기에 의해 측정될 수 있다.
간섭 필터(13)는 예를 들어 약 405nm 내지 약 790nm의 범위 또는 약 200nm 내지 약 300nm의 파장을 선택적으로 투과시킬 수 있은 대역 통과필터 일 수 있으나 이에 제한되지 않는다. 일부 실시예들에 따르면, 간섭 필터 대신 격자(grating)가 배치되는 것도 가능하다.
일부 실시예들에 따르면, 디텍터(18)는 단일 파장 또는 좁은 파장 대역의 산란 광의 세기를 측정할 수 있다. 일부 실시예들에 따르면, 디텍터(18)는 복수개의 파장, 또는 넓은 파장 범위의 광을 측정할 수 있다. 일부 실시예들에 따르면 디텍터(18)는 광의 편광각을 측정할 수 있다.
여기서 도 6a 내지 도 8c를 참조하여 검사 대상이 되는 웨이퍼, 상기 웨이퍼를 분할하는 풀 샷 및 부분 샷들, 상기 풀샷 또는 부분 샷들에 배치되는 오버레이 마크들에 대하여 설명하도록 한다.
도 6a 및 6b는 메모리 칩 및 로직 칩의 웨이퍼 내의 풀 샷의 구성과 칩들을 보여주는 평면도들이다. 보다 구체적으로 도 6a는 메모리 칩의 웨이퍼를 도시한 것이고, 도 6b는 로직 칩의 웨이퍼를 도시한 것이다.
도 6a를 참조하면, 메모리 칩 웨이퍼(Wm)는 하나의 풀 샷에 다수의 메모리 칩들이 포함될 수 있다. 도 6a에서, 샷은 큰 네모로 도시되어 있고 메모리 칩은 작은 네모로 도시되어 있다. 예컨대, 하나의 풀 샷 내에는 25개의 메모리 칩이 포함될 수 있다. 일부 실시예들에 따르면, 하나의 메모리 칩의 웨이퍼(Wm) 전체를 패터닝하기 위하여 87개의 해당하는 샷 또는 스캐닝이 수행될 수 있다.
87개의 샷 중의 풀 샷은 57개일 수 있다. 이때, 웨이퍼(Wm) 외곽 부분의 샷들은 풀 샷을 구성하지 못한다. 따라서, 웨이퍼(Wm) 외곽 부분에 노광 공정을 수행할 때, 마스크 패턴의 일부분만이 웨이퍼(Wm)에 전사될 수 있다. 웨이퍼(Wm) 외곽 부분은 풀 샷이 전사되지 않으나, 설정된 패턴의 부분적인 전사를 통해서 메모리 칩의 구현에 요구되는 패턴이 전사될 수 있다. 따라서, 웨이퍼(Wm) 외곽 부분에 형성된 메모리 칩들도 유효 칩으로서 제품에 활용될 수 있다.
도 6b를 참조하면, 로직 칩의 웨이퍼(Wl)의 경우, 하나의 풀 샷에 하나의 로직 칩이 대응할 수 있다. 로직 칩의 웨이퍼(Wl)의 경우, 57개의 풀 샷이 포함될 수 있다. 로직 칩의 웨이퍼(Wl)의 외곽 부분은 메모리 칩과 달리, 완전한 하나의 로직 칩을 구성할 수 없으므로, 로직 칩의 웨이퍼(Wl)의 외곽 부분에 노광이 수행되지 않을 수 있다.
도 7은 EUV 노광 공정에서의 풀 샷(FS) 이미지를 보여주는 평면도이다.
도 7의 풀 샷(FS)은 도 6a에 도시된 메모리 칩을 형성하기 위한 것일 수 있다. 하지만 도 7를 참조하여 설명된 내용은 실질적으로 유사한 방식으로 도 6b의 로직 칩을 형성하기 위한 웨이퍼 및 그 풀 샷에 대해서 적용될 수 있다.
도 7을 참조하면, 노광 공정에서 풀 샷(FS)은 한 번의 스캐닝을 통해 전사시킬 수 있는 마스크 패턴 전체에 대응할 수 있다. 한편, 일반적으로 EUV 노광 공정은 축사 투영, 예컨대 4:1의 축사 투영으로 수행될 수 있다. 이에 따라, 마스크 패턴 등의 패터닝 디바이스에 형성된 패턴들은 1/4의 사이즈로 축소되어 웨이퍼에 전사될 수 있다. 여기서, 1/4은 길이의 축소비율이고, 면적은 1/16의 사이즈로 축소될 수 있다. 일부 실시예들에 따르면, 풀 샷(FS)은 x축으로 약 26㎜ 그리고 y축으로 약 33㎜ 정도의 사이즈를 가질 수 있으나 이에 제한되는 것은 아니다.
풀 샷(FS)은 칩들(CHP) 및 칩들(CHP) 스크라이브 레인(Scribe Lane, SL)을 포함할 수 있다. 스크라이브 레인(SL)은 칩들(CHP) 사이에 연장되어 칩들(CHP)을 서로 분리할 수 있다. 스크라이브 레인(SL)은 소잉 공정에서 칩들(CHP)을 개개의 반도체 칩으로 분리하기 위한 분리선일 수 있다.
일부 실시예에 따르면, 칩들(CHP)은 메모리 소자일 수 있다. 일부 실시예에 따르면, 칩들(CHP)은 비휘발성 메모리 소자(non-volatile memory device)일 수 있다. 일부 실시예에 따르면, 칩들(CHP)은 비휘발성 낸드 플래시 메모리(NAND-type Flash memory)일 수 있다. 일부 실시예에 따르면, 칩들(CHP)은 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 중 어느 하나일 수 있다. 또한, 칩들(CHP)은 DRAM 및 SRAM 등과 같이, 전원이 차단되면 데이터가 손실되는 휘발성 메모리 소자(volatile memory device)일 수 있다.
도 7에서 하나의 풀 샷(FS)에 25개의 칩들이 형성된 것으로 도시되었으나, 이는 설명을 위한 예시일 뿐 어떠한 의미에서도 본 발명의 기술적 사상을 제한하지 않는다. 하나의 풀 샷(FS)에는 형성하려는 소자의 종류와 사양에 따라 다양한 개수와 크기의 칩들이 포함될 수 있고, 이는 도 3에 대해서도 마찬가지이다.
일부 실시예들에 따르면, 예컨대 칩들(CHP)은 로직 칩이나 계측 소자, 통신 소자, 디지털 신호 프로세서(Digital Signal Processor: DSP) 또는 시스템-온-칩(System-On-Chip: SOC) 중 어느 하나일 수 있다.
또한 도 7에서 칩들(CHP) 대략 정사각형의 프로파일을 갖는 것으로 도시되었으나 이에 제한되는 것은 아니다. 예컨대 칩들은 드라이버 구동 IC 칩일 수 있고, 이 경우 칩들의 일 대향 변들은 이에 수직한 다른 대향 변들 보다 더 길 수 있다.
일부 실시예들에 따르면, 풀 샷(FS) 상에 정렬 마크(AGNM), 오버레이 마크(OVM)가 더 형성될 수 있다. 일부 실시예들에 따르면, 정렬 마크(AGNM), 오버레이 마크(OVM)가 스크라이브 레인(SL) 상에 형성된 것으로 도시되었으나 이에 제한되는 것은 아니다. 예컨대, 정렬 마크(AGNM), 오버레이 마크(OVM) 중 일부가 칩들(CHP) 내에 형성될 수 있다.
일부 실시예들에 따르면, 정렬 마크(AGNM)는 리소그래피에서 노광 영역을 정확히 설정하기 위해 이용되는 패턴일 수 있다. 일부 실시예들에 따르면, 정렬 마크(AGNM)는 풀 샷(FS)의 중앙 부분에 인접하게 배치될 수 있으나 이에 제한되는 것은 아니다. 도 7을 참조하면, 하나의 풀 샷(FS)이 하나의 정렬 마크(AGNM)를 포함하는 것으로 도시되었으나 이에 제한되는 것은 아니다. 예컨대, 일부 풀 샷(FS) 내에 둘 이상의 정렬 마크(AGNM)가 배치될 수 있다. 또한, 일부 풀 샷(FS)에 정렬 마크(AGNM)가 생략되는 것도 가능하다. 일부 실시예들에 따르면, 정렬 마크(AGNM)는 도 1에서 설명한 웨이퍼 정렬 마크들(P1, P2)과 실질적으로 동일할 수 있다.
일부 실시예들에 따르면, 오버레이 마크(OVM)는 이전 공정에서 형성된 층과 현재 공정에서 형성된 층의 층간 정합성을 측정하기 위한 패턴일 수 있다. 여기서 층간 정합성은, 예컨대 인접한 층 사이의 정렬 상태 및 단락, 개방 등 회로 불량 발생 여부 등을 포함할 수 있다. 일부 실시예들에 따르면, 오버레이 마크(OVM)는 정렬 마크(AGNM)보다 높은 밀도로 배치될 수 있다.
풀 샷(FS) 상에 다양한 기능을 갖는 마크들이 추가적으로 제공될 수 있다. 예컨대, 완성된 반도체 소자의 특성을 전기적으로 테스트하기 위한 마크, CMP 공정 후 최상부층의 두께를 측정하기 위한 마크 및 광학적으로 임계 선폭이나 내부의 두께를 측정하기 위한 마크 등이 풀 샷(FS)에 추가로 제공될 수 있다.
도 8a 내지 도 8c는 일부 실시예들에 따른 반도체 소자 제조 방법에 이용될 수 있는 오버레이 마크들(OVMa, OVMb, OVMc)을 설명하기 위한 레이아웃도들이다. 도 7의 오버레이 마크(OVM)는 도 8a 내지 도 8c에 각각 도시된 있는 오버레이 마크들(OVMa, OVMb, OVMc) 중 어느 하나와 동일할 수 있으나 이에 제한되지 않는다.
도 8a를 참조하면, 오버레이 마크(OVMa)는 박스 인 박스(Box in box) 구조를 포함할 수 있다.
오버레이 마크(OVMa)는 내부 박스(IB), 외부 박스(OB), 배타 영역(Exclusion zone, EZ)을 포함할 수 있다. 일부 실시예들에 따르면, 외부 박스(OB)는 회로 패턴이 형성된 반도체 층에 형성되고 내부 박스(IB)는 포토 레지스트 패턴에 형성될 수 있으나 이에 제한되는 것은 아니다. 예컨대, 내부 박스(IB)는 회로 패턴이 형성된 반도체 층에 형성되고, 외부 박스(OB)는 포토 레지스트 패턴에 형성되는 것도 가능하다.
일부 실시예들에 따르면, 내부 박스(IB) 및 외부 박스(OB)는 각각 사각형의 한 변에 배치된 네 개의 라인 패턴들에 의해 구성될 수 있다. 일부 실시예들에 따르면, 내부 박스(IB) 및 외부 박스(OB)를 구성하는 패턴들은 대략 정사각형을 이루도록 배치될 수 있으나 이에 제한되지 않는다.
일부 실시예들에 따르면, 배타 영역(EZ)은 오버레이 마크(OVMa)를 통해 정상적인 오버레이 측정이 수행되기 위해 필요한 영역으로 내부 박스(IB)와 외부 박스(OB)를 감쌀 수 있다. 배타 영역(EZ)은 회로 패턴이 형성된 반도체 층 및 포토 레지스트 패턴 각각에 형성될 수 있다.
일부 실시예들에 따르면, 내부 박스(IB) 및 외부 박스(OB)는 인접한 반도체 물질, 도전 물질, 또는 절연 물질과 광학적으로 구분되는 물질을 포함할 수 있다. 일부 실시예들에 따르면, 내부 박스(IB) 및 외부 박스(OB)는 반도체 물질, 도전 물질 또는 절연 물질 중 어느 하나를 포함할 수 있다.
내부 박스(IB) 및 외부 박스(OB)는 대칭 중심이 일치하도록 디자인될 수 있다. 일부 실시예들에 따르면, 오버레이 마크(OVM) 측정 이미지로부터, 내부 박스(IB)의 중심 및 외부 박스(OB)의 중심 사이의 편차를 이용하여 오버레이를 측정될 수 있다.
도 8b 및 도 8c를 참조하면, 오버레이 마크들(OVMb, OVMc)은 외부 그레이팅(OG) 및 내부 그레이팅(IG)으로 구성된 그레이팅 구조를 포함할 수 있다. 일부 실시예들에 따르면, 외부 그레이팅(OG)은 회로 패턴이 형성된 반도체 층에 형성되고 내부 그레이팅(IG)은 포토 레지스트 패턴에 형성될 수 있으나 이에 제한되는 것은 아니다. 예컨대, 외부 그레이팅(OG)은 회로 패턴이 형성된 반도체 층에 형성되고, 내부 그레이팅(IG)은 포토 레지스트 패턴에 형성되는 것도 가능하다.
보다 구체적으로 외부 그레이팅(OG)은 회로 패턴이 형성된 반도체 층에 포함되고, 내부 그레이팅(IG)은 포토 레지스트 패턴에 포함될 수 있으나 이에 제한되는 것은 아니다. 예컨대, 내부 그레이팅(IG)이 회로 패턴이 형성된 반도체 층에 포함되고, 외부 그레이팅(OG)은 포토 레지스트 패턴에 포함되는 것도 가능하다.
그레이팅 형태의 오버레이 마크(OVMb)는 8개의 옥탄트로 구성되며, 내부 및 외부 그레이팅(IG, OG) 및 그레이팅의 거울 대칭성(Chirality)로 특징화될 수 있다. 여기서 도 8b와 도 8c의 오버레이 마크들(OVMb, OVMc) 각각은 90° 회전에 대해 대칭일 수 있다. 반면, 도 8b와 도 8c의 오버레이 마크들(OVMb, OVMc)은 서로 거울상 대칭일 수 있다. 즉 도 8b와 도 8c의 오버레이 마크들(OVMb, OVMc)은 제1 및 제2 방향(X 방향, Y 방향) 상에서 임의의 각도로 회전하더라도 서로 다른 형상을 갖는 구별되는 구조를 가질 수 있다. 그레이팅 형태의 오버레이 마크들(OVMb, OVMc)은 배타 영역을 포함하지 않을 수 있으며, 박스 인 박스 형상의 오버레이 마크에 비해 조밀하게 배치된 패턴들을 포함하는 바, 오버레이 측정을 통해 박스 인 박스의 오버레이 마크에서 보다 더 많은 정보를 얻을 수 있다.
도 4 및 도 7을 참조하면, P43에서 제1 오버레이 회귀 분석을 수행할 수 있다. 일부 실시예들에 따르면, 오버레이 마크(OVM)는 웨이퍼 상의 이산적인 위치에 유한개 배치될 수 있다. 일부 실시예들에 따르면, 오버레이 마크들(OVM)로부터 측정된 오버레이 정보에 공지된 피팅 기술을 적용하여 웨이퍼 전면에 대한 연속적인 오버레이 값을 구할 수 있다. 일부 실시예들에 따르면, 제1 오버레이 회귀 분석은 다항 함수를 베이시스로 하여 각각의 오버레이 마크들(OVM)으로부터 측정된 제1 및 제2 방향(X 방향, Y 방향) 오버레이들을 회귀 분석하는 것을 포함할 수 있다. 일부 실시예들에 따르면, 제1 오버레이 회귀 분석은 제1 및 제2 방향(X 방향, Y 방향) 오버레이들을 1차 이하의 베이시스에 의해 회귀 분석하는 것을 포함할 수 있다. 오버레이 회귀 분석은 오프셋 성분 및 배율 성분을 이용하여 오버레이를 회귀분석하는 것을 포함할 수 있다.
제1 오버레이 회귀 분석에 의해 산출되는 제1 방향(X 방향) 제1 오버레이 모델 함수 dx1 및 제2 방향(Y 방향) 제1 오버레이 모델 함수 dy1은 수학식 1과 같이 표현될 수 있다.
[수학식 1]
Figure pat00001
Figure pat00002
여기서 x는 웨이퍼상 제1 방향(X 방향)에 따른 위치 좌표이고, y는 웨이퍼 상의 제2 방향(Y 방향)에 따른 위치 좌표이다. k1내지 k6은 제1 회귀 분석에 의해 결정되는 비례 상수들이다.
일부 실시예들에 따르면, k1내지 k6의 결정은 최소 자승법에 의해 수행될 수 있다. 일부 실시예들에 따르면, 제1 오버레이 회귀 분석은 각각의 오버레이 마크들(OVM)에 의해 측정된 오버레이의 값들과 수학식 1에 따른 제1 오버레이 모델 함수들의 값의 편차가 최소화되도록 k1 내지 k6을 결정하는 것을 포함할 수 있다. 보다 구체적으로, 제1 오버레이 회귀분석은 하기의 수학식 2에 포함된 식들 각각이 최소화 되도록 k1 내지 k6을 결정하는 것을 포함할 수 있다.
[수학식 2]
Figure pat00003
Figure pat00004
dxi 및 dyi는 각각 순서대로 웨이퍼 상의 i 번째 오버레이 마크(OVM)의 제1 및 제2 방향들(X 방향, Y 방향)에 따른 오버레이 값들이다. i는 웨이퍼 상의 서로 다른 오버레이 마크들을 식별하기 위한 서수(Ordinal number)이다. dx1(i) 및 dy1(i)는 각각 i번째 오버레이 마크(OVM)의 위치 좌표들에 위해 산출되는 제1 오버레이 모델 함수들의 값이다.
이어서, P45에서 제2 오버레이 회귀 분석을 수행할 수 있다. 제2 오버레이 회귀 분석은 오버레이의 측정치 및 제1 오버레이 모델함수들의 차이인 오버레이 차이를 회귀분석하는 것을 포함할 수 있다. 제1 방향(X 방향) 오버레이 차이 △xi 및 제2 방향(Y 방향) 오버레이 차이 △yi는 각각 수학식 1의 dx1, dy2 및 오버레이 마크들(OVM)로부터 측정된 dxi 및 dyi로부터 수학식 3과 같이 정의될 수 있다.
[수학식 3]
Figure pat00005
Figure pat00006
제2 오버레이 회귀 분석은 오버레이 마크들(OVM) 각각에 대응 되는 이산적인 오버레이 차이 값들로부터 웨이퍼 전면에 대한 연속적인 오버레이 차이 값을 구하는 것을 포함할 수 있다. 일부 실시예들에 따르면, 제2 오버레이 회귀 분석은 제1 및 제2 방향(X 방향, Y 방향) 오버레이 차이들 △xi, △yi를 회귀 분석하는 것을 포함할 수 있다. 일부 실시예들에 따르면, 제2 오버레이 회귀 분석은 제1 및 제2 방향(X 방향, Y 방향) 오버레이 차이들 △xi, △yi를 오버레이들을 2차 이상의 베이시스에 의해 회귀 분석하는 것을 포함할 수 있다.
일부 실시예들에 따르면, 제2 오버레이 회귀 분석에 의해 산출되는 제1 방향(X 방향) 제2 오버레이 모델 함수 dx2 및 제2 방향(Y 방향) 제2 오버레이 모델 함수 dy2는 수학식 4와 같이 표현될 수 있다.
[수학식 4]
Figure pat00007
Figure pat00008
여기서 k7내지 k20은 제2 회귀 분석에 의해 결정되는 비례 상수들이다.
일부 실시예들에 따르면, k7내지 k20의 결정은 예컨대, 최소 자승법에 의해 수행될 수 있다. 일부 실시예들에 따르면, 제2 오버레이 회귀 분석은 각각의 오버레이 마크들(OVM)에 대응되는 오버레이 차이들 △xi, △yi와 이에 대응되는 제2 오버레이 함수의 편차가 되도록 k7 내지 k20을 결정하는 것을 포함할 수 있다. 보다 구체적으로, 제2 오버레이 회귀분석은 하기의 수학식 5에 포함된 식들 각각이 최소화 되도록 k7 내지 k20을 결정하는 것을 포함할 수 있다.
[수학식 5]
Figure pat00009
Figure pat00010
dx2(i) 및 dy2(i)는 i번째 오버레이 마크(OVM)의 위치 좌표들에 위해 산출되는 제2 오버레이 모델 함수들의 값이다.
따라서, 웨이퍼 전면의 구성요소에 대한 오버레이 정보를 산출하는 조합된 제1 및 제2 방향(X 방향, Y 방향)의 조합된 오버레이 모델 함수들은 dxc, dyc 제1 및 제2 오버레이 함수들의 합일 수 있다. 보다 구체적으로 조합된 오버레이 모델 함수는 아래 수학식 6에 의해 표현될 수 있다.
[수학식 6]
Figure pat00011
Figure pat00012
일부 실시예들에 따르면, 1차 항들에 의한 오버레이의 회귀 분석인 제1 오버레이 회귀 분석을 우선 수행함으로써, 1차 항들과 상관성이 높은 3차 항들의 크기를 최소화할 수 있다. 또한 2차 이상의 고차항들에 의한 오버레이 회귀 분석인 제2 오버레이 회귀 분석을 수행함에 따라, 오버레이의 신뢰성을 확보할 수 있다. 리소그래피 공정에서, 노광시 3차 항들에 대한 보정은 제한적이거나 실질적으로 불가능하다. 보다 구체적으로 DUV와 같이, 굴절 방식의 노광이 수행되는 경우 제1 방향(X 방향)의 3차항(즉, x3)은 압력에 의한 렌즈의 왜곡을 통해 보정되는바, 보정가능한 절대적인 크기가 작고 정확성이 떨어진다. 경우에 따라, 스캔 방향인 제2 방향(Y 방향)의 3차 항(즉, y3)의 보정은 스캐닝 속도의 조절을 통해 수행될 수 있다. DUV와 같이 반사 방식의 노광이 수행되는 경우, 경우 제1 방향(X 방향)의 3차항은 보정이 실질적으로 불가능하다. 일부 실시예들에 따르면, 3차항에 대해 상관성이 높은 1차 항들 상대적인 크기를 증가시킴으로써, 3차 항들의 상대적인 크기를 감소시키는 바 노광 공정의 수정의 용이성 및 신뢰성을 제고시킬 수 있다.
위에서 제1 오버레이 회귀 분석이 1차 이하의 항들에 의해 수행되는 것으로 설명되었으나, 이에 제한되는 것은 아니다. 예컨대, 제1 오버레이 회귀 분석에 의해 산출되는 제1 방향(X 방향) 제1 오버레이 모델 함수 dx1' 및 제2 방향(Y 방향) 제1 오버레이 모델 함수 dy1'는 2차 이하의 다항식에 의해 구성될 수 있다. 제1 방향(X 방향) 제1 오버레이 모델 함수 dx1' 및 제2 방향(Y 방향) 제1 오버레이 모델 함수 dy1'는 수학식 7과 같이 표현될 수 있다.
[수학식 7]
Figure pat00013
Figure pat00014
여기서 k1' 내지 k12'는 제1 오버레이 회귀 분석에 의해 결정되는 상수 들로서, 앞에서 설명한 것과 마찬가지로 최소 자승법에 의해 결정될 수 있다.
이어서 제2 오버레이 회귀 분석에 의해 산출되는 제1 방향(X 방향) 제2 오버레이 모델 함수 dx2' 및 제2 방향(Y 방향) 제2 오버레이 모델 함수 dy2'는 수학식 8과 같이 표현될 수 있다.
[수학식 8]
Figure pat00015
Figure pat00016
여기서 k13' 내지 k20'는 제2 오버레이 회귀 분석에 의해 결정되는 상수 들로서, 앞에서 설명한 것과 마찬가지로, 최소 자승법에 의해 결정될 수 있다.
수학식 7 및 수학식 8을 참조하면, 제1 오버레이 모델 함수들이 2차 이하의 항에 의해 회귀 분석되고, 제2 오버레이 모델 함수는 3차 이상의 항들에 의해 회귀 분석될 수 있다. 일부 실시예들에 따르면, 3차 항과 달리 2차 항과 1차 항 사이의 상관성은 상대적으로 낮을 수 있다. 보다 구체적으로, x2과 x 사이의 상관성은 x3과 x 사이의 상관성보다 낮으므로, 1차 및 2차항의 회귀 분석이 동시에 수행되는 경우에도, 3차항과 상관성이 높은 1차항의 계수는 상대적으로 큰 값을 가질 수 있다. 일부 실시예들에 따르면, 2차 이하의 항에 대한 제1 회귀 분석을 우선적으로 수행함으로써, 3차 이상의 항의 크기를 감소시킬 수 있다. 이에 따라 노광 공정의 신뢰성을 제고시킬 수 있다.
도 9 내지 도 10b는 일부 실시예들에 따른 오버레이 획득의 효과를 설명하기 위한 그래프들이다.
도 9를 참조하면, 비교예의 오버레이 회귀 분석에 의해 산출된 웨이퍼별 x3의 계수의 크기를 도시되어 있다. 가로 축은 하나의 로트에 포함된 서로 다른 웨이퍼를 나타내고, 세로 축은 계수의 크기를 임의 단위로 나타낸다.
도 9를 참조하면 일부 실시예들에 따른 오버레이 회귀 분석은 종래에 비해 x3의 계수의 크기가 각각의 10% 이상 감소한 것을 확인할 수 있다.
도 10a를 참조하면 비교예의 시뮬레이션된 오버레이 잔차 맵(Residual map)이 도시되어있고, 도 10b를 참조하면 일부 실시예들에 따라 시뮬레이션된 오버레이 잔차 맵(Residual map)이 도시되어있다.
비교예와 실시예의 차이는 오버레이의 특성치들은 아래 표 1과 같다.
구분 x_m+3σ y_m+3σ x_th y_th
비교예 3.4 3.0 3.9 3.4
실시예 3.5 3.0 3.9 3.6
표 1에서, x_m+3σ는 제1 방향(X 방향) 오버레이의 평균에 표준 편차의 세배를 더한 값을 의미하고, y_m+3σ는 제2 방향(Y 방향) 오버레이의 평균에 표준 편차의 세배를 더한 값을 의미한다. x_th 및 y_th는 가우시안 분포에서 3 시그마(즉, 표준 편차의 세배)에 대응되는 제1 및 제2 방향(X 방향, Y 방향) 오버레이 값으로서, 가령 1000개의 오버레이 값이 있는 경우 그 중 997번째로 작은 오버레이 값이다.도 10a, 10b 및 표 1을 참조하면, 일부 실시예들에 따른 오버레이 회귀 분석은 종래와 동일한 수준의 정확도를 제공하는 것을 확인할 수 있다.
즉, 일부 실시예들에 따른 오버레이 회귀 분석은 x3의 계수를 획기적으로 감소시키면서 종래와 동일한 수준 정확성을 갖는 오버레이 회귀 분석을 제공할 수 있다.
다시 도 1을 참조하면, P50에서 리소그래피 공정을 평가할 수 있다. 일부 실시예들에 따르면, 리소 그래피 공정의 평가는 오버레이 수치를 허용 가능한 임계 값과 비교하는 것을 포함할 수 있다.
리소그래피 공정 평가 결과, 포토 레지스트 패턴이 양호하게 형성된 경우(G), 즉 오버레이가 허용 가능한 임계 값 이하인 경우, P60에서 후속 공정인 식각, 이온주입 및/또는 퇴적 공정을 수행할 수 있다. 포토 레지스트 패턴이 불량인 경우(G), 즉 오버레이가 허용 가능한 임계 값을 초과한 경우, 후속 공정을 수행할 수 없다. 따라서, P145에서 포토 레지스트 패턴을 제거한 후, P10으로 돌아가 다시 포토 레지스트 물질막을 제공할 수 있다. 일부 실시예들에 따르면, P10으로 돌아가 다시 포토 레지스트 물질막을 제공하고, P20에서 정렬 및 노광 공정을 수행한 후, P30에서 포토 레지스트 패턴을 형성할 수 있다. 이때 P20에서 정렬 및 노광 공정의 수행은 동일 웨이퍼에 수행된 웨이퍼 검사 결과에 의존할 수 있다. 즉, P20의 정렬 및 노광 공정은 동일 웨이퍼에 대한 오버레이 모델 함수 값에 의해 오버레이 보상된 정렬 및 노광 공정일 수 있다. 이에 따라, 다시 작업되는 리소그래피의 오버레이가 개선되는바, 반도체 소자 제조의 신뢰성 및 제조 수율이 제고될 수 있다.
도 11 및 도 12는 다른 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 순서도들이다.
설명의 편의상 도 1 내지 도 10을 참조하여 설명한 것과 중복되는 것을 생략하고 차이점을 위주로 설명하도록 한다.
도 11을 참조하면, P110 및 P120은 각각 도 1의 P10 및 P20과 실질적으로 동일할 수 있다.
일부 실시예들에 따르면, P130에서 웨이퍼를 검사할 수 있다. 일부 실시예들에 따르면, 웨이퍼를 검사하는 것은 노광 후 현상 전의 포토레지스트 물질층의 오버레이를 얻는 것을 포함할 수 있다. 이때, 포토 레지스트 물질층의 노광된 부분들과 노광되지 않은 부분들 사이의 굴절률 차이는 매우 작을 수 있다. 따라서 현상 전의 포토 레지스트 물질층의 잠상(latent image)은 매우 낮은 콘트라스트(contrast)를 갖게 된다. 일부 실시예들에 따르면, 검사를 수행하기 전, 노광 후 베이크 공정에 의해 포토 레지스트 물질층의 노광된 부분들과 노광되지 않은 부분들 사이의 콘트라스트를 증가시킬 수 있다.
P130의 웨이퍼의 검사는 P40의 웨이퍼의 검사와 실질적으로 동일할 수 있다. P130의 웨이퍼의 검사 검사를 수행함에 따라, 포토레지스트 물질막에 형성된 잠상과, 회로 패턴이 이미 형성된 반도체 층 사이의 오버레이를 얻을 수 있다.
이어서, P140에서 리소그래피 공정을 평가할 수 있다. 리소그래피 공정을 평가하는 것은 오버레이를 허용 가능한 임계치와 비교하는 것을 포함할 수 있다.
오버레이가 허용 가능한 임계치 이하인 경우(G), P150에서 현상 공정을 통해 포토레지스트 패턴을 형성할 수 있고, P160에서 식각, 이온주입 및/또는 퇴적공정을 수행할 수 있다.
오버레이가 허용 가능한 임계치를 초과하는 경우(NG), P145에서 포토레지스트 물질막을 제거하고, P110 내지 P130의 공정을 다시 수행할 수 있다.
도 12를 참조하면, P210 내지 P230은 각각 순서대로 도 1을 참조하여 설명한 P10 내지 P30과 실질적으로 동일할 수 있다.
이어서 P240에서 포토 레지스트 패턴을 이용하여 포토 레지스트 패턴의 아래에 배치된 층을 식각할 수 있다.
이어서 P250에서, 웨이퍼의 검사를 수행할 수 있다. P250의 웨이퍼의 검사는 P40의 웨이퍼의 검사와 실질적으로 동일할 수 있다.
이어서, P260에서 리소그래피 공정을 평가할 수 있다. 리소그래피 공정을 평가하는 것은 오버레이를 허용 가능한 임계치와 비교하는 것을 포함할 수 있다.
오버레이가 허용 가능한 임계치 이하인 경우(G), 리소그래피 공정을 종료하고 후속공정을 수행할 수 있다. 오버레이가 허용 가능한 임계치를 초과하는 경우(NG) 이미 식각 공정이 수행되었으므로, 폐기될 수 있다.
도 13 및 도 14는 일부 실시예들에 따른 반도체 소자 제조방법을 설명하기 위한 순서도들이다.
도 13을 참조하면, P1000에서 제1 웨이퍼에 대해 리소그래피 공정을 수행할 수 있다. P1000의 리소그래피 공정의 수행은 도 1을 참조하여 설명한 것과 실질적으로 동일할 수 있다. 따라서 P1000에서 제1 웨이퍼의 제1 및 제2 방향(X 방향, Y 방향)에 따른 조합된 오버레이 모델함수 dxc, dyc를 산출할 수 있다.
이어서, P2000에서 제1 웨이퍼에 대한 데이터를 이용하여 제2 웨이퍼에 대해 리소그래피 공정을 수행할 수 있다. 일부 실시예들에 따르면, 제2 웨이퍼에 대한 리소그래피 공정은 제1 웨이퍼의 조합된 오버레이 모델함수에 의해 수정된 리소그래피 공정일 수 있다. 일부 실시예들에 따르면, 리소그래피 공정은 조합된 오버레이 모델 함수 dxc, dyc에 의해 산출되는 오버레이를 보상하도록 수정될 수있다. 일부 실시예들에 따르면, 리소그래피 공정의 수정은 광의 세기, 스캔 속도, 스캔 방향, 오프셋, 회전 및 크기 조정 등을 포함할 수 있다.
일부 실시예들에 따르면 웨이퍼 투 웨이퍼 피드백에 기반하여 리소그래피 공정을 수정할 수 있는바, 반도체 소자 제조의 수율 및 신뢰성을 제고할 수 있다.
도 14를 참조하면, P3000에서 도 13의 P1000과 유사하게, 복수개의 웨이퍼들의 그룹, 예컨대 제1 로트에 대해 리소그래피 공정을 수행할 수 있다.
이어서, P2000에서 제1 로트에 대한 데이터를 이용하여 제2 로트에 대해 리소그래피 공정을 수행할 수 있다. 일부 실시예들에 따르면, 제2 로트에 대한 리소그래피 공정은 제1 로트의 조합된 오버레이 모델함수에 의해 수정된 리소그래피 공정일 수 있다. 일부 실시예들에 따르면, 리소그래피 공정은 조합된 오버레이 모델 함수 dxc, dyc에 의해 산출되는 오버레이를 보상하도록 수정될 수 있다. 도 13과 달리, 도 14의 반도체 소자 제조 방법은 일부 실시예들에 따르면 로트 투 로트 피드백에 기반하여 리소그래피 공정을 수정할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제1 및 제2 방향을 따라 연장되는 상면을 갖는 웨이퍼 상에 제1 포토 레지스트 패턴을 제공하는 단계;
    상기 제1 포토 레지스트 패턴의 오버레이를 측정하는 단계;
    측정된 상기 오버레이를 제1 오버레이 회귀 분석하여 제1 오버레이 모델 함수를 생성하는 단계; 및
    측정된 상기 오버레이와 상기 제1 오버레이 모델 함수의 차이를 제2 오버레이 회귀 분석하여 제2 오버레이 모델 함수를 생성하는 단계;를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 제1 오버레이 모델 함수의 베이시스는 상기 제2 오버레이 모델 함수의 베이시스와 다른 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제1항에 있어서,
    상기 제1 오버레이 모델 함수는 제1 방향 좌표 및 제2 방향 좌표에 대한 1차 이하의 항을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제3항에 있어서,
    상기 제2 오버레이 모델 함수는 상기 제1 방향 좌표 및 상기 제2 방향 좌표에 대한 2차 이상의 항을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제1항에 있어서,
    상기 제1 오버레이 모델 함수는 제1 방향 좌표 및 제2 방향 좌표에 대한 2차 이하의 항을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제5항에 있어서,
    상기 제2 오버레이 모델 함수는 상기 제1 방향 좌표 및 상기 제2 방향 좌표에 대한 3차 이상의 항을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제1항에 있어서,
    상기 제1 및 제2 오버레이 모델 함수에 의한 조합된 오버레이 모델 함수를 이용하여 상기 제1 포토 레지스트 패턴을 평가하는 단계를 더 포함하되,
    상기 제1 포토 레지스트 패턴이 양호한 경우(G), 상기 제1 포토 레지스트 패턴을 이용하여 식각 공정을 수행하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제1항에 있어서,
    상기 제1 및 제2 오버레이 모델 함수에 의한 조합된 오버레이 모델 함수를 이용하여 상기 제1 포토 레지스트 패턴을 평가하는 단계를 더 포함하되,
    상기 제1 포토 레지스트 패턴이 불량인 경우(NG), 상기 제1 포토 레지스트 패턴을 제거하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제8항에 있어서,
    상기 제1 포토 레지스트 패턴을 제거한 후, 상기 조합된 오버레이 모델 함수를 이용하여 오버레이를 보상한 제2 포토 레지스트 패턴을 제공하는 단계를 더 포함하는 반도체 소자 제조 방법.
  10. 제1 웨이퍼 상에 제1 포토 레지스트 패턴을 제공하는 단계;
    상기 제1 포토 레지스트 패턴의 오버레이를 측정하는 단계;
    상기 오버레이를 제1 오버레이 회귀 분석하여 제1 오버레이 모델 함수를 생성하는 단계;
    측정된 상기 오버레이와 상기 제1 오버레이 모델 함수의 차이를 제2 오버레이 회귀 분석하여 제2 오버레이 모델 함수를 생성하는 단계;
    제2 웨이퍼 상에 상기 제1 및 제2 오버레이 모델 함수에 의해 오버레이 보상된 제2 포토레지스트 패턴을 제공하는 단계를 포함하는 반도체 소자 제조 방법.
  11. 제10항에 있어서,
    상기 제1 및 제2 오버레이 모델 함수는 서로 공통된 베이시스를 갖지 않는 것을 특징으로 하는 반도체 소자 제조 방법.
  12. 제10항에 있어서,
    상기 제1 오버레이 모델 함수는 상수항 및 1차항을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  13. 제12항에 있어서,
    상기 제2 오버레이 모델 함수는 3차 이상의 항들을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  14. 제12항에 있어서,
    상기 제1 오버레이 모델 함수의 최고 차항의 계수는 2인 것을 특징으로 하는 반도체 소자 제조 방법.
  15. 제1 및 제2 방향을 따라 연장되는 상면을 갖는 웨이퍼 상에 제1 포토 레지스트 물질막을 제공하는 단계;
    상기 제1 포토 레지스트 물질막을 노광하는 단계;
    상기 웨이퍼의 오버레이를 측정하는 단계;
    측정된 상기 오버레이를 제1 오버레이 회귀 분석하여 제1 오버레이 모델 함수를 생성하는 단계; 및
    측정된 상기 오버레이와 상기 제1 오버레이 모델 함수의 차이를 제2 오버레이 회귀 분석하여 제2 오버레이 모델 함수를 생성하는 단계를 포함하되,
    상기 제1 오버레이 모델 함수는 1차 이하의 항들만으로 구성되고, 상기 제2 오버레이 모델함수는 2차 이상의 항들만으로 구성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  16. 제15항에 있어서,
    상기 오버레이를 측정하는 단계는 노광된 상기 제1 포토 레지스트 물질막의 오버레이를 측정하는 것을 특징으로 하는 반도체 소자 제조 방법.
  17. 제16항에 있어서,
    상기 제1 및 제2 오버레이 모델 함수에 의한 조합된 오버레이 모델 함수를 이용하여 상기 제1 포토 레지스트 물질막을 평가하는 단계를 더 포함하되,
    상기 제1 포토 레지스트 물질막이 양호한 경우(G), 상기 제1 포토 레지스트 물질막에 현상 공정을 수행 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  18. 제17항에 있어서,
    상기 제1 및 제2 오버레이 모델 함수에 의한 조합된 오버레이 모델 함수를 이용하여 상기 제1 포토 레지스트 물질막을 평가하는 단계를 더 포함하되,
    상기 제1 포토 레지스트 물질막이 불량인 경우(NG), 상기 제1 포토 레지스트 물질막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  19. 제18항에 있어서,
    상기 제1 포토 레지스트 물질막을 제거한 후,
    상기 웨이퍼 상에 제2 포토 레지스트 물질막을 제공하는 단계;
    상기 조합된 오버레이 모델 함수를 이용하여 오버레이를 보상하여 상기 제2 포토 레지스트 물질막을 노광하는 단계를 더 포함하는 반도체 소자 제조 방법.
  20. 제15항에 있어서,
    상기 제1 포토 레지스트 물질막을 현상하여 포토 레지스트 패턴을 생성하는 단계; 및
    상기 포토 레지스트 패턴을 이용하여 식각 공정을 수행하는 단계를 더 포함하되,
    상기 식각 공정을 수행한 이후에 상기 오버레이를 측정하는 것을 특징으로 하는 반도체 소자 제조 방법.
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