JP7097466B2 - プロセス誘起逸脱特性評価 - Google Patents

プロセス誘起逸脱特性評価 Download PDF

Info

Publication number
JP7097466B2
JP7097466B2 JP2020571333A JP2020571333A JP7097466B2 JP 7097466 B2 JP7097466 B2 JP 7097466B2 JP 2020571333 A JP2020571333 A JP 2020571333A JP 2020571333 A JP2020571333 A JP 2020571333A JP 7097466 B2 JP7097466 B2 JP 7097466B2
Authority
JP
Japan
Prior art keywords
dies
die
map
deviation
semiconductor wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020571333A
Other languages
English (en)
Other versions
JPWO2019177895A5 (ja
JP2021515993A (ja
Inventor
ヘレン リウ
アヤ アルバート アウン
グオチン ジャン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
KLA Corp
Original Assignee
KLA Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by KLA Corp filed Critical KLA Corp
Publication of JP2021515993A publication Critical patent/JP2021515993A/ja
Publication of JPWO2019177895A5 publication Critical patent/JPWO2019177895A5/ja
Application granted granted Critical
Publication of JP7097466B2 publication Critical patent/JP7097466B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00—Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/84—Systems specially adapted for particular applications
    • G01N21/88—Investigating the presence of flaws or contamination
    • G01N21/95—Investigating the presence of flaws or contamination characterised by the material or shape of the object to be examined
    • G01N21/9501—Semiconductor wafers
    • G01N21/9505—Wafer internal defects, e.g. microcracks
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00—Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/84—Systems specially adapted for particular applications
    • G01N21/88—Investigating the presence of flaws or contamination
    • G01N21/8851—Scan or image signal processing specially adapted therefor, e.g. for scan signal adjustment, for detecting different kinds of defects, for compensating for structures, markings, edges
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00—Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/84—Systems specially adapted for particular applications
    • G01N21/88—Investigating the presence of flaws or contamination
    • G01N21/95—Investigating the presence of flaws or contamination characterised by the material or shape of the object to be examined
    • G01N21/956—Inspecting patterns on the surface of objects
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67259—Position monitoring, e.g. misposition detection or presence detection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67276—Production flow monitoring, e.g. for increasing throughput
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/22—Connection or disconnection of sub-entities or redundant parts of a device in response to a measurement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00—Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/84—Systems specially adapted for particular applications
    • G01N21/88—Investigating the presence of flaws or contamination
    • G01N21/8851—Scan or image signal processing specially adapted therefor, e.g. for scan signal adjustment, for detecting different kinds of defects, for compensating for structures, markings, edges
    • G01N2021/8854—Grading and classifying of flaws
    • G01N2021/8861—Determining coordinates of flaws
    • G01N2021/8864—Mapping zones of defects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Pathology (AREA)
  • Chemical & Material Sciences (AREA)
  • Immunology (AREA)
  • General Health & Medical Sciences (AREA)
  • Biochemistry (AREA)
  • Analytical Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Theoretical Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Signal Processing (AREA)
  • Evolutionary Computation (AREA)
  • Computer Vision & Pattern Recognition (AREA)
  • General Engineering & Computer Science (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Medicines Containing Material From Animals Or Micro-Organisms (AREA)
  • Transition And Organic Metals Composition Catalysts For Addition Polymerization (AREA)
  • Glass Compositions (AREA)
  • Processing And Handling Of Plastics And Other Materials For Molding In General (AREA)
  • Electrical Discharge Machining, Electrochemical Machining, And Combined Machining (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Description

本発明は、概して、半導体デバイス製造に関し、より具体的には、プロセス誘起逸脱特性評価に関する。
関連出願の相互参照
本出願は、発明者がＨｅｌｅｎ Ｌｉｕであり、名称がＰＡＴＴＥＲＮ ＷＡＦＥＲ ＧＥＯＭＥＴＲＹ ＤＩＥ ＴＯ ＤＩＥ ＩＮＳＰＥＣＴＩＯＮであり、２０１８年３月１０日に出願された米国仮特許出願第６２／６４１，２９７号についての米国特許法第１１９条（ｅ）項の下での利益を主張し、この出願は、参照によって全体として本明細書に組み込まれる。
論理及びメモリデバイス等の半導体デバイスの作製は、典型的には、半導体デバイスの様々な特徴及び複数の層を形成するために、いくつかの作製プロセス及び特性評価プロセスを用いて半導体デバイスを処理することを含む。選ばれた作製プロセスは、フォトマスク／レチクルを用いて、ウェーハ等の半導体デバイス上に特徴をプリントする。半導体デバイスが側方により小さく、鉛直方向に拡張した状態になるので、増加した感度及び処理能力を有する強化された特性評価プロセスを開発することが重要になる。
逸脱（例えば、公称仕様からの、作製プロセス又は作製ツールによるランダムな及び／又は有意な回路配置偏差）が、半導体デバイスに欠陥を成長させることがある。逸脱及び／又は欠陥を位置決めするために選ばれた特性評価プロセスとしては、ウェーハ形状計測プロセス（例えば、パターンウェーハ形状（ＰＷＧ）計測、回路配置計測等）、及びウェーハ検査プロセス（例えば、ダイからダイの検査）が挙げられる。
米国特許出願公開第２０１５／０１５４７４６号
ウェーハ形状計測プロセスは、しかし、ウェーハ表面の回路配置についての詳細情報を失うことがあり、このことが、完全ウェーハ回路配置についての問題発見能力を制限することがある。それに加えて、ウェーハ検査プロセスは、ｚ高さ及び／又は表面形状欠陥に反応しないことがある。したがって、形状誘発欠陥は、ウェーハ形状計測プロセス又はウェーハ検査プロセスのいずれによっても全くカバーされないことがある。
そのため、上記の欠点を解決するシステム及び方法を提供することが有益であろう。
本開示の１つ又は複数の実施形態に従うシステムが開示される。一実施形態では、システムは、制御装置を含む。別の一実施形態では、制御装置は、１つ又は複数のプロセッサと、１つ又は複数の組のプログラム命令を記憶するように構成されたメモリと、を含む。別の一実施形態では、１つ又は複数のプロセッサは、１つ又は複数の組のプログラム命令を実行するように構成されている。別の一実施形態では、１つ又は複数の組のプログラム命令は、１つ又は複数のプロセッサに、フィルタリングを半導体ウェーハマップに適用させるように構成されている。別の一実施形態では、１つ又は複数の組のプログラム命令は、１つ又は複数のプロセッサに、フィルタリングされた半導体ウェーハマップを複数のダイに分離させるように構成されている。別の一実施形態では、１つ又は複数の組のプログラム命令は、１つ又は複数のプロセッサに、複数のダイについて１組のダイ比較統計量を生成させるように構成されている。別の一実施形態では、１つ又は複数の組のプログラム命令は、１つ又は複数のプロセッサに、少なくとも１つの検査閾値を１組のダイ比較統計量に適用することによって少なくとも１つの逸脱マップを生成させるように構成されている。別の一実施形態では、１つ又は複数の組のプログラム命令は、１つ又は複数のプロセッサに、少なくとも１つの逸脱マップ内の少なくとも１つの逸脱を検出させるように構成されている。
本開示の１つ又は複数の実施形態に従うシステムが開示される。一実施形態では、システムは、特性評価ツールを含む。別の一実施形態では、システムは、制御装置を含む。別の一実施形態では、制御装置は、１つ又は複数のプロセッサと、１つ又は複数の組のプログラム命令を記憶するように構成されたメモリと、を含む。別の一実施形態では、１つ又は複数のプロセッサは、１つ又は複数の組のプログラム命令を実行するように構成されている。別の一実施形態では、１つ又は複数の組のプログラム命令は、１つ又は複数のプロセッサに、フィルタリングを半導体ウェーハマップに適用させるように構成されている。別の一実施形態では、１つ又は複数の組のプログラム命令は、１つ又は複数のプロセッサに、フィルタリングされた半導体ウェーハマップを複数のダイに分離させるように構成されている。別の一実施形態では、１つ又は複数の組のプログラム命令は、１つ又は複数のプロセッサに、複数のダイについて１組のダイ比較統計量を生成させるように構成されている。別の一実施形態では、１つ又は複数の組のプログラム命令は、１つ又は複数のプロセッサに、少なくとも１つの検査閾値を１組のダイ比較統計量に適用することによって、少なくとも１つの逸脱マップを生成させるように構成されている。別の一実施形態では、１つ又は複数の組のプログラム命令は、１つ又は複数のプロセッサに、少なくとも１つの逸脱マップ内の少なくとも１つの逸脱を検出させるように構成されている。
本開示の１つ又は複数の実施形態に従う方法が開示される。一実施形態では、方法は、フィルタリングを半導体ウェーハマップに適用することを含んでもよいが、これに限定されない。別の一実施形態では、方法は、フィルタリングされた半導体ウェーハマップを複数のダイに分離することを含んでもよいが、これに限定されない。別の一実施形態では、方法は、複数のダイについて１組のダイ比較統計量を生成することを含んでもよいが、これに限定されない。別の一実施形態では、方法は、少なくとも１つの検査閾値を１組のダイ比較統計量に適用することによって、少なくとも１つの逸脱マップを生成することを含んでもよいが、これに限定されない。別の一実施形態では、方法は、少なくとも１つの逸脱マップ内の少なくとも１つの逸脱を検出することを含んでもよいが、これに限定されない。
本開示についての多数の長所は、以下の添付図面への参照によって当業者がよりよく理解することがある。
本開示の１つ又は複数の実施形態に従う、プロセス誘起逸脱特徴評価のための方法についての流れ図である。 本開示の１つ又は複数の実施形態に従う半導体ウェーハマップについての簡略図である。 本開示の１つ又は複数の実施形態に従う半導体ウェーハダイについての簡略図である。 本開示の１つ又は複数の実施形態に従う、半導体ウェーハダイの部分を表す半導体ウェーハマップピクセルの下にある積層体設計についての簡略図である。 本開示の１つ又は複数の実施形態に従う、半導体ウェーハマップ内に画定された半導体ウェーハダイについての簡略図である。 本開示の１つ又は複数の実施形態に従う、半導体ウェーハマップ内に画定された半導体ウェーハダイ同士の間の比較のデータについての図である。 本開示の１つ又は複数の実施形態に従う、半導体ウェーハマップ内に画定された半導体ウェーハダイ同士の間の比較のデータについての図である。 本開示の１つ又は複数の実施形態に従う、半導体ウェーハマップ内に画定された半導体ウェーハダイ同士の間の比較のデータについての図である。 本開示の１つ又は複数の実施形態に従う、半導体ウェーハマップ内に画定された半導体ウェーハダイ同士の間の比較のデータについての図である。 本開示の１つ又は複数の実施形態に従う、半導体デバイス製造中のプロセス誘起逸脱特性評価のための方法についての流れ図である。 本開示の１つ又は複数の実施形態に従う、半導体デバイス製造中のプロセス誘起逸脱特性評価のためのシステムについての簡略ブロック図である。 本開示の１つ又は複数の実施形態に従う、半導体デバイス製造中のプロセス誘起逸脱特性評価のためのシステムについての簡略ブロック図である。
ここで、開示される主題に対する言及が詳細になされ、当該主題が添付図面内に示されている。
概して図１～図６に参照がなされて、本開示の１つ又は複数の実施形態に従う、プロセス誘起逸脱特性評価のためのシステム及び方法が開示される。
本開示の実施形態は、プロセス誘起逸脱特性評価を目的とする。本開示の実施形態は、また、ウェーハ形状計測プロセスをウェーハ検査プロセスと結合させることによって、位置決めされた逸脱に応じた特性評価プロセスの制御を介して特性評価ツールの性能を改善することにより、製造プロセスによって生じさせられた逸脱を検出するときの感度及び正確度の増大を促進することを目的とする。本開示の実施形態は、また、ウェーハ検査プロセスとウェーハ形状計測プロセスを結合させることによって位置決めされた逸脱に応じて作製ツールを調整することによる製造プロセスの制御を介して作製ツールの性能を改善することにより、作製プロセスによって生じさせられた逸脱を検出するときの感度及び正確度の増大を促進することを目的とする。
図１～図４は、本開示の１つ又は複数の実施形態に従う、プロセス誘起変位特性評価のための方法を概して示す。
図１は、本開示の１つ又は複数の実施形態に従う、プロセス誘起逸脱特性評価のための方法１００を示す。
ステップ１０２において、フィルタリングが、半導体ウェーハマップに適用される。一実施形態では、フィルタリングは、１つ又は複数のアルゴリズムを適用して、半導体ウェーハマップから１つ又は複数の選ばれたダイ測定基準を抽出することを含んでもよい。別の一実施形態では、フィルタリングは、半導体ウェーハのためのレシピによって示されるように適用される。
図２Ａ～２Ｃは、概して、本開示の１つ又は複数の実施形態に従う半導体ウェーハマップ２００の簡略図である。一実施形態では、半導体ウェーハマップは、パターンウェーハ形状（ＰＷＧ）ベースのマップである。例えば、ＰＷＧベースのマップは、回路配置マップを含んでもよいが、これに限定されない。例えば、回路配置マップは、完全ウェーハ回路配置マップを含んでもよい。この例では、適用されているフィルタリングは、ナノ回路配置の山から谷の測定基準を回路配置マップから抽出するためのアルゴリズムを含んでもよいが、これに限定されない。
別の一実施形態では、半導体ウェーハマップは、特性評価ツールから受け取られる。例えば、特性評価ツールは、パターンウェーハ形状（ＰＷＧ）ツールを含んでもよいが、これに限定されない。しかし、ここで留意するのは、半導体ウェーハマップは、中間源（例えば、サーバ、制御装置等）が特性評価ツールに通信可能に結合されている場合、中間源から受け取られてもよいことである。更に、ここで留意されるのは、半導体ウェーハマップは、特性評価ツールから受け取られた情報から生成されてもよいことである。
ステップ１０４において、フィルタリングされた半導体ウェーハマップは、１つ又は複数のダイに分離される。一実施形態では、図２Ａ～２Ｃに示すように、半導体ウェーハは、１つ又は複数のダイ２０２を含む。別の一実施形態では、特定のダイ２０２が、１つ又は複数のピクセル２０４を含む１つ又は複数のパターンウェーハ形状（ＰＷＧ）ダイ２０２によって、半導体ウェーハマップ２００内に表される。別の一実施形態では、特定のダイ２０２が、特定のダイ２０２の下方又はその下に名目的３次元ダイ積層体２０６を含む。
別の一実施形態では、半導体ウェーハマップ２００は、１つ又は複数のダイ２０２の１つ又は複数の選ばれた空間特性に基づいて、１つ又は複数のダイ積層体２０６に分離される（例えば、カットされる）。例えば、１つ又は複数の選ばれた空間特性は、ダイサイズに基づいてもよく、そして、幅、高さ、オフセット等を含んでもよいが、これに限定されない。別の一実施形態では、１つ又は複数の選ばれた空間特性は、半導体ウェーハのためのレシピ内に含まれる。別の一実施形態では、半導体ウェーハマップ２００を１つ又は複数のダイ積層体２０６に分離することが、再マッピングスキームを介して達成される。例えば、再マッピングスキームは、ステップ１０２において実装された再マッピングスキームと同じ再マッピングスキームであってもよい。しかし、ここで留意するのは、再マッピングスキームは、ステップ１０２において実装される再マッピングスキームと異なる再マッピングスキームであってもよいことである。そのため、上記の説明は、本開示の範囲についての限定としてではなく、単に説明として解釈されなればならない。
ステップ１０６において、１つ又は複数のダイ比較統計量が、分離されたダイについて決定される。一実施形態では、ダイ比較統計量を決定することは、近接ダイ２０２を互いに減算して、ダイ２０２についての比較データを生成することを含んでもよい。別の一実施形態では、近接ダイ２０２は、半導体ウェーハについてのレシピによって規定される。例えば、近接ダイ２０２は、ダイ積層体を含んでもよく、当該ダイ積層体は、およそ名目配列に合致する（例えば、ダイ積層体２０６と類似する）。ここで、近接とは、「近隣の」、「隣接する」等を指してもよいことに留意されたい。
図３Ａ～３Ｅは、本開示の１つ又は複数の実施形態に従って、半導体ウェーハマップ２００内に画定された１つ又は複数のダイ２０２の間でデータを比較することを概して示す。
一実施形態では、１つ又は複数のダイ２０２は、中央ダイ３００を含む。別の一実施形態では、中央ダイ３００は、１つ又は複数の近接ダイ２０２と比較される。例えば、１つ又は複数の近接ダイ２０２は、上部ダイ３０２、右側ダイ３０４、底部ダイ３０６及び／又は左側ダイ３０８を含んでもよいが、これらに限定されない。
別の一実施形態では、比較データは、中央ダイ３００データを近接ダイ２０２データと比較する（例えば、減算する）ことによって生成される。例えば、４つの近接ダイ２０２（例えば、上部ダイ３０２、右側ダイ３０４、底部ダイ３０６、及び左側ダイ３０８）が存在する場合、４組の比較データが生成されてもよい。例えば、図３Ｂに示すように、上部ダイ３０２データが中央ダイ３００データから減算されて、上部－中央ダイ３１０データを生成してよい。更に、図３Ｃに示すように、右側ダイ３０４データが中央ダイ３００データから減算されて、右側－中央ダイ３１２データを生成してもよい。更に、図３Ｄに示すように、底部ダイ３０６データが中央ダイ３００データから減算されて、底部－中央ダイ３１４データを生成してもよい。更に、図３Ｅに示すように、左側ダイ３０８データが中央ダイ３００データから減算されて、左側－中央ダイ３１６データを生成してもよい。
別の一実施形態では、中央ダイ３００データを近接ダイ２０２データと比較することによって生成された１つ又は複数の組の比較データ（例えば、上部－中央ダイ３１０データ、右側－中央ダイ３１２データ、底部－中央ダイ３１４データ、及び左側－中央ダイ３１６データ）は、中央ダイ３００内に１つ又は複数の逸脱３１８を含む。
本開示は、（例えば、図３Ｂ～３Ｅに示すように）特定の中央ダイ３００についてのデータを４つの近接ダイ２０２についてのデータと比較することを目的とするけれども、ここで留意するのは、あり得る逸脱３１８が精査下の特定の中央ダイ３００に特定されることを確実にするために、特定の中央ダイ３００についてのデータが、２つの近接ダイ２０２についてのデータと比較されることだけが必要とされてもよいことである。例えば、逸脱３１８は、特定の中央ダイ３００データと２つの近接ダイ２０２両方のデータと比較することによって生成された比較データ内に存在し、当該比較データは、精査下の特定の中央ダイ３００に、あり得る逸脱３１８を特定してもよい。
別の一実施形態では、比較プロセスは、新たな中央ダイ３００を精査するために移動する。例えば、比較プロセスが図３Ａの右側に移動することにより、元の右側ダイ３０４が新たな中央ダイ３００になり、元の中央ダイ３００が新たな左側ダイ３０８になり、そして、新たな上部ダイ、新たな右側ダイ、及び新たな底部ダイのうちの１つ又は複数が、比較のために利用される。この点に関して、半導体ウェーハ上の全てのダイ２０２は、逸脱３１８についてチェックされてもよい。
本開示の実施形態が、同じ半導体ウェーハ上の近接ダイ２０２同士の間で比較することを目的とするけれども、ここで留意するのは、同じ共通構造を有するダイ２０２が、複数の半導体ウェーハにわたって比較されてもよいことである。そのため、上記の説明は、本開示の範囲についての限定としてではなく、単に説明として解釈されなければならない。
本開示は、同じ半導体ウェーハ上の近接ダイ２０２同士の間の比較を目的とするけれども、ここで留意するのは、比較は、特定のダイ２０２と「ゴールデンダイ」（又は「ゴールデン基準ダイ」）との間でなされてもよいことである。例えば、ゴールデンダイは、同じウェーハ上の特定のダイ２０２についての第１走査を介して生成されてもよく、当該第１走査は、次いで、同じウェーハ上の同じダイについての後続走査と比較されてもよい。別の一例として、ゴールデンダイ走査と後続ダイ走査とが、異なるウェーハから取得されてもよい。別の一例として、ゴールデンダイは、（例えば、メーカによって）正しいことが知られている特定のダイのバージョンであってもよく、それが、次いで、異なるウェーハ上の同じダイの走査と比較されてもよい。そのため、上記の説明は、本開示の範囲についての限定としてではなく、単なる説明として解釈されなければならない。
別の一実施形態では、ダイ比較についての統計量は、比較データから生成される。別の一実施形態では、統計量が、近接ダイ２０２内のピクセル２０４に対して生成され、この場合、近接ダイ２０２は、共通の構造を含む。例えば、近接ダイ２０２内のピクセル２０４についての統計量は、ピクセル毎の方式で決定されてもよい。例えば、１０００個のピクセル２０４を有するダイ２０２が、半導体ウェーハマップ２００にわたって５０回だけ反復されてもよく、半導体ウェーハマップ２００は、１０００個のピクセル２０４のそれぞれに対する共通の構造について５０個の例を含んでもよい。
本開示は、近接ダイ２０２同士を比較することを目的とするけれども、ここで留意するのは、提供された説明は、近接ピクセル２０４同士を比較することに限定されてもよいことである。そのため、上記の説明は、本開示の範囲についての限定としてではなく、単に説明として解釈されなければならない。
ステップ１０８において、検査閾値は、生成されたダイ比較統計量に基づいて確立される。一実施形態では、１つ又は複数のデータ分析アルゴリズムが、比較データから生成されたダイ比較統計量に適用されて、検査閾値を確立する。例えば、棒グラフがダイ比較統計量から作成されて、検査閾値を確立してもよい。例えば、検査閾値は、棒グラフにおける３シグマ偏差であってもよい。ここで留意するのは、確立された検査閾値は、正の値又は負の値を含んでもよいことである。
別の一実施形態では、確立された検査閾値は、特定のダイ２０２についての単一の関心領域に対して選ばれる。しかし、ここで留意するのは、確立された検査閾値は、特定のダイ２０２についての複数の異なる関心領域に分割されてもよいことである。別の一実施形態では、確立された検査閾値は、選ばれた空間範囲のものであってもよい。例えば、確立された検査閾値は、特定のダイ２０２内の全てのピクセルを包含するダイ毎の単一の閾値から、特定のダイ２０２内のそれぞれのピクセルについての個々の閾値までの範囲に及んでもよい。
ステップ１１０において、１つ又は複数の逸脱マップが、確立された検査閾値に基づいて生成される。一実施形態では、確立された検査閾値は、生成された比較データについての生成されたダイ比較統計量に適用される。例えば、特定の中央ダイ３００に対応する比較データのうちの少なくとも２つについてのダイ比較統計量において、確立された検査閾値を上回る任意の値（例えば、その値は正の閾値超であるか、又は負の閾値未満である）は、特定の中央ダイ３００内に考慮されたランダムノイズであることの代わりに、特定の中央ダイ３００の近接ダイ２０２と比較されるような特定の中央ダイ３００内の逸脱（例えば、形状偏差）として処理される。ここで留意されるのは、確立された検査閾値は、元のダイ２０２データの代わりに比較データについてのダイ比較統計量に適用されることにより、最初のダイからダイの検査プロセスと後続のダイからダイの検査プロセスとの間のドリフトを説明する。しかし、留意されるのは、確立された検査閾値は、元のダイ２０２データに適用されてもよいことである。別の一実施形態では、１つ又は複数の最後の領域及び／又はピクセルベースの検査マップが、確立された検査閾値の、生成されたダイ比較統計量への適用から生成される。別の一実施形態では、１つ又は複数の最後の領域及び／又はピクセルベースの検査マップは、１つ又は複数の逸脱マップに結合される（例えば、合体される又はブロブされる）。
本開示の実施形態が、確立された検査閾値に基づいて１つ又は複数の逸脱マップを決定することを目的とするけれども、ここで留意するのは、１つ又は複数の逸脱マップは、ユーザ指定検査閾値に基づいてもよいことである。例えば、少なくとも方法１００のステップ１１０において確立された検査閾値の使用に関して提供された説明は、ユーザ指定検査閾値に向けられてもよい。例えば、ユーザ指定検査閾値は、生成されたダイ比較統計量に適用されている確立された検査閾値の代わりに、生成されたダイ比較統計量に少なくとも適用されてもよい。そのため、上記の説明は、本開示の範囲についての限定としてではなく、単に説明として解釈されるべきである。
ステップ１１２において、逸脱が逸脱マップ内に検出される。一実施形態では、１つ又は複数の追加の後処理プロセスが、選ばれたピクセルに適用され、当該ピクセルは、逸脱を検出するために１つ又は複数の逸脱マップ内の逸脱のあり得る場所を示す。
ここで留意するのは、パターンウェーハ形状計測プロセスをウェーハ検査プロセスと結合させることが、計測特性評価ツールが従来的に限定されている通常のダイ統計量ベースの問題報告機構を越えて逸脱検出を拡張させ、それで、計測特性評価ツールプロセスの性能を改善してもよいことである。特に、パターンウェーハ形状計測プロセス（例えば、完全ウェーハ回路配置マッピング）とウェーハ検査プロセス（例えば、ダイからダイの検査）との組合せは、表面形状特性評価ツールの能力を拡張させて表面形状逸脱監視をカバーしてもよい。それに加えて、その組合せは、集積回路（ＩＣ）のパターンウェーハ形状（ＰＷＧ）特性評価及び作製中の浸透を支援してもよいことである。例えば、その組合せは、パターンウェーハ形状（ＰＷＧ）製造ラインが、透明薄膜誤差に対する非感受性を含みながら、不透明なトップコーティングの制限を伴わずに、製品ウェーハ大量製造（ＨＶＭ）逸脱監視のためのチェックを可能にしてもよい。この点に関して、その組合せは、透明薄膜誤差制限（ここで留意すべきは、これは、概して光学面計測に対してのみあり得るとは考えられないことである）を有する任意のパターンウェーハ透明薄膜積層体と共に用いられてもよい。
本開示の実施形態が逸脱監視のための１つ又は複数の逸脱マップを決定することを目的とするけれども、ここで留意するのは、１つ又は複数の逸脱マップは、半導体製造プロセスの研究開発中に利用されるために生成されてもよいことである。図４は、本開示の１つ又は複数の実施形態に従う、半導体デバイス製造中のプロセス誘起逸脱特性評価のための方法４００についての流れ図である。
ステップ４０２において、１つ又は複数の信号が、特性評価ツールから受け取られる。一実施形態では、１つ又は複数の信号は、半導体ウェーハの走査に応じて特性評価ツールによって生成される。別の一実施形態では、特性評価ツールは、ＰＷＧベースの特性評価ツールを含む。
ステップ４０４において、半導体ウェーハ逸脱が、受け取られた信号内に検出される。一実施形態では、１つ又は複数の逸脱は、方法１００の１つ又は複数のステップを介して検出される。
ステップ４０６において、１つ又は複数の制御信号が、検出された逸脱に基づいて１つ又は複数のプロセスツールのために生成される。一実施形態では、１つ又は複数の制御信号は、１つ又は複数の生成された逸脱マップ内に観察される逸脱の原因となる対応するプロセスツール（例えば、半導体デバイスプロセスツール）を調整することによって半導体作製プロセスの性能を改善する。
ステップ４０８において、１つ又は複数の制御信号は、１つ又は複数のプロセスツールに提供される。一実施形態では、１つ又は複数の制御信号は、フィードバックループを介してプロセスツール（例えば、特性評価ツールの前の作製プロセスライン内部に設置されたプロセスツール）に提供されることにより、後続のウェーハにおける逸脱を防止してもよい。別の一実施形態では、１つ又は複数の制御信号は、フィードフォワードループを介してプロセスツールに（例えば、特性評価ツールの後ろの作製プロセスライン内に設置されたプロセスツールに）提供されることにより、同じ半導体ウェーハにおける逸脱を補正してもよい。
ここで留意するのは、方法１００及び／又は方法４００は、提供されたステップに限定されないことである。例えば、方法１００及び／又は方法４００は、その代わりに、より多いか又はより少ないステップを含んでもよい。別の一例として、方法１００及び／又は方法４００は、提供されたものと異なる順序でステップを実行してもよい。そのため、上記の説明は、本開示の範囲についての限定としてではなく、単に説明として解釈されなければならない。
図５及び６は、概して、本開示の１つ又は複数の実施形態に従う、半導体デバイス製造中でのプロセス誘起逸脱特性評価のためのシステム５００を示す。
一実施形態では、システム５００は、１つ又は複数の半導体製造プロセスを実行するように構成されている。
別の一実施形態では、１つ又は複数の半導体製造プロセスは、１つ又は複数の半導体作製プロセスを含む。例えば、１つ又は複数の半導体作製プロセスは、基板調整、スピン塗布、プリベークプロセス、露光プロセス、露光後ベークプロセス、成長プロセス、ポストベークプロセス等の１つ又は複数のリソグラフィプロセスを含んでもよいが、これらに限定されない。例えば、１つ又は複数のリソグラフィプロセスは、パターニングプロセス、エッチングプロセス、剥離プロセス、アニールプロセス、化学機械平坦化（ＣＭＰ）プロセス等を含んでもよいが、これに限定されない。別の一例として、１つ又は複数の半導体作製プロセスは、１つ又は複数の膜堆積プロセス含んでもよいが、これに限定されない。例えば、１つ又は複数の膜堆積プロセスは、化学蒸着（ＣＶＤ）プロセス、物理蒸着（ＰＶＤ）プロセス等を含んでもよいが、これに限定されない。別の一実施形態では、システム５００は、１つ又は複数の半導体作製プロセスを実行するように構成された、１つ又は複数のプロセスツール５０２及び／又は１つ又は複数のプロセスツール５０４を含む。
例えば、１つ又は複数のプロセスツール５０２及び／又は１つ又は複数のプロセスツール５０４は、１つ又は複数のリソグラフィプロセスツールを含んでもよい。例えば、１つ又は複数のリソグラフィプロセスツールは、パターニングツール、エッチングツール、半導体ドーピングツール等を含んでもよいが、これに限定されない。通常、１つ又は複数のリソグラフィプロセスツールは、当該技術分野で公知のいずれかのリソグラフィプロセスツールを含んでもよい。そのため、上記の説明は、本開示の範囲についての限定としてではなく、単に説明として解釈されなければならない。
別の一例として、１つ又は複数のプロセスツール５０２及び／又は１つ又は複数のプロセスツール５０４は、１つ又は複数の膜堆積ツールを含んでもよい。例えば、１つ又は複数の膜堆積ツールは、１つ又は複数の膜を堆積させて、サンプル５０６上に１つ又は複数の層を形成してもよい。層は、１組の半導体製造プロセスによって作製された１つ又は複数の膜を含んでもよく、当該プロセスは、意図された設計のパターニングから始まり、次の層についての次の設計のパターニングの直前で終わる。１つ又は複数の膜は、動作レシピに基づいて堆積されてもよい。例えば、１つ又は複数の膜は、サンプル５０６の前面（例えば、前面膜）、サンプル５０６の裏面（例えば、裏面膜）、及び／又はサンプル５０６上に以前に堆積された層上に堆積されてもよい。
別の一実施形態では、サンプル５０６は、特性評価（例えば、精査、撮像オーバーレイ等）に適したいずれかのサンプルを含む。例えば、サンプル５０６は、フォトマスク／レチクル、半導体ウェーハ等を含んでもよいが、これに限定されない。本開示を通して用いられるように、用語「ウェーハ」は、半導体及び／又は非半導体材料から形成された基板を指す。例えば、半導体材料の場合、ウェーハは、単結晶シリコン、ヒ化ガリウム、及び／或いはインジウムリン化物から形成されてもよいが、これに限定されない。したがって、用語「ウェーハ」と用語「サンプル」とは、本開示において交換可能に用いられてもよい。そのため、上記の説明は、本開示の範囲についての限定としてではなく、単に説明として解釈されなければならない。
ここで留意するのは、多くの異なるタイプのデバイスが、ウェーハ上に形成されてもよく、そして、本明細書で用いられるような用語ウェーハは、その上に当該技術分野で公知のいずれかのタイプのデバイスが製作されているウェーハを包含することが意図されていることである。そのため、上記の説明は、本開示の範囲についての限定としてではなく、単に説明として解釈されなければならない。
別の一実施形態では、１つ又は複数の半導体製造プロセスは、１つ又は複数の半導体特性評価プロセスを含む。例えば、１つ又は複数の半導体特性評価プロセスは、１つ又は複数の半導体製造プロセスの前に、その間に、及び／又はその後に実行されてもよい。別の一例として、１つ又は複数の半導体特性評価プロセスは、１つ又は複数の計測プロセスを含んでもよい。例えば、１つ又は複数の計測プロセスは、完全ウェーハ回路配置計測及び／又はパターンウェーハ形状（ＰＷＧ）計測を含んでもよいが、これに限定されない。ここで留意するのは、１つ又は複数の計測プロセスは、ウェーハに対して選ばれたダイ測定基準についての統計値を決定することと、生成された光学信号又は電子ビーム信号を介して隣接するダイの間の非繰返し欠陥に集中することを含んでもよい検査プロセス（例えば、ダイからダイの検査）に対して選ばれたダイスの統計量同士を比較することと、を含んでもよいことである。
別の一実施形態では、システム５００は、１つ又は複数の半導体特性評価プロセスを実行するように構成された１つ又は複数の特性評価ツール５０８を含む。例えば、１つ又は複数の特性評価ツール５０８は、１つ又は複数の計測ツール含んでもよいが、これに限定されない。別の一例として、１つ又は複数の特性評価ツール５０８は、１つ又は複数の検査ツールを含んでもよいが、これらに限定されない。通常、１つ又は複数の特性評価ツール５０８は、いずれかの精査ツール、撮像ベースのオーバーレイ計測ツール、検査ツール、或いは１つ又は複数のウェーハ、レクチル又はフォトマスクを検査することに適した当該技術分野で公知の類似のツールを含んでもよい。
例えば、１つ又は複数の特性評価ツール５０８は、サンプル５０６の１つ又は複数の空間特性を計測するように構成された１つ又は複数のウェーハ形状（ＷＧ）ツール又はパターン付きウェーハ形状（ＰＷＧ）ツール（例えば、干渉計）を含んでもよいが、これに限定されない。例えば、１つ又は複数の空間特性は、高さ（例えば、前面高さ又は裏面高さ）、厚さ変動、平坦度、及び形状、形状差、ナノ回路配置等の派生物を含んでもよいが、これらに限定されない。ここで留意すべきは、サンプル５０６の１つ又は複数の空間特性は、サンプル５０６のウェーハ形状に関連する場合があることである。更に、ここで留意すべきは、特性評価ツール５０８は、サンプル５０６上のパターン付きウェーハ形状を特性評価するように適合されていてもよく、この場合、ＰＷＧベースの特性評価ツールによって測定されたサンプル５０６傾斜（例えば、ウェーハ傾斜）の動的範囲は、サンプル５０６の異なる領域についての測定結果を一緒に継ぎ合せることによって拡張されることである。そのため、上記の説明は、本開示の範囲についての限定としてではなく、単に説明として解釈されなければならない。
別の一例として、１つ又は複数の特性評価ツール５０８は、１つ又は複数の検査ツールを含んでもよい。例えば、１つ又は複数の検査ツールは、光学特性評価ツールを含んでもよく、当該光学特性評価ツールは、サンプル５０６の電気インテントを表す１つ又は複数の高解像度画像を生成することができ、そして、可視光、ＵＶ放射、ＤＵＶ放射、ＶＵＶ放射、ＥＵＶ放射及び／又はＸ線放射であって、これに限定されないものに対応する波長で動作することができる。更に、１つ又は複数の検査ツールは、レーザ維持プラズマ（ＬＳＰ）ベースの検査ツールであって、これに限定されないものを含む広帯域検査ツールを含んでもよい。更に、１つ又は複数の検査ツールは、レーザ走査検査ツールであって、これに限定されないもの等の狭帯域特性評価ツールを含んでもよい。
別の一実施形態では、サンプル５０６は、半導体製造プロセス中に、１つ又は複数のプロセスツール５０２、１つ又は複数のプロセスツール５０４、及び／又は１つ又は複数の特性評価ツール５０８の間で転送される。例えば、１つ又は複数の特性評価ツール５０８は、１つ又は複数の半導体作製プロセスの前に、その間に、及び／又はその後に１つ又は複数の半導体特性評価プロセスを実行してもよい。
別の一実施形態では、１つ又は複数の半導体作製プロセスにおいて決定された逸脱は、後続のサンプル５０６上での後続の作製プロセスにおいて（例えば、フィードバックループにおいて）防止されてもよい。例えば、１つ又は複数のプロセスツール５０２は、１つ又は複数の半導体作製プロセスにおいて決定された逸脱に基づいて、フィードバックループにおいて調節可能であってもよい。別の一実施形態では、１つ又は複数の半導体作製プロセスにおいて決定された逸脱は、同じサンプル５０６上での後続の作製プロセスにおいて（例えば、フィードフォワードループにおいて）補正されてもよい。例えば、１つ又は複数のプロセスツール５０４は、１つ又は複数の半導体作製プロセスにおいて決定された逸脱に基づいて、フィードフォワードループにおいて調節可能であってもよい。
別の一実施形態では、サンプル５０６は、プロセスツール５０２、１つ又は複数のプロセスツール５０４、及び／又は１つ又は複数の特性評価ツール５０８に近接したサンプルステージ５１０を介して確保される。例えば、１つ又は複数のプロセスツール５０２、１つ又は複数のプロセスツール５０４、及び／又は１つ又は複数の特性評価ツール５０８は、それぞれ別個のサンプルステージ５１０を有してもよい。別の一例として、１つ又は複数のプロセスツール５０２、１つ又は複数のプロセスツール５０４、及び／又は１つ又は複数の特性評価ツール５０８のうちの少なくともいくつかが、共通のサンプルステージ５１０を共有してもよい。
サンプルステージ５１０は、半導体特性評価の技術分野で公知のいずれかの適切な機械式及び／又はロボット式アセンブリを含んでもよい。例えば、サンプルステージ５１０は、サンプル５０６の前面表面及び／又は裏面表面の少なくとも一部分との接触を介してサンプル５０６を確保するように構成されてもよい。例えば、サンプルステージ５１０は、台を含んでもよいが、これに限定されない。別の一例として、サンプルステージ５１０は、サンプル５０６の厚い表面及び／又は縁との接触を介して、サンプル５０６を確保するように構成されてもよい。例えば、サンプルステージ５１０は、１つ又は複数の点接触装置を含んでもよいが、これに限定されない。
サンプルステージ５１０は、動作可能ステージを含んでもよい。例えば、サンプルステージ５１０は、１つ又は複数の直線方向（例えば、ｘ方向、ｙ方向及び／又はｚ方向）に沿ってサンプル５０６を選択的に並進させるのに適した１つ又は複数の並進式ステージを含んでもよいが、これに限定されない。別の一例として、サンプルステージ５１０は、回転方向に沿ってサンプル５０６を選択的に回転させるのに適した１つ又は複数の回転式ステージを含んでもよいが、これに限定されない。別の一例として、サンプルステージ５１０は、選択的に、直線方向に沿ってサンプル５０６を並進させる及び／又は回転方向に沿ってサンプル５０６を回転させるのに適した１つ又は複数の並進式及び回転式ステージを含んでもよいが、これに限定されない。別の一例として、サンプルステージ５１０は、選択された特性評価プロセス（例えば、精査、撮像オーバーレイ、検査等）に従って、位置決め、焦点調節、及び／又は走査のためにサンプル５０６を並進又は回転させるように構成されてもよく、当該特性評価プロセスのうちのいくつかは当該技術分野において公知である。
一実施形態では、システム５００は、制御装置５１２を含む。例えば、制御装置５１２は、有線及び／又は無線部分を含んでもよい伝送媒体によって、１つ又は複数のプロセスツール５０２、１つ又は複数のプロセスツール５０４、及び／又は１つ又は複数の特性評価ツール５０８に通信可能に結合されてもよい。
別の一実施形態では、制御装置５１２は、１つ又は複数のプロセッサ６００及び／又はメモリ６０２を含む。別の一実施形態では、メモリ６０２は、１つ又は複数の組のプログラム命令６０４を記憶する。別の一実施形態では、ユーザインターフェース６０６は、制御装置５１２と通信可能に結合及び／又は一体化される。例えば、制御装置５１２は、有線及び／又は無線部分を含んでもよい伝送媒体を介してユーザインターフェース６０６に結合されてもよい。別の一実施形態では、ユーザインターフェース６０６は、１つ又は複数のディスプレイ装置６０８及び／又は１つ又は複数のユーザ入力装置６１０を含む。別の一実施形態では、１つ又は複数のディスプレイ装置６０８は、１つ又は複数のユーザ入力装置６１０に結合される。例えば、１つ又は複数のディスプレイ装置６０８は、有線及び／又は無線部分を含んでもよい伝送媒体によって、１つ又は複数のユーザ入力装置６１０に結合されてもよい。
制御装置５１２は、有線及び／又は無線部分を含んでもよい伝送媒体を介してシステム５００の別のシステム又はサブシステム（例えば、１つ又は複数のプロセスツール５０２、１つ又は複数のプロセスツール５０４、１つ又は複数の特性評価ツール５０８、ユーザインターフェース６０６等）からデータ又は情報を受け取る及び／又は取得するように構成されてもよい。制御装置５１２は、有線及び／又は無線部分を含んでもよい伝送媒体によって、データ又は情報（例えば、本明細書で開示された発明的概念の１つ又は複数の手順についての出力）を、システム５００の１つ又は複数のシステム又はサブシステム（例えば、１つ又は複数のプロセスツール５０２、１つ又は複数のプロセスツール５０４、１つ又は複数の特性評価ツール５０８、ユーザインターフェース６０６等）に伝送するように追加的に構成されてもよい。この点に関して、伝送媒体は、制御装置５１２とシステム５００の他のサブシステムとの間のデータリンクとして機能してもよい。更に、制御装置５１２は、伝送媒体（例えば、ネットワーク接続）を介して外部システムにデータを送信するように構成されてもよい。
１つ又は複数のプロセッサ６００は、当該技術分野で公知のいずれか１つ又は複数の処理要素を含んでもよい。この意味において、１つ又は複数のプロセッサ６００は、アルゴリズム及び／又はプログラム命令６０４を実行するように構成されたいずれかのマイクロプロセッサデバイスを含んでもよい。例えば、１つ又は複数のプロセッサ６００は、デスクトップコンピュータ、メインフレームコンピュータシステム、ワークステーション、イメージコンピュータ、パラレルプロセッサ、ハンドヘルドコンピュータ（例えば、タブレット、スマートフォン若しくはファブレット）、又は別の計算機システム（例えば、ネットワーク化コンピュータ）から構成されてもよい。一般に、用語「プロセッサ」は、１つ又は複数の処理要素を有するいずれかのデバイスを包含するように広く画定されてもよく、当該処理要素は、非一過性のメモリ媒体（例えば、メモリ６０２）からの１つ又は複数の組のプログラム命令６０４を実行する。更に、システム５００の様々なサブシステム（例えば、１つ又は複数のプロセスツール５０２、１つ又は複数のプロセスツール５０４、１つ又は複数の特性評価ツール５０８、ユーザインターフェース６０６等）は、本開示全体にわたって説明されたステップのうちの少なくとも一部分を実行するのに適したプロセッサ又は論理デバイスを含んでもよい。そのため、上記の説明は、本開示の限定としてではなく、単に説明として解釈されなければならない。
メモリ６０２は、関連した１つ又は複数のプロセッサ６００によって実行可能な１つ又は複数の組のプログラム命令６０４を記憶するのに適した、当該技術分野で公知のいずれかの記憶媒体を含んでもよい。例えば、メモリ６０２は、非一過性のメモリ媒体を含んでもよい。例えば、メモリ６０２としては、読取り専用メモリ、ランダムアクセスメモリ、磁気又は光学メモリデバイス（例えばディスク）、磁気テープ、ソリッドステートドライブ等が挙げられてもよいが、これに限定されない。メモリ６０２は、ユーザインターフェース６０６のディスプレイ装置に表示情報を提供するように構成されてもよい。メモリ６０２は、それに加えて、ユーザインターフェース６０６のユーザ入力装置からのユーザ入力情報を記憶するように構成されてもよい。メモリ６０２は、１つ又は複数のプロセッサ６００と共通の制御装置５１２内に収容されてもよい。メモリ６０２は、それの代替として又はそれに加えて、プロセッサ６００及び／又は制御装置５１２の空間的場所に対して遠隔に設置されてもよい。例えば、１つ又は複数のプロセッサ６００及び／又は制御装置５１２は、ネットワーク（例えば、インターネット、イントラネット等）を通してアクセス可能である遠隔のメモリ６０２（例えば、サーバ）にアクセスしてもよい。
別の一実施形態では、制御装置５１２は、１つ又は複数のプロセッサ６００を介して、メモリ６０２に記憶されたプログラム命令６０４から１つ又は複数の半導体作製プロセス、１つ又は複数の半導体特性評価プロセス、１つ又は複数のモデル化プロセス、及び／又は１つ又は複数のシステム分析プロセスを実行する。例えば、１つ又は複数のプログラム命令６０４は、１つ又は複数のプロセッサ６００に、フィルタリングを半導体ウェーハマップに適用すること、フィルタリングされた半導体ウェーハマップをダイ積層体に分離すること、近接したダイ積層体を比較することによってダイ比較統計量を生成すること、及び／又は少なくとも１つの検査閾値をダイ比較統計量に適用することによって逸脱マップを生成することを行なわせるように構成されてもよい。別の一例として、１つ又は複数のプログラム命令６０４は、１つ又は複数のプロセッサ６００に、特性評価ツールから信号を受け取ること、及び／又はプロセスツールのために決定された逸脱マップに基づいて制御信号を生成することを行なわせるように構成されてもよい。通常、１つ又は複数の組のプログラム命令６０４は、１つ又は複数のプロセッサ６００に、本開示全体を通して説明された１つ又は複数の方法のいずれかのステップ（例えば、方法１００及び／又は方法４００）を実行させるように構成されてもよい。
本開示の実施形態は、１つ又は複数のプロセスツール５０２、１つ又は複数のプロセスツール５０４、及び／又は１つ又は複数の特性評価ツール５０８から独立した構成要素として制御装置５１２を示すけれども、ここで留意するのは、サンプル５０６の空間特性を決定するためのいずれかの作製プロセス、特性評価プロセス、モデル化プロセス、及び／又はシステム分析プロセスが、１つ又は複数のプロセスツール５０２、１つ又は複数のプロセスツール５０４、及び／又は１つ又は複数の特性評価ツール５０８内に一体化された制御装置を介して実装されてもよいことである。そのため、上記の説明は、本開示の範囲についての限定としてではなく、単に説明として解釈されなければならない。
１つ又は複数のディスプレイ装置６０８は、当該技術分野で公知のいずれかのディスプレイ装置を含んでもよい。例えば、１つ又は複数のディスプレイ装置６０８は、液晶ディスプレイ（ＬＣＤ）を含んでもよいが、これに限定されない。別の一例として、１つ又は複数のディスプレイ装置６０８は、有機発光ダイオード（ＯＬＥＤ）ベースのディスプレイを含んでもよいが、これに限定されない。別の一例として、１つ又は複数のディスプレイ装置６０８としては、ＣＲＴディスプレイが挙げられてもよいが、これに限定されない。当業者が認識すべきは、様々なディスプレイ装置が、本発明における実装に適している場合があり、そして、ディスプレイ装置の特定の選択が、形状係数、コスト等を含む様々な要因に依存してもよいが、これに限定されないことである。通常、ユーザ入力装置と統合可能ないずれかのディスプレイ装置（例えば、タッチスクリーン、ベゼル取付け式インタフェース、キーボード、マウス、トラックパッド等）は、本発明における実装に適している。
１つ又は複数のユーザ入力装置６１０としては、当該技術分野で公知のいずれかのユーザ入力装置が挙げられてもよい。例えば、１つ又は複数のユーザ入力装置６１０としては、キーボード、キーパッド、タッチスクリーン、レバー、ノブ、スクロールホイール、トラックボール、スイッチ、ダイヤル、スライド式バー、スクロールバー、スライド、ハンドル、タッチパッド、パドル、ステアリングホイール、ジョイスティック、ベゼル入力装置等が挙げられてもよいが、これに限定されない。タッチスクリーンインタフェースの場合、当業者は、多数のタッチスクリーンインタフェースが本発明の実装に適することを認めるはずである。例えば、１つ又は複数のディスプレイ装置６０８は、タッチスクリーンインタフェースと一体化されてもよく、当該タッチスクリーンインタフェースとしては、容量タッチスクリーン、抵抗タッチスクリーン、表面音響ベースのタッチスクリーン、赤外線ベースのタッチスクリーン等が挙げられるが、これに限定されない。一般に、ディスプレイ装置のディスプレイ部分との一体化が可能ないずれかのタッチスクリーンインタフェースは、本発明の実装に適している。別の一実施形態では、１つ又は複数のユーザ入力装置６１０としては、ベゼル取付け式インタフェースが挙げられるが、これに限定されない。
本開示の実施形態は、システム５００の構成要素として、１つ又は複数のプロセスツール５０２、１つ又は複数のプロセスツール５０４、及び１つ又は複数の特性評価ツール５０８を説明するけれども、ここで留意するのは、１つ又は複数のプロセスツール５０２、１つ又は複数のプロセスツール５０４、及び／又は１つ又は複数の特性評価ツール５０８が、システム５００の一体的な又は必要な構成要素でなくてもよいことである。例えば、１つ又は複数のプロセスツール５０２、１つ又は複数のプロセスツール５０４、及び／又は１つ又は複数の特性評価ツール５０８は、システム５００から独立した、及びそれに中間源（例えば、制御装置５１２、サーバ等）を介して通信可能に結合された構成要素であってもよい。そのため、上記の説明は、本開示の範囲についての限定としてではなく、単に説明として解釈されなければならない。
本開示の実施形態は、制御装置５１２をシステム５００の構成要素として説明するけれども、ここで留意するのは、制御装置５１２は、システム５００の一体的な又は必要な構成要素でなくてもよいことである。それに加えて、本開示の実施形態が、ユーザインターフェース６０６をシステム５００の構成要素として説明するけれども、ここで留意するのは、ユーザインターフェース６０６は、システム５００の一体的な又は必要な構成要素でなくてもよいことである。そのため、上記の説明は、本開示の範囲についての限定としてではなく、単に説明として解釈されなければならない。
本開示の長所としては、プロセス誘起逸脱特性評価が挙げられる。また、本開示の長所として、作製プロセスによって生成された逸脱を検出するときに、ウェーハ形状計測プロセスをウェーハ検査プロセスと結合させて感度及び正確度の増大を促進することによって逸脱を位置決めすることに応じて、特性評価プロセスの制御を介して特性評価ツールの性能を改善することが挙げられる。また、本開示の長所は、作製プロセスによって生成された逸脱を検出するときに、ウェーハ形状計測プロセスをウェーハ検査プロセスと結合させて感度及び正確度の増加を促進することによって、逸脱を位置決めすることに応じて作製ツールを調整することによって作製プロセスの制御を介して作製ツールの性能を改善することを含む。
当業者であれば、最新の技術が、システムの態様についてのハードウェア、ソフトウェア、及び／又はファームウェア実装の間に残された相違がほとんどない、すなわち、ハードウェア、ソフトウェア、及び／又はファームウェアの使用が、概して（しかし、ある特定の状況においては、必ずしもハードとソフトとの間の選択が有意になり得ないので）、コスト対効率のトレードオフを表す設計選択である段階にまで進歩していることを認識するであろう。当業者であれば、本明細書で説明されたプロセス及び／又はシステム及び／又は別の技術を達成し得る様々な手段（例えば、ハードウェア、ソフトウェア、及び／又はファームウェア）が存在すること、並びに、好ましい手段は、プロセス及び／又はシステム及び／又は別の技術がその中で展開される状況によって変化することを理解するであろう。例えば、実装者が、スピード及び正確度が最重要であると決定するならば、実装者は、主としてハードウェア及び／又はファームウェア手段を選択し、その代替として、融通性が最重要であるならば、実装者は、主としてソフトウェア実装を選択し、更なる代替として、実装者は、ハードウェア、ソフトウェア、及び／又はファームウェアのなんらかの組合せを選択してもよい。それゆえに、本明細書で説明したプロセス及び／又はデバイス及び／又は別の技術が達成されてもよいいくつかの可能な手段が存在し、当該手段のうちのいずれもが別のものよりも本質的に優れていず、それは、利用されるべきいずれかの手段が、手段が配置される状況及び実装者の特定の関心（例えば、速度、柔軟性又は予測性）であって、そのうちのいずれかが変化することがある関心に依存する選択であるからである。当業者であれば、実装の光学的態様が、光学指向のハードウェア、ソフトウェア、及び／又はファームウェアを一般的に用いることを認識するであろう。
本明細書で説明したいくつかの実装において、論理及びその類似の実装が、ソフトウェア又は別の制御機構を含んでもよい。電子回路は、例えば、本明細書で説明したような様々な機能を実装するように構成及び配列された１つ又は複数の電流の経路を有してもよい。いくつかの実装において、１つ又は複数の媒体は、かかる媒体が本明細書で説明したように実行するよう動作可能であるデバイス検出可能命令を保持又は伝送するとき、デバイス検出可能実装を支えるように構成されてもよい。いくつかの変形において、例えば、実装は、本明細書で説明した１つ又は複数の動作に関する１つ又は複数の命令の受取り又は伝送を実行することによる等、既存のソフトウェア若しくはファームウェア又はゲートアレイ若しくはプログラム可能なハードウェアの更新又は修正を含んでもよい。それの代替として又はそれに加えて、いくつかの変形において、実装は、特定目的のハードウェア、ソフトウェア、ファームウェア構成要素、及び／又は専用構成要素を実行又は別の態様で起動させる多目的の構成要素を含んでもよい。仕様又は別の実装が、本明細書で説明したような有形伝送媒体の１つ又は複数の例によって、随意にパケット送信によって、又はそうでなければ様々な回数だけ分散した媒体を通過することによって伝送されてもよい。
その代替として又はそれに加えて、実装は、本明細書で説明した実質的にいずれかの機能的動作の１つ又は複数の事象を可能にすること、始動させること、調整すること、要求すること又は別の態様で生じさせるために特定目的の命令シーケンスを実行すること、又は回路構成を起動させることを含んでもよい。いくつかの変形において、本明細書の動作の又は別の論理の説明が、ソースコードとして表されてもよく、そして、実行可能な命令シーケンスとしてコンパイルされるか、又は別途起動されてもよい。いくつかの状況において、例えば、実装は、Ｃ＋＋等のソースコード、又は別のコードシーケンスによって全体的又は部分的に提供されてもよい。別の実装において、市販の及び／又は当該技術分野の技術を用いるソース又は別のコード実装は、高水準記述言語にコンパイルされ／実装され／翻訳され／変換されてもよい（例えば、説明された技術をＣ、Ｃ＋＋、ｐｙｔｈｏｎ、Ｒｕｂｙ ｏｎ Ｒａｉｌｓ、Ｊａｖａ、ＰＨＰ、．ＮＥＴ、又はＮｏｄｅ．ｊｓプログラミング言語で最初に実装し、その後に、プログラミング言語実装を論理合成可能言語実装、ハードウェア記述言語実装、ハードウェア設計シミュレーション実装、及び／又は別のかかる表現の類似モードに変換する）。例えば、論理表現（例えば、コンピュータプログラミング言語実装）のうちの一部又は全部が、Ｖｅｒｉｌｏｇ型ハードウェア記述（例えば、ハードウェア記述言語（ＨＤＬ）及び／又は超高速集積回路ハードウェア記述言語（ＶＨＤＬ）を介して）、又は次いでハードウェアを有する物理実装を形成するように用いられてもよい別の回路モデル（例えば、特定用途向け集積回路）として示されてもよい。当業者であれば、これらの教示を考慮して、好適な伝送、若しくは計算要素、資材供給、動作装置又は別の構造を取得する、構成する、及び最適化する態様を認識するであろう。
前述の詳細説明は、ブロック図、フローチャート、及び／又は例の使用を介して、デバイス及び／又はプロセスの様々な実施形態について述べてきた。かかるブロック図、フローチャート、及び／又は例が１つ又は複数の機能及び／又は動作を含む限り、ブロック図、フローチャート又は例におけるそれぞれの機能及び／又は動作が、広範囲のハードウェア、ソフトウェア、ファームウェア、又はその仮想的ないずれかの組合せによって個別に及び／又は集合的に実装されてもよいことが、当業者によって理解されるであろう。一実施形態では、本明細書で説明した主題のいくつかの部分が、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタルシグナルプロセッサ（ＤＳＰ）、又は別の統合フォーマットを介して実装されてもよい。しかし、当業者であれば、本明細書で説明した実施形態のいくつかの態様が、全体的又は部分的に、１つ又は複数のコンピュータ上で動作する１つ又は複数のコンピュータプログラムとして（例えば、１つ又は複数の計算機システム上で動作する１つ又は複数のプログラムとして）、１つ又は複数のプロセッサ上で動作する１つ又は複数のプログラムとして（例えば、１つ又は複数のマイクロプロセッサ上で動作する１つ又は複数のプログラムとして）、ファームウェアとして、又は仮想的にいずれかのその組合せとして集積回路に同等に実装されることができることと、回路を設計すること、及び／又はソフトウェア及び／又はファームウェアのためのコードを書き込むことが、この本開示を考慮すると当業者の技能の範囲内に十分にあることと、を認識するであろう。それに加えて、当業者であれば、本明細書で説明した主題のメカニズムは、様々な形式のプログラム製品として配布されることができることと、本明細書で説明した主題の例示的な実施形態が、配布を実際に実行するのに用いられる特定形式の信号保持媒体に関わらず適用されることと、を理解するであろう。信号保持媒体の例としては、以下の、フロッピーディスク、ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタルビデオディスク（ＤＶＤ）、デジタルテープ、コンピュータメモリ等の記録可能型式媒体、並びに、デジタル及び／又はアナログ通信媒体等の伝送型式媒体（例えば、光ファイバーケーブル、導波管、有線通信リンク、無線通信リンク（例えば、送信器、受信器、伝送論理、受信論理等）等）が挙げられるが、これに限定されない。
通常、当業者であれば、本明細書で説明した様々な実施形態は、個別に及び／又は集合的に、ハードウェア、ソフトウェア、ファームウェア、及び／又は仮想的なその任意の組合せ等の広範囲にわたる電気構成要素を有する様々なタイプの電気機械システムによって実装されることができることと、並びに、剛体、ばね又はねじれ体、液圧技術、電磁動作装置、及び／又は仮想的な任意のその組合せ等の機械的な力又は動きを付与する広範囲にわたる構成要素によって実装されてもよいことと、を認識するであろう。従って、本明細書で用いられるとき、「電気機械システム」とは、変換器（例えば、動作装置、モータ、圧電結晶、微小電気機械システム（ＭＥＭＳ）等）と動作可能に結合された電気回路、少なくとも１つの離散電気回路を有する電気回路、少なくとも１つの集積回路を有する電気回路、少なくとも１つの用途特定の集積回路を有する電気回路、コンピュータプログラムによって構成された汎用コンピューティング装置を形成する電気回路（例えば、本明細書で説明したプロセス及び／又はデバイスを少なくとも部分的に実行するコンピュータプログラムによって構成された汎用コンピュータ、あるいは、本明細書で説明したプロセス及び／又はデバイスを少なくとも部分的に実行するコンピュータプログラムによって構成されたマイクロプロセッサ）、メモリデバイス（例えば、メモリ（例えばランダムアクセス、フラッシュ、読出し専用等）の形式）を形成する電気回路、通信装置（例えば、モデム、通信スイッチ、光電気設備等）を形成する電気回路、及び／又は光学又は別の類似物等のいずれかのそれの非電気的類似物を含むが、これに限定されない。また、当業者であれば、電気機械システムの例として、様々な家電システム、医療装置、並びに動力付き輸送システム、ファクトリオートメーションシステム、セキュリティシステム、及び／又は通信／計算システム等の別のシステムが挙げられるが、これに限定されないことを理解するであろう。当業者であれば、本明細書で用いられるような電気機械は、状況が別の態様を指す場合を除いて、電気式及び機械式両方の駆動部を有するシステムに必ずしも限定されるわけではないことを認識するであろう。
通常、当業者であれば、広範囲にわたるハードウェア、ソフトウェア、ファームウェア、及び／又は任意のその組合せによって、個別に及び／又は集合的に実装されることができる本明細書で説明した様々な態様は、様々なタイプの「電気回路」から構成されていると考えられ得ることを認識するであろう。従って、本明細書で用いるとき、「電気回路」は、少なくとも１つの離散電気回路を有する電気回路、少なくとも１つの集積回路を有する電気回路、少なくとも１つの用途特定集積回路を有する電気回路、コンピュータプログラムによって構成された汎用コンピューティング装置（例えば、本明細書で説明したプロセス及び／又はデバイスを少なくとも部分的に実行するコンピュータプログラムによって構成された汎用コンピュータ、あるいは本明細書で説明したプロセス及び／又はデバイスを少なくとも部分的に実行するコンピュータプログラムによって構成されたマイクロプロセッサ）を形成する電気回路、メモリデバイス（例えば、メモリ（例えば、ランダムアクセス、フラッシュ、読出し専用等）の形式）を形成する電気回路、及び／又は通信装置（例えば、モデム、通信スイッチ、光電気設備等）を形成する電気回路を含むが、これに限定されない。当業者であれば、本明細書で説明した主題は、アナログ若しくはデジタル様式、又はそのなんらかの組合せに実装されてもよいことを認識するであろう。
当業者であれば、本明細書で説明したデバイス及び／又はプロセスの少なくとも一部分が、データ処理システムに一体化されてもよいことを認識するであろう。当業者であれば、データ処理システムは、通常、システムユニットハウジング、ビデオディスプレイ装置、揮発性若しくは不揮発性メモリ等のメモリ、マイクロプロセッサ若しくはデジタルシグナルプロセッサ等のプロセッサ、オペレーティングシステム、ドライバ、グラフィカルユーザインタフェース、及びアプリケーションプログラム等の計算エンティティ、１つ又は複数の相互作用デバイス（例えば、タッチパッド、タッチスクリーン、アンテナ等）のうちの１つ又は複数、並びに／又はフィードバックループ及び制御モータ（例えば、位置及び／又は速度を検知するためのフィードバック、すなわち、成分及び／又は量を動かす及び／又は調節するための制御モータ）を含む制御システムを含むことを認識するであろう。データ処理システムは、データコンピューティング／通信システム、及び／又はネットワークコンピューティング／通信システムに典型的に見られるもの等の好適な市販の構成要素を利用して実装されてもよい。
当業者であれば、本明細書で説明した構成要素（例えば、動作）、デバイス、対象物、及びそれらに付随する議論が、概念の明快さのために例として用いられること、及び様々な構成修正が考えられることを認識するであろう。したがって、本明細書で用いられるとき、記述された特定の例及び付随する議論は、それらのより一般的なクラスを表すように意図されている。一般に、いずれかの特定の典型の使用は、それのクラスを表すことが意図されており、そして、特定の構成要素（例えば、動作）、デバイス、及び対象物を包含しないことが、限定と考えられてはならない。
ユーザは、本明細書において、単一の人物として説明されているけれども、当業者であれば、ユーザとは、状況が異なるように指示しない限り、ヒトのユーザ、ロボットのユーザ（例えば、計算エンティティ）、及び／又は実質的に任意のその組合せ（例えば、ユーザは、１つ又は複数のロボットエージェントによって支援されてもよい）を表してもよいことを理解するであろう。当業者であれば、一般に、状況が異なるように指示しない限り、かかる用語が本明細書で用いられるのと同じことが、「送信者」及び／又は別のエンティティ指向用語について述べられていることを理解するであろう。
本明細書での実質的にいずれかの複数形及び／又は単数形の用語の使用について、当業者は、状況及び／又は適用に適切であるように、複数形から単数形に及び／又は単数形から複数形に変換することができる。様々な単数形／複数形の置換は、明快さのために本明細書では明確には記述されない。
本明細書で説明した主題は、時には、異なる別の構成要素内に含まれた、又はそれらに接続された異なる構成要素を示す。理解すべきは、かかる示された構成が、単に例示的であるにすぎず、そして、実際には、同じ機能を達成する多くの別の構成が実装されてもよいことである。概念的な意味において、同じ機能を達成するための構成要素のいずれかの配列が、所望の機能が達成されるように有効に「関連付けられる」。それゆえに、特定の機能を達成するように組み合わされた本明細書内のいずれか２つの構成要素は、所望の機能が構成又は中間の構成要素に関わりなく達成されるように互いに「関連している」と考えられてもよい。同様に、そのように関連しているいずれか２つの構成要素は、また、所望の機能を達成するために、互いに「動作可能に接続されている」又は「動作可能に結合されている」と考えられてもよく、そして、そのように関連付けられ得るいずれか２つの構成要素は、また、所望の機能を達成するために、互いに「動作可能に接続可能である」と考えられてもよい。動作可能に接続可能であることの特定の例としては、物理的に嵌合可能であること、及び／又は、物理的に構成要素を相互作用させること、及び／又は無線で相互作用可能であること、及び／又は無線で構成要素を相互作用させること、及び／又は論理的に相互作用させること、及び／又は論理的に相互作用可能な構成要素であることが挙げられるが、これに限定されない。
いくつかの場合には、１つ又は複数の構成要素は、本明細書において、「するように構成されている」、「するように設定可能である」、「するように動作可能である／適応可能である」、「するように適応されている／するように適応可能である」、「することが可能である」、「するように適合している／するように適合されている」等と言われてもよい。当業者であれば、かかる用語（例えば、「するように構成されている」）は、通常、状況が異なるように定めない限り、能動的状態構成要素及び／又は不活性状態構成要素及び／又は待機状態構成要素を包含してもよいことを認識するであろう。
本明細書で説明した本主題の特定の態様を示し、説明してきたけれども、本明細書での教示に基づいて、変更及び修正が、本明細書で説明した主題及びそれのより広い態様から逸脱することなく成されてもよく、そのため、添付クレームは、本明細書で説明した主題についての真の趣旨及び範囲内にあるような全ての変更及び修正をそれらの範囲内に包含することが当業者には明らかであろう。通常、本明細書において、特に添付クレーム（例えば、添付クレームの本文）において用いられた用語は、「オープン」ターム（例えば、用語「含む」は、「を含むが、これに限定されない」と解釈されるべきであること、用語「を有する」は、「を少なくとも有する」と解釈されるべきであること、用語「を含む」は、「を含むが、これに限定されない」と解釈されるべきであること、等である）と概して意図されていることが、当業者によって理解されるであろう。導入されたクレーム表現の特定の数が意図される場合、かかる意図がクレームに明示的に表現されることになり、かかる表現がない場合、かかる意図が存在しないことが当業者によって更に理解されるであろう。例えば、理解の助けとして、後続の添付クレームは、クレーム表現を導入するために、導入句「少なくとも１つの」及び「１つ又は複数の」の使用を含んでもよい。しかし、かかる句の用法は、不定冠詞「ａ」又は「ａｎ」によるクレーム表現の導入が、同じクレームが導入句「１つ又は複数の」又は「少なくとも１つの」及び「ａ」又は「ａｎ」等の不定冠詞を含む場合でさえ、かかる導入されたクレーム表現を含むいずれかの特定のクレームを、かかる表現だけを含むクレームに限定することを意味すると解釈されるべきではなく（例えば、「ａ」及び／又は「ａｎ」が、典型的には「少なくとも１つの」又は「１つ又は複数の」を意味すると解釈されるべきである）、同じことが、クレーム表現を導入するために用いられる定冠詞の用法にあてはまる。それに加えて、導入されたクレーム表現の特定の数が明示的に表現されている場合でさえ、当業者は、かかる表現が、典型的には、少なくとも表現された数を意味すると解釈されるべきであることを認識するであろう、（例えば、「２つの表現」のうちのありのままの表現は、別の修飾語句を伴わなければ、典型的には、少なくとも２つの表現、又は２つ以上の表現を意味する）。更に、「Ａ、Ｂ及びＣのうちの少なくとも１つ、等」に類似した記法が用いられる例において、一般に、かかる構成は、当業者が記法を理解するであろう意味に意図される（例えば、「Ａ、Ｂ及びＣのうちの少なくとも１つを有するシステム」は、Ａだけを、Ｂだけを、Ｃだけを、Ａ及びＢを一緒に、Ａ及びＣを一緒に、Ｂ及びＣを一緒に、並びに／又はＡ、Ｂ及びＣを一緒に有するシステムを含むであろうが、これに限定されない、等）。「Ａ、Ｂ又はＣのうちの少なくとも１つ、等」に類似した記法が用いられる例においては、一般に、かかる構成は、当業者がかかる記法を理解するであろう意味に意図されている（例えば、「Ａ、Ｂ又はＣの内の少なくとも１つを有するシステム」は、Ａだけを、Ｂだけを、Ｃだけを、Ａ及びＢを一緒に、Ａ及びＣを一緒に、Ｂ及びＣを一緒に、並びに／又はＡ、Ｂ及びＣを一緒に有するシステムを含むであろうが、これに限定されない、等）。典型的には、２つ以上の代替的用語を表す離接的な語及び／又は句は、説明、クレーム又は図面内にあるか否かに関わらず、状況が異なるように指示しない限り、用語のうちの１つを、用語のうちのどちらかを、又は両方の用語を含むことの可能性を考慮するように理解されるべきであることが、当業者によって更に理解されるであろう。例えば、句「Ａ又はＢ」は、「Ａ」又は「Ｂ」又は「Ａ及びＢ」の可能性を含むように一般に理解されるであろう。
添付クレームに関して、当業者であれば、そこに記載された動作が、通常、任意の順序で実行されてもよいことを認識するであろう。また、様々な動作の流れがあるシーケンスで示されるけれども、様々な動作が、示されている順序と異なる順序で実行されてもよいか、又は、並行して実行されてもよいことが理解されなければならない。かかる代替の順序付けの例は、状況が異なるように指示しない限り、重複していること、挟まれていること、中断されていること、再整理されていること、徐々に増加していること、予備的であること、補足的であること、同時的であること、逆であること、又は別の異なる順序であることを含んでもよい。更に、「に反応する」、「に関連する」、又は別の過去形形容詞のような用語が、状況が異なるように指示しない限り、かかる変形を除外することは意図されない。
本発明の特定の実施形態が示されてきたけれども、本発明の様々な修正及び実施形態が、上記開示の範囲及び趣旨から逸脱することなく、当業者によって作成されてもよいことは明らかである。本開示及びそれの付随する長所の多くは、上記説明によって理解されるであろうと考えられ、そして、様々な変化が、開示された主題から逸脱することなく、又はそれの具体的な利点の全てを犠牲にすることなく、構成要素の形式、構成、及び配列において成されてもよいことが明らかであろう。記述された形式は、単に説明的なものにすぎず、そして、かかる変化を包含及び含むことが後続の請求項の趣旨である。したがって、本発明の範囲は、本明細書に添付された請求項だけによって限定されるべきである。

Claims (28)

  1. 制御装置であって、１つ又は複数のプロセッサと１つ又は複数の組のプログラム命令を記憶するように構成されたメモリとを含み、前記１つ又は複数のプロセッサは、前記１つ又は複数の組のプログラム命令を実行するように構成されており、前記１つ又は複数の組のプログラム命令は、前記１つ又は複数のプロセッサに、
    フィルタリングを半導体ウェーハマップに適用するステップと、
    前記フィルタリングされた半導体ウェーハマップを複数のダイに分離するステップと、
    前記複数のダイについて１組のダイ比較統計量を生成するステップと、
    少なくとも１つの検査閾値を前記１組のダイ比較統計量に適用することによって、少なくとも１つの逸脱マップを生成するステップと、
    前記少なくとも１つの逸脱マップ内の少なくとも１つの逸脱を検出するステップと、
    を行わせるように構成されている、制御装置を備えるシステム。
  2. 前記半導体ウェーハマップは、特性評価ツールから受け取られる、請求項１に記載のシステム。
  3. 前記半導体ウェーハマップは、パターンウェーハ形状ベースのマップを含む、請求項１に記載のシステム。
  4. 前記パターンウェーハ形状ベースのマップは、完全ウェーハ回路配置マップを含む、請求項３に記載のシステム。
  5. 前記１つ又は複数の組のプログラム命令は、前記１つ又は複数のプロセッサに、前記フィルタリングされた半導体ウェーハマップを前記複数のダイの１つ又は複数の選ばれた空間特性に基づいて前記複数のダイに分離させるように構成されている、請求項１に記載のシステム。
  6. 前記１組のダイ比較統計量を生成する前記ステップは、前記複数のダイのうちの１組のダイを比較するステップを含む、請求項１に記載のシステム。
  7. 前記複数のダイのうちの前記１組のダイは、中央ダイと、１つ又は複数の近接ダイとを含む、請求項６に記載のシステム。
  8. 前記１つ又は複数の近接ダイは、前記中央ダイに隣接している、請求項７に記載のシステム。
  9. 前記複数のダイのうちの前記１組のダイを比較する前記ステップは、前記中央ダイに対応するデータから前記１つ又は複数の近接ダイに対応するデータを減算することによって比較データを生成するステップを含む、請求項７に記載のシステム。
  10. 前記複数のダイのうちの前記１組のダイを比較する前記ステップは、前記中央ダイに対応するデータから少なくとも２つの近接ダイに対応するデータを減算することによって比較データを生成するステップを含む、請求項９に記載のシステム。
  11. 前記１組のダイ比較統計量は、前記生成された比較データから決定される、請求項９に記載のシステム。
  12. 前記１組のダイ比較統計量は、前記複数のダイのうちの前記１組のダイ内の複数のピクセルについて生成される、請求項１１に記載のシステム。
  13. 前記１組のダイ比較統計量は、前記複数のダイのうちの前記１組のダイ内の前記複数のピクセルについてピクセル毎に決定される、請求項１２に記載のシステム。
  14. 前記少なくとも１つの検査閾値は、前記１組のダイ比較統計量に基づいて確立される、請求項１１に記載のシステム。
  15. 前記生成された１組のダイ比較統計量に基づいて前記少なくとも１つの検査閾値を確立するステップは、１つ又は複数のデータ分析アルゴリズムを前記生成された１組のダイ比較統計量に適用するステップを含む、請求項１４に記載のシステム。
  16. 前記少なくとも１つの逸脱は、前記生成された比較データの値が前記確立された少なくとも１つの検査閾値を上回るときに検出される、請求項１５に記載のシステム。
  17. 前記少なくとも１つの検査閾値は、ユーザ指定される、請求項１１に記載のシステム。
  18. 前記１つ又は複数の組のプログラム命令は、前記１つ又は複数のプロセッサに、
    １つ又は複数の作製プロセスの性能を改善するために、１つ又は複数の制御信号を少なくとも１つのプロセスツールに提供するステップであって、前記１つ又は複数の制御信号は前記少なくとも１つの逸脱に基づいて生成される、ステップ
    を行なわせるように更に構成されている、請求項１に記載のシステム。
  19. １つ又は複数の作製プロセスの前記性能を改善する前記ステップは、前記１つ又は複数の作製プロセスによって生じさせられた１つ又は複数の逸脱を低減するように前記少なくとも１つのプロセスツールを調節するステップを含む、請求項１８に記載のシステム。
  20. 前記１つ又は複数の制御信号は、フィードフォワードループ又はフィードバックループのうちの少なくとも１つを介して前記少なくとも１つのプロセスツールに提供される、請求項１８に記載のシステム。
  21. 特性評価ツールと、
    制御装置であって、前記制御装置は、１つ又は複数のプロセッサと１つ又は複数の組のプログラム命令を記憶するように構成されたメモリとを含み、前記１つ又は複数のプロセッサは、前記１つ又は複数の組のプログラム命令を実行するように構成されており、前記１つ又は複数の組のプログラム命令は、前記１つ又は複数のプロセッサに、
    フィルタリングを前記特性評価ツールからの半導体ウェーハマップに適用するステップと、
    前記フィルタリングされた半導体ウェーハマップを複数のダイに分離するステップと、
    前記複数のダイについて１組のダイ比較統計量を生成するステップと、
    少なくとも１つの検査閾値を前記１組のダイ比較統計量に適用することによって少なくとも１つの逸脱マップを生成するステップと、
    前記少なくとも１つの逸脱マップ内の少なくとも１つの逸脱を検出するステップと、
    を行なわせるように構成されている、制御装置と、を備えるシステム。
  22. 前記少なくとも１つの検査閾値は、前記１組のダイ比較統計量に基づいて確立される、請求項２１に記載のシステム。
  23. 前記少なくとも１つの検査閾値は、ユーザ指定される、請求項２１に記載のシステム。
  24. 前記１つ又は複数の組のプログラム命令は、前記１つ又は複数のプロセッサに、
    １つ又は複数の作製プロセスの性能を改善するために、１つ又は複数の制御信号を少なくとも１つのプロセスツールに提供するステップであって、前記１つ又は複数の制御信号は、前記少なくとも１つの逸脱に基づいて生成される、ステップ
    を行わせるように更に構成されている、請求項２１に記載のシステム。
  25. フィルタリングを半導体ウェーハマップに適用するステップと、
    前記フィルタリングされた半導体ウェーハマップを複数のダイに分離するステップと、
    前記複数のダイについて１組のダイ比較統計量を生成するステップと、
    少なくとも１つの検査閾値を前記１組のダイ比較統計量に適用することによって、少なくとも１つの逸脱マップを生成するステップと、
    前記少なくとも１つの逸脱マップ内の少なくとも１つの逸脱を検出するステップと、
    を含む方法。
  26. 前記少なくとも１つの検査閾値は、前記１組のダイ比較統計量に基づいて確立される、請求項２５に記載の方法。
  27. 前記少なくとも１つの検査閾値は、ユーザ指定される、請求項２５に記載の方法。
  28. １つ又は複数の作製プロセスの性能を改善するために、１つ又は複数の制御信号を少なくとも１つのプロセスツールに提供するステップであって、前記１つ又は複数の制御信号は、前記少なくとも１つの逸脱に基づいて生成される、ステップ
    を更に含む、請求項２５に記載の方法。
JP2020571333A 2018-03-10 2019-03-08 プロセス誘起逸脱特性評価 Active JP7097466B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201862641297P 2018-03-10 2018-03-10
US62/641,297 2018-03-10
US16/273,876 US10585049B2 (en) 2018-03-10 2019-02-12 Process-induced excursion characterization
US16/273,876 2019-02-12
PCT/US2019/021389 WO2019177895A1 (en) 2018-03-10 2019-03-08 Process-induced excursion characterization

Publications (3)

Publication Number Publication Date
JP2021515993A JP2021515993A (ja) 2021-06-24
JPWO2019177895A5 JPWO2019177895A5 (ja) 2022-03-10
JP7097466B2 true JP7097466B2 (ja) 2022-07-07

Family

ID=67843829

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020571333A Active JP7097466B2 (ja) 2018-03-10 2019-03-08 プロセス誘起逸脱特性評価

Country Status (8)

Country Link
US (1) US10585049B2 (ja)
JP (1) JP7097466B2 (ja)
KR (1) KR102443351B1 (ja)
CN (1) CN111937129B (ja)
IL (1) IL277250B2 (ja)
SG (1) SG11202008760WA (ja)
TW (1) TWI797271B (ja)
WO (1) WO2019177895A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11656274B2 (en) * 2021-02-15 2023-05-23 Kla Corporation Systems and methods for evaluating the reliability of semiconductor die packages
US20230128335A1 (en) * 2021-10-22 2023-04-27 Nanya Technology Corporation Manufacturing and measuring system for semiconductor structures

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009516832A (ja) 2005-11-18 2009-04-23 ケーエルエー−テンカー テクノロジィース コーポレイション 検査データと組み合わせて設計データを使用するための方法及びシステム
US20100057391A1 (en) 2008-08-29 2010-03-04 St Pierre Eric R Classification of spatial patterns on wafer maps
US20100067781A1 (en) 2003-11-19 2010-03-18 Kla-Tencor Corporation Process Excursion Detection
US20150234000A1 (en) 2014-02-14 2015-08-20 Texas Instruments Incorporated Real Time Semiconductor Process Excursion Monitor

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3698075B2 (ja) 2001-06-20 2005-09-21 株式会社日立製作所 半導体基板の検査方法およびその装置
US6885977B2 (en) 2002-12-20 2005-04-26 Applied Materials, Inc. System to identify a wafer manufacturing problem and method therefor
JP3896996B2 (ja) 2003-06-27 2007-03-22 株式会社日立製作所 回路パターンの検査装置および検査方法
KR100909474B1 (ko) * 2005-08-10 2009-07-28 삼성전자주식회사 웨이퍼 결함지수를 사용하여 국부성 불량 모드를 갖는결함성 반도체 웨이퍼의 검출 방법들 및 이에 사용되는장비들
US7570796B2 (en) 2005-11-18 2009-08-04 Kla-Tencor Technologies Corp. Methods and systems for utilizing design data in combination with inspection data
EP1982160A4 (en) 2006-02-09 2016-02-17 Kla Tencor Tech Corp METHOD AND SYSTEMS FOR DETERMINING A WAFER FEATURE
US8611639B2 (en) * 2007-07-30 2013-12-17 Kla-Tencor Technologies Corp Semiconductor device property extraction, generation, visualization, and monitoring methods
KR101253916B1 (ko) * 2009-02-03 2013-04-16 큐셉트 테크놀로지스 인크. 비 진동 접촉 전위차 센서를 이용한 패터닝된 웨이퍼 검사 시스템
US10192303B2 (en) * 2012-11-12 2019-01-29 Kla Tencor Corporation Method and system for mixed mode wafer inspection
IL310602A (en) * 2014-08-29 2024-04-01 Asml Netherlands Bv Metrological method, purpose and substrate
KR102595447B1 (ko) * 2014-11-19 2023-10-27 데카 테크놀로지 유에스에이 인코포레이티드 유닛 특정적 패턴화의 자동화된 광학 검사
US10747830B2 (en) * 2014-11-21 2020-08-18 Mesh Labs Inc. Method and system for displaying electronic information
US9779202B2 (en) * 2015-06-22 2017-10-03 Kla-Tencor Corporation Process-induced asymmetry detection, quantification, and control using patterned wafer geometry measurements

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100067781A1 (en) 2003-11-19 2010-03-18 Kla-Tencor Corporation Process Excursion Detection
JP2009516832A (ja) 2005-11-18 2009-04-23 ケーエルエー−テンカー テクノロジィース コーポレイション 検査データと組み合わせて設計データを使用するための方法及びシステム
US20100057391A1 (en) 2008-08-29 2010-03-04 St Pierre Eric R Classification of spatial patterns on wafer maps
US20150234000A1 (en) 2014-02-14 2015-08-20 Texas Instruments Incorporated Real Time Semiconductor Process Excursion Monitor

Also Published As

Publication number Publication date
KR20200120748A (ko) 2020-10-21
IL277250A (en) 2020-10-29
CN111937129A (zh) 2020-11-13
US10585049B2 (en) 2020-03-10
CN111937129B (zh) 2022-04-29
US20190277777A1 (en) 2019-09-12
WO2019177895A1 (en) 2019-09-19
KR102443351B1 (ko) 2022-09-14
IL277250B2 (en) 2023-02-01
TWI797271B (zh) 2023-04-01
TW201940892A (zh) 2019-10-16
SG11202008760WA (en) 2020-10-29
IL277250B (en) 2022-10-01
JP2021515993A (ja) 2021-06-24

Similar Documents

Publication Publication Date Title
JP6762317B2 (ja) 基板の面内歪みを検査する方法およびシステム
JP6509212B2 (ja) プロセス誘起による歪みの予測、ならびにオーバーレイ誤差のフィードフォワード及びフィードバック修正
CN107003603B (zh) 同时光刻及蚀刻校正流程的方法
JP6785993B2 (ja) プロセスフィンガープリントのセットを維持する方法
JP7366920B2 (ja) 半導体デバイス製造中におけるウェハ特性解明データの自己相関及び複合ウェハ指標の生成
TWI747973B (zh) 度量系統、微影工具、度量工具及度量目標
JP7097466B2 (ja) プロセス誘起逸脱特性評価
KR102687904B1 (ko) 반도체 생산 중 프로세스-유도 변위 특성화
JP2015135874A5 (ja)
KR20200037858A (ko) 상보적 회절 패턴들의 쌍을 정렬시키는 방법 및 연관된 계측 방법 및 장치
JP6971322B2 (ja) フォトマスク及びレチクル検査並びにウェハプリントチェック検証のためのマルチカラム間隔
US9536039B2 (en) Optical proximity correction (OPC) accounting for critical dimension (CD) variation from inter-level effects
TWI734390B (zh) 自資料集中提取特徵
KR102723771B1 (ko) 반도체 디바이스 제조 동안의 웨이퍼 특성화 데이터의 자동 상관 및 복합 웨이퍼 메트릭의 생성
Kim et al. Computational metrology: enabling full-lot high-density fingerprint information without adding wafer metrology budget, and driving improved monitoring and process control

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220302

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220302

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20220302

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220531

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220627

R150 Certificate of patent or registration of utility model

Ref document number: 7097466

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150