JP6745973B2 - 分波回路、合波回路、およびチャネライザ中継器 - Google Patents
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Description
特許文献2の技術を適用した際に、運用中に発生する要求トラフィック変動に応じて、特定のエリアに割り振る信号帯域幅を変更したい場合を考える。この場合、本中継器が中継する各地上衛星端末とゲートウエイ局間、あるいは各地上衛星端末間の通信を止めてから、対象とするエリアの信号全体に対する周波数オフセット量やセレクタの再設定を行う必要がある。
図1は、本発明の実施の形態1において、隣接する2つのビームエリア#1、#2の周波数割り当ての例を示した図である。図1においては、ビームエリア#1の周波数割当て範囲をf1、ビームエリア#2の周波数割当て範囲をf2で示している。
まず初めに、本発明を用いることで、ユーザーリンク側のチャネライザ回路規模・消費電力が低減される効果が得られることについて、図2を用いて説明する。
図2のRx#1〜Rx#Nにおいて、受信アンテナ100、101、102、103によって地上からアナログ信号を受信する。受信されたアナログ信号は、ダウンコンバータ(D/C)200、201、202、203にて周波数変換が行われる。さらに、ダウンコンバート後のアナログ信号は、AD変換器(A/D)400、401、402、403を用いてデジタル信号に変換される。
スイッチマトリックス800、801からの信号は、フィーダリンク(F/L)合波回路部900、901により合波され、DA変換器(D/A)504、505を用いてアナログ信号に変換される。
次に、本実施の形態1における分波回路600の詳細について説明する。図3は、本発明の実施の形態1における分波回路600の構成図である。また、図4は、本発明の実施の形態1における図3中に記載の各周波数シフトデシメータ部(180〜182、190〜194、200〜207)の構成例を示す図である。なお、この周波数シフトデシメータ部は、周波数デシメーション回路に相当する。
分波回路部は、Rx#1とRx#2の中間周波数(IF)信号を入力信号として受信する。そして、受信された中間周波数(IF)信号は、周波数変換部160、161にてベースバンド信号に変換される。なお、本機能は、分波回路の入力信号がすでにベースバンド帯であれば、不要である。
次に、本実施の形態1における合波回路700の詳細について説明する。図8は、本発明の実施の形態1における合波回路700の構成図である。
各サブチャネル合波部290、291、292、293、294、295、296、297は、前段のスイッチマトリックス801よりサブチャネルデータを受信し、それぞれが、Z個のサブチャネルデータを合波する。
図10は、本発明の実施の形態1における図8の構成を備えた合波回路700の第1の動作例を示した図である。この図10は、図8の構成にて合波を行った際の、合波回路700でのセレクタ部(250、251、252)による対象帯域のセレクト処理の切り替えを示したものである。
Claims (9)
- 受信信号を複数の信号に分波可能な分波回路であって、
制御信号によって指定された信号の出力先に応じて、入力信号のいずれかを選択して、入力信号数よりも大きい出力信号数を有する複数の出力信号を生成するセレクタと、
前記セレクタから出力された複数の出力信号のそれぞれを入力し、前記制御信号によって指定された信号の出力先および信号の帯域幅に応じて、それぞれの入力信号に対して周波数変換処理、ローパスフィルタ処理、およびダウンサンプリング処理を施して出力信号を生成することで、前記それぞれの入力信号に含まれている抽出したいターゲット帯域部分を特定し、未使用の帯域部分が後段に出力されないように前記出力信号を生成する周波数デシメーション回路と
を組合せた周波数シフトデシメータ回路を複数段にわたってツリー型に接続した多段分波回路を有し、
N段で構成されるM段目(1≦M≦N)に設置される前記周波数シフトデシメータ回路は、出力信号の数が入力信号の数の2倍未満となるように構成されており、
前記多段分波回路は、2つ以上の受信信号を入力とし、
前記複数段におけるそれぞれの前記周波数シフトデシメータ回路は、前記制御信号に基づいて前記セレクタおよび前記周波数デシメーション回路が動作することで、前記未使用の帯域部分からなる信号が後段に出力されないようにして分波処理を実行する
分波回路。 - 前記多段分波回路は、割当帯域を変更する際には、それぞれの段において、前記制御信号に基づいて、帯域変更によって影響を受ける帯域の信号経路に関しては、前記セレクタによる出力信号の切り替えを行い、帯域変更によって影響を受けない帯域の信号経路に関しては、前記セレクタによる出力信号の切り替えを行わないことで、帯域変更が行われる帯域外の信号による通信を中断させることなく割当帯域変更を行う
請求項1に記載の分波回路。 - 前記周波数デシメーション回路は、前記ローパスフィルタ処理をハーフバンドフィルタで実行する
請求項1または2に記載の分波回路。 - 前記周波数デシメーション回路は、サンプリングレートを入力信号のデータ速度の半分にするようにして前記ダウンサンプリング処理を実行する
請求項1から3のいずれか1項に記載の分波回路。 - 入力した複数の信号を合波する合波回路であって、
制御信号によって指定された信号の出力先および信号の帯域幅に応じて、入力信号に対してアップサンプリング処理、ローパスフィルタ処理、および周波数変換処理を施して出力信号を生成する周波数インタポレーション回路と、
複数の前記周波数インタポレーション回路からのそれぞれの出力信号を入力とし、前記制御信号によって指定された信号の出力先に応じて、それぞれの入力に関して1つ以上の出力先への出力信号を生成するセレクタと、
前記セレクタからの複数の出力信号に関して、所望の帯域が隣り合う2つの出力信号を加算処理する加算回路と
を組合せた周波数インタポレータ回路を複数段にわたってトーナメント型に接続した多段合波回路を有し、
N段で構成されるM段目(1≦M≦N)に設置される前記周波数インタポレータ回路は、入力信号の数が出力信号の数の2倍未満となるように構成されており、
前記複数段におけるそれぞれの前記セレクタは、後段の加算回路において、前記加算処理を実行せず、前記隣り合う2つの出力信号の一方を通過させる処理を行う場合には、前記隣り合う2つの出力信号の他方に相当する部分にゼロを出力し、前記隣り合う2つの出力信号の他方が未使用の帯域部分となるように前記出力信号を生成し、
前記多段合波回路は、少なくとも使用帯域を一部に含む合波前の複数の信号を入力とし、
前記複数段におけるそれぞれの前記周波数インタポレータ回路は、前記制御信号に基づいて前記周波数インタポレーション回路、前記セレクタ、および前記加算回路が動作することで、前記未使用の帯域部分を後段で付加するようにして合波処理を実行する
合波回路。 - 前記多段合波回路は、割当帯域を変更する際には、それぞれの段において、前記制御信号に基づいて、帯域変更によって影響を受ける帯域の信号経路に関しては、前記セレクタによる切り替えを行い、帯域変更によって影響を受けない帯域の信号経路に関しては、前記セレクタによる出力信号の切り替えを行わないことで、帯域変更が行われる帯域外の信号による通信を中断させることなく割当帯域変更を行う
請求項5に記載の合波回路。 - 前記周波数インタポレーション回路は、前記ローパスフィルタ処理をハーフバンドフィルタで実行する
請求項5または6に記載の合波回路。 - 前記周波数インタポレーション回路は、サンプリングレートを入力信号のデータ速度の2倍に補間するようにして前記アップサンプリング処理を実行する
請求項5から7のいずれか1項に記載の合波回路。 - 請求項1〜4のいずれか1項に記載の分波回路と、
請求項5〜8のいずれか1項に記載の合波回路と、
前記分波回路および前記合波回路のそれぞれに対して、前記制御信号を出力することで、割当帯域の変更処理を実行する制御部と
を備えたチャネライザ中継器。
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