JP6736314B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は半導体装置の製造方法に関し、特に多結晶シリコン層のパターン対しセルフアライン的に形成されるイオン注入不純物層の製造方法に関する。

多結晶シリコン層のパターンに対するセルフアライン的な不純物形成の利用例の一つとして、従来ＭＯＳトランジスタの製造において、トランジスタのソース・ドレイン領域の不純物層を形成する為、以下に示す工程をとっている。

まず、図２（ａ）に示す様に、例えばシリコン基板１１に、素子分離絶縁膜１２と、ゲート絶縁膜１３を形成する。続いて多結晶シリコン層１４をシリコン基板１１上の全面に形成した後、フォトレジストを塗布し多結晶シリコン層１４のパターニングに対応したフォトマスクで露光を行い、第１のフォトレジスト層１５を形成する。

次に図２（ｂ）に示す様に、第１のフォトレジスト層１５をマスク材にして多結晶シリコン層１４をエッチング除去し、多結晶シリコン層１４から成るゲート電極１４−１、１４−２、抵抗１４−３及び配線を形成した後、第１のフォトレジスト層１５を除去する。

次に図２（ｃ）に示す様に、所望の、例えばゲート電極１４−１を電極とするＭＯＳトランジスタのソース・ドレインが所望の領域に形成されるよう、第２のフォトレジスト層１６をパターニングし、ソース・ドレイン不純物層１７をイオン注入法によって選択的に形成する。

この時不純物のイオン注入が行われる、第２のフォトレジスト層１６の開口部は、所望のＭＯＳトランジスタのソース・ドレイン領域上のみでなく、ゲート電極１４−１上にも形成されているので、ゲート電極１４−１がイオン注入時のマスクとなり、ゲート電極１４−１にセルフアライン的にソース・ドレイン不純物層１７を形成する事ができるようになっている。

これにより、以下に示す利点を有する事になる。
（１）ソース・ドレイン不純物層とゲート電極とのフォトレジストパターン加工の合わせずれを考慮する必要が無く、その分トランジスタの微細化が可能となる。
（２）ソース・ドレイン不純物層用のフォトレジストパターンを必要以上に微細に加工する必要が無く、少なくともソース・ドレイン不純物層用の加工をより平易に行う事ができる。

以上示したように、多結晶シリコン層のゲート電極パターンに対しセルフアライン的にソース・ドレイン不純物層を持つＭＯＳトランジスタが形成される。
更に、図２（ｄ）に示す様に、必要に応じ、例えばゲート電極１４−２を電極とするＭＯＳトランジスタに対し、上記図２（ｃ）の工程を所望の領域に繰り返し行う事で、ソース・ドレイン不純物層１８を形成し、複数種類のＭＯＳトランジスタを形成する。

セルフアライン的にソース・ドレイン不純物層を持つＭＯＳトランジスタおよびその製造方法は良く知られており、例えば、非特許文献１には上記手段によってＭＯＳトランジスタのソース・ドレイン不純物層を形成する方法が開示されている。

岸野正剛著「超ＬＳＩ材料・プロセスの基礎」オーム社、昭和６２年１２月２５日、ｐ．１１−１２

しかしながら、非特許文献１に示されたＭＯＳトランジスタの製造方法では以下に示す不具合を有する。
トランジスタのゲート電極として一般的に使用される多結晶シリコン層は単結晶グレインの集合体から成る為、ソース・ドレイン不純物のイオン注入時に注入不純物がグレイン間の隙間を通るチャネリング現象により、多結晶シリコン層からなるゲート電極を突き抜け、ゲート電極下シリコン基板のトランジスタのチャネル領域にも不純物が注入されてしまう。

これは、トランジスタの閾値を決める重要要素の一つであるチャネル領域の不純物濃度が大きくばらつく要因となり、トランジスタ性能の安定化を阻害する事になる。
そこで、本願発明においては、チャネリング現象を防ぎ、トランジスタの閾値を安定化させることを可能とするＭＯＳトランジスタの製造方法を提供することを課題とする。

上記課題を解決する為に本発明では、多結晶シリコン層のパターンに対しセルフアライン的に不純物層を形成する際、以下に記載する手段をとる。
（１）多結晶シリコン層のパターニングに使用した第１のフォトレジスト層を残したまま、不純物をイオン注入する。
（２）多結晶シリコン層のパターニングに使用した第１のフォトレジスト層を残したまま、不純物層用の第２のフォトレジスト層をパターニングし、不純物をイオン注入する。

本発明は、多結晶シリコン層のパターンに第１のフォトレジスト層を残したまま、不純物層形成のイオン注入を行う事により、以下に記載する効果を持つ。
（１）多結晶シリコン層のパターン越しのイオン注入時のチャネリング現象を抑制でき、例えばＭＯＳトランジスタのソース・ドレイン不純物層を多結晶シリコン層のゲート電極に対しセルフアライン的にイオン注入により形成しても、トランジスタのチャネル領域への不純物注入が無い為、トランジスタの閾値を安定化させる事ができる。
（２）イオン注入前に多結晶シリコン層のパターン上の第１のフォトレジスト層を除去する必要がなく、後続のフォトレジスト除去工程、例えば第２のフォトレジスト層除去時に第１のフォトレジスト層を除去できるので、工程削減が可能となる。

本発明の半導体装置の製造方法を示す工程順断面図である。 従来の半導体装置の製造方法を示す工程順断面図である。

以下、本発明の実施の形態について図面を参照して説明する。
まず図１（ａ）に示す様に、例えばシリコン基板１に、素子分離絶縁膜２と、ゲート絶縁膜３を形成する。続いて多結晶シリコン層４をシリコン基板１上の全面に形成した後、フォトレジストを塗布し多結晶シリコン層４のパターニングに対応したフォトマスクで露光を行い、第１のフォトレジスト層５を形成する。

引き続き、第１のフォトレジスト層５がパターニングされたシリコン基板表面にＵＶ（紫外線）照射を行い、フォトレジスト層５の表面に耐溶剤性及び耐露光性を持つレジスト硬化層６を形成する。

このときのＵＶ照射は、温度１７０〜１９０℃、ＵＶ露光量１２〜１５Ｊ／ｃｍ^２という範囲の条件であれば、目的とする耐溶剤性及び耐露光性を持つレジスト硬化層６を形成することができる。

一般にフォトレジストを露光・現像してパターン形成した後、やや高めの温度でベークを行いフォトレジスト内の有機溶剤を外部へ排出し、レジスト層を焼きしめる工程が入るが、このような単純なベークではフォトレジスト層表面に対する耐溶剤性や耐露光性の効果が期待できない。

次に、図１（ｂ）に示す様に、レジスト硬化層６を有する第１のフォトレジスト層５をマスク材にして多結晶シリコン層４をエッチング除去し、多結晶シリコン層４から成るゲート電極４−１、４−２、抵抗膜４−３及び配線を形成する。ゲート電極や抵抗膜としては多結晶シリコン層のほか、チタンやタンタルやタングステンドなどの高融点金属やそれらの金属シリサイドなどの単層膜または積層膜を用いても良い。

これに引き続き、ゲート電極４−１、４−２、抵抗膜４−３及び配線の上にレジスト硬化層６を有する第１のフォトレジスト層５を残したまま、必要であれば、シリコン基板１全面にイオン注入を行い、多結晶シリコン層からなるゲート電極４−１、４−２に対してセルフアライン的にソース・ドレイン不純物層７を形成しても良い。ゲート電極４−１、４−２、抵抗膜４−３及び配線の上にはレジスト硬化層６を有する第１のフォトレジスト層５があるので、イオン注入された不純物イオンのチャネリングを抑制することができる。

次に、図１（ｃ）に示す様に、レジスト硬化層６を有する第１のフォトレジスト層５の上から第２のフォトレジスト層８を塗布してからパターニングする。第１のフォトレジスト膜５はパターン形成され、更に下地の多結晶シリコン層４がエッチングされているため、シリコン基板表面には第１のレジスト層５の厚みに多結晶シリコン層４の厚みを加えた段差が存在する。この段差が第２のフォトレジスト層８の塗れ拡がりを邪魔して塗布ムラを発生することがある。第２のフォトレジスト層形成においてレジスト塗布するときのレジスト滴下量を第１のフォトレジスト層形成においてレジスト塗布するときのレジスト滴下量よりも多くすることで上述の塗布ムラを回避することが可能となる。後述の第３のフォトレジスト層形成においても同様で、第３のフォトレジスト層形成においてレジスト塗布するときのレジスト滴下量を第１のフォトレジスト層形成においてレジスト塗布するときのレジスト滴下量よりも多くすることで上述の塗布ムラを回避することが可能となる。なお、第２のフォトレジスト層形成におけるレジスト滴下量と第３のフォトレジスト層形成におけるレジスト滴下量は同量で構わない。第２および第３のフォトレジスト層形成においてレジスト塗布するレジストの粘度を第１のフォトレジスト層形成においてレジスト塗布するレジストの粘度よりも高くするという手法を用いることでも塗布ムラを回避することが可能である。

次に、所望の、例えばゲート電極４−１を電極とするＭＯＳトランジスタのソース・ドレインが所望の領域に形成されるように第２のフォトレジスト層８に開口部を設け、ソース・ドレイン不純物層９をイオン注入法によって選択的に形成する。開口部には、最初に形成されたレジスト硬化層６を有する第１のフォトレジスト層５が露出されている。

不純物のイオン注入が行われる、第２のフォトレジスト層８の開口部は、所望のＭＯＳトランジスタのソース・ドレイン領域上のみでなく、ゲート電極４−１上にも形成されるが、第１のフォトレジスト層５に第２のフォトレジスト層８を形成するダブルレジスト法を用いているので、所望のゲート電極を第１のフォトレジスト層で選択的にマスクする事が可能となり、多結晶シリコン層から成るゲート電極に対しセルフアライン的に不純物のイオン注入が所望の部分だけに選択的に行える。ゲート電極４−１の上にはレジスト硬化層６を有する第１のフォトレジスト層５があるので、イオン注入された不純物イオンのチャネリングを抑制することができる。

これにより、以下に示す利点を有する事になる。
（１）ソース・ドレイン不純物層とゲート電極とのフォトレジストパターン加工の合わせずれを考慮する必要が無く、その分トランジスタの微細化が可能となる。
（２）ソース・ドレイン不純物層用のフォトレジストパターンを必要以上に微細に加工する必要が無く、少なくともソース・ドレイン不純物層用の加工をより平易に行う事ができる。
（３）多結晶シリコン層から成るゲート電極上にフォトレジスト層があるので、不純物イオン注入時のチャネリングを抑制する事ができる。
（４）イオン注入前に多結晶シリコン層のパターン上の第１のフォトレジスト層を除去する必要がなく、後続のフォトレジスト除去工程、例えば第２のフォトレジスト層除去時に第１のフォトレジスト層を除去できるので、工程削減が可能となる。

また、先の図１（ａ）で示した第１のフォトレジスト層５に硬化層６がある事で、第２のフォトレジスト層８を塗布しても第１のフォトレジスト層５に溶剤が浸透せず、第１のフォトレジスト層のパターンが崩れる事がない。

更に、第２のフォトレジスト層８にリワークが必要になった場合、第２のフォトレジスト層が塗布、あるいはパターニングされたシリコン基板表面を、フォトマスクを使わず全面露光する事で可能となる。第２のフォトレジスト層がパターニングされ第１のフォトレジスト層５が露呈していても、レジスト硬化層６により耐露光性と耐溶剤性がある為、全面露光とその後に続く第２のフォトレジスト層除去の為のアルカリ溶剤処理が第１のフォトレジスト層に影響を与える事は無い。以上示したようにして多結晶シリコン層のゲート電極パターンに対しセルフアライン的にソース・ドレイン不純物層を持つＭＯＳトランジスタが形成される。

また、ＵＶ照射によるレジスト硬化層６の形成を、第１のフォトレジスト層５のパターニング後ではなく、多結晶シリコン層４のエッチング後に行う事でも耐露光性と耐溶剤性の効果を得る事は可能であるが、一般的にはＵＶ照射による焼きしめによって第１のフォトレジスト層の縮退が発生する為、エッチングされた多結晶シリコン層４のパターンより内側に、レジスト硬化層６をもつ第１のフォトレジスト層５が形成され、レジストが縮退した部分は多結晶シリコン層の表面が露呈する事となる。

この多結晶シリコン層の表面が露呈した部分は、後に続くソース・ドレイン不純物のイオン注入において、マスク材となるのは多結晶シリコン層のみとなり、前述の課題として挙げたイオン注入のチャネリングによってゲート電極下シリコン基板のトランジスタのチャネル領域にも不純物が注入されてしまい、トランジスタの閾値ばらつきを大きくしてしまう。さらに程度が酷ければ多結晶シリコン層の表面露呈部直下にもソース・ドレイン領域が形成され、ゲート電極パターンに対しセルフアライン的にソース・ドレイン不純物層を形成する事に支障を来たす事になる。

一方、本願実施例で説明したように、第１のフォトレジスト層５のパターニング後、多結晶シリコン層４のエッチング前にＵＶ照射を行い、レジスト硬化層６を形成すれば、多結晶シリコン層のエッチングは縮退後のフォトレジストパターンをマスクにして行われるため、エッチング後の多結晶シリコン層によるゲート電極の全ての上表面がレジスト硬化層６を持つ第１のフォトレジスト層で覆われた状態を維持でき、ソース・ドレイン不純物イオン注入時の完全なマスク材となる為、ソース・ドレイン不純物のゲート電極に対するセルフアライン的形成や、チャネリング防止を完璧に行う事ができる。

更に、図１（ｄ）に示す様に、必要であれば、例えばゲート電極４−２を電極とするＭＯＳトランジスタに対し、上記図１（ｃ）の工程を所望の領域に繰り返し行う事で、ソース・ドレイン不純物層１０を形成し、複数種類のＭＯＳトランジスタを形成することが可能である。即ち、第２のフォトレジスト層を選択的に除去した後に第１のフォトレジスト層上に第３のフォトレジスト層を塗布後パターニングして第３のフォトレジスト層の一部に第２の開口部を設けて、この第２の開口部に第１のフォトレジスト層を露出させ、そして、第２の開口部から第２の不純物をイオン注入してソース・ドレイン不純物層を形成することを、塗布するフォトレジスト層、開口部、不純物を変化させて繰り返し行うことで複数種類のＭＯＳトランジスタを形成することが可能である。

図１（ｃ）の工程を繰り返し行う場合、多結晶シリコン層上の第１のフォトレジスト層上にダブルレジストとして形成されるソース・ドレイン不純物層用のフォトレジスト層は、ソース・ドレイン不純物層のイオン注入濃度が５×１０^１４ａｔｍｓ／ｃｍ^２以下であれば、湿式法すなわちフォトレジスト除去用溶剤のみでも除去可能である為、第１のフォトレジスト硬化層の対溶剤性が持続する限り、多結晶シリコン層上に第１のフォトレジスト層を残したままの不純物層用フォトレジスト層形成とイオン注入処理を複数回行う事が可能である。

一方、レジスト硬化層を持つフォトレジスト層には、高濃度インプラ等処理後のフォトレジスト層に一般的に適用されるフォトレジストのアッシング処理を実施する。第１のフォトレジスト層５にはレジスト硬化層６があるが、レジスト表面部分のみなのでアッシング処理により硬化層６の除去が可能であり、レジスト硬化層６を除去後は通常のフォトレジスト除去用溶剤で第１、及びダブルレジストとして形成されたフォトレジスト層の双方の除去が可能である。

勿論、ダブルレジストとして形成されたフォトレジスト層を除去後、第１のフォトレジストにアッシング処理を実施し溶剤処理により第１のフォトレジストを除去してもなんら問題無い。

尚、本発明におけるソース・ドレイン不純物層とは、高濃度のＮ型、もしくはＰ型不純物層に限定されるものではなく、ＭＯＳトランジスタの最終形態でソース・ドレインを構成する一部となる、例えばＬＤＤ（Lightly Doped Drain）やＤＤＤ（Double Diffused Drain）、ソース・ドレイン間パンチスルーストッパーとしてのポケットインプラ層やハローインプラ層をも含む。

同様に、本発明は、ＭＯＳトランジスタのソース・ドレイン不純物層の製造方法を一例として挙げたが、それに限定されるものではなく、多結晶シリコン層のパターンに対してセルフアライン的に形成する、不純物層の製造方法に適用可能である事は言うまでもない。

１、１１ シリコン基板
２、１２ 素子分離絶縁膜
３、１３ ゲート絶縁膜
４、１４ 多結晶シリコン層
４−１、４−２、１４−１、１４−２ ゲート電極
４−３、１４−３ 多結晶シリコン層からなる配線・抵抗膜
５、１５ 第１のフォトレジスト層
６ レジスト硬化層
７、９、１０、１７、１８ ソース・ドレイン不純物層
８、１６ 第２のフォトレジスト層

Claims (10)

1. 半導体基板上の多結晶シリコン層のパターンに対しセルフアライン的に不純物層を形成する半導体装置の製造方法において、
   半導体基板上に多結晶シリコン層を形成する工程と、
   前記多結晶シリコン層上にダブルレジスト層を構成する第１のフォトレジスト層を塗布してからパターニングする工程と、
   パターニングされた前記第１のフォトレジスト層にＵＶ照射をする工程と、
   前記ＵＶ照射した第１のフォトレジスト層をマスクとして前記多結晶シリコン層をエッチングして前記多結晶シリコン層からなるゲート電極および抵抗膜を形成する工程と、
   前記ＵＶ照射した第１のフォトレジスト層を残したまま、前記半導体基板の全面にイオン注入を行い、前記多結晶シリコン層からなるゲート電極に対してセルフアライン的に高濃度のソース・ドレイン不純物層を形成する工程と、
   前記ＵＶ照射した第１のフォトレジスト層上に第２のフォトレジスト層を塗布後パターニングして前記第２のフォトレジスト層の一部に開口部を設け、前記開口部に前記第１のフォトレジスト層を露出させる工程と、
   前記開口部に第１の不純物をイオン注入する工程と、
   からなることを特徴とする半導体装置の製造方法。
2. 前記第１の不純物をイオン注入する工程に続き、前記第２のフォトレジスト層を除去する工程と、
   前記第１のフォトレジスト層上に第３のフォトレジスト層を塗布後パターニングして前記第３のフォトレジスト層の一部に第２の開口部を設け、前記第２の開口部に前記第１のフォトレジスト層を露出させる工程と、
   前記第２の開口部に第２の不純物をイオン注入する工程と、
   をさらに有する請求項１記載の半導体装置の製造方法。
3. 前記第２のフォトレジスト層を除去する工程において、フォトレジスト除去用溶剤を用いることを特徴とする請求項２記載の半導体装置の製造方法。
4. 前記開口部が少なくともＭＯＳトランジスタの高濃度のソース・ドレイン不純物層形成領域を含むことを特徴とする請求項１乃至３のいずれか１項記載の半導体装置の製造方法。
5. 前記パターニングされた前記第１のフォトレジスト層にＵＶ照射する工程を、前記第１のフォトレジスト層をパターニングする工程後、かつ前記多結晶シリコン層をエッチングする工程前に行う事を特徴とする請求項１記載の半導体装置の製造方法。
6. 前記パターニングされた前記第１のフォトレジスト層にＵＶ照射する工程を、前記第１のフォトレジスト層をパターニングする工程後、かつ前記多結晶シリコン層をエッチングする工程前に行う事を特徴とする請求項２乃至４のいずれか１項記載の半導体装置の製造方法。
7. 前記第２のフォトレジスト層形成におけるレジスト滴下量を前記第１のフォトレジスト層形成におけるレジスト滴下量よりも多くすることを特徴とする請求項１乃至６のいずれか１項記載の半導体装置の製造方法。
8. 前記第３のフォトレジスト層形成におけるレジスト滴下量を前記第１のフォトレジスト層形成におけるレジスト滴下量よりも多くすることを特徴とする請求項２乃至４のいずれか１項、または請求項６記載の半導体装置の製造方法。
9. 前記第２のフォトレジスト層形成におけるレジストの粘度を前記第１のフォトレジスト層形成におけるレジストの粘度よりも高くすることを特徴とする請求項１乃至６のいずれか１項記載の半導体装置の製造方法。
10. 前記第３のフォトレジスト層形成におけるレジストの粘度を前記第１のフォトレジスト層形成におけるレジストの粘度よりも高くすることを特徴とする請求項２乃至４のいずれか１項、または請求項６記載の半導体装置の製造方法。

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