JP6629351B2 - Ｗｌｃｓｐの縦型インダクタ - Google Patents

Ｗｌｃｓｐの縦型インダクタ Download PDF

Info

Publication number
JP6629351B2
JP6629351B2 JP2017560262A JP2017560262A JP6629351B2 JP 6629351 B2 JP6629351 B2 JP 6629351B2 JP 2017560262 A JP2017560262 A JP 2017560262A JP 2017560262 A JP2017560262 A JP 2017560262A JP 6629351 B2 JP6629351 B2 JP 6629351B2
Authority
JP
Japan
Prior art keywords
trace
inductor
core
dielectric layer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017560262A
Other languages
English (en)
Other versions
JP2018524800A (ja
Inventor
ヴォルター，アンドレアス
マイヤー，トルシュテン
クノブリンガー，ゲルハルト
Original Assignee
インテル アイピー コーポレイション
インテル アイピー コーポレイション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インテル アイピー コーポレイション, インテル アイピー コーポレイション filed Critical インテル アイピー コーポレイション
Publication of JP2018524800A publication Critical patent/JP2018524800A/ja
Application granted granted Critical
Publication of JP6629351B2 publication Critical patent/JP6629351B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F17/0033—Printed inductances with the coil helically wound around a magnetic core
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/06—Mounting, supporting or suspending transformers, reactors or choke coils not being of the signal type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/02—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/02—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets
    • H01F41/04—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets for manufacturing coils
    • H01F41/041—Printed circuit coils
    • H01F41/046—Printed circuit coils structurally combined with ferromagnetic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F2017/0086—Printed inductances on semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/28—Coils; Windings; Conductive connections
    • H01F27/2804—Printed windings
    • H01F2027/2814—Printed windings with only part of the coil or of the winding in the printed circuit board, e.g. the remaining coil or winding sections can be made of wires or sheets
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F38/00—Adaptations of transformers or inductances for specific applications or functions
    • H01F38/20—Instruments transformers
    • H01F38/22—Instruments transformers for single phase ac
    • H01F38/28—Current transformers
    • H01F38/30—Constructions
    • H01F2038/305—Constructions with toroidal magnetic core
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03464—Electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
    • H01L2224/1132—Screen printing, i.e. using a stencil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16265—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16265—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H01L2224/16267—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Coils Or Transformers For Communication (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明の実施形態は、概して、半導体デバイスの製造に関する。特に、本発明の実施形態は、半導体デバイスのためのインダクタ及びそのようなデバイスを製造する方法に関する。
インダクタは、無線プラットフォーム用のＲＦ回路の重要な要素である。一般に、インダクタは、半導体チップの表面上に形成される。しかしながら、チップ表面上にインダクタを形成することは、インダクタとダイ内の回路との間の望ましくないカップリングを生じさせるとともに、半導体チップ上の貴重な表面積を減少させてしまう。従って、オンチップのインダクタを、デバイスパッケージングに統合されたインダクタで置き換えることが望ましい。ウエハレベルチップサイズパッケージ（ＷＬＣＳＰ）において、パッケージに一体化されるインダクタは典型的に平面状のインダクタである。平面インダクタにおいては、導電コイルの面が、当該インダクタが接続される半導体ダイの表面に対して実質的に平行である。ＷＬＣＳＰではデバイスパッケージが半導体チップの外縁の外側まで延在しないため、ＷＬＣＳＰのパッケージング内に形成される平面インダクタは、オンチップインダクタと同様の欠点を有する。第１に、平面インダクタでは、磁束線の大部分が半導体ダイの表面に侵入する。インダクタによって形成される磁束線は渦電流を誘起し、この渦電流がインダクタに結合し戻って、インダクタの品質係数の望ましくない低下をもたらす。さらに、平面インダクタの導電コイルは、半導体ダイの表面の近くに配置される。ダイ表面に対する導電コイルの近接は、半導体ダイとインダクタとの間の望ましくない容量結合を生み出す。
非平面状のインダクタを形成する１つのアプローチは、ワイヤボンディング技術を使用してインダクタの導電コイルを形成するものである。しかしながら、半導体ダイの表面に直接的にコイルをワイヤボンディングすることは、ダイの表面にかなりの機械的応力を生じさせる。今のチップ技術は、脆弱なｌｏｗ−ｋ及び超ｌｏｗ−ｋ誘電体をバック・エンド・オブ・ライン（ＢＥＯＬ）スタックに使用している。多くのケースで、ワイヤボンディングによってＢＥＯＬスタックを損傷させるリスクがあまりに高いと考えられる。
本発明の一実施形態に従った、コアの周りにインダクタが形成されたマイクロエレクトロニクスデバイスの断面の例示である。 本発明の一実施形態に従った、コアの周りにインダクタが形成され且つコアが導電コイルの第１のトレース及び第３のトレースと接触しているマイクロエレクトロニクスデバイスの断面の例示である。 本発明の一実施形態に従った、コアの周りに及びコアを貫いて導電コイルが形成されたインダクタを有するマイクロエレクトロニクスデバイスの断面の例示である。 本発明の一実施形態に従った、コアの周りにインダクタが形成され、且つインダクタの一部が半導体ダイのバック・エンド・オブ・ラインスタック内に形成された、マイクロエレクトロニクスデバイスの断面の例示である。 本発明の一実施形態に従った、コアの周りに形成された複数の導電コイルを持つインダクタを有するマイクロエレクトロニクスデバイスの平面図の例示である。 本発明の一実施形態に従った、コアの周りに形成された複数の導電コイルを持つ変圧器を有するマイクロエレクトロニクスデバイスの平面図の例示である。 図３Ａ−３Ｉは、本発明の一実施形態に従った、コアの周りにインダクタが形成されたマイクロエレクトロニクスデバイスを形成するのに使用され得る処理操作の断面の例示である。 図３Ａ−３Ｉは、本発明の一実施形態に従った、コアの周りにインダクタが形成されたマイクロエレクトロニクスデバイスを形成するのに使用され得る処理操作の断面の例示である。 図３Ａ−３Ｉは、本発明の一実施形態に従った、コアの周りにインダクタが形成されたマイクロエレクトロニクスデバイスを形成するのに使用され得る処理操作の断面の例示である。 図３Ａ−３Ｉは、本発明の一実施形態に従った、コアの周りにインダクタが形成されたマイクロエレクトロニクスデバイスを形成するのに使用され得る処理操作の断面の例示である。 図３Ａ−３Ｉは、本発明の一実施形態に従った、コアの周りにインダクタが形成されたマイクロエレクトロニクスデバイスを形成するのに使用され得る処理操作の断面の例示である。 図３Ａ−３Ｉは、本発明の一実施形態に従った、コアの周りにインダクタが形成されたマイクロエレクトロニクスデバイスを形成するのに使用され得る処理操作の断面の例示である。 図３Ａ−３Ｉは、本発明の一実施形態に従った、コアの周りにインダクタが形成されたマイクロエレクトロニクスデバイスを形成するのに使用され得る処理操作の断面の例示である。 図３Ａ−３Ｉは、本発明の一実施形態に従った、コアの周りにインダクタが形成されたマイクロエレクトロニクスデバイスを形成するのに使用され得る処理操作の断面の例示である。 図３Ａ−３Ｉは、本発明の一実施形態に従った、コアの周りにインダクタが形成されたマイクロエレクトロニクスデバイスを形成するのに使用され得る処理操作の断面の例示である。 本発明の一実施形態に従った、第１のルーティング層を持つパッケージングされたインダクタを有するマイクロエレクトロニクスデバイスの断面の例示である。 本発明の一実施形態に従った、第１のルーティング層及び第２のルーティング層を持つパッケージングされたインダクタを有するマイクロエレクトロニクスデバイスの断面の例示である。 本発明の一実施形態に従った、第１のルーティング層を持ち且つ半導体上の第１の再配線層に取り付けられた、パッケージングされたインダクタを有した、マイクロエレクトロニクスデバイスの断面の例示である。 本発明の一実施形態に従った、ワイヤボンディングされたインダクタであるパッケージングされたインダクタを有するマイクロエレクトロニクスデバイスの断面の例示である。 図５Ａ−５Ｆは、本発明の実施形態に従った、ワイヤボンディングされたパッケージングされたインダクタを形成するために実行され得る処理操作の断面の例示である。 図５Ａ−５Ｆは、本発明の実施形態に従った、ワイヤボンディングされたパッケージングされたインダクタを形成するために実行され得る処理操作の断面の例示である。 図５Ａ−５Ｆは、本発明の実施形態に従った、ワイヤボンディングされたパッケージングされたインダクタを形成するために実行され得る処理操作の断面の例示である。 図５Ａ−５Ｆは、本発明の実施形態に従った、ワイヤボンディングされたパッケージングされたインダクタを形成するために実行され得る処理操作の断面の例示である。 図５Ａ−５Ｆは、本発明の実施形態に従った、ワイヤボンディングされたパッケージングされたインダクタを形成するために実行され得る処理操作の断面の例示である。 図５Ａ−５Ｆは、本発明の実施形態に従った、ワイヤボンディングされたパッケージングされたインダクタを形成するために実行され得る処理操作の断面の例示である。 本発明の一実施形態に従った、１つ以上のインダクタが形成された１つ以上のマイクロエレクトロニクスデバイスを含むコンピューティング装置の模式図である。
縦向きにされたインダクタを含むシステム、及びそのようなデバイスを形成する方法を、ここに記載する。以下の記載においては、当業者が自身の仕事の内容を他の当業者に伝えるために一般に使用する用語を用いて、例示的な実装形態の様々な態様が説明される。しかしながら、当業者に明らかなように、本発明は、記載される態様のうちの一部のみを用いて実施されてもよい。これら例示的な実装形態の完全なる理解を提供するために、説明目的で、具体的な数、材料及び構成が説明される。しかしながら、当業者に明らかなように、本発明はそのような具体的な詳細事項を用いずに実施されてもよい。また、これら例示的な実装形態を不明瞭にしないよう、周知の機構は省略あるいは単純化されている。
様々な処理が、本発明を理解するに際してとても役立つ手法にて、複数の別個の処理として順番に記載される。しかしながら、記載の順序は、それらの処理が必ず順序依存であることを意味するように解されるべきでない。特に、それらの処理は、提示の順序で実行される必要はない。
本発明の実施形態は、１つ以上の縦向きインダクタを含んだマイクロエレクトロニクスデバイスを含む。ここで使用されるとき、縦向きインダクタは、当該インダクタが接続される半導体ダイの表面に対して実質的に平行ではない平面に沿って形成された１つ以上の導電コイルを有するインダクタである。例えば、本発明の実施形態は、インダクタが接続される半導体ダイの表面に対して実質的に直交する平面に沿って形成された１つ以上のコイルを有した縦向きインダクタを含み得る。インダクタを縦向きにすることは、例えば上述したものなどの平面インダクタと比較して、半導体ダイの表面に侵入する磁束線を減少させる。従って、半導体ダイ内の渦電流が抑制され、インダクタの品質係数が増大される。さらに、縦向きにすることは、インダクタの導電コイルと半導体ダイとの間の距離を、平面インダクタにおいてこれら２つのコンポーネントを隔てる距離と比較して増大させる。故に、半導体ダイとインダクタとの間の容量結合が、平面インダクタよりも抑制される。
本発明の実施形態は、スループットを実質的に低下させることなく、又は製造コストを増加させることなく、１つ以上の縦型インダクタを組み込むことを可能にする。このインダクタを形成するのに使用される処理操作は、はんだバンプをダイ表面上のコンタクトに接続するのに必要な再配線層を形成することのために既に使用されているので、スループットは実質的に低下されない。例えば、２つの再配線層を含むマイクロエレクトロニクスデバイスでは、第１の再配線層が導電コイルの底部に使用され、第２の再配線層が導電コイルの上部に使用されることがある。縦型インダクタを形成するのに必要とされる処理操作及び材料は、マイクロエレクトロニクスデバイスをパッケージングするための再配線層を形成することに既に使用されているので、本発明の実施形態に従った縦型インダクタを形成するとき、コストの実質的な上昇又はスループットの低下はない。
ここで図１Ａを参照するに、本発明の一実施形態に従ったマイクロエレクトロニクスデバイス１００の断面の例示が示されている。マイクロエレクトロニクスデバイス１００は、半導体ダイ１１０を含み得る。半導体ダイ１１０は、デバイス回路（図示せず）を含み得る。一実施形態において、半導体ダイは、バルクシリコン又はシリコン・オン・インシュレータサブ構造を使用して形成された結晶基板とし得る。他の実装形態において、半導体ダイは、別の材料を使用して形成されてもよく、該別の材料は、シリコンと組み合わされていてもよいし組み合わされていなくてもよく、以下に限られないが、ゲルマニウム、アンチモン化インジウム、テルル化鉛、インジウムヒ素、インジウム燐、ガリウム砒素、インジウムガリウム砒素、アンチモン化ガリウム、又はその他の組み合わせのＩＩＩ−Ｖ族若しくは又はＩＶ族材料を含む。それから基板が形成され得る材料の数個の例がここに記載されるが、半導体デバイスが構築され得る基礎として作用し得る如何なる材料も、本発明の範囲内にある。
マイクロエレクトロニクスデバイス１００は、例えばウエハなどのもっと大きい基板上に形成された複数のマイクロエレクトロニクスデバイスのうちの１つとし得る。一実施形態において、マイクロエレクトロニクスデバイスは、ウエハレベルチップサイズパッケージ（ＷＬＣＳＰ）とし得る。特定の実施形態において、マイクロエレクトロニクスデバイス１００は、例えば、１つ以上の縦向きインダクタの形成及び／又は１つ以上のはんだバンプの取り付けなどの、パッケージング処理の後にウエハから個片化され得る。
半導体ダイ１１０の表面１１１上に、１つ以上のコンタクト１１２が形成され得る。コンタクト１１２は、１つ以上の導電層を含み得る。例として、コンタクト１１２は、バリア層、有機表面保護（organic surface protection；ＯＳＰ）層、金属層、又はこれらの何らかの組み合わせを含み得る。コンタクト１１２は、半導体ダイ１１０内の能動デバイス回路（図示せず）への電気接続を提供し得る。コンタクト１１２は各々、導電トレースとｌｏｗ−ｋ誘電材料との１つ以上の交互層を含むバック・エンド・オブ・ライン（ＢＥＯＬ）スタック（図示せず）によって、デバイス回路に電気的に結合され得る。
本発明の実施形態は、各々がコンタクト１１２に電気的に結合された１つ以上のはんだバンプ１６０を含む。はんだバンプ１６０は、１つ以上の再配線層及び導電ビアによってコンタクト１１２に電気的に結合され得る。図１Ａに示した実施形態において、はんだバンプ１６０は、第１のビア１１４、第１の再配線層１１６、第２のビア１１８、及び第２の再配線層１２０によって、コンタクト１１２に電気的に結合されている。図示した実施形態は２つの再配線層を含んでいるが、理解されるべきことには、本発明の実施形態は、このような構成に限定されず、１つ以上の再配線層を含むことができる。一実施形態によれば、第１及び第２の再配線層及び第１及び第２のビアは、例えば銅層などの導電材料とし得る。実施形態によれば、再配線層及びビアは、単一の金属層、異なる金属層のスタック、又は合金を含み得る。例えば、再配線層は、バリア層、シード層、又はこれらに類するものを含み得る。
再配線層は、１つ以上の誘電体層によって互いに分離され得る。図示した実施形態において、第１の再配線層１１６は第１の誘電体層１０４の上に形成されており、第２の誘電体層１０６が、第１の再配線層１１６を第２の再配線層１２０から離隔させている。第１の誘電体層１０４を貫いて形成された第１のビア１１４が、第１の再配線層１１６をコンタクト１１２に電気的に結合し得るとともに、第２の誘電体層１０６を貫いて形成された第２のビア１１８が、第１の再配線層１１６を第２の再配線層１２０に電気的に結合し得る。例として、誘電体層１０４及び１０６は好適な如何なる誘電材料ともし得る。一実施形態において、誘電体層は、例えば、ポリイミド、エポキシ、又は味の素ビルドアップフィルム（ＡＢＦ）などのポリマー材料とし得る。一実施形態によれば、腐食及び回路短絡を防止するために、第２の誘電体層１０６の複数部分の上及び第２の再配線層１２０の複数部分の上に、ソルダーレジスト１０８も形成され得る。
一実施形態において、マイクロエレクトロニクスデバイス１００は、１つ以上のインダクタ１２４を含む。インダクタ１２４は、入力コンタクト１１２Ｉ及び出力コンタクト１１２Ｏによって、半導体ダイ１１０内のデバイス回路に電気的に結合される。本発明の実施形態は、コア１２２の周りに１つ以上の導電コイル１２６が形成されたインダクタ１２４を含む。一実施形態において、インダクタ１２４のこの１つ以上の導電コイル１２６は、複数の導電トレース及びビアから形成され得る。図１Ａに示した実施形態において、導電コイル１２６は、第１の導電ビア１３１、第１のトレース１３２、第２の導電ビア１３３、第２の導電トレース１３４、第３の導電ビア１３５、第３の導電トレース１３６、及び第４の導電ビア１３７を有している。例として、第１の導電ビア１３１は、入力コンタクト１１２Ｉを第１のトレース１３２に電気的に結合する。第２の導電ビア１３３は、第１のトレース１３２を第２のトレース１３４に電気的に結合する。第３の導電ビア１３５は、第２のトレース１３４を第３のトレース１３６に電気的に結合し、第３のトレース１３６は、第４のビア１３７によって出力コンタクト１１２Ｏに電気的に結合され得る。理解されるべきことには、導電コイル１２６を形成するのに使用されるビア及びトレースの数は、異なる実施形態によれば、図１Ａに示したトレース及びビアの数よりも多くてもよいし、少なくてもよい。
一実施形態において、導電コイル１２６を形成するのに使用される複数のトレース及びビアは、はんだバンプ１６０をコンタクト１１２に電気的に結合するために用いられる再配線層及びビアを形成するのに使用されるのと同じ処理操作中に形成される。例えば、第１のビア１３１及び第４のビア１３７は、ビア１１４の形成中に、第１の誘電体層１０４を貫いて形成され得る。また、第１の導電トレース１３２及び第３の導電トレース１３６は、第１の再配線層１１６の形成中に、第１の誘電体層１０４の上に形成され得る。第２のビア１３３及び第３のビア１３５は、ビア１１８の形成中に、第２の誘電体層１０６を貫いて形成され得る。第２のトレース１３４は、第２の再配線層１２０の形成中に形成され得る。従って、インダクタ１２４の導電トレース及びビアは、再配線層１１６及び１２０と同じ材料で形成され得る。
一実施形態によれば、インダクタ１２４は、半導体ダイ１１０の表面１１１に対して垂直に向けられる。例えば、インダクタ１２４の導電コイル１２６は、実質的にＸＺ平面に沿って形成され、半導体ダイ１１０の表面１１１は、Ｘ−Ｙ平面に沿って形成される。インダクタ１２４を縦向きにすることは、例えば上述したものなどの平面インダクタと比較して、半導体ダイ１１０の表面に侵入する磁束線を減少させる。従って、半導体ダイ１１０内の渦電流が抑制され、インダクタ１２４の品質係数が増大される。加えて、導電コイル１２６が半導体ダイ１１０から更に離間され、故に、半導体ダイ１１０とインダクタ１２４との間の容量結合が抑制される。
インダクタ１２４の誘導性は、導電コイル１２６によって囲まれる面積とともに増大する。従って、本発明の実施形態は、導電コイル１２６によって囲まれる面積を増大させるコア１２２を含む。一実施形態によれば、コア１２２の第１の表面１２８が、第２の誘電体層１０６の上に形成され、コア１２２の側壁１２３が、コア１２２の第２の表面１２９に至るまで、第２の誘電体層１０６から遠ざかるように延在し得る。図示した実施形態は、第１の表面１２８と実質的に平行であるとして第２の表面１２９を示しているが、理解されるべきことには、実施形態はこのような構成に限定されるものではない。例えば、第２の表面１２９は丸みを帯びていてもよい。
コア１２２は、第２のトレース１３４の一部を第２の誘電体層１０６から遠ざかるようにＺ方向に逸らすことによって、包囲面積を増大させる。図示した実施形態において、第２のトレース１３４は、部分的に第２の誘電体層１０６に沿って形成され、及び側壁１２３に沿って形成され、及びコア１２２の第２の表面１２９の上に形成されている。このような実施形態において、導電コイル１２６によって囲まれる面積は、図１Ａに示すように、コア１２２と第２の誘電体層１０６の一部との断面積を有し得る。インダクタ１２４によって囲まれる面積は、コア１２２の幾何学形状を変えることによって増大又は減少させることができる。例えば、コアの厚さＴ、コアの幅Ｗ、及び／又は側壁１２３の傾き／形状を変更することで、所望の誘導性をインダクタ１２４に提供し得る。
本発明の一実施形態によれば、コア１２２は１つ以上の材料で形成され得る。一実施形態において、コア１２２は複合材料とし得る。例として、複合材料のマトリクスは、エポキシ、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、又はこれらに類するものとすることができ、複合材料のフィラーは、フェライト（例えば、ＮｉＺｎフェライト又はＭｎＺｎフェライト）、又は、Ｎｉ、Ｆｅ、若しくはＣｏのうちの１つ以上を含んだ磁性粒子若しくはナノ粒子を含むことができる。本発明の更なる実施形態は、単一の材料をコア１２２に含み得る。例えば、コアはＮｉ又はＣｏとし得る。更に詳細に後述するように、コア１２２は、スクリーン印刷プロセス、ジェット印刷プロセス、スパッタリングプロセス、又はこれらに類するものを用いて形成され得る。コア１２２の形状は、コア１２２を形成するのに使用されるプロセス及び材料に依存し得る。例えば、印刷処理では、コア１２２の側壁１２３が崩れて、湾曲した側壁１２３を形成することがある。従って、本発明の実施形態によれば、コア１２２の形状は、図面に開示される形状及びサイズに限定されるものではない。本発明の実施形態によれば、インダクタ１２４の誘導性は、コア１２２に異なる材料を選択することによって変更され得る。例えば、高い透磁率を持つ材料をコア１２２に選択することは、相対的に低い透磁率を有する材料で形成されるコア１２２に対して、コア１２２の誘導性を高め得る。
次に図１Ｂを参照するに、更なる一実施形態に従ったマイクロエレクトロニクスデバイス１０１の断面の例示が示されている。マイクロエレクトロニクスデバイス１０１は、コア１２２の第１の表面１２８が第２の誘電体層１０６の上に形成されるのでないことを除いて、上述のマイクロエレクトロニクスデバイス１００と実質的に同様である。その代わりに、実施形態は、コアの第１の表面１２８を、部分的に、第１のトレース１３２、第３のトレース１３６、及び第１の誘電体層１０４の上に形成することを含んでいる。このような一実施形態において、第２の誘電体層１０６は、コア１２２の側壁１２３及び第２の表面１２９の上に形成されることができ、第２のトレース１３４は、第２の誘電体層１０６の上に形成されることができる。
次に図１Ｃを参照するに、一実施形態に従ったマイクロエレクトロニクスデバイス１０２の断面の例示が示されている。マイクロエレクトロニクスデバイス１０２は、導電コイル１２６がコア１２２を通り抜けていることを除いて、上述のマイクロエレクトロニクスデバイス１００と実質的に同様である。このような実施形態において、コア１２２は、導電コイル１２６の内側と導電コイル１２６の部分の周りとに形成され得る。図示のように、第２のトレース１３４は、第１のトレース１３２及び第３のトレース１３６の上に形成された第２の誘電体層１０６及びコア１２２を貫いて延在するビア１３８によって、第１のトレース１３２及び第３のトレース１３６に電気的に結合されている。このような一実施形態において、第２のトレース１３４は、コア１２２の側壁１２３に沿って延在する必要はない。従って、処理操作における変動性及び材料の公差に起因する側壁の傾き及び／又は形状の不一致が、インダクタ１２４によって囲まれる面積を変えることがない。ビア１３８は、一実施形態によればレーザ穿孔され得る。レーザ穿孔で利用可能な高い精度は、導電コイル１２６によって囲まれる面積が正確であり且つ再現性が高いことを可能にする。従って、貫通ビア１３８を用いてインダクタ１２４の導電コイル１２６を形成するとき、上述のような側壁の形状及び傾きに起因し得るバラつきが排除され得る。
本発明の更なる一実施形態によれば、導電コイル１２６の一部は、半導体ダイ１１０のＢＥＯＬスタック内に形成されてもよい。図１Ｄは、そのようなインダクタ１２４を含むマイクロエレクトロニクスデバイス１０３の断面の例示である。一実施形態によれば、マイクロエレクトロニクスデバイス１０３は、導電コイル１２６の第１のトレース１３２及び第３のトレース１３６が半導体ダイ１１０のＢＥＯＬスタック内に形成されていることを除いて、上述のマイクロエレクトロニクスデバイス１００と実質的に同様である。このような実施形態において、これらのトレースは、従来からのＢＥＯＬ処理操作を用いて形成され得る。第１トレース１３２及び第３トレース１３６をＢＥＯＬスタックに含めることは、単一の誘電体層１０４のみを用いて縦向きインダクタ１２４を形成することを可能にする。図示のように、マイクロエレクトロニクスデバイス１０３は、第１の誘電体層１０４と、第１の誘電体層１０４の上に形成された第１の再配線層１１８とを有するパッケージングを含み得る。そして、第１の再配線層１１８を形成するのに使用されるのと同じ処理操作の間に、第２のトレース１３４が形成され得る。その後、一実施形態によれば、第２のトレース１３４の上にソルダーレジスト１０８が形成され得る。
図１Ａ−１Ｄに例示した実施形態は、単一の導電コイル１２６を持つインダクタ１２４を描いている。しかしながら、本発明の実施形態は、このような構成に限定されるものではない。例えば、インダクタは、複数の導電コイルを含んでいてもよい。ここで図２Ａを参照するに、本発明の一実施形態に従った、マイクロエレクトロニクスデバイス２００上に形成された複数の導電コイル２２６を有するインダクタ２２４の平面図が示されている。図２Ａにおいては、図をいたずらに不明瞭にしないよう、マイクロエレクトロニクスデバイス２００のデバイス回路へのコンタクト及びソルダーマスクを省略している。一実施形態において、インダクタ２２４の第１の導電コイル２２６が、デバイス入力２７０で始まる。入力２７０から、第２のトレース２３４が、第２の誘電体層２０６の上を通り、次いで、コア２２２の上を通る。そして、第２のトレース２３４は、ビア２３５に到達するまで、コア２２２の反対側の第２の誘電体層２０６に沿って通る。従って、第２のトレース２３４は、部分的に第２の誘電体層２０６の上とコア２２２の表面の上とに形成され得る。理解されるべきことには、コア２２２は外側に、図示されているＸＹ平面では見えないＺ方向に延在しているので、図２Ａでは、コア２２２の側壁及び第２の表面は互いに区別できない。更なる一実施形態において、第２のトレース２３４は、コア２２２の上にのみ形成され、第２の誘電体層２０６とは接触していなくてもよい。例えば、図１Ｃに示したビア１３８と同様のビアがコア２２２を貫いて形成されるとき（図２Ａには図示せず）、第２のトレース２３４は第２の誘電体層２０６とは接触しないとし得る。
一実施形態によれば、ビア２３５は、第２の誘電体層２０６を貫いて延在し、導電コイル２２６の第１の導電トレース２３２と接続する。第１のトレース２３２は、それがコア２２２の下且つ第２の誘電体層２０６の下に形成されることを示すよう、破線で外形を示されている。一実施形態において、第１のトレース２３２は、コア２２２の下を通って第２のビア２３３と接続する。第２のビア２３３は、第１の導電トレース２３２を、第２の導電コイル２２６の始まりとなる次の第２の導電トレース２３４に電気的に結合する。一実施形態によれば、その後、１つ以上の更なる導電コイル２２６が形成されることができ、最後の導電コイル２２６が出力２７１で終了する。図示した実施形態は、入力２７０及び出力２７１を、どちらも第２の誘電体層２０６の上に形成されているとして描いているが、理解されるべきことには、入力２７０及び出力２７１は、第２の誘電体層２０６の下に形成されてもよい。更なる実施形態は、入力２７０及び出力２７１の一方を第２の誘電体層２０６の下に形成し、入力２７０及び出力２７１の他方を第２の誘電体層２０６の上に形成することを含み得る。
次に図２Ｂを参照するに、縦向きにされ且つ変圧器２２５を形成するように互いに噛み合わされた（インターディジテートされた）一次インダクタ及び二次インダクタを含むマイクロエレクトロニクスデバイス２０１が例示されている。図示のように、一次インダクタは、１つ以上の一次導電コイル２２６Ｐを含むとともに入力２７０Ｐ及び出力２７１Ｐを含み、二次インダクタは、１つ以上の二次導電コイル２２６Ｓを含むとともに入力２７０Ｓ及び出力２７１Ｓを含んでいる。各導電コイル２２６Ｐ及び２２６Ｓは、変圧器２２５を形成するためにこれらの導電コイルが互いに噛み合わされていることを除いて、図２Ａに図示してそれに関して説明した導電コイル２２６と実質的に同様である。図２Ｂに図示した実施形態は、一次インダクタ及び二次インダクタがどちらも２つの導電コイル２２６を含むことを示しているが、実施形態はこのような構成に限定されるものではない。例えば、各インダクタは、１つ以上の導電コイル２２６で形成され得る。
次に図３Ａ−３Ｉを参照するに、縦向きインダクタを形成するための様々な処理操作の断面の例示が示されている。図３Ａには、半導体ダイ３１０が示されている。半導体ダイ３１０は、能動デバイス回路（図示せず）を含み得る。さらに、インダクタの入力コンタクトとしてダイコンタクト３１２Ｉが使用され、インダクタの出力コンタクトとしてダイコンタクト３１２Ｏが使用され得る。デバイス回路にはんだバンプを電気的に結合することを可能にするため、複数のダイコンタクト３１２が設けられ得る。一実施形態によれば、半導体ダイ３１０の表面３１１の上に第１の誘電体層３０４が形成されている。例として、第１の誘電体層３０４は、例えばポリイミド、エポキシ、又はＡＢＦなどのポリマー材料とし得る。
次に図３Ｂを参照するに、本発明の実施形態は、第１の誘電体層３０４を貫いて複数の第１のビア開口３１３を形成することを含む。開口３１３は、コンタクト３１２のうちの１つ以上の上に形成され得る。一実施形態において、第１のビア開口３１３は、リソグラフィエッチング処理を用いて形成され、又はレーザによって形成される。
次に図３Ｃを参照するに、本発明の実施形態は、ダイコンタクト３１２の上の第１のビア開口３１３の各々の中に複数の導電ビア３１４を形成することを含む。さらに、インダクタ入力コンタクト３１２Ｉ及びインダクタ出力コンタクト３１２Ｏの上に、それぞれ、第１のビア３３１及び第４のビア３３７が形成され得る。従って、インダクタに使用される入力ビア及び出力ビアが、導電ビア３１４を形成するのに使用されるのと同じ処理操作で形成され得る。一実施形態によれば、第１の誘電体層３０４の上に、第１の再配線層３１６が形成され得る。さらに、第１の誘電体層３０４の上に、第１のトレース３３２及び第３のトレース３３６が形成され得る。従って、第１のトレース３３２及び第３のトレース３３６は、第１の再配線層３１６を形成するのに使用されるのと同じ処理操作で形成され得る。一実施形態において、第１の再配線層３１６、第１のトレース３３２、第３のトレース３３６、第１のビア３３１、第４のビア３３７、及び導電ビア３１４は、単一の処理操作で形成され得る。例として、この処理操作は、電気めっき処理、無電解めっき処理、印刷処理、スパッタリング処理、又はこれらに類するものとし得る。一実施形態において、これらの導電機構を形成するのに使用される処理操作は、露出された表面の上にシード層をスパッタリングすることを含み得る。その後、めっきレジスト層が、シード層の上に塗布されてパターニングされ得る。めっきレジスト層がパターニングされた後、めっき処理（例えば、電気めっきプロセス）がこれらの導電機構を形成し得る。これらの導電機構の形成に続いて、めっきレジストが除去され得る。一実施形態において、めっきレジストによって覆われていたシード層の残存部も、エッチングプロセスを用いて除去され得る。一実施形態において、これらの導電トレース、ビア、及び再配線層は、例えば銅層などの導電層とし得る。更なる実施形態は、単一の金属層、異なる金属層のスタック、又は合金を含み得る。例えば、これらの層は、バリア層、シード層、又はこれらに類するものを含み得る。
次に図３Ｄを参照するに、本発明の実施形態は、第１の再配線層３１６、第１のトレース３３２、第３のトレース３３６の上と、第１の誘電体層３０４の露出部分の上とに、第２の誘電体層３０６を形成することを含む。一実施形態において、第２の誘電体層３０６は、好適な如何なる誘電体であってもよい。例として、第２の誘電体層３０６は、例えばポリイミド、エポキシ、又はＡＢＦなどのポリマー材料とし得る。
次に図３Ｅを参照するに、実施形態は、第２の誘電体層３０６の上にコア３２２を形成することを含む。一実施形態によれば、コア３２２の第１の表面３２８が第２の誘電体層３０６と接触し、第２の誘電体層３０６から遠ざかるように延在して第２の表面３２９で終了する側壁３２３を含む。図示した実施形態は、第１の表面３２８と実質的に平行であるとして第２の表面３２９を示しているが、理解されるべきことには、実施形態はこのような構成に限定されるものではない。例えば、第２の表面３２９は、丸みを帯びていてもよい。図示のように、コア３２２は、垂直ではない側壁３２３を有しているが、実施形態はこのような構成に限定されるものではない。スクリーン印刷処理を用いてコア３２２が形成されるとき、傾斜した側壁３２３が望ましいとし得る。そのような実施形態において、印刷処理に使用されるステンシルは、ステンシルを表面から除去するときに取り外しを可能にする傾斜した側壁を含み得る。従って、側壁の形状及び／又は傾きは、コア３２２に使用される材料及びコア３２２を堆積するのに使用されるプロセスに依存し得る。故に、本発明の実施形態は、図面に示したコア３２２の形状に限定されるものではない。
一実施形態において、コアは、１つ以上の材料で形成され得る。例えば、コア３２２は複合材料とし得る。例として、複合材料のマトリクスは、エポキシ、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、又はこれらに類するものとすることができ、複合材料のフィラーは、フェライト（例えば、ＮｉＺｎフェライト又はＭｎＺｎフェライト）、又は、Ｎｉ、Ｆｅ、若しくはＣｏのうちの１つ以上を含んだ磁性粒子若しくはナノ粒子を含むことができる。本発明の更なる実施形態は、単一の材料をコア３２２に含み得る。例えば、コアはＮｉ又はＣｏとし得る。理解されるべきことには、コアが導電材料（例えば、バルクのＮｉ、Ｃｏ、又はＦｅ）から作製されるとき、インダクタを回路短絡させてしまうことを防止するために、さもなければ導電コイルを接触することになるコア３２２の表面を覆って、更なる誘電体又は絶縁層を形成する必要がある。一実施形態において、コア３２２は、第２の誘電体層３０６の表面上に、スクリーン印刷プロセス、ジェット印刷プロセス、スパッタリングプロセス、又はこれらに類するものを用いて付与され得る。
理解されるべきことには、第２の誘電体層３０６及びコア３２２を形成するための処理操作の順序は逆にされてもよい。そのような実施形態において、コア３２２の第１の表面３２８は、第１のトレース３３２及び第３のトレース３３６の上にそれらに接触して形成され得る。さらに、第２の誘電体層３０６は、コア３２２の側壁３２３及び第２の表面３２９の上に形成され得る。このような一実施形態は、その後、ここに記載されるものと実質的に同様の処理操作に従って、図１Ｂに例示したものと実質的に同様のデバイスをもたらすことになる。
次に図３Ｆを参照するに、本発明の実施形態は、第２の誘電体層３０６を貫く第２のビア開口３１７を形成することを含む。一実施形態において、第２のビア開口３１７は、リソグラフィエッチング処理を用いて形成され、又はレーザによって形成される。本発明の実施形態は、第１の再配線ライン３１６のうちの１つ以上の上に開口を形成することを含む。さらに、実施形態は、第１のトレース３３２及び第３のトレース３３６の上に開口３１７を形成することを含む。
図３Ｆに例示した実施形態には示していないが、本発明の実施形態はまた、例えば図１Ｃに例示したものなどのコア貫通ビア用の開口を形成するために、コア３２２を貫いてレーザ穿孔することを含んでいてもよい。コア貫通ビアの形成後、図１Ｃのマイクロエレクトロニクスデバイスを形成するために使用される処理操作は、図３Ａ−３Ｉに関して記載されるものと実質的に同様であり、故に、ここで繰り返すことはしない。
次に図３Ｇを参照するに、本発明の実施形態は、開口３１７のうちの１つ以上の中に導電ビア３１８を形成することと、第２の誘電体層３０６上に第２の再配線層３２０を形成することとを含む。さらに、第１のトレース３３２及び第３のトレース３３６の上に形成された開口３１７の中に、それぞれ、第２のビア３３３及び第３のビア３３５が形成され得る。一実施形態において、インダクタ３２４の導電コイル３２６を完成させるために、第２のビア３３３を第３のビア３３５に電気的に結合する第２のトレース３３４が形成され得る。
一実施形態によれば、導電コイル３２６は、コア３２２の周りに形成された複数のトレース及びビアを有し得る。図３Ｇに例示した実施形態では、導電コイル３２６は、第１の導電ビア３３１、第１のトレース３３２、第２の導電ビア３３３、第２の導電トレース３３４、第３の導電ビア３３５、第３の導電トレース３３６、及び第４の導電ビア３３７を有している。実施形態において、コア３２２は、第２のトレース３３４の一部を第２の誘電体層３０６から遠ざかるようにＺ方向に逸らすことによって、導電コイルによって囲まれる面積を増大させる。図示した実施形態において、第２のトレース３３４は、部分的に第２の誘電体層３０６に沿って形成され、及び側壁３２３に沿って形成され、及びコア３２２の第２の表面３２９の上に形成されている。このような実施形態において、導電コイル３２６によって囲まれる面積は、図３Ｇに示すように、コア３２２と第２の誘電体層３０６の一部との断面積を有し得る。導電コイル３２６によって囲まれる面積は、コア３２２の幾何学形状を変えることによって増大又は減少させることができる。例えば、コア３２２の厚さ、コア３２２の幅、及び／又は側壁３２３の傾き／形状を変更することで、所望の誘導性をインダクタ３２４に提供し得る。
一実施形態において、第２の再配線層３２０、第２のトレース３３４、第２のビア３３３、第３のビア３３５、及び導電ビア３１８は、同一の処理操作で形成され得る。例として、この処理操作は、電気めっき処理、無電解めっき処理、印刷処理、スパッタリング処理、又はこれらに類するものとし得る。一実施形態において、これらの導電トレース、ビア、及び再配線層は、例えば銅層などの導電層とし得る。更なる実施形態は、単一の金属層、異なる金属層のスタック、又は合金を含み得る。例えば、この層は、バリア層、シード層、又はこれらに類するものを含み得る。
次に図３Ｈを参照するに、本発明の実施形態は、第２の再配線層３２０の上にソルダーレジスト層３０８を形成することを含む。ソルダーレジスト層３０８は、第２の再配線層３２０と第２のトレース３３４とを電気的にアイソレートするとともに、腐食からの保護を提供し得る。一実施形態において、ソルダーレジスト層３０８は、はんだバンプを取り付けるための開口を提供するようにパターニングされる。図３Ｉに例示するように、第２の再配線層３２０の露出部分上に、はんだボール３６０が置かれ得る。例として、はんだボール３６０は、第２の再配線層３２０上に、印刷処理、電気めっき処理、若しくは噴射処理を用いて形成され、又は、例えばピックアンドプレース処理を用いて、プリフォームされたボールとして形成され、又はこれらに類するものを用いて形成され得る。
再配線層を形成することに使用される処理操作の間に製造されるコア周りのインダクタを形成することに加えて、本発明の実施形態はまた、パッケージングされたインダクタを含んでいてもよい。一実施形態によれば、パッケージングされたインダクタは、フリップチップボンディングプロセスを用いてマイクロエレクトロニクスデバイスに取り付けられ得る。ＢＥＯＬスタックのｌｏｗ−ｋ層間誘電体にクラックを生じさせるリスクのために、半導体ダイのアクティブ面の上でワイヤボンディングを使用することはできないことがあるが、フリップチップボンディングは使用され得る。というのは、このプロセスは、ＢＥＯＬスタック上に誘起する応力がいっそう小さいからである。図４Ａ−４Ｄは、本発明の様々な実施形態に従った、パッケージングされたインダクタを含むマイクロエレクトロニクスデバイスの断面の例示である。
次に図４Ａを参照するに、本発明の一実施形態に従ったパッケージングされたインダクタ４２４を有するマイクロエレクトロニクスデバイスが例示されている。図示のように、半導体デバイス４００は、インダクタ４２４の導電コイル４２６が少なくとも部分的に、パッケージングされたコンポーネント内に形成されていることを除いて、図１Ａで上述したものと実質的に同様である。一実施形態によれば、導電コイル４２６は、ルーティング層４５５及びビア４５９を含んでいる。ルーティング層４５５及びビア４５９は導電材料である。一実施形態によれば、ルーティング層４５５及びビア４５９は、単一の金属層、異なる金属層のスタック、又は合金を含み得る。例えば、ルーティング層４５５及びビア４５９は、バリア層、シード層、又はこれらに類するものを含み得る。一実施形態によれば、ビア４５９は、誘電体層４５０を貫いて形成され得る。例えば、ビア用の開口が、誘電体層４５０を貫いてレーザ穿孔され得る。本発明の一実施形態によれば、誘電体層４５０は、好適な如何なる誘電材料であってもよい。例えば、その誘電体は、樹脂（例えば、ＢＴ樹脂）、エポキシ、又はエポキシ複合材（例えば、ＦＲ４）とし得る。本発明の実施形態はまた、ルーティング層４５５を覆って形成されたソルダーマスク又は保護層４５７を含み得る。ルーティング層４５５を覆ってソルダーマスク４５７を設けることは、ルーティング層４５５を酸化から保護し得る。
一実施形態によれば、ビア４５９は、半導体ダイ４１０上に形成されたダイコンタクト４１２に電気的に結合され得る。図示した実施形態において、ビア４５９は、はんだバンプ４６１によって半導体ダイ４１０上の再配線層４１６に電気的に結合されている。はんだバンプ４６１は、フリップチップボンディングに好適なはんだバンプとし得る。例えば、はんだバンプ４６１は、ントロールド・コラプス・チップ・コネクション（Controlled Collapse Chip Connection；Ｃ４）バンプとし得る。本発明の実施形態は、インダクタ４２４の導電コイル４２６を完成させるように再配線層４１６をダイコンタクト４１２に電気的に結合する１つ以上の更なる再配線層又はビア４１４を含んでいる。本発明の更なる一実施形態によれば、はんだバンプ４６１が直接的にダイコンタクト４１２に接続されて、再配線層４１６及びビア４１４は省略されてもよい。
次に図４Ｂを参照するに、本発明の更なる一実施形態に従った、パッケージングされたインダクタ４２４を有するマイクロエレクトロニクスデバイスの例示が示されている。図４Ｂのパッケージングされたインダクタは、第１のルーティング層４５５が形成された表面とは反対側の誘電体層４５０の表面に第２のルーティング層４５６が形成されていることを除いて、図４Ａのパッケージングされたインダクタと実質的に同様である。第２のルーティング層４５６は、第１のトレース４５６１及び第２のトレース４５６２を含んでいる。各トレースが、ビア４５９のうちの１つに電気的に結合されている。第２のルーティング層４５６を含めることは、インダクタ４２４の設計における更なる柔軟性を提供する。例えば、第２のルーティング層４５６は、ビア４５９の間隔がダイコンタクト４１２の間隔とは異なることを可能にする。従って、第２のルーティング層４５６は、導電コイル４２６によって囲まれる面積が増大されることを可能にする。
次に図４Ｃを参照するに、本発明の更なる一実施形態に従った、パッケージングされたインダクタ４２４を有するマイクロエレクトロニクスデバイスの例示が示されている。図４Ｃのパッケージングされたインダクタは、パッケージングされたインダクタ上に第２のルーティング層４５６が形成されることなく、導電コイル４２６によって囲まれる面積が増大されることを可能にする。代わりに、本発明の実施形態は、半導体ダイ４１０の第１の誘電体層４０４の上に形成された再配線層４１６を含んでいる。再配線層４１６は、第１のトレース４１６１及び第２のトレース４１６２を含んでいる。各トレースが、はんだバンプ４６１によって、パッケージングされたインダクタ４２４に電気的に結合されている。従って、本発明の実施形態は、パッケージングされたインダクタ４２４上に代えて、半導体ダイ４１０上に形成された、導電コイル４２６の部分を含んでいる。さらに、再配線層４１６を含めることは、インダクタ４２４の設計における更なる柔軟性を提供する。例えば、再配線層４１６は、ビア４５９の間隔がダイコンタクト４１２の間隔とは異なることを可能にする。従って、再配線層４１６は、導電コイル４２６によって囲まれる面積が増大されることを可能にする。
次に図４Ｄを参照するに、本発明の更なる一実施形態に従った、パッケージングされたインダクタ４２４を有するマイクロエレクトロニクスデバイスの例示が示されている。一実施形態によれば、パッケージングされたインダクタ４２４は、ワイヤボンディングされた導電コイル４２６を含み得る。ワイヤボンディングは、ＢＥＯＬスタックのｌｏｗ−ｋ誘電材料を砕いてしまい得る過大な応力を誘起するので、上述のワイヤボンディングは使用を許容されないが、本発明の実施形態は、パッケージングされたインダクタ４２４を半導体ダイ４１０に接続するのに先立ってワイヤボンディングプロセスを実行する。図示のように、導電コイル４２６は、基体層４５０内に形成されたパッド４７２にワイヤボンディングされる。その後、コンタクトパッド４７２が、半導体ダイ４１０のダイコンタクト４１２にフリップチップボンディングされ得る。フリップチップボンディングは、ＢＥＯＬスタック上に誘起する応力がいっそう小さく、故に、ｌｏｗ−ｋ誘電材料のクラック形成をもたらさない。
例えば図４Ｄに例示したものなどの、ワイヤボンディングされたパッケージングされたインダクタは、例えば図５Ａ−５Ｆに例示されるものなどのプロセスによって形成され得る。次に図５Ａを参照するに、めっきベース層５９１がキャリア５９０の上に形成されている。一実施形態によれば、キャリア５９０は、再使用可能な基板である。例えば、キャリア５９０はガラス基板とし得る。実施形態は、パッケージングされたインダクタが、それが形成された後にキャリア５９０から除去されることを可能にするため、キャリア５９０から取り外し可能なめっきベース層５９１を含んでいる。
次に図５Ｂを参照するに、本発明の実施形態は、めっきベース層５９１上にコンタクトパッド５７２を形成することを含む。一実施形態において、コンタクトパッド５７２は、電着とエッチングのプロセス又は何らかの他の好適プロセスを用いて形成され得る。例として、コンタクトパッド５７２は、単一の金属層、異なる金属層のスタック、又は合金を含み得る。例えば、コンタクトパッド５７２は、バリア層、シード層、又はこれらに類するものを含み得る。
次に図５Ｃを参照するに、実施形態は、２つのコンタクトパッド５７２の間に導電コイル５２６を形成することを含む。一実施形態によれば、導電コイル５２６の各端部が、コンタクトパッド５７２にワイヤボンディングされる。このワイヤボンディングプロセスは半導体ダイの表面上で実行されないので、ワイヤボンディングプロセスに起因する増大した応力は、ＢＥＯＬスタックによっては経験されないことになる。導電コイル５２６は、ワイヤボンディングプロセスにおいて典型的に使用される如何なる導電材料ともし得る。例として、導電コイルは、銅、銀、金、アルミニウム、又はこれらの合金とし得る。
次に図５Ｄを参照するに、本発明の実施形態は、導電コイルの周り及びコンタクトパッド５７２の上にインダクタ基体５８０を形成することを含む。インダクタ基体５８０は、導電コイル５２６の周囲及び内側に形成され得る。一実施形態において、インダクタ基体５８０は、成形コンパウンドで形成され得る。例として、成形コンパウンドは、樹脂（例えば、ＢＴ樹脂）、エポキシ、又はエポキシ複合材（例えば、ＦＲ４）とし得る。
次に図５Ｅを参照するに、本発明の実施形態は、例えば剥離プロセスを用いて、めっきベース層５９１からキャリア５９０を取り除くことを含む。実施形態はまた、めっきベース層５９１を除去してコンタクトパッド５７２を露出させることを含み得る。例として、めっきベース層５９１は、エッチングプロセスを用いて除去され得る。次に図５Ｆを参照するに、本発明の実施形態は、コンタクトパッド５７２にはんだバンプ５６１を付与することを含む。例として、はんだバンプ５６１は、印刷処理、電気めっき処理、若しくは噴射処理を用いて形成され、又は、例えばピックアンドプレース処理を用いて、プリフォームされたボールとして形成され、又はこれらに類するものを用いて形成され得る。
図６は、本発明の一実装形態に従ったコンピューティング装置６００を例示している。コンピューティング装置６００は、ボード６０２を収容している。ボード６０２は、以下に限られないがプロセッサ６０４及び少なくとも１つの通信チップ６０６を含む多数のコンポーネントを含み得る。プロセッサ６０４は、ボード６０２に物理的及び電気的に結合され得る。一部の実装形態において、上記少なくとも通信チップ６０６も、ボード６０２に物理的及び電気的に結合される。更なる実装形態において、通信チップ６０６は、プロセッサ６０４の一部である。
コンピューティング装置６００は、その用途に応じて、他のコンポーネントを含むことができ、それら他のコンポーネントは、ボード６０２に物理的及び電気的に結合されたものであってもよいし、結合されていないものであってもよい。それら他のコンポーネントは、以下に限られないが、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリー、オーディオコーデック、ビデオコーディック、電力増幅器、グローバル・ポジショニング・システム（ＧＰＳ）デバイス、方位計、加速度計、ジャイロスコープ、スピーカ、カメラ、及び大容量記憶装置（例えば、ハードディスクドライブ）、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）、等々を含む。
通信チップ６０６は、コンピューティング装置６００への、及びそれからのデータの伝送のための無線通信を可能にし得る。用語“無線（ワイヤレス）”及びその派生形は、変調された電磁放射線を用いて非固体媒体を介してデータを伝達し得る回路、装置、システム、方法、技術、通信チャネルなどを記述するために使用され得る。この用語は、関連する装置が如何なるワイヤをも含まないことを意味するものではない（一部の実施形態では、如何なるワイヤをも含まないことがあり得る）。通信チップ６０６は、数多くある無線規格又はプロトコルのうちの何れを実装してもよい。それらの規格又はプロトコルは、以下に限られないが、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、これらの派生形、並びに、３Ｇ、４Ｇ、５Ｇ及びそれ以降として指定されるその他の無線プロトコルを含む。コンピューティング装置６００は複数の通信チップ６０６を含み得る。例えば、第１の通信チップ６０６は、例えばＷｉ−Ｆｉ及び／又はＢｌｕｅｔｏｏｔｈ（登録商標）など、より短距離の無線通信用にされ、第２の通信チップ６０６は、例えばＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯ及び／又はその他など、より長距離の無線通信用にされ得る。
コンピューティング装置６００のプロセッサ６０４は、プロセッサ６０４内にパッケージングされた集積回路ダイを含む。本発明の一部の実装形態において、プロセッサの集積回路ダイは、例えば、本発明の実装形態に従ったＺｎ系ＩＭＣのバリア層を含んだ第１レベルインターコネクトを含むデバイスなどの、１つ以上のデバイスを含んでいる。用語“プロセッサ”は、レジスタ及び／又はメモリからの電子データを処理して、該電子データをレジスタ及び／又はメモリに格納され得る他の電子データへと変換する如何なるデバイス又はデバイス部分をも意味し得る。
通信チップ６０６も、通信チップ６０６内にパッケージングされた集積回路ダイを含んでいる。本発明の他の一実装形態において、通信チップの集積回路ダイは、例えば、本発明の実装形態に従ったＺｎ系ＩＭＣのバリア層を含んだ第１レベルインターコネクトを含むデバイスなどの、１つ以上のデバイスを含んでいる。
本発明の実施形態は、半導体ダイと、前記半導体ダイに電気的に結合されたインダクタであり、前記半導体ダイの表面から離れて延在する１つ以上の導電コイルを含むインダクタと、を有するマイクロエレクトロニクスデバイスを含む。
本発明の更なる実施形態は、前記１つ以上の導電コイルは、コアの周りに形成されている、マイクロエレクトロニクスデバイスを含む。
本発明の更なる実施形態は、前記１つ以上の導電コイルは、１つ以上のビアによって互いに電気的に結合された複数のトレースを有する、マイクロエレクトロニクスデバイスを含む。
本発明の更なる実施形態は、前記導電コイル内の前記複数のトレースは、第１の誘電体層の上に形成された第１のトレース及び第３のトレースと、第２の誘電体層の上及び前記コアの上に形成された第２のトレースとを有し、前記第２の誘電体層を貫く第１のビアが、前記第１のトレースを前記第２のトレースに結合し、前記第２の誘電体層を貫く第２のビアが、前記第２のトレースを前記第３のトレースに結合している、マイクロエレクトロニクスデバイスを含む。
本発明の更なる実施形態は、第１のトレース及び第３のトレースが第１の誘電体層の上に形成され、第２のトレースが前記コアの上に形成され、前記コアを貫く第１のビアが、前記第１のトレースを前記第２のトレースに結合し、前記コアを貫く第２のビアが、前記第２のトレースを前記第３のトレースに結合している、マイクロエレクトロニクスデバイスを含む。
本発明の更なる実施形態は、前記第１のビア及び前記第２のビアはまた、第２の誘電体層を貫いて形成されている、マイクロエレクトロニクスデバイスを含む。
本発明の更なる実施形態は、前記コアの第１の面が、前記第１のトレース及び前記第３のトレースの上に、前記第１のトレース及び前記第３のトレースと接触して形成され、前記第２の誘電体層は、前記コアの側壁及び第２の面の上に形成されている、マイクロエレクトロニクスデバイスを含む。
本発明の更なる実施形態は、前記導電コイル内の前記複数のトレースは、前記半導体ダイのバック・エンド・オブ・ラインスタック内に形成された第１のトレース及び第３のトレースと、第１の誘電体層の上及び前記コアの上に形成された第２のトレースとを有し、前記第１の誘電体層を貫く第１のビアが、前記第１のトレースを前記第２のトレースに電気的に結合し、前記第１の誘電体層を貫く第２のビアが、前記第２のトレースを前記第３のトレースに電気的に結合している、マイクロエレクトロニクスデバイスを含む。
本発明の更なる実施形態は、前記コアは磁性材料である、マイクロエレクトロニクスデバイスを含む。
本発明の更なる実施形態は、前記コアはニッケル又はコバルトである、マイクロエレクトロニクスデバイスを含む。
本発明の更なる実施形態は、前記コアは複合材料である、マイクロエレクトロニクスデバイスを含む。
本発明の更なる実施形態は、前記複合材料は、エポキシ、ポリイミド、又はベンゾシクロブテン（ＢＣＢ）を有するポリマーマトリクスと、ニッケル−亜鉛フェライト、マンガン−亜鉛フェライト、ニッケル、鉄、又はコバルトを有するフィラー材料とを含む、マイクロエレクトロニクスデバイスを含む。
本発明の更なる実施形態は、変圧器を形成するように前記第１のインダクタと互いに噛み合わされた第２のインダクタ、を更に有するマイクロエレクトロニクスデバイスを含む。
本発明の更なる実施形態は、前記インダクタは、はんだボールを用いて前記半導体ダイに電気的に結合されている、マイクロエレクトロニクスデバイスを含む。
本発明の更なる実施形態は、前記インダクタは、導電トレースで互いに電気的に結合された第１のビア及び第２のビアを有する誘電体層を有し、前記第１のビア及び前記第２のビアは前記はんだボールに電気的に結合されている、マイクロエレクトロニクスデバイスを含む。
本発明の更なる実施形態は、前記はんだボールは、前記半導体ダイ上に形成された第１の再配線ライン及び第２の再配線ラインに結合されている、マイクロエレクトロニクスデバイスを含む。
本発明の更なる実施形態は、前記インダクタは、第１の導電トレースで互いに電気的に結合された第１のビア及び第２のビアを有する誘電体層と、前記第１のビアに結合された第１の再配線ラインと、前記第２のビアに結合された第２の再配線ラインとを有し、前記第１及び第２の再配線ラインの各々が、前記第１の導電トレースの面とは反対側の前記インダクタ基体の面に形成され、前記第１及び第２の再配線ラインは、前記はんだボールに電気的に結合されている、マイクロエレクトロニクスデバイスを含む。
本発明の更なる実施形態は、前記インダクタは誘電体層を有し、該誘電体層は、該誘電体層内に形成されたワイヤボンディングされた導電コイルによって互いに電気的に結合された第１のコンタクトパッド及び第２のコンタクトパッドを有し、前記第１及び第２のコンタクトパッドは、前記はんだボールに電気的に結合されている、マイクロエレクトロニクスデバイスを含む。
本発明の実施形態はまた、マイクロエレクトロニクスデバイス上にインダクタを形成する方法を含み、当該方法は、半導体ダイの表面の上に形成された第１の誘電体層を貫くインダクタ入力開口及びインダクタ出力開口を形成して、前記半導体ダイの前記表面上に形成されたインダクタ入力コンタクト及びインダクタ出力コンタクトを露出させることと、前記インダクタ入力開口を通る第１のビア、及び前記インダクタ出力開口を通る第４のビアを形成することと、前記第１の誘電体層の上に第１のトレース及び第３のトレースを形成することであり、当該第１のトレースは、前記第１のビアによって前記インダクタ入力コンタクトに電気的に結合され、当該第３のトレースは、前記第４のビアによって前記インダクタ出力コンタクトに電気的に結合される、形成することと、前記第１の誘電体層、前記第１のトレース、及び前記第３のトレースの上に第２の誘電体層を形成することと、前記第１のトレース及び前記第３のトレースの上にコアを形成することと、前記第２の誘電体層を貫く第２のビア及び第３のビアを形成することであり、当該第２のビアは、前記第１のトレースに電気的に結合され、当該第３のビアは、前記第３のトレースに電気的に結合される、形成することと、前記コア及び前記第２の誘電体層の上に第２のトレースを形成することであり、当該第２のトレースは、前記第２のビア及び前記第３のビアに電気的に結合される、形成することと、を有する。
本発明の更なる実施形態は、前記第２の誘電体層の上及び前記第２のトレースの上にソルダーマスク層を形成すること、を更に有するマイクロエレクトロニクスデバイス上にインダクタを形成する方法を含む。
本発明の更なる実施形態は、前記第２の誘電体層は、前記コアを形成することに続いて形成され、前記コアは、前記第１のトレース及び前記第３のトレースと接触する、マイクロエレクトロニクスデバイス上にインダクタを形成する方法を含む。
本発明の更なる実施形態は、前記コアは、スクリーン印刷プロセス、ジェット印刷プロセス、又はスパッタリングプロセスを用いて形成される、マイクロエレクトロニクスデバイス上にインダクタを形成する方法を含む。
本発明の更なる実施形態は、前記コアは磁性材料である、マイクロエレクトロニクスデバイス上にインダクタを形成する方法を含む。
本発明の一実施形態は、マイクロエレクトロニクスデバイス上にインダクタを形成する方法を含み、当該方法は、半導体ダイの表面の上に形成された第１の誘電体層を貫くインダクタ入力開口及びインダクタ出力開口を形成して、前記半導体ダイの前記表面上に形成されたインダクタ入力コンタクト及びインダクタ出力コンタクトを露出させることと、前記インダクタ入力開口を通る第１のビア、及び前記インダクタ出力開口を通る第４のビアを形成することと、前記第１の誘電体層の上に第１のトレース及び第３のトレースを形成することであり、当該第１のトレースは、前記第１のビアによって前記インダクタ入力コンタクトに電気的に結合され、当該第３のトレースは、前記第４のビアによって前記インダクタ出力コンタクトに電気的に結合される、形成することと、前記第１の誘電体層、前記第１のトレース、及び前記第３のトレースの上に第２の誘電体層を形成することと、前記第１のトレース及び前記第３のトレースの上にコアを形成することと、前記コアを貫く第１のコア貫通ビア及び第２のコア貫通ビアを形成することと、前記コアの上に、第１のコア貫通ビア及び第２のコア貫通ビアに電気的に結合された第２のトレースを形成することと、を有する。
本発明の更なる実施形態は、その中に前記第１のコア貫通ビア及び第２のコア貫通ビアが形成される開口が、レーザアブレーションプロセスを用いて形成される、マイクロエレクトロニクスデバイス上にインダクタを形成する方法を含む。

Claims (14)

  1. 半導体ダイと、
    前記半導体ダイに電気的に結合されたインダクタであり、当該インダクタは、前記半導体ダイの表面から離れて延在する１つ以上の導電コイルを含み、該１つ以上の導電コイルは、コアの周りに形成され、該１つ以上の導電コイルは、１つ以上のビアによって互いに電気的に結合された複数のトレースを有する、インダクタと、
    を有し、
    第１のトレース及び第３のトレースが第１の誘電体層の上に形成され、第２のトレースが前記コアの上に形成され、前記コアを貫く第１のビアが、前記第１のトレースを前記第２のトレースに結合し、前記コアを貫く第２のビアが、前記第２のトレースを前記第３のトレースに結合している、
    マイクロエレクトロニクスデバイス。
  2. 前記第１のビア及び前記第２のビアはまた、前記第１のトレース及び前記第３のトレースと前記コアとの間に形成された第２の誘電体層を貫いて形成されている、請求項１に記載のマイクロエレクトロニクスデバイス。
  3. 半導体ダイと、
    前記半導体ダイに電気的に結合されたインダクタであり、当該インダクタは、前記半導体ダイの表面から離れて延在する１つ以上の導電コイルを含むみ、該１つ以上の導電コイルは、コアの周りに形成され、該１つ以上の導電コイルは、１つ以上のビアによって互いに電気的に結合された複数のトレースを有する、インダクタと、
    を有し、
    前記導電コイル内の前記複数のトレースは、前記半導体ダイのバック・エンド・オブ・ラインスタック内に形成された第１のトレース及び第３のトレースと、第１の誘電体層の上及び前記コアの上に形成された第２のトレースとを有し、前記第１の誘電体層を貫く第１のビアが、前記第１のトレースを前記第２のトレースに電気的に結合し、前記第１の誘電体層を貫く第２のビアが、前記第２のトレースを前記第３のトレースに電気的に結合している、
    マイクロエレクトロニクスデバイス。
  4. 前記コアは磁性材料である、請求項１乃至３のいずれか一項に記載のマイクロエレクトロニクスデバイス。
  5. 前記コアはニッケル又はコバルトである、請求項４に記載のマイクロエレクトロニクスデバイス。
  6. 前記コアは複合材料である、請求項４に記載のマイクロエレクトロニクスデバイス。
  7. 前記複合材料は、エポキシ、ポリイミド、又はベンゾシクロブテン（ＢＣＢ）を有するポリマーマトリクスと、ニッケル−亜鉛フェライト、マンガン−亜鉛フェライト、ニッケル、鉄、又はコバルトを有するフィラー材料とを含む、請求項６に記載のマイクロエレクトロニクスデバイス。
  8. 前記インダクタは第１のインダクタであり、
    当該マイクロエレクトロニクスデバイスは、変圧器を形成するように前記第１のインダクタと互いに噛み合わされた第２のインダクタ、を更に有する、
    請求項１乃至７のいずれか一項に記載のマイクロエレクトロニクスデバイス。
  9. マイクロエレクトロニクスデバイス上にインダクタを形成する方法であって、
    半導体ダイの表面の上に形成された第１の誘電体層を貫くインダクタ入力開口及びインダクタ出力開口を形成して、前記半導体ダイの前記表面上に形成されたインダクタ入力コンタクト及びインダクタ出力コンタクトを露出させることと、
    前記インダクタ入力開口を通る第１のビア、及び前記インダクタ出力開口を通る第４のビアを形成することと、
    前記第１の誘電体層の上に第１のトレース及び第３のトレースを形成することであり、当該第１のトレースは、前記第１のビアによって前記インダクタ入力コンタクトに電気的に結合され、当該第３のトレースは、前記第４のビアによって前記インダクタ出力コンタクトに電気的に結合される、形成することと、
    前記第１の誘電体層、前記第１のトレース、及び前記第３のトレースの上に第２の誘電体層を形成することと、
    前記第１のトレース及び前記第３のトレースの上にコアを形成することと、
    前記第２の誘電体層を貫く第２のビア及び第３のビアを形成することであり、当該第２のビアは、前記第１のトレースに電気的に結合され、当該第３のビアは、前記第３のトレースに電気的に結合される、形成することと、
    前記コア及び前記第２の誘電体層の上に第２のトレースを形成することであり、当該第２のトレースは、前記第２のビア及び前記第３のビアに電気的に結合される、形成することと、
    を有し、
    前記第２の誘電体層は、前記コアを形成することに続いて形成され、前記コアは、前記第１のトレース及び前記第３のトレースと接触する、
    方法。
  10. 前記第２の誘電体層の上及び前記第２のトレースの上にソルダーマスク層を形成すること、を更に有する請求項９に記載の方法。
  11. 前記コアは、スクリーン印刷プロセス、ジェット印刷プロセス、又はスパッタリングプロセスを用いて形成される、請求項９に記載の方法。
  12. 前記コアは磁性材料である、請求項１１に記載の方法。
  13. マイクロエレクトロニクスデバイス上にインダクタを形成する方法であって、
    半導体ダイの表面の上に形成された第１の誘電体層を貫くインダクタ入力開口及びインダクタ出力開口を形成して、前記半導体ダイの前記表面上に形成されたインダクタ入力コンタクト及びインダクタ出力コンタクトを露出させることと、
    前記インダクタ入力開口を通る第１のビア、及び前記インダクタ出力開口を通る第４のビアを形成することと、
    前記第１の誘電体層の上に第１のトレース及び第３のトレースを形成することであり、当該第１のトレースは、前記第１のビアによって前記インダクタ入力コンタクトに電気的に結合され、当該第３のトレースは、前記第４のビアによって前記インダクタ出力コンタクトに電気的に結合される、形成することと、
    前記第１の誘電体層、前記第１のトレース、及び前記第３のトレースの上に第２の誘電体層を形成することと、
    前記第１のトレース及び前記第３のトレースの上にコアを形成することと、
    前記コアを貫く第１のコア貫通ビア及び第２のコア貫通ビアを形成することと、
    前記コアの上に、第１のコア貫通ビア及び第２のコア貫通ビアに電気的に結合された第２のトレースを形成することと、
    を有する方法。
  14. その中に前記第１のコア貫通ビア及び第２のコア貫通ビアが形成される開口が、レーザアブレーションプロセスを用いて形成される、請求項１３に記載の方法。
JP2017560262A 2015-06-25 2015-06-25 Ｗｌｃｓｐの縦型インダクタ Active JP6629351B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2015/037834 WO2016209245A1 (en) 2015-06-25 2015-06-25 Vertical inductor for wlcsp

Publications (2)

Publication Number Publication Date
JP2018524800A JP2018524800A (ja) 2018-08-30
JP6629351B2 true JP6629351B2 (ja) 2020-01-15

Family

ID=57585849

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017560262A Active JP6629351B2 (ja) 2015-06-25 2015-06-25 Ｗｌｃｓｐの縦型インダクタ

Country Status (7)

Country Link
US (4) US10290412B2 (ja)
EP (1) EP3314650B1 (ja)
JP (1) JP6629351B2 (ja)
KR (1) KR102310655B1 (ja)
CN (1) CN107750391A (ja)
TW (1) TWI693646B (ja)
WO (1) WO2016209245A1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI592956B (zh) * 2015-06-25 2017-07-21 Wafer Mems Co Ltd Core inductor production methods
US20170092412A1 (en) * 2015-09-26 2017-03-30 Mathew J. Manusharow Package integrated power inductors using lithographically defined vias
US10354786B2 (en) * 2016-10-01 2019-07-16 Intel Corporation Hybrid magnetic material structures for electronic devices and circuits
CN106898458B (zh) * 2017-03-24 2018-08-10 上海华虹宏力半导体制造有限公司 电感器及其形成方法
US10818627B2 (en) * 2017-08-29 2020-10-27 Advanced Semiconductor Engineering, Inc. Electronic component including a conductive pillar and method of manufacturing the same
WO2019066884A1 (en) 2017-09-29 2019-04-04 Intel IP Corporation SEMICONDUCTOR HOUSINGS AND METHODS OF FORMING SEMICONDUCTOR HOUSINGS
US10658281B2 (en) * 2017-09-29 2020-05-19 Intel Corporation Integrated circuit substrate and method of making
US11322290B2 (en) * 2018-06-19 2022-05-03 Intel Corporation Techniques for an inductor at a first level interface
US20200005990A1 (en) * 2018-06-29 2020-01-02 Intel Corporation Structures within a substrate layer to cure magnetic paste
US11804456B2 (en) * 2018-08-21 2023-10-31 Intel Corporation Wirebond and leadframe magnetic inductors
EP3864696A4 (en) * 2018-10-26 2021-12-08 Huawei Technologies Co., Ltd. DESIGN FOR EMBEDDED THIN FILM MAGNETIC INDUCER FOR APPLICATIONS WITH INTEGRATED VOLTAGE REGULATOR (IVR)
US10670804B1 (en) * 2018-12-28 2020-06-02 Globalfoundries Inc. Composite waveguiding structures including semiconductor fins
US11437303B2 (en) 2019-02-12 2022-09-06 Texas Instruments Incorporated Floated singulation
US11600590B2 (en) * 2019-03-22 2023-03-07 Advanced Semiconductor Engineering, Inc. Semiconductor device and semiconductor package
US11626336B2 (en) * 2019-10-01 2023-04-11 Qualcomm Incorporated Package comprising a solder resist layer configured as a seating plane for a device
WO2021071901A1 (en) * 2019-10-08 2021-04-15 Murata Manufacturing Co., Ltd. Silicon transformer integrated chip

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5246787A (en) * 1975-10-11 1977-04-13 Hitachi Ltd Coil for integrated circuit and process for production of same
JPS56125866A (en) * 1980-03-10 1981-10-02 Toko Inc Coil
EP0725407A1 (en) * 1995-02-03 1996-08-07 International Business Machines Corporation Three-dimensional integrated circuit inductor
US6249039B1 (en) * 1998-09-10 2001-06-19 Bourns, Inc. Integrated inductive components and method of fabricating such components
US20030038366A1 (en) 1999-03-09 2003-02-27 Kabushiki Kaisha Toshiba Three-dimensional semiconductor device having plural active semiconductor components
JP2002100733A (ja) * 2000-09-21 2002-04-05 Nec Corp 高周波集積回路装置
US6856007B2 (en) 2001-08-28 2005-02-15 Tessera, Inc. High-frequency chip packages
US7381483B2 (en) * 2002-06-24 2008-06-03 The Hong Kong Polytechnic University Core having magnetic properties
JP4255442B2 (ja) * 2002-09-10 2009-04-15 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー ワイヤ・ボンド・インダクタを有する半導体装置および方法
US7227240B2 (en) * 2002-09-10 2007-06-05 Semiconductor Components Industries, L.L.C. Semiconductor device with wire bond inductor and method
JP2004274004A (ja) 2003-01-16 2004-09-30 Fuji Electric Device Technology Co Ltd 超小型電力変換装置
US6998952B2 (en) * 2003-12-05 2006-02-14 Freescale Semiconductor, Inc. Inductive device including bond wires
JP2007150022A (ja) * 2005-11-29 2007-06-14 Seiko Epson Corp 電子基板、その製造方法および電子機器
TWI302027B (en) 2006-03-17 2008-10-11 Ind Tech Res Inst A wafer level packaging structure with inductors and manufacture method thereof
JP2007281230A (ja) * 2006-04-07 2007-10-25 Fujikura Ltd 半導体装置およびその製造方法
US7786837B2 (en) * 2007-06-12 2010-08-31 Alpha And Omega Semiconductor Incorporated Semiconductor power device having a stacked discrete inductor structure
JP2009038297A (ja) * 2007-08-03 2009-02-19 Asahi Kasei Electronics Co Ltd 半導体装置
US7952160B2 (en) * 2007-12-31 2011-05-31 Intel Corporation Packaged voltage regulator and inductor array
US7666688B2 (en) * 2008-01-25 2010-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a coil inductor
US8130067B2 (en) * 2010-05-11 2012-03-06 Texas Instruments Incorporated High frequency semiconductor transformer
US9258670B2 (en) * 2011-06-10 2016-02-09 Aliphcom Wireless enabled cap for a data-capable device
US20130307117A1 (en) * 2012-05-18 2013-11-21 Texas Instruments Incorporated Structure and Method for Inductors Integrated into Semiconductor Device Packages
US9437570B2 (en) * 2013-12-05 2016-09-06 Infineon Technologies Americas Corp Power converter package with an integrated output inductor
US9276140B1 (en) * 2014-09-16 2016-03-01 Amazon Technologies, Inc. Imager module with interposer chip

Also Published As

Publication number Publication date
KR20180026472A (ko) 2018-03-12
US20190221349A1 (en) 2019-07-18
EP3314650B1 (en) 2023-03-15
US10784033B2 (en) 2020-09-22
KR102310655B1 (ko) 2021-10-08
US20220122756A1 (en) 2022-04-21
JP2018524800A (ja) 2018-08-30
US10290412B2 (en) 2019-05-14
TWI693646B (zh) 2020-05-11
US11984246B2 (en) 2024-05-14
US11250981B2 (en) 2022-02-15
US20160379747A1 (en) 2016-12-29
EP3314650A1 (en) 2018-05-02
TW201701380A (zh) 2017-01-01
CN107750391A (zh) 2018-03-02
WO2016209245A1 (en) 2016-12-29
EP3314650A4 (en) 2019-03-20
US20200381161A1 (en) 2020-12-03

Similar Documents

Publication Publication Date Title
US11984246B2 (en) Vertical inductor for WLCSP
KR101907733B1 (ko) 적층 상호접속 구조들을 구비한 브리지 상호접속부
US20180114786A1 (en) Method of forming package-on-package structure
US8471358B2 (en) 3D inductor and transformer
US9041152B2 (en) Inductor with magnetic material
US9123626B1 (en) Integrated passive flip chip package
US11658157B2 (en) Integrated circuit including a first semiconductor wafer and a second semiconductor wafer, semiconductor device including a first semiconductor wafer and a second semiconductor wafer and method of manufacturing same
US10796997B2 (en) Semiconductor package
TW201630008A (zh) 具有與電容器串聯的至少一個通孔的芯片用聚合物框架
US20200006293A1 (en) Chip scale thin 3d die stacked package
US20140239475A1 (en) Packaging substrate, semiconductor package and fabrication methods thereof
US20140374875A1 (en) 3D Inductor and Transformer
JP2009152503A (ja) 半導体装置及びその製造方法
TWI664756B (zh) 用於ｍｒａｍ裝置之磁屏蔽封裝結構及其製造方法
US8519524B1 (en) Chip stacking structure and fabricating method of the chip stacking structure
US9741680B1 (en) Wire bond through-via structure and method
US9224712B2 (en) 3D bond and assembly process for severely bowed interposer die
TWI615933B (zh) 半導體裝置及其製造方法
US12009289B2 (en) Semiconductor package and manufacturing method thereof
US20230378039A1 (en) Semiconductor package and methods of manufacturing
US9397057B2 (en) Plurality of semiconductor devices in resin with a via

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180618

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190219

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190514

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191105

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191204

R150 Certificate of patent or registration of utility model

Ref document number: 6629351

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250