KR20180026472A - Wlcsp용 수직 인덕터 - Google Patents

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안드레아스 볼터
톨스텐 메이어
게르하르트 노블링거
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인텔 아이피 코포레이션
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Abstract

본 발명의 실시예는 마이크로전자 장치 및 마이크로전자 장치 형성 방법을 포함한다. 일 실시예에서, 마이크로전자 장치는 반도체 다이 및 상기 반도체 다이에 전기적으로 결합되는 인덕터를 구비한다. 인덕터는 반도체 다이의 표면으로부터 멀리 연장되는 하나 이상의 도전성 코일을 구비할 수 있다. 일 실시예에서 각각의 도전성 코일은 복수의 트레이스를 구비할 수 있다. 예를 들어, 제 1 유전체 층 위에 제 1 트레이스 및 제 3 트레이스가 형성될 수 있고, 제 2 유전체 층 위에 및 코어 위에 제 2 트레이스가 형성될 수 있다. 제 2 유전체 층을 통한 제 1 비아가 제 1 트레이스를 제 2 트레이스에 결합시킬 수 있고, 제 2 유전체 층을 통한 제 2 비아가 제 2 트레이스를 제 3 트레이스에 결합시킬 수 있다.

Description

WLCSP용 수직 인덕터
본 발명의 실시예는 일반적으로 반도체 디바이스의 제조에 관한 것이다. 특히, 본 발명의 실시예는 반도체 디바이스용 인덕터 및 이러한 디바이스를 제조하기 위한 방법에 관한 것이다.
인덕터는 무선 플랫폼을 위한 RF-회로의 중요한 요소이다. 일반적으로, 인덕터는 반도체 칩의 표면 상에 형성된다. 그러나, 칩 표면 상에 인덕터를 형성하는 것은 인덕터와 다이 내 회로 사이에 바람직하지 않은 결합을 초래하며 반도체 칩 상의 유가(valuable) 표면을 감소시킨다. 따라서, 온-칩(on-chip) 인덕터를 디바이스 패키징에 통합되는 인덕터로 대체하는 것이 바람직하다.
웨이퍼 레벨 칩 사이즈 패키지(WLCSP)에서, 패키지에 통합되는 인덕터는 통상적으로 평면형(planar) 인덕터이다. 평면형 인덕터에서, 도전성 코일의 평면은 전도체가 연결되는 반도체 다이의 표면에 실질적으로 평행하다. 디바이스 패키지는 WLCSP 내의 반도체 칩의 외주를 지나서 연장되지 않기 때문에, WLCSP의 패키징에 형성되는 평면형 인덕터는 온-칩 인덕터와 유사한 단점을 갖는다. 먼저, 평면형 인덕터에서 자속 라인의 대부분은 반도체 다이의 표면 내에 침투한다. 인덕터에 의해 형성된 자속 라인은 인덕터에 결합되는 와류를 유도하며 인덕터의 품질 계수의 바람직하지 않은 감소를 초래한다. 또한, 평면형 인덕터의 도전성 코일은 반도체 다이의 표면에 근접하여 배치된다. 도전성 코일이 다이 표면에 근접하는 것은 반도체 다이와 인덕터 사이에 바람직하지 않은 용량성 결합을 산출한다.
비평면형 인덕터를 형성하기 위한 한 가지 방법은 인덕터의 도전성 코일을 형성하기 위해 와이어 본딩 기술을 사용하는 것이었다. 그러나, 코일을 반도체 다이의 표면에 직접 와이어 본딩하는 것은 다이의 표면에 상당한 기계적 응력을 초래한다. 현대 칩 기술은 BEOL(back end of line) 스택에서 취약한 저유전율 및 초저유전율(ultra low-k)의 유전체를 사용한다. 많은 경우에 와이어 본딩에 의해 BEOL-스택이 손상될 위험은 너무 높은 것으로 간주된다.
도 1a는 본 발명의 실시예에 따른, 코어 주위에 형성된 인덕터를 구비하는 마이크로전자 장치의 단면도이다.
도 1b는 본 발명의 실시예에 따른, 코어 주위에 형성된 인덕터를 구비하고 코어가 도전성 코일의 제 1 트레이스 및 제 3 트레이스와 접촉하는 마이크로전자 장치의 단면도이다.
도 1c는 본 발명의 실시예에 따른, 코어 주위에 및 코어를 통해서 형성된 도전성 코일을 갖는 인덕터를 구비하는 마이크로전자 장치의 단면도이다.
도 1d는 본 발명의 실시예에 따른, 코어 주위에 형성된 인덕터를 구비하고 인덕터의 일부가 반도체 다이의 BEOL 스택에 형성된 마이크로전자 장치의 단면도이다.
도 2a는 본 발명의 실시예에 따른, 코어 주위에 형성된 복수의 도전성 코일을 갖는 인덕터를 구비하는 마이크로전자 장치의 평면도이다.
도 2b는 본 발명의 실시예에 따른, 코어 주위에 형성된 복수의 도전성 코일을 갖는 변압기를 구비하는 마이크로전자 장치의 평면도이다.
도 3a 내지 도 3i는 본 발명의 실시예에 따른, 코어 주위에 형성된 인덕터를 구비하는 마이크로전자 장치를 형성하기 위해 사용될 수 있는 처리 작업의 단면도이다.
도 4a는 본 발명의 실시예에 따른, 제 1 라우팅 층을 갖는 패키징된 인덕터를 구비하는 마이크로전자 장치의 단면도이다.
도 4b는 본 발명의 실시예에 따른, 제 1 라우팅 층 및 제 2 라우팅 층을 갖는 패키징된 인덕터를 구비하는 마이크로전자 장치의 단면도이다.
도 4c는 본 발명의 실시예에 따른, 제 1 라우팅 층을 가지며 반도체 상의 제 1 재배선 층에 부착되는 패키징된 인덕터를 구비하는 마이크로전자 장치의 단면도이다.
도 4d는 본 발명의 실시예에 따른, 와이어-본딩된 인덕터인 패키징된 인덕터를 구비하는 마이크로전자 장치의 단면도이다.
도 5a 내지 도 5f는 본 발명의 실시예에 따른, 와이어-본딩된 패키징된 인덕터를 형성하기 위해 실시될 수 있는 처리 작업의 단면도이다.
도 6은 본 발명의 실시예에 따른, 하나 이상의 인덕터가 형성된 하나 이상의 마이크로전자 장치를 구비하는 컴퓨팅 장치의 개략도이다.
여기에 기재된 것은 수직 배향된 인덕터를 구비하는 시스템 및 이러한 디바이스를 형성하는 방법이다. 하기 설명에서는, 예시적 실시예의 다양한 양태를 통상의 기술자가 그 연구의 본질을 다른 통상의 기술자에게 전달하기 위해 일반적으로 사용하는 용어를 사용하여 설명할 것이다. 그러나, 본 발명이 설명된 양태의 일부에 의해서만 실시될 수도 있음은 통상의 기술자에게 자명할 것이다. 설명의 목적으로, 예시적 실시예의 철저한 이해를 제공하기 위해 특정 숫자, 재료 및 구성이 제시된다. 그러나, 본 발명이 특정 상세 없이 실시될 수도 있음은 통상의 기술자에게 자명할 것이다. 다른 예에서는, 예시적 실시예를 불명료하게 만들지 않기 위해 주지된 특징부가 생략되거나 단순화된다.
다양한 작업이 다중 개별 작업으로서 차례로, 본 발명을 이해하는데 가장 도움이 되는 방식으로 설명될 것이지만, 설명의 순서는 이들 작업이 반드시 순서 의존적임을 의미하는 것으로 간주되지 않아야 한다. 특히, 이들 작업은 제시된 순서로 수행될 필요가 없다.
본 발명의 실시예는 하나 이상의 수직 배향된 인덕터를 구비하는 마이크로전자 장치를 구비한다. 본 명세서에 사용될 때, 수직 배향된 인덕터는 인덕터가 연결되는 반도체 다이의 표면에 실질적으로 평행하지 않은 평면을 따라서 형성되는 하나 이상의 도전성 코일을 갖는 인덕터이다. 예를 들어, 본 발명의 실시예는 인덕터가 연결되는 반도체 다이의 표면에 실질적으로 직교하는 평면을 따라서 형성되는 하나 이상의 코일을 갖는 수직 배향된 인덕터를 구비할 수 있다. 인덕터의 수직 배향은 반도체 다이의 표면에 침투하는 자속 라인을 전술한 것과 같은 평면형 인덕터에 비해서 감소시킨다. 따라서, 반도체 다이 내의 와류가 감소되며 인덕터의 품질 계수가 증가된다. 또한, 수직 배향은 인덕터의 도전성 코일과 반도체 다이 사이의 거리를 평면형 인덕터 내의 두 개의 부품을 분리시키는 거리에 비해서 증가시킨다. 따라서, 반도체 다이와 인덕터 사이의 용량성 결합은 평면형 인덕터에 대해서 감소된다.
본 발명의 실시예는 생산량을 크게 감소시키거나 생산비를 크게 증가시키지 않으면서 하나 이상의 수직 인덕터의 통합을 가능하게 한다. 생산량이 크게 감소되지 않는 이유는 인덕터를 형성하기 위해 사용되는 처리 작업이 다이 표면 상의 접점에 솔더 범프를 연결하는데 필요한 재배선 층을 형성하기 위해 이미 사용되기 때문이다. 예를 들어, 두 개의 재배선 층을 구비하는 마이크로전자 장치에서, 제 1 재배선 층은 도전성 코일의 하부에 사용될 수 있고 제 2 재배선 층은 도전성 코일의 상부에 사용될 수 있다. 수직 인덕터를 형성하기 위해 필요한 처리 작업 및 재료는 마이크로전자 장치를 패키징하기 위한 재배선 층을 형성하기 위해 이미 사용될 수 있기 때문에, 본 발명의 실시예에 따른 수직 인덕터를 형성할 때 비용의 상당한 증가 또는 생산량의 감소는 없다.
이제 도 1a를 참조하면, 본 발명의 실시예에 따른 마이크로전자 장치(100)의 단면도가 도시되어 있다. 마이크로전자 장치(100)는 반도체 다이(110)를 구비할 수 있다. 반도체 다이(110)는 디바이스 회로(도시되지 않음)를 구비할 수 있다. 일 실시예에서, 반도체 다이는 벌크 실리콘 또는 실리콘-온-인슐레이터(silicon-on-insulator) 서브구조물을 사용하여 형성된 결정성 기판일 수 있다. 다른 실시예에서, 반도체 다이는 게르마늄, 안티몬화 인듐, 텔루르화 납, 비소화 인듐, 인화 인듐, 비소화 갈륨, 비소화 인듐 갈륨, 안티몬화 갈륨 또는 Ⅲ-V족 또는 Ⅳ족 재료의 다른 조합을 포함하지만 이것에 한정되지 않는, 실리콘과 조합될 수 있거나 조합되지 않을 수 있는 다른 재료들을 사용하여 형성될 수 있다. 기판을 형성할 수 있는 재료의 몇 가지 예가 본 명세서에 기재되지만, 반도체 장치가 제조될 수 있는 기초로서 작용할 수 있는 일체의 재료가 본 발명의 범위 내에 포함된다.
마이크로전자 장치(100)는 예를 들어 웨이퍼와 같은 큰 기판 상에 형성된 복수의 마이크로전자 장치 중 하나일 수 있다. 일 실시예에서, 마이크로전자 장치는 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)일 수 있다. 특정 실시예에서, 마이크로전자 장치(100)는 예를 들어 하나 이상의 수직 배향된 인덕터의 형성 및/또는 하나 이상의 솔더 범프의 부착과 같은 패키징 작업 이후에 웨이퍼로부터 단일화될 수 있다.
반도체 다이(110)의 표면(111) 상에 하나 이상의 접점(112)이 형성될 수 있다. 접점(112)은 하나 이상의 도전층을 구비할 수 있다. 예로서, 접점(112)은 배리어 층, 유기 표면 보호(organic surface protection: OSP) 층, 금속층, 또는 그 임의의 조합을 구비할 수 있다. 접점(112)은 반도체 다이(110) 내의 능동 소자 회로(도시하지 않음)에 전기적 연결을 제공할 수 있다. 접점(112)은 도전성 트레이스 및 저유전율 재료(도시되지 않음)의 하나 이상의 교호 층을 구비하는 BEOL 스택에 의해 디바이스 회로에 각각 전기적으로 결합될 수 있다.
본 발명의 실시예는 각각 접점(112)에 전기적으로 결합되는 하나 이상의 솔더 범프(160)를 구비한다. 솔더 범프(160)는 하나 이상의 재배선 층 및 도전성 비아(via)에 의해 접점(112)에 전기적으로 결합될 수 있다. 도 1a에 도시된 실시예에서, 솔더 범프(160)는 제 1 비아(114), 제 1 재배선 층(116), 제 2 비아(118) 및 제 2 재배선 층(120)에 의해 접점(112)에 전기적으로 결합된다. 도시된 실시예는 두 개의 재배선 층을 구비하지만, 본 발명의 실시예는 이러한 구성으로 이러한 않으며 하나 이상의 재배선 층을 구비할 수도 있음을 알아야 한다. 일 실시예에 따르면, 제 1 및 제 2 재배선 층과 제 1 및 제 2 비아는 구리 층과 같은 도전성 재료일 수 있다. 실시예에 따라서, 재배선 층 및 비아는 단일 금속층, 상이한 금속층의 스택 또는 합금을 구비할 수 있다. 예를 들어, 재배선 층은 배리어 층, 시드 층 등을 구비할 수 있다.
재배선 층은 하나 이상의 유전체 층에 의해 서로 분리될 수 있다. 도시된 실시예에서, 제 1 재배선 층(116)은 제 1 유전체 층(104) 위에 형성되고, 제 2 유전체 층(106)은 제 2 재배선 층(120)으로부터 제 1 재배선 층(116)을 분리한다. 제 1 유전체 층(104)을 통해서 형성된 제 1 비아(114)는 제 1 재배선 층(116)을 접점(112)에 전기적으로 결합시킬 수 있으며, 제 2 유전체 층(106)을 통해서 형성된 제 2 비아(118)는 제 1 재배선 층(116)을 제 2 재배선 층(120)에 전기적으로 결합시킬 수 있다. 예로서, 유전체 층(104, 106)은 임의의 적합한 유전체 재료일 수 있다. 일 실시예에서, 유전체 층은 예를 들어 폴리이미드, 에폭시 또는 아지노모토 빌드업 필름(Ajinomoto buildup film: ABF)과 같은 폴리머 재료일 수 있다. 일 실시예에 따르면, 부식 및 단락을 방지하기 위해 제 2 유전체 층(106)의 일부 위에 및 제 2 재배선 층(120)의 일부 위에 솔더 레지스트(108) 또한 형성될 수 있다.
일 실시예에서, 마이크로전자 장치(100)는 하나 이상의 인덕터(124)를 구비한다. 인덕터(124)는 입력 접점(112I) 및 출력 접점(112o)에 의해 반도체 다이(110) 내의 디바이스 회로에 전기적으로 결합된다. 본 발명의 실시예는 코어(122) 주위에 형성된 하나 이상의 도전성 코일(126)을 갖는 인덕터(124)를 구비한다. 일 실시예에서, 인덕터(124)의 하나 이상의 도전성 코일(126)은 복수의 도전성 트레이스 및 비아로 형성될 수 있다. 도 1a에 도시된 실시예에서, 도전성 코일(126)은 제 1 도전성 비아(131), 제 1 트레이스(132), 제 2 도전성 비아(133), 제 2 도전성 트레이스(134), 제 3 도전성 비아(135), 제 3 도전성 트레이스(136) 및 제 4 도전성 비아(137)를 포함한다. 예로서, 제 1 도전성 비아(131)는 입력 접점(112I)을 제 1 트레이스(132)에 전기적으로 결합시킨다. 제 2 도전성 비아(133)는 제 1 트레이스(132)를 제 2 트레이스(134)에 전기적으로 결합시킨다. 제 3 도전성 비아(135)는 제 2 트레이스(134)를 제 3 트레이스(136)에 전기적으로 결합시키며, 제 3 트레이스(136)는 제 4 비아(137)에 의해 출력 접점(112o)에 전기적으로 결합될 수 있다. 도전성 코일(126)을 형성하기 위해 사용되는 비아 및 트레이스의 개수는 상이한 실시예에 따라서 도 1a에 도시된 트레이스 및 비아의 개수보다 크거나 작을 수 있음을 알아야 한다.
일 실시예에서, 도전성 코일(126)을 형성하기 위해 사용되는 복수의 트레이스 및 비아는 솔더 범프(160)를 접점(112)에 전기적으로 결합시키는데 사용되는 재배선 층 및 비아를 형성하기 위해 사용된 것과 동일한 처리 작업 중에 형성된다. 예를 들어, 제 1 비아(131) 및 제 4 비아(137)는 비아(114)의 형성 중에 제 1 유전체 층(104)을 통해서 형성될 수 있다. 또한, 제 1 도전성 트레이스(132) 및 제 3 도전성 트레이스(136)는 제 1 재배선 층(116)의 형성 중에 제 1 유전체 층(104) 위에 형성될 수 있다. 제 2 비아(133) 및 제 3 비아(135)는 비아(118)의 형성 중에 제 2 유전체 층(106)을 통해서 형성될 수 있다. 제 2 트레이스(134)는 제 2 재배선 층(120)의 형성 중에 형성될 수 있다. 따라서, 인덕터(124)의 도전성 트레이스 및 비아는 재배선 층(118, 120)과 동일한 재료로 형성될 수 있다.
일 실시예에 따르면, 인덕터(124)는 반도체 다이(110)의 표면(111)에 대해 수직으로 배향된다. 예를 들어, 인덕터(124)의 도전성 코일(126)은 실질적으로 X-Z 평면을 따라서 형성되고 반도체 다이(110)의 표면(111)은 X-Y 평면을 따라서 형성된다. 인덕터(124)의 수직 배향은, 전술한 것과 같은 평면형 인덕터와 비교하여, 반도체 다이(110)의 표면에 침투하는 자속 라인을 감소시킨다. 따라서, 반도체 다이(110) 내의 와류가 감소되고 인덕터(124)의 품질 계수가 증가된다. 또한, 도전성 코일(126)은 반도체 다이(110)로부터 더 이격되며, 따라서 반도체 다이(110)와 인덕터(124) 사이의 용량성 결합을 감소시킨다.
인덕터(124)의 유도성(inductivity)은 도전성 코일(126)에 의해 포위되는 영역에 의해 스케일 평가된다. 따라서, 본 발명의 실시예는 도전성 코일(126)에 의해 포위되는 영역을 증가시키는 코어(122)를 구비한다. 일 실시예에 따르면, 코어(122)의 제 2 표면(129)에 도달할 때까지 제 2 유전체 층(106)으로부터 멀리 연장되는 측벽(123)을 갖는 제 2 유전체 층(106) 위에 코어(122)의 제 1 표면(128)이 형성될 수 있다. 예시된 실시예는 제 2 표면(129)이 제 1 표면(128)과 거의 평행한 것으로 설명하지만, 실시예가 이러한 구성에 이러한 않음을 알아야 한다. 예를 들어, 제 2 표면(129)은 라운딩될 수 있다.
코어(122)는 제 2 트레이스(134)의 일부가 제 2 유전체 층(106)으로부터 Z-방향으로 전환되게 함으로써 포위 영역을 증가시킨다. 도시된 실시예에서, 제 2 트레이스(134)는 부분적으로 제 2 유전체 층(106)을 따라서 및 측벽(123)을 따라서 코어(122)의 제 2 표면(129) 위에 형성된다. 이러한 실시예에서, 도전성 코일(126)에 의해 포위되는 영역은 도 1a에 도시하듯이 코어(122)의 단면적 및 제 2 유전체 층(106)의 일부를 포함한다. 인덕터(124)에 의해 포위되는 영역은 코어(122)의 기하 구조를 변경함으로써 증가 또는 감소될 수 있다. 예를 들어, 코어의 두께(T), 코어의 폭(W) 및/또는 측벽(123)의 기울기/형상은 인덕터(124)에 소망의 유도성을 제공하기 위해 수정될 수 있다.
본 발명의 일 실시예에 따르면, 코어(122)는 하나 이상의 재료로 형성될 수 있다. 일 실시예에서, 코어(122)는 복합 재료일 수 있다. 예로서, 복합 매트릭스는 에폭시, 폴리이미드, 벤조시클로부텐(BCB) 등일 수 있으며, 복합체를 위한 충전 재료는 페라이트(예를 들어, NiZn 페라이트 또는 MnZn 페라이트), 또는 Ni, Fe 또는 Co 중 하나 이상을 구비하는 자성 입자 또는 나노입자를 포함할 수 있다. 본 발명의 추가 실시예는 코어(122)를 위한 단일 재료를 포함할 수 있다. 예를 들어, 코어는 Ni 또는 Co일 수 있다. 보다 상세히 후술하듯이, 코어(122)는 스크린 프린팅 공정, 제트 프린팅 공정, 스퍼터링 공정 등으로 형성될 수 있다. 코어(122)의 형상은 코어(122)를 형성하기 위해 사용되는 공정 및 재료에 종속될 수 있다. 예를 들어, 프린팅 작업 시에 코어(122)의 측벽(123)은 붕괴될 수 있고 만곡된 측벽(123)을 형성할 수 있다. 따라서, 코어(122)의 형상은 본 발명의 실시예에 따라서 도면에 개시된 형상 및 크기로 제한되지 않는다. 본 발명의 실시예에 따르면, 인덕터(124)의 유도성은 코어(122)에 대해 상이한 재료를 선택함으로써 수정될 수 있다. 예를 들어, 코어(122)에 대해 높은 투자율을 갖는 재료를 선택하는 것은 상대적으로 낮은 투자율을 갖는 재료로 형성된 코어(122)에 비해서 코어(122)의 유도성을 증가시킬 수 있다.
이제 도 1b를 참조하면, 추가 실시예에 따른 마이크로전자 장치(101)의 단면도가 도시되어 있다. 마이크로전자 장치(101)는, 코어(122)의 제 1 표면(128)이 제 2 유전체 층(106) 위에 형성되지 않는 것을 제외하고, 전술한 마이크로전자 장치(100)와 실질적으로 유사하다. 대신에, 실시예는 코어의 제 1 표면(128)을 제 1 트레이스(132), 제 3 트레이스(136) 및 제 1 유전체 층(104) 위에 형성하는 단계를 포함한다. 이러한 실시예에서, 제 2 유전체 층(106)은 코어(122)의 측벽(123) 및 제 2 표면(129) 위에 형성될 수 있으며, 제 2 트레이스(134)는 제 2 유전체 층(106) 위에 형성될 수 있다.
이제 도 1c를 참조하면, 일 실시예에 따른 마이크로전자 장치(102)의 단면도가 도시되어 있다. 마이크로전자 장치(102)는, 도전성 코일(126)이 코어(122)를 통과하는 것을 제외하고, 전술한 마이크로전자 장치(100)와 실질적으로 유사하다. 이러한 실시예에서, 코어(122)는 도전성 코일(126)의 내부에 및 도전성 코일(126)의 부분 주위에 형성될 수 있다. 도시하듯이, 제 2 트레이스(134)는 제 1 트레이스(132) 및 제 3 트레이스(136) 위에 형성된 제 2 유전체 층(106)과 코어(122)를 통해서 연장되는 비아(138)에 의해 제 1 트레이스(132) 및 제 3 트레이스(136)에 전기적으로 결합된다. 이러한 실시예에서, 제 2 트레이스(134)는 코어(122)의 측벽(123)을 따라서 연장될 필요가 없다. 따라서, 처리 작업 및 재료 공차의 가변성으로 인한 측벽의 기울기 및/또는 형상의 불일치는 인덕터(124)에 의해 포위되는 영역을 변경시키지 않는다. 일 실시예에 따르면 비아(138)는 레이저 드릴링될 수 있다. 레이저 드릴링에 의해 얻을 수 있는 높은 정밀도는 도전성 코일(126)에 의해 포위되는 영역이 정확하고 고도로 반복 가능하게 할 수 있다. 따라서, 인덕터(124)의 도전성 코일(126)을 형성하기 위해 관통 비아(138)가 사용되면, 전술한 바와 같이 측벽의 형상 및 기울기에 기인하는 일체의 변화가 제거될 수 있다.
본 발명의 추가 실시예에 따르면, 도전성 코일(126)의 일부가 반도체 다이(110)의 BEOL-스택 내에 형성될 수 있다. 도 1d는 이러한 인덕터(124)를 구비하는 마이크로전자 장치(103)의 단면도이다. 일 실시예에 따르면, 마이크로전자 장치(103)는 도전성 코일(126)의 제 1 트레이스(132) 및 제 3 트레이스(136)가 반도체 다이(110)의 BEOL-스택 내에 형성되는 것을 제외하고 전술한 마이크로전자 장치(100)와 실질적으로 유사하다. 이러한 실시예에서, 트레이스는 종래의 BEOL 처리 작업을 사용하여 형성될 수 있다. 제 1 트레이스(132) 및 제 3 트레이스(136)가 BEOL-스택에 구비되는 것은 수직 배향된 인덕터(124)가 단일의 유전체 층(104)만 사용하여 형성될 수 있게 한다. 도시하듯이, 마이크로전자 장치(103)는 제 1 유전체 층(104) 및 제 1 유전체 층(104) 위에 형성된 제 1 재배선 층(118)을 갖는 패키징을 구비할 수 있다. 제 2 트레이스(134)는 이후 제 1 재배선 층(118)을 형성하기 위해 사용된 것과 동일한 처리 작업 중에 형성될 수 있다. 이후, 일 실시예에 따라 제 2 트레이스(134) 위에 솔더 레지스트 층(108)이 형성될 수 있다.
도 1a 내지 도 1d에 도시된 실시예는 단일 도전성 코일(126)을 갖는 인덕터(124)를 도시한다. 그러나, 본 발명의 실시예는 이러한 구성으로 제한되지 않는다. 예를 들어, 인덕터는 복수의 도전성 코일을 구비할 수 있다. 이제 도 2a를 참조하면, 본 발명의 일 실시예에 따른, 마이크로전자 장치(200) 상에 형성되는 복수의 도전성 코일(226)을 갖는 인덕터(224)의 평면도가 도시되어 있다. 도 2a에서 마이크로전자 장치(200)의 디바이스 회로 및 솔더 마스크에 대한 접점은 도면을 불필요하게 불명료하게 만들지 않기 위해 생략된다. 일 실시예에서 인덕터(224)의 제 1 도전성 코일(226)은 디바이스 입력부(270)에서 시작한다. 입력부(270)로부터, 제 2 트레이스(234)가 제 2 유전체 층(206)을 지나가고 이후 코어(222)를 지나간다. 제 2 트레이스(234)는 이후 비아(235)에 도달할 때까지 코어(222)의 반대쪽에서 제 2 유전체 층(206)을 따라서 이동할 수 있다. 따라서, 제 2 트레이스(234)는 부분적으로 제 2 유전체 층(206) 위에 및 코어(222)의 표면 위에 형성될 수 있다. 코어(222)가 도시된 X-Y 평면에서 보이지 않는 Z-방향으로 외측으로 연장되기 때문에 코어(222)의 측벽 및 제 2 표면은 도 2a에서 서로 구별되지 않는 것을 알아야 한다. 추가 실시예에서, 제 2 트레이스(234)는 코어(222) 위에만 형성될 수 있고 제 2 유전체 층(206)과 접촉하지 않을 수 있다. 예를 들어, 도 1c에 도시된 비아(138)와 유사하게 비아가 코어(222)(도 2a에 도시되지 않음)를 통해서 형성될 때 제 2 트레이스는 제 2 유전체 층(206)과 접촉하지 않을 수 있다.
일 실시예에 따르면, 비아(235)는 도전성 코일(226)의 제 1 도전성 트레이스(232)와 연결되기 위해 제 2 유전체 층(206)을 통해서 연장된다. 제 1 트레이스(232)는 이것이 코어(222) 아래에 및 제 2 유전체 층(206) 아래에 형성되는 것을 나타내기 위해 점선으로 개략 도시된다. 일 실시예에서, 제 2 트레이스(232)는 코어(222) 아래를 지나가고 제 2 비아(233)와 연결된다. 제 2 비아(233)는 제 1 도전성 트레이스(232)를 제 2 도전성 코일(226)을 시작하는 다음 제 2 도전성 트레이스(234)에 전기적으로 결합시킨다. 일 실시예에 따르면, 하나 이상의 추가 도전성 코일(226)이 형성될 수 있으며, 마지막 도전성 코일(226)은 출력부(271)에서 종료된다. 예시된 실시예는 입력부(270)와 출력부(271)가 둘 다 제 2 유전체 층(206) 위에 형성되는 것으로 설명하지만, 입력부(270)와 출력부(271)는 제 2 유전체 층(206) 아래에 형성될 수도 있음을 알아야 한다. 추가 실시예는 입력부(270)와 출력부(271) 중 하나를 제 2 유전체 층(206) 아래에 형성하고 입력부(270)와 출력부(271) 중 다른 하나를 제 2 유전체 층(206) 위에 형성하는 단계를 포함할 수 있다.
이제 도 2b를 참조하면, 수직으로 배향되고 변압기(225)를 형성하도록 서로 맞물리는 일차 인덕터 및 이차 인덕터를 구비하는 마이크로전자 장치(201)가 도시되어 있다. 도시하듯이, 일차 인덕터는 하나 이상의 일차 도전성 코일(226p)을 구비하고 입력부(270p) 및 출력부(271p)를 구비하며, 이차 인덕터는 하나 이상의 이차 도전성 코일(226s)을 구비하고 입력부(270s) 및 출력부(271s)를 구비한다. 각각의 도전성 코일(226p, 226s)은 도전성 코일이 변압기(225)를 형성하기 위해 서로 맞물리는 것을 제외하고, 도 2a와 관련하여 도시되고 설명된 도전성 코일(226)과 실질적으로 유사하다. 도 2b에 도시된 실시예는 일차 인덕터와 이차 인덕터가 둘 다 두 개의 도전성 코일(226)을 구비하는 것을 도시하지만, 실시예는 이러한 구성으로 제한되지 않는다. 예를 들어, 각각의 인덕터가 하나 이상의 도전성 코일(226)을 갖고 형성될 수도 있다.
이제 도 3a 내지 도 3i를 참조하면, 수직 배향된 인덕터를 형성하기 위한 다양한 처리 작업의 단면도가 도시되어 있다. 도 3a에는 반도체 다이(310)가 도시되어 있다. 반도체 다이(310)는 능동 소자 회로(도시되지 않음)를 구비할 수 있다. 또한, 다이 접점(312I)은 인덕터용 입력 접점으로 사용될 수 있고 다이 접점(312o)은 인덕터용 출력 접점으로 사용될 수 있다. 솔더 범프가 디바이스 회로에 전기적으로 결합될 수 있도록 다수의 다이 접점(312)이 제공될 수 있다. 일 실시예에 따르면, 제 1 유전체 층(304)이 반도체 다이(310)의 표면(311) 위에 형성되었다. 예로서, 제 1 유전체 층(304)은 예를 들어 폴리이미드, 에폭시 또는 ABF와 같은 폴리머 재료일 수 있다.
이제 도 3b를 참조하면, 본 발명의 실시예는 제 1 유전체 층(304)을 통해서 복수의 제 1 비아 개구(313)를 형성하는 단계를 포함한다. 개구(313)는 하나 이상의 접점(312) 위에 형성될 수 있다. 일 실시예에서 제 1 비아 개구(313)는 리소그래피 에칭 작업으로 또는 레이저에 의해 형성된다.
이제 도 3c를 참조하면, 본 발명의 실시예는 다이 접점(312) 위의 제 1 비아 개구(313) 각각에 복수의 도전성 비아(314)를 형성하는 단계를 포함한다. 또한, 인덕터 입력 접점(312I) 및 인덕터 출력 접점(312o) 위에 제 1 비아(331) 및 제 4 비아(337)가 각각 형성될 수 있다. 따라서, 인덕터에 사용되는 입력 비아 및 출력 비아는 도전성 비아(314)를 형성하기 위해 사용된 것과 동일한 처리 작업으로 형성될 수 있다. 일 실시예에 따르면, 제 1 유전체 층(304) 위에 제 1 재배선 층(316)이 형성될 수 있다. 또한, 제 1 유전체 층(304) 위에 제 1 트레이스(332) 및 제 3 트레이스(336)가 형성될 수 있다. 따라서, 제 1 트레이스(332) 및 제 3 트레이스(336)는 제 1 재배선 층(316)을 형성하기 위해 사용된 것과 동일한 처리 작업으로 형성될 수 있다. 일 실시예에서, 제 1 재배선 층(316), 제 1 트레이스(332), 제 3 트레이스(336), 제 1 비아(331), 제 4 비아(337) 및 도전성 비아(314)는 단일 처리 작업으로 형성될 수 있다. 예로서, 처리 작업은 전기도금 작업, 무전해 도금 작업, 프린팅 작업, 스퍼터링 작업 등일 수 있다. 일 실시예에서, 도전성 특징부를 형성하기 위해 사용되는 처리 작업은 노출된 표면 위에 시드 층을 스퍼터링하는 단계를 포함할 수 있다. 이후, 도금 레지스트 층이 시드 층 위에 도포되고 패터닝될 수 있다. 도금 레지스트 층이 패터닝된 후에, 도금 작업(예를 들어, 전기도금 공정)이 도전성 특징부를 형성할 수 있다. 도전성 특징부의 형성 후에, 도금 레지스트는 제거될 수 있다. 일 실시예에서는, 도금 레지스트에 의해 커버된 시드 층의 나머지 부분도 에칭 공정으로 제거될 수 있다. 일 실시예에서, 도전성 트레이스, 비아 및 재배선 층은 구리 층과 같은 도전층일 수 있다. 추가 실시예는 단일 금속층, 상이한 금속층의 스택, 또는 합금을 포함할 수 있다. 예를 들어, 층은 배리어 층, 시드 층 등을 구비할 수 있다.
이제 도 3d를 참조하면, 본 발명의 실시예는 제 1 재배선 층(316), 제 1 트레이스(332), 제 3 트레이스(336) 위에 및 제 1 유전체 층(304)의 노출된 부분 위에 제 2 유전체 층(306)을 형성하는 단계를 포함한다. 일 실시예에서, 제 2 유전체 층(306)은 임의의 적합한 유전체일 수 있다. 예로서, 제 2 유전체 층(306)은 예를 들어 폴리이미드, 에폭시 또는 ABF와 같은 폴리머 재료일 수 있다.
이제 도 3e를 참조하면, 실시예는 제 2 유전체 층(306) 위에 코어(322)를 형성하는 단계를 포함한다. 일 실시예에 따르면, 코어(322)의 제 1 표면(328)은 제 2 유전체 층(306)과 접촉하며, 제 2 유전체 층(306)으로부터 멀리 연장되고 제 2 표면(329)에서 종료되는 측벽(323)을 구비한다. 예시된 실시예는 제 2 표면(329)이 제 1 표면(328)과 실질적으로 평행한 것으로 도시하지만, 실시예는 이러한 구성으로 제한되지 않음을 알아야 한다. 예를 들어, 제 2 표면(329)은 라운딩될 수 있다. 도시하듯이, 코어(322)는 수직하지 않은 측벽(323)을 갖지만, 실시예는 이러한 구성으로 제한되지 않는다. 코어(322)가 스크린 프린팅 작업으로 형성될 때는 경사진 측벽(323)이 바람직할 수 있다. 이러한 실시예에서, 프린팅 작업에 사용되는 스텐실(stencil)은 표면으로부터 스텐실을 제거할 때 릴리프(relief)를 허용하기 위해 경사진 측벽을 구비할 수 있다. 따라서, 측벽의 형상 및/또는 기울기는 코어(322) 용으로 사용되는 재료 및 코어(322)를 증착하기 위해 사용되는 공정에 종속될 수 있다. 따라서, 본 발명의 실시예는 도면에 도시된 코어(322)의 형상으로 제한되지 않는다.
일 실시예에서, 코어는 하나 이상의 재료로 형성될 수 있다. 예를 들어, 코어(322)는 복합 재료일 수 있다. 예를 들어, 복합 매트릭스는 에폭시, 폴리이미드, 벤조시클로부텐(BCB) 등일 수 있고, 복합체를 위한 충전 재료는 페라이트(예를 들어, NiZn 페라이트 또는 MnZn 페라이트), 또는 Ni, Fe 또는 Co 중 하나 이상을 구비하는 자성 입자 또는 나노입자를 포함할 수 있다. 본 발명의 추가 실시예는 코어(322)를 위한 단일 재료를 포함할 수 있다. 예를 들어, 코어는 Ni 또는 Co일 수 있다. 코어(322)가 도전성 재료(예를 들어, 벌크 Ni, Co 또는 Fe)로 제조될 때는 인덕터의 단락을 방지하기 위해 도전성 코일과 접촉하게 될 코어(322)의 표면 위에 추가 유전체 또는 절연 층이 형성될 필요가 있음을 알아야 한다. 일 실시예에서, 코어(322)는 스크린 프린팅 공정, 제트 프린팅 공정, 스퍼터링 공정 등에 의해 제 2 유전체 층(306)의 표면 상에 증착될 수 있다.
제 2 유전체 층(306) 및 코어(322)를 형성하기 위한 처리 작업의 순서는 역전될 수도 있음을 알아야 한다. 이러한 실시예에서, 코어(322)의 제 1 표면(328)은 제 1 트레이스(332) 및 제 3 트레이스(336) 위에 형성되어 그와 접촉할 수 있다. 또한, 제 2 유전체 층(306)은 코어(322)의 측벽(323) 및 제 2 표면(329) 위에 형성될 수 있다. 이러한 실시예는 이후 본 명세서에 기재된 것과 실질적으로 유사한 처리 작업을 따를 것이며, 도 1b에 도시된 것과 실질적으로 유사한 디바이스를 초래할 것이다.
이제 도 3f를 참조하면, 본 발명의 실시예는 제 2 유전체 층(306)을 통해서 제 2 비아 개구(317)를 형성하는 단계를 포함한다. 일 실시예에서, 제 2 비아 개구(317)는 리소그래피 에칭 작업으로 또는 레이저에 의해 형성된다. 본 발명의 실시예는 하나 이상의 제 1 재배선 라인(316) 위에 개구를 형성하는 단계를 포함한다. 또한, 실시예는 제 1 트레이스(332) 및 제 3 트레이스(336) 위에 개구(317)를 형성하는 단계를 포함한다.
도 3f에 도시된 실시예에는 나타나있지 않지만, 본 발명의 실시예는 또한 도 1c에 도시된 것과 같은 관통 코어 비아를 위한 개구를 형성하기 위해 코어(322)를 통해서 레이저 드릴링하는 단계를 포함할 수 있다. 관통 코어 비아의 형성 이후에, 도 1c의 마이크로전자 장치를 형성하기 위해 사용되는 처리 작업은 도 3a 내지 도 3i와 관련하여 설명된 것과 실질적으로 유사하며, 따라서 여기에서 반복되지 않을 것이다.
이제 도 3g를 참조하면, 본 발명의 실시예는 하나 이상의 개구(317)에 도전성 비아(318)를 형성하고 제 2 유전체 층(306) 위에 제 2 재배선 층(320)을 형성하는 단계를 포함한다. 또한, 제 1 트레이스(332) 및 제 3 트레이스(336) 위에 각각 형성된 개구(317)에는 제 2 비아(333) 및 제 3 비아(335)가 형성될 수 있다. 일 실시예에서, 인덕터(324)의 도전성 코일(326)을 완성하기 위해서는 제 2 비아(333)를 제 3 비아(335)에 전기적으로 결합시키는 제 2 트레이스(334)가 형성될 수 있다.
일 실시예에 따르면, 도전성 코일(326)은 코어(322) 주위에 형성되는 복수의 트레이스 및 비아를 포함할 수 있다. 도 3g에 도시된 실시예에서, 도전성 코일(326)은 제 1 도전성 비아(331), 제 1 트레이스(332), 제 2 도전성 비아(333), 제 2 도전성 트레이스(334), 제 3 도전성 비아(335), 제 3 도전성 트레이스(336) 및 제 4 도전성 비아(337)를 포함한다. 실시예에서, 코어(322)는 제 2 트레이스(334)의 일부가 제 2 유전체 층(306)으로부터 Z-방향으로 전환되게 함으로써 도전성 코일에 의해 포위되는 영역을 증가시킨다. 도시된 실시예에서, 제 2 트레이스(334)는 부분적으로 제 2 유전체 층(306)을 따라서, 측벽(323)을 따라서 및 코어(322)의 제 2 표면(329) 위에 형성된다. 이러한 실시예에서, 도전성 코일(326)에 의해 포위되는 영역은 도 3g에 도시하듯이 코어(322)의 단면적 및 제 2 유전체 층(306)의 일부를 포함할 수 있다. 도전성 코일(326)에 의해 포위되는 영역은 코어(322)의 기하구조를 변경함으로써 증가 또는 감소될 수 있다. 예를 들어, 코어(322)의 두께, 코어(322)의 폭 및/또는 측벽(323)의 기울기/형상은 인덕터(324)에 소망 유도성을 제공하기 위해 수정될 수 있다.
일 실시예에서, 제 2 재배선 층(320), 제 2 트레이스(334), 제 2 비아(333), 제 3 비아(335) 및 도전성 비아(318)는 동일한 처리 작업으로 형성될 수 있다. 예로서, 처리 작업은 전기도금 작업, 무전해 도금 작업, 프린팅 작업, 스퍼터링 작업 등일 수 있다. 일 실시예에서, 도전성 트레이스, 비아 및 재배선 층은 구리 층과 같은 도전층일 수 있다. 추가 실시예는 단일 금속층, 상이한 금속층의 스택 또는 합금을 포함할 수 있다. 예를 들어, 층은 배리어 층, 시드 층 등을 구비할 수 있다.
이제 도 3h를 참조하면, 본 발명의 실시예는 제 2 재배선 층(320) 위에 솔더 레지스트 층(308)을 형성하는 단계를 포함한다. 솔더 레지스트 층(308)은 제 2 재배선 층(320) 및 제 2 트레이스(334)를 전기적으로 절연시키며, 부식 방지를 제공할 수도 있다. 일 실시예에서, 솔더 레지스트 층(308)은 솔더 범프를 부착하기 위한 개구를 제공하기 위해 패터닝된다. 도 3i에 도시하듯이, 제 2 재배선 층(320)의 노출된 부분에 솔더 볼(360)이 배치될 수 있다. 예로서, 솔더 볼(360)은 프린팅 작업, 전기도금 작업, 제트분사(jetting) 작업에 의해 제 2 재배선 층(320) 상에 형성될 수 있거나 또는 예를 들어 픽-앤-플레이스(pick-and-place) 작업 등에 의해 예비성형된 볼로서 형성될 수 있다.
재배선 층을 형성하기 위해 사용되는 처리 작업 중에 제조되는 코어 주위에 인덕터를 형성하는 것에 추가적으로, 본 발명의 실시예는 또한 패키징된 인덕터를 구비할 수 있다. 일 실시예에 따르면, 패키징된 인덕터는 플립-칩 본딩 공정에 의해 마이크로전자 장치에 부착될 수 있다. BEOL 스택의 저유전율 층간 유전체가 균열될 위험 때문에 반도체 다이의 활성 표면에 와이어 본딩이 사용될 수 없지만, 플립-칩 본딩은 BEOL 스택에 응력을 덜 유발하기 때문에 사용될 수 있다. 도 4a 내지 도 4d는 본 발명의 다양한 실시예에 따른, 패키징된 인덕터를 구비하는 마이크로전자 장치의 단면도이다.
이제 도 4a를 참조하면, 본 발명의 실시예에 따른, 패키징된 인덕터(424)를 갖는 마이크로전자 장치가 도시되어 있다. 도시하듯이, 반도체 디바이스(400)는 인덕터(424)의 도전성 코일(426)이 패키징된 부품 내에 적어도 부분적으로 형성되는 것을 제외하고 도 1a에서 전술한 것과 실질적으로 유사하다. 일 실시예에 따르면, 도전성 코일(426)은 라우팅 층(455) 및 비아(459)를 구비한다. 라우팅 층(455) 및 비아(459)는 도전성 재료이다. 일 실시예에 따르면, 라우팅 층(455) 및 비아(459)는 단일 금속층, 상이한 금속층의 스택, 또는 합금을 포함할 수 있다. 예를 들어, 라우팅 층(455) 및 비아(459)는 배리어 층, 시드 층 등을 구비할 수 있다. 일 실시예에 따르면, 비아(459)는 유전체 층(450)을 통해서 형성될 수 있다. 예를 들어, 비아를 위한 개구는 유전체 층(450)을 통해서 레이저 드릴링될 수 있다. 본 발명의 일 실시예에 따르면, 유전체 층(450)은 임의의 적합한 유전체 재료일 수 있다. 예를 들어, 유전체는 수지(예를 들어, BT 수지), 에폭시 또는 에폭시 복합재(예를 들어, FR4)일 수 있다. 본 발명의 실시예는 또한 라우팅 층(455) 위에 형성되는 솔더 마스크 또는 보호 층(457)을 포함할 수 있다. 라우팅 층(455) 위에 솔더 마스크(457)를 제공하는 것은 라우팅 층(455)을 산화로부터 보호할 수 있다.
일 실시예에 따르면, 비아(459)는 반도체 다이(410) 상에 형성된 다이 접점(412)에 전기적으로 결합될 수 있다. 도시된 실시예에서, 비아(459)는 솔더 범프(461)에 의해 반도체 다이(410) 상의 재배선 층(416)에 전기적으로 결합된다. 솔더 범프(461)는 플립-칩 본딩에 적합한 솔더 범프일 수 있다. 예를 들어, 솔더 범프(461)는 붕괴 제어형 칩 접속(controlled collapse chip connection: C4) 범프일 수 있다. 본 발명의 실시예는 인덕터(424)의 도전성 코일(426)을 완성하기 위해 재배선 층(416)을 다이 접점(412)에 전기적으로 결합시키는 하나 이상의 추가 재배선 층 또는 비아(414)를 구비한다. 본 발명의 추가 실시예에 따르면, 솔더 범프(461)는 다이 접점(412)에 직접 연결될 수 있으며, 재배선 층(416) 및 비아(414)는 생략될 수 있다.
이제 도 4b를 참조하면, 본 발명의 추가 실시예에 따른 패키징된 인덕터(424)를 갖는 마이크로전자 장치가 도시되어 있다. 도 4b의 패키징된 인덕터는, 제 1 라우팅 층(455)이 형성되는 표면과 대향하는 유전체 층(450)의 표면 상에 제 2 라우팅 층(456)이 형성되는 것을 제외하고, 도 4a의 패키징된 인덕터와 실질적으로 유사하다. 제 2 라우팅 층(456)은 제 1 트레이스(4561) 및 제 2 트레이스(4562)를 구비한다. 각각의 트레이스는 비아(459) 중 하나에 전기적으로 결합된다. 제 2 라우팅 층(456)을 구비하는 것은 인덕터(424)의 설계에 있어서 추가적인 유연성을 제공한다. 예를 들어, 제 2 라우팅 층(456)은 비아(459)의 간격이 다이 접점(412)의 간격과 다르게 할 수 있다. 따라서, 제 2 라우팅 층(456)은 도전성 코일(426)에 의해 포위되는 영역이 증가될 수 있게 한다.
이제 도 4c를 참조하면, 본 발명의 추가 실시예에 따른 패키징된 인덕터(424)를 갖는 마이크로전자 장치가 도시되어 있다. 도 4c의 패키징된 인덕터는 패키징된 인덕터 상에 형성되는 제 2 라우팅 층(456) 없이 도전성 코일(426)에 의해 포위되는 영역이 증가될 수 있게 한다. 대신에, 본 발명의 실시예는 반도체 다이(410)의 제 1 유전체 층(404) 상에 형성되는 재배선 층(416)을 구비한다. 재배선 층(416)은 제 1 트레이스(4161) 및 제 2 트레이스(4162)를 구비한다. 각각의 트레이스는 솔더 범프(461)에 의해 패키징된 인덕터(424)에 전기적으로 결합된다. 따라서, 본 발명의 실시예는 패키징된 인덕터(424) 대신에 반도체 다이(410) 상에 형성되는 도전성 코일(426)의 부분을 구비한다. 또한, 재배선 층(416)을 구비하는 것은 인덕터(424)의 설계에 있어서 추가적인 유연성을 제공한다. 예를 들어, 재배선 층(416)은 비아(459)의 간격이 다이 접점(412)의 간격과 다르게 할 수 있다. 따라서, 재배선 층(416)은 도전성 코일(426)에 의해 포위되는 영역이 증가될 수 있게 한다.
이제 도 4d를 참조하면, 본 발명의 추가 실시예에 따른 패키징된 인덕터(424)를 갖는 마이크로전자 장치가 도시되어 있다. 일 실시예에 따르면, 패키징된 인덕터(424)는 와이어 본딩되는 도전성 코일(426)을 구비할 수 있다. 전술한 와이어 본딩은 BEOL 스택의 저유전율 재료를 파괴시킬 수 있는 너무 많은 응력을 유도하기 때문에 사용이 허용되지 않지만, 본 발명의 실시예는 패키징된 인덕터(424)를 반도체 다이(410)에 연결하기 전에 와이어 본딩 공정을 수행한다. 도시하듯이, 도전성 코일(426)은 기판 층(450)에 형성된 패드(472)에 와이어 본딩된다. 이후, 접촉 패드(472)는 반도체 다이(410)의 다이 접점(412)에 플립-칩 본딩될 수 있다. 플립-칩 본딩은 BEOL 스택에 응력을 덜 유도하며, 따라서 저유전율 재료의 균열을 초래하지 않는다.
도 4d에 도시된 것과 같은 와이어 본딩된 패키징된 인덕터는 도 5a 내지 도 5f에 도시된 것과 같은 공정에 의해 형성될 수 있다. 이제 도 5a를 참조하면, 캐리어(590) 위에 도금 베이스 층(591)이 형성된다. 일 실시예에 따르면, 캐리어(590)는 재사용 가능한 기판이다. 예를 들어, 캐리어(590)는 유리 기판일 수 있다. 실시예는 패키징된 인덕터가 형성된 후에 캐리어(590)로부터 제거될 수 있도록 캐리어(590)로부터 제거 가능한 도금 베이스 층(591)을 구비한다.
이제 도 5b를 참조하면, 본 발명의 실시예는 도금 베이스 층(591) 상에 접촉 패드(572)를 형성하는 단계를 포함한다. 일 실시예에서, 접촉 패드(572)는 전착 및 에칭 공정 또는 임의의 다른 적절한 공정에 의해 형성될 수 있다. 예로서, 접촉 패드(572)는 단일 금속층, 상이한 금속층의 스택, 또는 합금을 포함할 수 있다. 예를 들어, 접촉 패드(572)는 배리어 층, 시드 층 등을 구비할 수 있다.
이제 도 5c를 참조하면, 실시예는 두 개의 접촉 패드(572) 사이에 도전성 코일(526)을 형성하는 단계를 포함한다. 일 실시예에 따르면, 도전성 코일(526)의 각 단부는 접촉 패드(572)에 와이어 본딩된다. 와이어 본딩 공정은 반도체 다이의 표면 상에서 수행되지 않기 때문에, BEOL 스택은 와이어 본딩 공정에 기인하는 증가된 응력을 겪지 않을 것이다. 도전성 코일(526)은 와이어 본딩 공정에서 통상적으로 사용되는 임의의 도전성 재료일 수 있다. 예로서, 도전성 코일은 구리, 은, 금, 알루미늄 또는 그 합금일 수 있다.
이제 도 5d를 참조하면, 본 발명의 실시예는 도전성 코일 주위에 및 접촉 패드(572) 위에 인덕터 기판(580)을 형성하는 단계를 포함한다. 인덕터 기판(580)은 도전성 코일(526)의 주위 및 내부에 형성될 수 있다. 일 실시예에서, 인덕터 기판(580)은 몰딩 화합물로 형성될 수 있다. 예로서, 몰딩 화합물은 수지(예를 들어, BT 수지), 에폭시, 또는 에폭시 복합재(예를 들어, FR4)일 수 있다.
이제 도 5e를 참조하면, 본 발명의 실시예는 예를 들어 박리 공정에 의해 도금 베이스 층(591)으로부터 캐리어(590)를 제거하는 단계를 포함한다. 실시예는 또한 접촉 패드(572)를 노출시키기 위해 도금 베이스 층(591)을 제거하는 단계를 포함할 수 있다. 예로서, 도금 베이스 층(591)은 에칭 공정으로 제거될 수 있다. 이제 도 5f를 참조하면, 본 발명의 실시예는 접촉 패드(572)에 솔더 범프(561)를 도포하는 단계를 포함한다. 예로서, 솔더 범프(561)는 프린팅 작업, 전기도금 작업, 제트분사 작업에 의해 접촉 패드(572) 상에 형성될 수 있거나 또는 예를 들어 픽-앤-플레이스 작업 등에 의해 예비성형된 볼로서 형성될 수 있다.
도 6은 본 발명의 일 실시예에 따른 컴퓨팅 장치(600)를 도시한다. 컴퓨팅 장치(600)는 보드(602)를 수용한다. 보드(602)는 프로세서(604) 및 하나 이상의 통신 칩(606)을 포함하지만 이것으로 한정되지 않는 다수의 부품을 구비할 수 있다. 프로세서(604)는 보드(602)에 물리적으로 및 전기적으로 결합된다. 일부 실시예에서, 하나 이상의 통신 칩(606) 또한 보드(602)에 물리적으로 및 전기적으로 결합된다. 추가 실시예에서, 통신 칩(606)은 프로세서(604)의 일부이다.
그 용도에 따라서, 컴퓨팅 장치(600)는 보드(602)에 물리적으로 및 전기적으로 결합되거나 결합되지 않을 수 있는 다른 부품을 구비할 수 있다. 이들 다른 부품은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 처리기, 암호 처리기, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 파워 증폭기, GPS 장치, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 장치[예를 들어 하드 디스크 드라이브, 컴팩트 디스크(CD), DVD(digital versatile disk) 등]를 포함하지만 이것에 한정되지 않는다.
통신 칩(606)은 데이터를 컴퓨팅 장치(600)에 송수신하기 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그 파생어는 비고체 매체를 통한 변조된 전자기 방사선의 사용을 통해서 데이터를 통신할 수 있는 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 설명하기 위해 사용될 수 있다. 이 용어는 일부 실시예에서는 그렇지 않을 수도 있지만 관련 디바이스가 일체의 와이어를 포함하지 않는 것을 의미하지 않는다. 통신 칩(606)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(Long Term Evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그 파생물 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지칭되는 다른 무선 프로토콜을 포함하지만 이것에 한정되지 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 실행할 수 있다. 컴퓨팅 장치(600)는 복수의 통신 칩(606)을 구비할 수 있다. 예를 들어, 제 1 통신 칩(606)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고, 제 2 통신 칩(606)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 기타와 같은 장거리 무선 통신에 전용될 수 있다.
컴퓨팅 장치(600)의 프로세서(604)는 프로세서(604) 내에 패키징되는 집적 회로 다이를 구비한다. 본 발명의 일부 실시예에서, 프로세서의 집적 회로 다이는 본 발명의 실시예에 따라 Zn계 IMC의 배리어 층을 구비하는 제 1 레벨 인터커넥트를 구비하는 디바이스와 같은 하나 이상의 디바이스를 구비한다. 용어 "프로세서"는 레지스터 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변형하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(606)은 또한 통신 칩(606) 내에 패키징되는 집적 회로 다이를 구비한다. 본 발명의 다른 실시예에 따르면, 통신 칩의 집적 회로 다이는 본 발명의 실시예에 따라 Zn계 IMC의 배리어 층을 구비하는 제 1 레벨 인터커넥터를 구비하는 디바이스와 같은 하나 이상의 디바이스를 구비한다.
본 발명의 실시예는 반도체 다이; 및 상기 반도체 다이에 전기적으로 결합되는 인덕터를 포함하는 마이크로전자 장치를 포함하며, 상기 인덕터는 반도체 다이의 표면으로부터 멀리 연장되는 하나 이상의 도전성 코일을 구비한다.
본 발명의 추가 실시예는 마이크로전자 장치를 포함하며, 상기 하나 이상의 도전성 코일은 코어 주위에 형성된다.
본 발명의 추가 실시예는 마이크로전자 장치를 포함하며, 상기 하나 이상의 도전성 코일은 하나 이상의 비아에 의해 서로 전기적으로 결합되는 복수의 트레이스를 포함한다.
본 발명의 추가 실시예는 마이크로전자 장치를 포함하며, 도전성 코일 내의 복수의 트레이스는 제 1 유전체 층 위에 형성되는 제 1 트레이스 및 제 3 트레이스와, 제 2 유전체 층 위에 및 코어 위에 형성되는 제 2 트레이스를 포함하고, 제 2 유전체 층을 통한 제 1 비아가 제 1 트레이스를 제 2 트레이스에 결합시키며, 제 2 유전체 층을 통한 제 2 비아가 제 2 트레이스를 제 3 트레이스에 결합시킨다.
본 발명의 추가 실시예는 마이크로전자 장치를 포함하며, 제 1 유전체 층 위에 제 1 트레이스 및 제 3 트레이스가 형성되고 코어 위에 제 2 트레이스가 형성되며, 코어를 통한 제 1 비아가 제 1 트레이스를 제 2 트레이스에 결합시키고 코어를 통한 제 2 비아가 제 2 트레이스를 제 3 트레이스에 결합시킨다.
본 발명의 추가 실시예는 마이크로전자 장치를 포함하며, 제 1 비아 및 제 2 비아는 또한 제 2 유전체 층을 통해서 형성된다.
본 발명의 추가 실시예는 마이크로전자 장치를 포함하며, 코어의 제 1 표면이 제 1 트레이스 및 제 3 트레이스 위에 형성되어 그와 접촉하고, 제 2 유전체 층은 코어의 측벽 및 제 2 표면 위에 형성된다.
본 발명의 추가 실시예는 마이크로전자 장치를 포함하며, 상기 도전성 코일 내의 복수의 트레이스는 반도체 다이의 BEOL 스택에 형성되는 제 1 트레이스 및 제 3 트레이스와, 제 1 유전체 층 위에 및 코어 위에 형성되는 제 2 트레이스를 포함하고, 제 1 유전체 층을 통한 제 1 비아가 제 1 트레이스를 제 2 트레이스에 전기적으로 결합시키며, 제 1 유전체 층을 통한 제 2 비아가 제 2 트레이스를 제 3 트레이스에 전기적으로 결합시킨다.
본 발명의 추가 실시예는 마이크로전자 장치를 포함하며, 상기 코어는 자성 재료이다.
본 발명의 추가 실시예는 마이크로전자 장치를 포함하며, 상기 코어는 니켈 또는 코발트이다.
본 발명의 추가 실시예는 마이크로전자 장치를 포함하며, 상기 코어는 복합 재료이다.
본 발명의 추가 실시예는 마이크로전자 장치를 포함하며, 상기 복합 재료는 에폭시, 폴리이미드, 벤조시클로부텐(BCB)을 포함하는 폴리머 매트릭스, 및 니켈-아연 페라이트, 망간-아연 페라이트, 니켈, 철 또는 코발트를 포함하는 충전 재료를 구비한다.
본 발명의 추가 실시예는 변압기를 형성하기 위해 제 1 인덕터와 맞물리는 제 2 인덕터를 추가로 포함하는 마이크로전자 장치를 포함한다.
본 발명의 추가 실시예는 마이크로전자 장치를 포함하며, 상기 인덕터는 솔더 볼에 의해 반도체 다이에 전기적으로 결합된다.
본 발명의 추가 실시예는 마이크로전자 장치를 포함하며, 상기 인덕터는 도전성 트레이스에 의해 서로 전기적으로 결합되는 제 1 비아 및 제 2 비아를 갖는 유전체 층을 포함하고, 상기 제 1 비아 및 제 2 비아는 솔더 볼에 전기적으로 결합된다.
본 발명의 추가 실시예는 마이크로전자 장치를 포함하며, 상기 솔더 볼은 반도체 다이 상에 형성된 제 1 재배선 라인 및 제 2 재배선 라인에 결합된다.
본 발명의 추가 실시예는 마이크로전자 장치를 포함하며, 상기 인덕터는 제 1 도전성 트레이스에 의해 서로 전기적으로 결합되는 제 1 비아 및 제 2 비아를 갖는 유전체 층, 및 상기 제 1 비아에 결합되는 제 1 재배선 라인 및 상기 제 2 비아에 결합되는 제 2 재배선 라인을 포함하고, 상기 제 1 및 제 2 재배선 라인의 각각은 제 1 도전성 트레이스의 표면과 대향하는 인덕터 기판의 표면 상에 형성되며, 상기 제 1 및 제 2 재배선 라인은 솔더 볼에 전기적으로 결합된다.
본 발명의 추가 실시예는 마이크로전자 장치를 포함하며, 상기 인덕터는 유전체 층에 형성된 와이어 본딩된 도전성 코일에 의해 서로 전기적으로 결합되는 제 1 접촉 패드 및 제 2 접촉 패드를 갖는 유전체 층을 포함하며, 상기 제 1 및 제 2 접촉 패드는 솔더 볼에 전기적으로 결합된다.
본 발명의 실시예는 또한 마이크로전자 장치 상에 인덕터를 형성하는 방법을 포함하며, 이는 반도체 다이의 표면 상에 형성되는 인덕터 입력 접점 및 인덕터 출력 접점을 노출시키기 위해 반도체 다이의 표면 위에 형성된 제 1 유전체 층을 통해서 인덕터 입력 개구 및 인덕터 출력 개구를 형성하는 단계; 상기 인덕터 입력 개구를 통해서 제 1 비아를 형성하고 상기 인덕터 출력 개구를 통해서 제 4 비아를 형성하는 단계; 상기 제 1 유전체 층 위에 제 1 트레이스 및 제 3 트레이스를 형성하는 단계로서, 제 1 트레이스는 제 1 비아에 의해 인덕터 입력 접점에 전기적으로 결합되고 제 3 트레이스는 제 4 비아에 의해 인덕터 출력 접점에 전기적으로 결합되는 단계; 상기 제 1 유전체 층, 상기 제 1 트레이스 및 상기 제 3 트레이스 위에 제 2 유전체 층을 형성하는 단계; 상기 제 1 트레이스 및 상기 제 3 트레이스 위에 코어를 형성하는 단계; 상기 제 2 유전체 층을 통해서 제 2 비아 및 제 3 비아를 형성하는 단계로서, 상기 제 2 비아는 제 1 트레이스에 전기적으로 결합되고 상기 제 3 비아는 제 3 트레이스에 전기적으로 결합되는 단계; 및 상기 코어와 상기 제 2 유전체 층 위에 제 2 트레이스를 형성하는 단계로서, 상기 제 2 트레이스는 제 2 비아 및 제 3 비아에 전기적으로 결합되는 단계를 포함한다. 본 발명의 추가 실시예는 마이크로전자 장치 상에 인덕터를 형성하는 방법을 포함하며, 이는 제 2 유전체 층 위에 및 제 2 트레이스 위에 솔더 마스크 층을 형성하는 단계를 추가로 포함한다.
본 발명의 추가 실시예는 마이크로전자 장치 상에 인덕터를 형성하는 방법을 포함하며, 상기 제 2 유전체 층은 코어를 형성한 후에 형성되고, 상기 코어는 제 1 트레이스 및 제 3 트레이스와 접촉한다.
본 발명의 추가 실시예는 마이크로전자 장치 상에 인덕터를 형성하는 방법을 포함하며, 상기 코어는 스크린 프린팅 공정, 제트 프린팅 공정 또는 스퍼터링 공정에 의해 형성된다.
본 발명의 추가 실시예는 마이크로전자 장치 상에 인덕터를 형성하는 방법을 포함하며, 상기 코어는 자성 재료이다.
본 발명의 실시예는 마이크로전자 장치 상에 인덕터를 형성하는 방법을 포함하며, 이는 반도체 다이의 표면 상에 형성되는 인덕터 입력 접점 및 인덕터 출력 접점을 노출시키기 위해 반도체 다이의 표면 위에 형성된 제 1 유전체 층을 통해서 인덕터 입력 개구 및 인덕터 출력 개구를 형성하는 단계; 상기 인덕터 입력 개구를 통해서 제 1 비아를 형성하고 상기 인덕터 출력 개구를 통해서 제 4 비아를 형성하는 단계; 상기 제 1 유전체 층 위에 제 1 트레이스 및 제 3 트레이스를 형성하는 단계로서, 제 1 트레이스는 제 1 비아에 의해 인덕터 입력 접점에 전기적으로 결합되고 제 3 트레이스는 제 4 비아에 의해 인덕터 출력 접점에 전기적으로 결합되는 단계; 상기 제 1 유전체 층, 상기 제 1 트레이스 및 상기 제 3 트레이스 위에 제 2 유전체 층을 형성하는 단계; 상기 제 1 트레이스 및 상기 제 3 트레이스 위에 코어를 형성하는 단계; 상기 코어를 통해서 제 1 비아 및 제 2 비아를 형성하는 단계; 및 제 1 관통 코어 비아 및 제 2 관통 코어 비아에 전기적으로 결합되는 코어 위에 제 2 트레이스를 형성하는 단계를 포함한다.
본 발명의 추가 실시예는 마이크로전자 장치 상에 인덕터를 형성하는 방법을 포함하며, 제 1 관통 코어 비아 및 제 2 관통 코어 비아가 형성되는 개구는 레이저 절삭 공정으로 형성된다.

Claims (25)

  1. 마이크로전자 장치에 있어서,
    반도체 다이; 및
    상기 반도체 다이에 전기적으로 결합되는 인덕터를 포함하고,
    상기 인덕터는 반도체 다이의 표면으로부터 멀리 연장되는 하나 이상의 도전성 코일을 구비하는 것을 특징으로 하는
    마이크로전자 장치.
  2. 제 1 항에 있어서,
    상기 하나 이상의 도전성 코일은 코어 주위에 형성되는 것을 특징으로 하는
    마이크로전자 장치.
  3. 제 2 항에 있어서,
    상기 하나 이상의 도전성 코일은 하나 이상의 비아에 의해 서로 전기적으로 결합되는 복수의 트레이스를 포함하는 것을 특징으로 하는
    마이크로전자 장치.
  4. 제 3 항에 있어서,
    상기 도전성 코일 내의 복수의 트레이스는 제 1 유전체 층 위에 형성되는 제 1 트레이스 및 제 3 트레이스와, 제 2 유전체 층 위에 및 코어 위에 형성되는 제 2 트레이스를 포함하고, 제 2 유전체 층을 통한 제 1 비아가 제 1 트레이스를 제 2 트레이스에 결합시키며, 제 2 유전체 층을 통한 제 2 비아가 제 2 트레이스를 제 3 트레이스에 결합시키는 것을 특징으로 하는
    마이크로전자 장치.
  5. 제 3 항에 있어서,
    제 1 유전체 층 위에 제 1 트레이스 및 제 3 트레이스가 형성되고 코어 위에 제 2 트레이스가 형성되며, 코어를 통한 제 1 비아가 제 1 트레이스를 제 2 트레이스에 결합시키고 코어를 통한 제 2 비아가 제 2 트레이스를 제 3 트레이스에 결합시키는 것을 특징으로 하는
    마이크로전자 장치.
  6. 제 5 항에 있어서,
    상기 제 1 비아 및 상기 제 2 비아는 또한 제 2 유전체 층을 통해서 형성되는 것을 특징으로 하는
    마이크로전자 장치.
  7. 제 4 항에 있어서,
    코어의 제 1 표면이 제 1 트레이스 및 제 3 트레이스 위에 형성되어 그와 접촉하고, 제 2 유전체 층은 코어의 측벽 및 제 2 표면 위에 형성되는 것을 특징으로 하는
    마이크로전자 장치.
  8. 제 3 항에 있어서,
    상기 도전성 코일 내의 복수의 트레이스는 반도체 다이의 BEOL 스택에 형성되는 제 1 트레이스 및 제 3 트레이스와, 제 1 유전체 층 위에 및 코어 위에 형성되는 제 2 트레이스를 포함하고, 제 1 유전체 층을 통한 제 1 비아가 제 1 트레이스를 제 2 트레이스에 전기적으로 결합시키며, 제 1 유전체 층을 통한 제 2 비아가 제 2 트레이스를 제 3 트레이스에 전기적으로 결합시키는 것을 특징으로 하는
    마이크로전자 장치.
  9. 제 2 항에 있어서,
    상기 코어는 자성 재료인 것을 특징으로 하는
    마이크로전자 장치.
  10. 제 9 항에 있어서,
    상기 코어는 니켈 또는 코발트인 것을 특징으로 하는
    마이크로전자 장치.
  11. 제 9 항에 있어서,
    상기 코어는 복합 재료인 것을 특징으로 하는
    마이크로전자 장치.
  12. 제 11 항에 있어서,
    상기 복합 재료는 에폭시, 폴리이미드, 벤조시클로부텐(BCB)을 포함하는 폴리머 매트릭스, 및 니켈-아연 페라이트, 망간-아연 페라이트, 니켈, 철 또는 코발트를 포함하는 충전 재료를 구비하는 것을 특징으로 하는
    마이크로전자 장치.
  13. 제 1 항에 있어서,
    변압기를 형성하기 위해 제 1 인덕터와 맞물리는 제 2 인덕터를 추가로 포함하는 것을 특징으로 하는
    마이크로전자 장치.
  14. 제 1 항에 있어서,
    상기 인덕터는 솔더 볼에 의해 반도체 다이에 전기적으로 결합되는 것을 특징으로 하는
    마이크로전자 장치.
  15. 제 14 항에 있어서,
    상기 인덕터는 도전성 트레이스에 의해 서로 전기적으로 결합되는 제 1 비아 및 제 2 비아를 갖는 유전체 층을 포함하고, 상기 제 1 비아 및 제 2 비아는 솔더 볼에 전기적으로 결합되는 것을 특징으로 하는
    마이크로전자 장치.
  16. 제 15 항에 있어서,
    상기 솔더 볼은 반도체 다이 상에 형성된 제 1 재배선 라인 및 제 2 재배선 라인에 결합되는 것을 특징으로 하는
    마이크로전자 장치.
  17. 제 14 항에 있어서,
    상기 인덕터는 제 1 도전성 트레이스에 의해 서로 전기적으로 결합되는 제 1 비아 및 제 2 비아를 갖는 유전체 층, 및 상기 제 1 비아에 결합되는 제 1 재배선 라인 및 상기 제 2 비아에 결합되는 제 2 재배선 라인을 포함하고, 상기 제 1 및 제 2 재배선 라인의 각각은 제 1 도전성 트레이스의 표면과 대향하는 인덕터 기판의 표면 상에 형성되며, 상기 제 1 및 제 2 재배선 라인은 솔더 볼에 전기적으로 결합되는 것을 특징으로 하는
    마이크로전자 장치.
  18. 제 14 항에 있어서,
    상기 인덕터는 유전체 층에 형성된 와이어 본딩된 도전성 코일에 의해 서로 전기적으로 결합되는 제 1 접촉 패드 및 제 2 접촉 패드를 갖는 유전체 층을 포함하며, 상기 제 1 및 제 2 접촉 패드는 솔더 볼에 전기적으로 결합되는 것을 특징으로 하는
    마이크로전자 장치.
  19. 마이크로전자 장치 상에 인덕터를 형성하는 방법에 있어서,
    반도체 다이의 표면 상에 형성되는 인덕터 입력 접점 및 인덕터 출력 접점을 노출시키기 위해 반도체 다이의 표면 위에 형성된 제 1 유전체 층을 통해서 인덕터 입력 개구 및 인덕터 출력 개구를 형성하는 단계;
    상기 인덕터 입력 개구를 통해서 제 1 비아를 형성하고 상기 인덕터 출력 개구를 통해서 제 4 비아를 형성하는 단계;
    상기 제 1 유전체 층 위에 제 1 트레이스 및 제 3 트레이스를 형성하는 단계로서, 제 1 트레이스는 제 1 비아에 의해 인덕터 입력 접점에 전기적으로 결합되고 제 3 트레이스는 제 4 비아에 의해 인덕터 출력 접점에 전기적으로 결합되는 단계;
    상기 제 1 유전체 층, 상기 제 1 트레이스 및 상기 제 3 트레이스 위에 제 2 유전체 층을 형성하는 단계;
    상기 제 1 트레이스 및 상기 제 3 트레이스 위에 코어를 형성하는 단계;
    상기 제 2 유전체 층을 통해서 제 2 비아 및 제 3 비아를 형성하는 단계로서, 상기 제 2 비아는 제 1 트레이스에 전기적으로 결합되고 상기 제 3 비아는 제 3 트레이스에 전기적으로 결합되는 단계; 및
    상기 코어와 상기 제 2 유전체 층 위에 제 2 트레이스를 형성하는 단계로서, 상기 제 2 트레이스는 제 2 비아 및 제 3 비아에 전기적으로 결합되는 단계를 포함하는 것을 특징으로 하는
    방법.
  20. 제 19 항에 있어서,
    제 2 유전체 층 위에 및 제 2 트레이스 위에 솔더 마스크 층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는
    방법.
  21. 제 19 항에 있어서,
    상기 제 2 유전체 층은 코어를 형성한 후에 형성되고, 상기 코어는 제 1 트레이스 및 제 3 트레이스와 접촉하는 것을 특징으로 하는
    방법.
  22. 제 19 항에 있어서,
    상기 코어는 스크린 프린팅 공정, 제트 프린팅 공정 또는 스퍼터링 공정에 의해 형성되는 것을 특징으로 하는
    방법.
  23. 제 22 항에 있어서,
    상기 코어는 자성 재료인 것을 특징으로 하는
    방법.
  24. 마이크로전자 장치 상에 인덕터를 형성하는 방법에 있어서,
    반도체 다이의 표면 상에 형성되는 인덕터 입력 접점 및 인덕터 출력 접점을 노출시키기 위해 반도체 다이의 표면 위에 형성된 제 1 유전체 층을 통해서 인덕터 입력 개구 및 인덕터 출력 개구를 형성하는 단계;
    상기 인덕터 입력 개구를 통해서 제 1 비아를 형성하고 상기 인덕터 출력 개구를 통해서 제 4 비아를 형성하는 단계;
    상기 제 1 유전체 층 위에 제 1 트레이스 및 제 3 트레이스를 형성하는 단계로서, 제 1 트레이스는 제 1 비아에 의해 인덕터 입력 접점에 전기적으로 결합되고 제 3 트레이스는 제 4 비아에 의해 인덕터 출력 접점에 전기적으로 결합되는 단계;
    상기 제 1 유전체 층, 상기 제 1 트레이스 및 상기 제 3 트레이스 위에 제 2 유전체 층을 형성하는 단계;
    상기 제 1 트레이스 및 상기 제 3 트레이스 위에 코어를 형성하는 단계;
    상기 코어를 통해서 제 1 비아 및 제 2 비아를 형성하는 단계; 및
    제 1 관통 코어 비아 및 제 2 관통 코어 비아에 전기적으로 결합되는 코어 위에 제 2 트레이스를 형성하는 단계를 포함하는 것을 특징으로 하는
    방법.
  25. 제 24 항에 있어서,
    제 1 관통 코어 비아 및 제 2 관통 코어 비아가 형성되는 개구는 레이저 절삭 공정으로 형성되는 것을 특징으로 하는
    방법.
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