JP6612219B2 - フォトニック機能を分割するための複合デバイス、およびその作製方法 - Google Patents

フォトニック機能を分割するための複合デバイス、およびその作製方法 Download PDF

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Description

関連出願の相互参照
[0001]本出願は、それらの開示全体がすべての目的のために参照により組み込まれる、２０１４年７月２４日に出願された「Ｉｎｔｅｇｒａｔｉｏｎ ｏｆ ａｎ Ｕｎｐｒｏｃｅｓｓｅｄ， Ｄｉｒｅｃｔ−Ｂａｎｄｇａｐ Ｃｈｉｐ ｉｎｔｏ ａ Ｓｉｌｉｃｏｎ Ｐｈｏｔｏｎｉｃ Ｄｅｖｉｃｅ」と題する米国仮出願第６２／０２８６１１号と、２０１３年１０月９日に出願された「Ｉｎｔｅｇｒａｔｅｄ Ｔｕｎａｂｌｅ ＣＭＯＳ Ｌａｓｅｒ ｆｏｒ Ｓｉｌｉｃｏｎ Ｐｈｏｔｏｎｉｃｓ」と題する米国仮出願第６１／８８８，８６３号との優先権を主張する、２０１４年１０月８日に出願された「Ｉｎｔｅｇｒａｔｉｏｎ ｏｆ ａｎ Ｕｎｐｒｏｃｅｓｓｅｄ， Ｄｉｒｅｃｔ−Ｂａｎｄｇａｐ Ｃｈｉｐ ｉｎｔｏ ａ Ｓｉｌｉｃｏｎ Ｐｈｏｔｏｎｉｃ Ｄｅｖｉｃｅ」と題する米国特許出願第１４／５０９，９１４号の優先権を主張する。本出願は、それらの開示全体もすべての目的のために参照により組み込まれる、２０１４年１０月８日に出願された「Ｃｏｐｌａｎａｒ Ｉｎｔｅｇｒａｔｉｏｎ ｏｆ ａ Ｄｉｒｅｃｔ−Ｂａｎｄｇａｐ Ｃｈｉｐ Ｉｎｔｏ ａ Ｓｉｌｉｃｏｎ Ｐｈｏｔｏｎｉｃ Ｄｅｖｉｃｅ」と題する米国特許出願第１４／５０９，９７１号と、２０１４年１０月８日に出願された「Ｐｒｏｃｅｓｓｉｎｇ ｏｆ ａ Ｄｉｒｅｃｔ−Ｂａｎｄｇａｐ Ｃｈｉｐ Ａｆｔｅｒ Ｂｏｎｄｉｎｇ ｔｏ ａ Ｓｉｌｉｃｏｎ Ｐｈｏｔｏｎｉｃ Ｄｅｖｉｃｅ」と題する米国特許出願第１４／５０９，９７５号と、２０１４年１０月８日に出願された「Ｓｔｒｕｃｔｕｒｅｓ ｆｏｒ Ｂｏｎｄｉｎｇ ａ Ｄｉｒｅｃｔ−Ｂａｎｄｇａｐ Ｃｈｉｐ ｔｏ ａ Ｓｉｌｉｃｏｎ Ｐｈｏｔｏｎｉｃ Ｄｅｖｉｃｅ」と題する米国特許出願第１４／５０９，９７９号との優先権をさらに主張する。
[0002]シリコン集積回路（「ＩＣ」）が電子工学の発展を左右しており、長年にわたってシリコン処理に基づく多くの技術が開発されている。それらの継続的改良は、金属酸化物半導体ＣＭＯＳ回路を製造するのに重要であり得るナノスケールフィーチャサイズにつながった。一方、シリコンは直接バンドギャップ材料でない。ＩＩＩ−Ｖ族半導体材料を含む直接バンドギャップ材料が開発されているが、当技術分野では、シリコン基板を利用するフォトニックＩＣに関係する改善された方法およびシステムが必要である。
[0003]本発明の実施形態は、光デバイスを作製するために２つの異なる半導体材料の機能を組み合わせるような、複合デバイスのデバイス、システム、および方法を提供する。
[0004]いくつかの実施形態では、プラットフォームと、チップと、ボンドと、コーティングとを備える、２つ以上の材料にわたってフォトニック機能を分割するための複合デバイスが開示される。プラットフォームはベース層とデバイス層とを備え、デバイス層は、プラットフォームのベース層の一部分がデバイス層を通して露出されるように、第１の材料と、デバイス層において開口を形成する複数の壁とを備える。いくつかの実施形態では、第１の材料はシリコンである。チップは、第２の材料と、第２の材料中の活性領域とを備える。いくつかの実施形態では、第２の材料はＩＩＩ−Ｖ族材料である。ボンドは、チップの活性領域がデバイス層と位置合わせされるように、プラットフォームにチップを固定する。コーティングがチップをプラットフォーム中に気密封止する。
[0005]いくつかの実施形態では、２つ以上材料間でフォトニック機能を分割するための複合デバイスを作製する方法が開示される。第１のマスクがターゲットと位置合わせされる。ターゲットと位置合わせされた第１のマスクに基づいてプラットフォームにおいてリセスがエッチングされる。チップがプラットフォームのリセスにおいてボンディングされ、ギャップがチップの側部とリセスの壁とを分離する。コンタクト金属がチップの上部に付着される。ギャップは第１の材料で埋められる。いくつかの実施形態では、第１の材料は二酸化ケイ素である。ギャップにわたってエッチングすべきエリアを画定するために第２のマスクが適用される。第１の材料はギャップから部分的に除去される。ギャップは、第２の材料で少なくとも部分的に埋められる。いくつかの実施形態では、第２の材料はポリシリコンである。第２の材料はギャップから部分的に除去される。いくつかの実施形態では、ギャップから第２の材料を部分的に除去することは、第２の材料においてリッジ導波路の一部分を形成する。チップ上に特徴を形成するためにチップから除去すべきエリアを画定するために第３のマスクが適用される。チップ上に特徴を形成するためにチップから材料が除去される。いくつかの実施形態では、第３のマスクはフォトマスクであり、第３の材料は、フォトマスクに基づいてエッチマスクを作製するために使用される。チップ上に特徴を形成するためにチップから材料が除去される。チップを覆うために第４の材料が使用される。いくつかの実施形態では、チップは（例えば、レーザーまたは変調器のための）活性領域を備え、プラットフォームはシリコンから作られる。いくつかの実施形態では、チップをプラットフォームと位置合わせするためにペデスタルが使用される。いくつかの実施形態では、チップを位置合わせするために使用されるペデスタルはプラットフォームにおいてエッチングされる。いくつかの実施形態では、第４の材料はチップをプラットフォームのリセス中に気密封止する。いくつかの実施形態では、第４の材料はＳｉＯ２である。いくつかの実施形態では、プラットフォームにチップをボンディングするのに、インジウムを用いたアンダーバンプメタライゼーションが使用される。いくつかの実施形態では、チップの一部分を除去することによって露出された表面上のチップ上にコンタクト金属が追加される。いくつかの実施形態では、第４の材料が付着された後に、チップに２つ以上のオーミックコンタクトが追加されるいくつかの実施形態では、第３の材料は第４の材料と同じである。いくつかの実施形態では、ギャップおよび／またはチップにおいて第２の材料をエッチングする前に使用されるマスクは、ターゲットを使用して位置合わせされる。
[0006]いくつかの実施形態では、シリコンデバイスへの直接バンドギャップチップの共平面組込みのための方法が開示される。プラットフォームが提供され、プラットフォームは、ベース層と、ベース層の上方のデバイス層とを有し、デバイス層は、プラットフォームのベース層の一部分がデバイス層を通して露出されるように、デバイス層において開口を形成する複数の壁を備える。チップが提供され、チップは基板と活性領域とを有する。チップは、プラットフォームのベース層の部分にボンディングされる。いくつかの実施形態では、チップの基板はリセスの中からプラットフォームの上方に延在し、チップがプラットフォームの上方に延在しないようにチップの基板の少なくとも一部分が除去される。
[0007]いくつかの実施形態では、シリコンデバイスへの直接バンドギャップチップの共平面組込みのための別の方法が開示される。プラットフォームが提供され、プラットフォームはリセスを有し、プラットフォームは第１の材料を備える。チップが提供され、チップは第２の材料と基板の一部分とを備える。チップは、プラットフォームのリセスにおいてプラットフォームにボンディングされる。また、チップがプラットフォームにボンディングされた後に、基板の一部分がチップから除去される。
[0008]いくつかの実施形態では、シリコンフォトニックデバイスへのボンディング後の直接バンドギャップチップの処理のための方法が開示される。プラットフォームとチップとを有する複合デバイスが提供される。プラットフォームはリセスを有し、チップはリセスにおいてボンディングされる。複合デバイスは、エッチングすべきチップのエリアを画定するためにマスクされる。エッチングすべきチップのエリアは、チップがプラットフォームにボンディングされた後にエッチングされる（このようにして、チップがプラットフォームのリセスにおいてボンディングされながら、チップをエッチングする）。いくつかの実施形態では、チップがプラットフォームにボンディングされながら、導波路がチップ上にエッチングされる。
[0009]いくつかの実施形態では、シリコンフォトニックデバイスへのボンディング後の直接バンドギャップチップの処理のための別の方法が開示される。プラットフォーム上のエッチエリアを画定するために第１のマスクがターゲットと位置合わせされる。リセスは、エッチエリアによって画定されるプラットフォームにおいてエッチングされる。チップがプラットフォームのリセスにおいてボンディングされる。チップ上の特徴エリアを画定するために第２のマスクがターゲットと位置合わせされる。チップは、チップ上に特徴を形成するために処理（例えば、エッチング）される。
[0010]いくつかの実施形態では、コンタクト層ダムを有するデバイスが開示される。コンタクト層ダムは、複合デバイスを作製するのに使用される。コンタクト層を有するデバイスは、プラットフォームと、チップと、コンタクト層とを備え、チップはプラットフォームのリセスにおいてボンディングされる。コンタクト層は、コンタクト層の第１の側部上に第１のくぼみを備え、第１のくぼみは第１の部分と第２の部分とを備え、第１のくぼみの第１の部分は、第１のくぼみの第２の部分よりも広く、第１のくぼみの第１の部分は、第１のくぼみの第２の部分よりもコンタクト層の中心に近く、コンタクト層は、コンタクト層の第２の側部上に第２のくぼみを備え、第２のくぼみは第１の部分と第２の部分とを備え、第２のくぼみの第１の部分は、第２のくぼみの第２の部分よりも広く、第２のくぼみの第１の部分は、第２のくぼみの第２の部分よりもコンタクト層の中心に近い。
[0011]いくつかの実施形態では、ペデスタルを有するフォトニックデバイスが開示される。フォトニックデバイスは、ベース層と、デバイス層と、第１のペデスタルと、第２のペデスタルとを備える。コンタクト層ダムが開示される。コンタクト層ダムは、複合デバイスを作製するのに使用される。デバイス層はベース層の上方にあり、デバイス層は、ベース層の一部分がデバイス層を通して露出し、フォトニックデバイスにおいてリセスを形成するように、デバイス層において開口を形成する複数の壁を備える。デバイス層は、光路の部分に沿って延在する導波路を備え、導波路は、リセスの１つの側部において複数の壁のうちの第１の壁において第１の終端を有し、導波路は、リセスの別の側部において複数の壁のうちの第２の壁において第２の終端を有する。第１のペデスタルは、ベース層のフロアからフロアに垂直な方向にデバイス層のほうへ延在し、第１のペデスタルは光路の下にあり、第２の壁よりも第１の壁に近い。第２のペデスタルは、ベース層のフロアからフロアに垂直な方向にデバイス層のほうへ延在し、第２のペデスタルは光路の下にあり、第１の壁よりも第２の壁に近い。
[0012]本開示の適用可能性のさらなる領域は、以下で提供される詳細な説明から明らかになろう。詳細な説明および特定の例は、様々な実施形態を示すと同時に、例示のためのものにすぎないものであり、必ずしも本開示の範囲を限定するものではないことを理解されたい。
プラットフォームの一実施形態の簡略化された断面側面図である。 プラットフォームの一実施形態の簡略化された断面側面図である。 プラットフォーム中に形成される開口の一実施形態の簡略化された図である。 プラットフォーム中に形成される開口の一実施形態の簡略化された図である。 プラットフォームの開口中に形成されるペデスタルの一実施形態の簡略化された図である。 プラットフォームの開口中に形成されるペデスタルの一実施形態の簡略化された図である。 プラットフォームの開口中に形成されるペデスタルの一実施形態の簡略化された図である。 プラットフォーム中に形成されるリセスのフロア上に配置されるコンタクト層の一実施形態の簡略化された図である。 プラットフォーム中に形成されるリセスのフロア上に配置されるコンタクト層の一実施形態の簡略化された図である。 複合デバイスを形成するためにプラットフォームのリセスにおいてボンディングされるチップの実施形態の簡略化された断面側面図である。 複合デバイスを形成するためにプラットフォームのリセスにおいてボンディングされるチップの実施形態の簡略化された断面側面図である。 チップの基板が除去された後の複合デバイスの一実施形態の簡略化された断面側面図である。 コンタクト金属がチップ上に置かれた後の複合デバイスの一実施形態の簡略化された断面側面図である。 複合デバイス上に第１の材料が堆積された複合デバイスの一実施形態の簡略化された断面側面図である。 第１の材料中のトレンチにおいてフォトレジストが形成される複合デバイスの一実施形態の簡略化された断面側面図である。 余分の第１の材料が除去された複合デバイスの一実施形態の簡略化された断面側面図である。 プラットフォームとチップとの間のギャップにおいて第１の材料をエッチングする前に複合デバイスに付着されるフォトレジストの一実施形態の簡略化された側面図である。 プラットフォームとチップとの間のギャップにおいて第１の材料をエッチングする前のマスクロケーションの一実施形態の簡略化された上面図である。 プラットフォームとチップとの間のギャップから第１の材料が部分的に除去された後の複合デバイスの一実施形態の簡略化された側面図である。 複合デバイス上に第２の材料が堆積された複合デバイスの一実施形態の簡略化された断面側面図である。 余分の第２の材料が除去された複合デバイスの一実施形態の簡略化された断面側面図である。 プラットフォームとチップとの間のギャップから第２の材料が部分的に除去された後の複合デバイスの一実施形態の簡略化された断面側面図である。 複合デバイス上に第３の材料が堆積された複合デバイスの一実施形態の簡略化された断面側面図である。 チップ上に導波路を形成するための一実施形態の層の簡略化された上面図である。 チップ上に導波路を形成するための一実施形態の層の簡略化された上面図である。 チップ上に導波路を形成するための一実施形態の層の簡略化された上面図である。 チップ中に形成される導波路の一実施形態の簡略化された断面光伝搬方向図である。 第４の材料で覆われる複合デバイスの一実施形態の簡略化された断面側面図である。 チップに電気的コンタクトを接続するための一実施形態の簡略化された図である。 チップに電気的コンタクトを接続するための一実施形態の簡略化された図である。 複合デバイスを作製するためのプロセスの一実施形態のフローチャートである。 複合デバイスを作製するためのプロセスの一実施形態の別のフローチャートである。 プラットフォームへのボンディング後のチップを処理するためのプロセスの一実施形態のフローチャートである。 プラットフォームへのボンディング後のチップを処理するためのプロセスの一実施形態の別のフローチャートである。
[0038]添付の図において、同様の構成要素および／または特徴は同じ参照ラベルを有し得る。さらに、同じタイプの様々な構成要素は、参照ラベルの後に、ダッシュと、同様の構成要素同士を区別する第２のラベルとを続けることによって区別され得る。明細書において第１の参照ラベルのみが使用される場合、説明は、第２の参照ラベルにかかわらず、同じ第１の参照ラベルを有する同様の構成要素のどの１つにも適用可能である。
[0039]後続の説明は、好ましい例示的な実施形態を提供するものにすぎず、本開示の範囲、適用可能性、または構成を限定するものではない。そうではなく、好ましい例示的な実施形態についての後続の説明は、好ましい例示的な実施形態を実施することを可能にするための説明を当業者に提供する。添付の特許請求の範囲において記載された趣旨および範囲から逸脱することなく、要素の機能および構成において様々な変更が行われ得ることを理解されたい。
[0040]実施形態は、概して、複合デバイスを形成するためにチップにボンディングされるプラットフォームに関係する。例えば、プラットフォーム（例えば、シリコンプラットフォーム）は、様々な材料（例えば、ＩＩＩ−Ｖ族）の半導体にボンディングされ得る。デバイスをシリコンで作ることはいくつかの利点を有するが（例えば、コストおよび発達した製造方法）、シリコンは直接バンドギャップ材料でない。いくつかの応用例では、（例えば、レーザー利得媒質のために）直接バンドギャップ材料を有することが望ましい。したがって、直接バンドギャップを有する半導体材料から作られたチップがシリコンプラットフォームに組み込まれる。
[0041]図１Ａおよび図１Ｂに、プラットフォームの一実施形態の簡略化された断面側面図が示されている。図１Ａには、プラットフォーム１００が示されている。プラットフォーム１００は、ベース層１０４と、ベース層１０４の上の下位層１０８と、下位層１０８の上のデバイス層１１２と、デバイス層１１２の上の上位層１１６とを備える。デバイス層１１２は第１の半導体材料から作られる。例えば、いくつかの実施形態では、ベース層１０４は結晶シリコン基板であり、下位層１０８は酸化物層（例えば、ＳｉＯ２）であり、デバイス層１１２は結晶シリコンから作られ、上位層１１６は酸化物層（例えば、ＳｉＯ２）である。いくつかの実施形態では、ベース層１０４と、下位層１０８と、デバイス層１１２とは、シリコンオンインシュレータ（ＳＯＩ）ウエハとして開始した（例えば、ベース層１０４はハンドルであり、下位層１０８はＢＯＸ（埋め込み酸化物）層である）。この実施形態では、デバイス層１１２は処理されており（例えば、導波路、ミラー、格子がデバイス層１１２中に形成されており）、上位層１１６は、プラットフォーム１００を作製するためにデバイス層１１２の上に配置される。いくつかの実施形態では、デバイス層１１２は導波路のコアを備え、下位層１０８および上位層１１６は導波路のためのクラッディング材料として働く（デバイス層１１２は、下位層１０８および上位層１１６よりも高い屈折率を有する）。
[0042]図１Ｂでは、プラットフォーム１００の上位層１１６の上にフォトレジスト層１２０が追加される。フォトレジスト層１２０は上位層１１６を部分的に覆い、上位層１１６のエリアを露出したままにする。いくつかの実施形態では、フォトレジスト層１２０によって露出される上位層１１６のエリアは矩形であるが、他の形状が使用され得る。
[0043]次に図２Ａおよび図２Ｂを参照すると、プラットフォーム１００中に形成される開口の一実施形態の簡略化された図が示されている。図２Ａには、プラットフォーム１００の簡略化された側面図が示されている。プラットフォーム１００は、開口を形成するためにエッチングされている。開口は第１の壁２０４−１を形成し、第１の壁２０４−１は、ベース層１０８から上位層１１６に垂直方向に延在する。開口は第２の壁２０４−２を形成し、第２の壁２０４−２は、ベース層１０８から上位層１１６に垂直方向に延在する。いくつかの実施形態では、ベース層１０４はまた、深さｄにエッチングされる。いくつかの実施形態では、ｄは１０〜１５０ｎｍ（例えば、７０、８０、９０、または１００ｎｍ）にわたる。いくつかの実施形態では、深さｄは、下位層１０８を通るエッチングを保証するために使用されるオーバーエッチングである。いくつかの実施形態では、開口はドライエッチングによって形成された。
[0044]図２Ｂには、第１の基板の一実施形態の簡略化された上面図が示されている。図２Ｂは、見られるであろうものの厳密な上面図でないが、代わりに、この実施形態をより良く示すために、本来なら隠れているはずの層を示している。図２Ｂの上面図は、デバイス層１１２と、デバイス層１１２中の導波路２０８とを示している。いくつかの実施形態では、プラットフォーム１００がエッチングされる前に、導波路２０８は連続的である（すなわち、図３Ｂにおいて左から右に延在している）。ただし、開口を形成するためにプラットフォーム１００をエッチングすることによって、（すなわち、デバイス層１１２の一部分がエッチングされるので）導波路のセグメントが除去される。導波路のセグメントが除去された開口を横断することを含めて、プラットフォーム１００を左から右に横断する、導波路２０８の光路２１０が示されている。いくつかの実施形態では、導波路２０８は、開口をエッチングする前に連続的でなかった。開口は、ベース層１０４の矩形部分を露出する。導波路２０８は、光路２１０に沿って第１の壁２０４−１において終端する。導波路は、光路２１０に沿って第２の壁２０４−２において終端する。第１の壁２０４−１は、光路２１０に沿った反射を低減するために導波路２０８に対してある角度（光路２１０と、第１の壁２０４−１に垂直なベクトルとの間の角度）にある。プラットフォーム１００を処理するための１つまたは複数のマスクを位置合わせするのにターゲット２１２が使用される。ターゲット２１２はシンボルまたは識別可能な特徴である。
[0045]図３Ａ、図３Ｂ、図３Ｃには、プラットフォーム１００の開口中に形成されるペデスタルの一実施形態の簡略化された図が示されている。図３Ａにおいて、プラットフォーム１００の簡略化された側面図は、ベース層１０４中のフロアに対してベース層１０４中に高さｈを有するペデスタル３０４を形成するためにプラットフォーム１００がさらにエッチングされた後のプラットフォーム１００を示しており、フロアは、開口の最も低くエッチングされた部分である。いくつかの実施形態では、ｈは２００ｎｍと８００ｎｍとの間（例えば、４００、４２０、４３０、４５０、５００、または５２０ｎｍ）にある。したがって、ペデスタル３０４は、ベース層１０４からベース層１０４に垂直な方向に、およびデバイス層１１２のほうへ延在する。第１のペデスタル３０４−１は第１の壁２０４−１の隣に位置する。第２のペデスタル３０４−２は第２の壁２０４−２の隣に位置する。
[0046]図３Ｂには、デバイス層１１２からのプラットフォームの一実施形態の簡略化された上面図が示されている。図３Ｂは、見られるであろうものの厳密な上面図でないが、代わりに、この実施形態をより良く示すために、本来なら隠れているはずの層を示している。デバイス層１１２中に導波路２０８はある。ペデスタル３０４が開口中に示されている。本開示では、プラットフォーム１００中の開口および／またはペデスタルの形成によって生成される空の体積は、リセスと呼ばれる。第１の壁２０４−１および第２の壁２０４−２は、リセスの２つの側部を形成する。第３の壁２０４−３および第４の壁２０４−４は、リセスの２つの他の側部を形成する。この実施形態では、第１のペデスタル３０４−１、第２のペデスタル３０４−２、第３のペデスタル３０４−３、第４のペデスタル３０４−４、第５のペデスタル３０４−５、および第６のペデスタル３０４−６という、６つのペデスタル３０４がある。
[0047]いくつかの実施形態では、第１のペデスタル３０４−１は、ボンディング材料が導波路２０８に干渉するのを防ぐために、導波路２０８に沿って第１の壁２０４−１の隣に置かれる。同様に、いくつかの実施形態では、第２のペデスタル３０４−２は、ボンディング材料が導波路２０８に干渉するのを防ぐために、第２の壁２０４−２の近くに置かれる。いくつかの実施形態では、第１のペデスタル３０４−１と第１の壁２０４−１との間のベース層１０４中に空間はない。同様に、いくつかの実施形態では、第２のペデスタル３０４−２と第２の壁２０４−２との間のベース層１０４中に空間はない。
[0048]第３のペデスタル３０４−３および第４のペデスタル３０４−４は第３の壁２０４−３の近くに置かれる。第５のペデスタル３０４−５及び第６のペデスタル３０４−６は第４の壁２０４−４の近くに置かれる。いくつかの実施形態では、第３のペデスタル３０４−３と第３の壁２０４−３との間のベース層１０４中に空間がある。同様に、導波路２０８の近くにない他のペデスタル３０４は、壁２０４からある距離だけ離間される。いくつかの実施形態では、ペデスタル３０４は、第１のペデスタル３０４−１および第２のペデスタル３０４−２以外には、光路２１０の下に置かれない。利得媒質をもつチップがリセス中に入れられるべきである。ペデスタル３０４が光路２１０の下に置かれる場合、光路の下のチップとの電気的コンタクトが低減され得、したがって、電流がチップ２０７中をどのように流れるかを変化させ、利得媒質が作用する方法を劣化させる。図３Ｂの実施形態における光路２１０は直線であるが、（例えば、利得媒質にわたる経路長を増加させるために）他の（例えば、曲げを伴う）経路幾何学的形状が使用され得る。
[0049]図３Ｃには、デバイス層１１２の複数の壁３２０と、ベース層１０４の複数の壁３２４とが示されている。デバイス層１１２の複数の壁３２０のうちの第１の壁３２０−１と、デバイス層１１２の複数の壁３２０のうちの第２の壁３２０−２とが示されている。ベース層１０４の複数の壁３２４のうちの第１の壁３２４−１と、ベース層１０４の複数の壁３２４のうちの第２の壁３２４−２とが示されている。ベース層１０４の第１の壁３２４−１とデバイス層１１２の第１の壁３２０−１の両方が開口の第１の壁２０４−１の一部分であるので、ベース層１０４の第１の壁３２４−１はデバイス層１１２の第１の壁３２０−１と共平面である。同様に、ベース層１０４の第２の壁３２４−２とデバイス層１１２の第２の壁３２０−２の両方が開口の第２の壁２０４−２の一部分であるので、ベース層１０４の第２の壁３２４−２はデバイス層１１２の第２の壁３２０−２と共平面である。
[0050]第１のペデスタル３０４−１はベース層１０４の第１の壁３２４−１と連続である（すなわち、フリースタンディングでない）。および、第２のペデスタル３０４−２はベース層１０４の第２の壁３２４−２と連続である。いくつかの実施形態では、ボンディング材料がチップの活性領域とデバイス層１１２との間の光路に侵入するのを防ぐのを助けるために、第１のペデスタル３０４−１はベース層１０４の第１の壁３２４−１と連続である。同様に、いくつかの実施形態では、ボンディング材料がチップの活性領域とデバイス層１１２との間の光路に侵入するのを防ぐのを助けるために、第２のペデスタル３０４−２はベース層１０４の第２の壁３２４−２と連続である。
[0051]図４および図５には、プラットフォーム１００中に形成されるリセスのフロア上に配置されるコンタクト層４０４の一実施形態の簡略化された図が示されている。いくつかの実施形態では、コンタクト層４０４は、アンダーバンプメタライゼーション（ＵＢＭ）において使用される金属である。いくつかの実施形態では、コンタクト層４０４は、チタンおよび／またはクロムなどの接着金属と、白金および／またはニッケルなどの障壁金属とを含む。いくつかの実施形態では、コンタクト層４０４は、シリコンベースのデバイスにおいて障壁層として使用されるタングステンおよび／または他の高融点金属を備える。図４は、プラットフォーム１００の断面の簡略化された側面図である。図４は、第１のペデスタル３０４−１と第２のペデスタル３０４−２との間のリセス４０８のフロア上にあるコンタクト層４０４を示している。
[0052]図５は、デバイス層１１２からのプラットフォーム１００の簡略化された上面図を示している。コンタクト層４０４は、（ベース層１０４の部分を覆っている）リセス４０８のフロアの上に置かれる。コンタクト層４０４は第１のくぼみ５０４−１と第２のくぼみ５０４−２とを備える。第１のくぼみは、（第３の壁２０４−３に最も近い）リセス４０８の１つの側部上にある。第２のくぼみは、（第４の壁２０４−４に最も近い）リセス４０８の別の側部上にある。第１のくぼみ５０４−１は第１の部分５０８と第２の部分５１２とを備える。第１の部分５０８は、形状が矩形であり、第２の部分５１２と連続である。第２の部分５１２は形状が矩形である。ただし他の実施形態では、他の形状が使用される。例えば、第１の部分５０８は、コンタクト層４０４の中心への縁部と、リセス４０８の壁２０４のほうへの頂点とをもつ三角形であり得る。
[0053]第１の部分５０８は、第２の部分５１２よりもコンタクト層４０４の中心に近い。第１の部分５０８は第２の部分５１２よりも広い。いくつかの実施形態では、くぼみ５０４は、ＵＢＭボンディング中にはんだフローを制御するのを助けるために使用される。はんだは、はんだが加熱されたとき、ベース層１０４よりもコンタクト層４０４上でより自由に流れる。したがって、くぼみ５０４は、ボンディング中にはんだを元に保持するためのダムとして働き、コンタクト層４０４上で、および光路２１０の下ではんだのより一様な分布を可能にする。
[0054]第１のくぼみ５０４−１と同様に、第２のくぼみ５０４−２も第１の部分と第２の部分とを有する。第２のくぼみ５０４−２の第１の部分は、第２のくぼみ５０４−２の第２の部分よりも広く、コンタクト層４０４の中心に近い。いくつかの実施形態では、リセス４０８の壁２０４の近くにおいてコンタクト層４０４のより大きい表面積を可能にするために、くぼみ５０４はコンタクト層４０４の中心の近くにおいてより広くなる。いくつかの実施形態では、第３の壁２０４−３と第４の壁２０４−４とに沿ってかけられるオーミックコンタクトによって、コンタクト層４０４への電気的コンタクトが行われる。第３の壁２０４−３と第４の壁２０４−４との近くのコンタクト層４０４の表面積が増加しているので、電気的コンタクトを介する電流の流れを増加させるのを助けることができる。
[0055]いくつかの実施形態では、くぼみ５０４はペデスタルの間に置かれる。くぼみはまた、ペデスタルの周りに使用され得る（例えば、ペデスタルがくぼみの第１の部分内にある）。コンタクト層４０４はまた、ペデスタルの２つまたは３つの側部の周りにリエントラント５１６を形成させることができる。例えば、リエントラント５１６は、第２のペデスタル３０４−２の３つの側部の周りを進んで示されている。
[0056]図５は、第３のペデスタル３０４−３の、３つの側部と、部分的に第４の側部との周りのコンタクト層４０４をさらに示している。したがって、いくつかの実施形態では、ボンディング材料は、第３のペデスタル３０４−３の、３つの側部と、部分的に第４の側部との周りを流れる。いくつかの実施形態では、ボンディング材料を少なくとも部分的に第３のペデスタル３０４−３の第４の側部の周りに流すことにより、プラットフォーム１００とチップとの間のボンディングを強化すること、および／または、ボンディング材料が流れるのにより多くの表面積を提供してボンディング材料の垂直フロー（すなわち、リセスの外へのフロー）を低減するのを助けることを助けることができる。いくつかの実施形態では、コンタクト層４０４はペデスタル３０４の４つの側部を囲む。例えば、図５は、第４のペデスタル３０４−４の４つの側部の周りのコンタクト層４０４を示している。
[0057]次に図６Ａおよび図６Ｂを参照すると、複合デバイスを形成するためにプラットフォーム１００のリセス４０８においてボンディングされるチップの実施形態の簡略化された断面側面図が示されている。図６Ａおよび図６Ｂは、チップ６０４およびボンディング材料に加えると、図４と同様である。チップ６０４は第２の材料（例えば、金属および／または半導体材料）を備える。いくつかの実施形態では、チップ６０４は、ＩＩＩ−Ｖ族材料（例えば、ＩｎＰ、ＧａＮ、ＧａＰ、ＧａＡｓＰ、ＡｌＧａＰ、もしくはＡｌＧａＩｎＰ）、および／または他の直接バンドギャップ材料から作られる。いくつかの実施形態では、ＩＩＩ−Ｖ族材料は化合物または合金を備える。化合物の例はＧａＡｓおよびＩｎＰを含む。合金の一例はＩｎｘＧａ１−ｘＡｓｙＰ１−ｙであり、ここでは、ＩＩＩ族材料とＶ族材料との間に化学量論的関係があるが、必ずしも族内の種の間に固定関係があるとは限らない（例えば、バンドギャップおよび格子定数は、所望の多重量子井戸を形成するために変化され得る）。図６Ａは、活性領域６０８と、エッチストップ６１２と、基板６１４の一部分とを有するチップ６０４を示している。いくつかの実施形態では、活性領域６０８は、レーザーのための利得媒質として使用される一連の量子井戸である。いくつかの実施形態では、チップ６０４はＩｎＰから作られ、エッチストップは、ＩｎＰ以外のＩＩＩ−Ｖ族の２元、３元、または４元組成物（例えば、ＡｌＧａＰ、ＧａＮ）など、何らかの他の材料から作られる。いくつかの実施形態では、エッチストップは、厚さが２０００、１０００、５００、または２００Å未満である。
[0058]チップ６０４の垂直位置は、ペデスタル３０４を使用してプラットフォーム１００と位置合わせされる。図６Ａでは、チップ６０４は、第１のペデスタル３０４−１および第２のペデスタル３０４−２（ならびに図５に示されている第３のペデスタル３０４−３、第４のペデスタル３０４−４、第５のペデスタル３０４−５、および第６のペデスタル３０４−６）上に載る。チップ６０４は底面６１６を有し、上面６２０を有する。活性領域６０８は、チップ６０４の基板６１４の少なくとも一部分上で成長された。上面６２０上にチップコンタクト６２４はある。チップコンタクト６２４は金属層である。いくつかの実施形態では、チップコンタクト６２４は、プラットフォーム１００上のコンタクト層４０４と同様の材料から作られる。例えば、いくつかの実施形態では、チップコンタクト６２４は、アンダーバンプメタライゼーション（ＵＢＭ）において使用される金属である。いくつかの実施形態では、チップコンタクト６２４は、チタンおよび／またはクロムなどの接着金属と、白金および／またはニッケルなどの障壁金属とを含む。チップ６０４は、チップ６０４の上面６２０上のチップコンタクト６２４がリセス４０８のフロアにおいてコンタクト層４０４にボンディングされるように、「逆さま」にされ、プラットフォーム１００のリセス４０８中に入れられる。このようにして、チップ６０４は、プラットフォーム１００のベース層１０４（例えば、ＳＯＩウエハのハンドル）にボンディングされる。図６Ａでは、チップコンタクト６２４がペデスタル３０４の上面に接触しないように、チップコンタクト６２４はチップ６０４の上面６２０上に配置される。したがって、チップ６０４の上面６２０はペデスタル３０４上に直接載る。
[0059]チップ６０４の底面６１６は、リセス４０８の外へプラットフォーム１００の上方に延在する。エッチストップ６１２は、プラットフォーム１００のリセス４０８内にあるように配置される。
[0060]チップ６０４は、ボンディング材料６２８を使用してプラットフォーム１００にボンディングされる。いくつかの実施形態では、ボンディング材料６２８は金属である。いくつかの実施形態では、ボンディング材料６２８は、ＩｎｘＰｄｙ、例えば、極めて高温まで安定している合金であるＩｎ０．７Ｐｄ０．３である。Ｉｎ０．７Ｐｄ０．３は、シリコンおよび／またはＩＩＩ−Ｖ族材料の両方とのオーミックコンタクトを形成し、それの両側におけるドーピングタイプはｐ形またはｎ形であり得る。したがって、本発明のいくつかの実施形態において、ボンディング材料６２８は、中間層の両面上の材料間のオーミックコンタクト、接着、透過性（すなわち、低い光損失）を含む光学品質、応力適応、および他の利益を提供する。他の好適な合金は、ゲルマニウムパラジウム、金／ゲルマニウム、Ａｕ／Ｓｎ、Ａｌ／Ｍｇ、Ａｕ／Ｓｉ、パラジウム、インジウム／スズ／銀合金、Ｂｉ、Ｓｎ、Ｚｎ、Ｐｂ、またはＩｎを含んでいる金属合金、それらの組合せなどを含む。いくつかの実施形態では、ボンディング材料６２８は共晶点または包晶点を有し、５４０℃未満の（例えば、３５０℃〜５００℃の範囲内の）ボンディングプロセス温度を可能にする。
[0061]図６Ｂは、プラットフォーム１００にチップ６０４をボンディングする別の実施形態を示している。図６Ｂは、チップコンタクト６２４がペデスタル３０４上に載るように、チップコンタクト６２４がチップ６０４上に置かれることを除いて、図６Ａと同様である。ペデスタル３０４とデバイス層１１２との間の高さの差が知られており、チップ６０４の上面６２０と活性領域６０８との間の高さの差が知られており、図６Ｂの実施形態では、チップコンタクト６２４の厚さが知られているので、図６Ａと図６Ｂの両方において、ペデスタル３０４は、チップ６０４の活性領域６０８をデバイス層１１２と位置合わせするために使用される。
[0062]図７は、チップの基板６１４が除去された後の複合デバイスの一実施形態の簡略化された断面側面図である。いくつかの実施形態では、複合デバイスはマスクされ、エッチングされる。いくつかの実施形態では、リセス４０８および／またはペデスタル３０４を形成するためにプラットフォーム１００をエッチングするためのマスクを位置合わせするために使用されるターゲット２１２は、チップの基板６１４を除去するためにチップをエッチングするためのマスクを位置合わせすることにも使用される。いくつかの実施形態では、チップ６０４は、チップ６０４の基板６１４が除去された後に、リセス４０８の外へプラットフォーム１００の上方に延在しない。第１のギャップ７０８−１がチップ６０４の側部と第１の壁２０４−１との間に形成される。第２のギャップ７０８−２がチップ６０４の別の側部と第２の壁２０４−２との間に形成される。
[0063]図８は、コンタクト金属８０４がチップ６０４上に置かれた後の複合デバイスの一実施形態の簡略化された断面側面図である。コンタクト金属８０４は、光路２１０の上方に、および光路２１０と平行に、ストリップ中のチップ表面８０８上に置かれる。コンタクト金属８０４は、チップ６０４の活性領域６０８に電流および／または電圧を印加するためのものである。例えば、いくつかの実施形態では、チップ６０４の活性領域６０８が変調器のために使用される場合、逆方向バイアスが印加され、理想的には、電流が流れないが、チップ６０４の活性領域６０８が利得媒質のために使用される場合、電流が印加される。いくつかの実施形態では、チップ表面８０８上にコンタクト金属８０４を置くためにマスクが使用される。いくつかの実施形態では、ターゲット２１２は、チップ表面８０８上にコンタクト金属８０４を置くために使用されるマスクを位置合わせするために使用される。
[0064]図９は、複合デバイス上に第１の材料９０４が置かれた複合デバイスの一実施形態の簡略化された断面側面図である。いくつかの実施形態では、第１の材料９０４はＳｉＯ２である。第１の材料９０４はギャップ７０８を埋める。第１の材料９０４がギャップ７０８を埋めるので、第１の材料９０４中にトレンチ９０８が形成される。
[0065]図１０は、第１の材料中のトレンチにおいてフォトレジスト１００４が形成される複合デバイスの一実施形態の簡略化された断面側面図である。フォトレジスト１００４はギャップ７０８を覆う。いくつかの実施形態では、フォトレジスト１００４の配置を決定するためのマスクは、ターゲット２１２を使用して位置合わせされる。
[0066]図１１は、余分の第１の材料が除去された複合デバイスの一実施形態の簡略化された断面側面図である。いくつかの実施形態では、第１の材料９０４は、プラットフォーム１００よりも高く延在しないようにエッチングおよび／または研磨される。いくつかの実施形態では、上位層１１６におけるエッチングを停止するために、上位層１１６中のまたは上位層１１６上のエッチストップが使用される。いくつかの実施形態では、第１の材料９０４の過多を除去するためにドライエッチングが使用され、複合デバイスは、化学機械平坦化（ＣＭＰ）研磨を使用して研磨される。いくつかの実施形態では、第１の材料の過多が除去された後に、複合デバイスの上面は実質的に平坦である。
[0067]図１２Ａは、プラットフォーム１００とチップ６０４との間のギャップ７０８において第１の材料をエッチングする前に複合デバイスに付着されるフォトレジスト１２０４の一実施形態の簡略化された側面図である。フォトレジスト１２０４は、上位層１１６の上に、およびチップ６０４にわたって付着される。
[0068]図１２Ｂは、プラットフォーム１００とチップとの間のギャップにおいて第１の材料をエッチングする前のマスクロケーションの一実施形態の簡略化された上面図である。図１２Ｂは、見られるであろうものの厳密な上面図でないが、代わりに、この実施形態をより良く示すために、複合デバイスの層を示している。図１２Ｂは、上位層１１６の上面と、リセス４０８中のチップ６０４とを示している。コンタクト金属８０４は、光路２１０の上方に、および光路２１０と平行に、ストリップ中のチップ表面８０８上にある。第１のウィンドウ１２５０も示されている。第１のウィンドウ１２５０は、エッチングされるべきであるものの簡略化されたエリアを示す。この実施形態では、第１のウィンドウ１２５０は、コンタクト金属８０４に対して開放されていないが、コンタクト金属８０４の両側、ならびに第１のギャップ７０８−１および第２のギャップ７０８−２にわたって開放されている。この実施形態では、第１のウィンドウ１２５０は、導波路２０８の程度に広く、コンタクト金属８０４の両側で開放されている。
[0069]図１３は、プラットフォーム１００とチップとの間のギャップ７０８から第１の材料９０４が部分的に除去された後の複合デバイスの一実施形態の簡略化された側面図である。第１のギャップ７０８−１中の第１の材料９０４は、下位層１０８の高さに残され、デバイス層１１２および上位層１１６の隣から除去される。いくつかの実施形態では、プラットフォーム１００はまた、上位層１１６とデバイス層１１２の一部分、例えば、エッチングされた部分１３０４とを通して部分的にエッチングされる。いくつかの実施形態では、デバイス層１１２とチップ６０４との間のＳｉＯ２の除去を保証するために、および／または（図１５の）光ブリッジ１５０４が構築されるべきであるＳｉＯ２の除去を保証するために、デバイス層１１２は部分的にエッチングされる。いくつかの実施形態では、これは、光ブリッジ１５０４を構築するのを助ける。
[0070]図１４Ａは、複合デバイス上に第２の材料１４０４が堆積された複合デバイスの一実施形態の簡略化された断面側面図である。いくつかの実施形態では、第２の材料１４０４はアモルファスシリコン（ａ−Ｓｉ）である。いくつかの実施形態では、第２の材料１４０４は第１の材料９０４よりも高い屈折率を有する。いくつかの実施形態では、シリコン窒化物、ゲルマニウム、シリコンゲルマニウム、ＩＩＩ−Ｖ族材料など、他の高屈折率材料が使用される。いくつかの実施形態では、第２の材料１４０４は、ＰＥＣＶＤ、ＣＶＤ、スパッタリング、ＳＡＣＶＤ、それらの組合せなどを含む１つまたは複数の方法を介して堆積される。第２の材料は、第１の材料９０４が存在しないギャップ７０８を埋める。
[0071]図１４Ｂは、余分の第２の材料１４０４が除去された複合デバイスの一実施形態の簡略化された断面側面図である。いくつかの実施形態では、余分の第２の材料はＣＭＰ研磨によって除去される。いくつかの実施形態では、ポリシリコンを作製するためにａ−Ｓｉは加熱される。いくつかの実施形態では、余分である第２の材料１４０４は、プラットフォーム１００の上方の（例えば、上位層１１６の上方の）材料である。
[0072]図１５は、プラットフォーム１００とチップ６０４との間のギャップ７０８から第２の材料１４０４が部分的に除去された後の複合デバイスの一実施形態の簡略化された断面側面図である。第２の材料１４０４は、上位層１１６とチップ６０４との間の空間から除去されるが、デバイス層１１２とチップ６０４との間のギャップ７０８では除去されない。第２の材料は、デバイス層１１２とチップ６０４との間の光ブリッジ１５０４を形成し、この光ブリッジは、デバイス層１１２および／またはチップ６０４の屈折率と整合される屈折率を有する。いくつかの実施形態では、光ブリッジ１５０４はリッジ導波路を備える。いくつかの実施形態では、ギャップ７０８は５、１０、１５、および／または２０ミクロン未満である。
[0073]図１６は、複合デバイス上に第３の材料１６０４が堆積された複合デバイスの一実施形態の簡略化された断面側面図である。いくつかの実施形態では、第３の材料１６０４はＳｉＯ２である。第３の材料１６０４は光ブリッジ１５０４とチップ６０４とを覆う。
[0074]図１７Ａ〜図１７Ｃは、チップ６０４と光ブリッジ１５０４との上に導波路を形成するための一実施形態の層の簡略化された上面図である。図１７Ａ〜図１７Ｃは、見られるであろうものの厳密な上面図でないが、代わりに、この実施形態をより明らかに示すために、複合デバイスの層を示している。図１７Ａは、デバイス層１１２中の導波路２０８を示している。チップ６０４はリセス４０８中にある。図１７Ｂは図１７Ａのクローズアップ図である。コンタクト金属８０４はチップ表面８０８の上にある。第２のウィンドウは、コンタクト金属８０４の両側に２つのチャネル、すなわち第１のチャネル１７０４−１および第２のチャネル１７０４−２を有する。第１のチャネル１７０４−１および第２のチャネル１７０４−２は、それぞれ第１の幅Ｗ１を有し、第１の分離Ｓ１だけコンタクト金属８０４から分離される。第１のチャネル１７０４−１および第２のチャネル１７０４−２は、チップ６０４を横切って、および第１のギャップ７０８−１および第２のギャップ７０８−２にわたって長手方向に延在する。第１のチャネル１７０４−１と第２のチャネル１７０４−２との下の表面は第１の深さＤ１にエッチングされる。
[0075]図１７Ｃでは、第３のウィンドウは、コンタクト金属８０４の両側に２つのチャネル、すなわち第３のチャネル１７０８−１および第４のチャネル１７０８−２を有する。第３のチャネル１７０８−１および第４のチャネル１７０８−２は、それぞれ第２の幅Ｗ２を有し、第２の分離Ｓ２だけコンタクト金属８０４から分離される。第３のチャネル１７０８−１および第４のチャネル１７０８−２は、チップ６０４を横切って、および第１のギャップ７０８−１および第２のギャップ７０８−２にわたって長手方向に延在する。第３のチャネル１７０８−１と第４のチャネル１７０８−２との下の表面は第２の深さＤ２にエッチングされる。
[0076]図１８は、第２のウィンドウと第３のウィンドウとの下のエッチングが実施された後にチップ６０４中に形成される導波路１８００の一実施形態の簡略化された断面光伝搬方向図である。導波路１８００は、第１の層１８０４と、第２の層１８０８と、第３の層１８１２とを備える。光は、少なくとも部分的に、第２の層１８０８および第３の層１８１２内に閉じ込められる。第２の層１８０８は活性領域６０８を備える。コンタクト金属８０４は第３の層１８１２上にある。第３の層１８１２は、いくつかの実施形態ではコンタクト金属８０４よりも広い第３の幅Ｗ３を有する。第２の層１８０８の１つの側部は、第３の層１８１２の第３の幅Ｗ３を越えて、第４の幅Ｗ４だけ延在する。第４の幅Ｗ４は、第２の幅Ｗ２から第１の幅Ｗ１を引いたものに等しい（すなわち、Ｗ４＝Ｗ２−Ｗ１）。第２の層１８０８は、Ｗ５＝Ｗ３＋２＊Ｗ４に等しい第５の幅Ｗ５を有する。第３の層１８１２は、第２の深さＤ２に等しい高さを有する。第２の層１８０８は、第１の深さＤ１に等しい高さを有する。いくつかの実施形態では、第２の深さＤ２をエッチングすることは、第１の深さＤ１をエッチングする前に実施される。いくつかの実施形態では、Ｄ１＝０．５５μｍ、Ｄ２＝０．９５μｍ、Ｗ３＝２μｍ、およびＷ４＝１μｍ。
[0077]次に図１９を参照すると、第４の材料１９０４で覆われる複合デバイスの一実施形態の簡略化された断面側面図が示されている。いくつかの実施形態では、第４の材料１９０４は、チップ６０４をプラットフォーム１００のリセス４０８中に気密封止する。いくつかの実施形態では、第４の材料１９０４はＳｉＯ２である。いくつかの実施形態では、第４の材料１９０４は、平坦な表面、または比較的平坦な表面に平滑化される。いくつかの実施形態では、第４の材料１９０４がプラットフォーム１００のリセス４０８の上方に延在しないように、上位層１１６の上方の第４の材料は除去され、複合デバイスは研磨される。
[0078]図２０および図２１は、チップ６０４に電気的コンタクトを接続するための一実施形態の簡略化された図である。図２０では、第４の材料１９０４の一部分が除去され、第１のリード線２００４がチップ６０４上のコンタクト金属８０４に接続されている。図２０は、ベース層１０４において第２の開口を形成するために下位層１０８の反対の側部上でエッチングされたプラットフォーム１００をさらに示している。第２の開口の底６０８は、ベース層１０４と下位層１０８との間の界面においてまたはその近くで形成される。いくつかの実施形態では、第２の開口は、熱インピーダンスを増加させるためのものである。いくつかの実施形態では、プラットフォーム１００は、温度に基づいて反射率を変化させる格子（例えば、バイナリスーパー格子）を備える。熱源が格子にアタッチされる。いくつかの実施形態では、ベース層１０８は、プラットフォーム１００のためのヒートシンクとして働く。第２の開口は熱インピーダンスを増加させ、したがって、複合デバイスの他の要素への熱源の影響を低減し、および／または格子の温度を増加させるためにどのくらいの電流が必要されるかを低減する。別の例では、ボンディング中に、ボンディング材料６２８ははんだであり、ボンディング中に加熱される。第２の開口は、プラットフォーム１００へのチップのボンディング中に、プラットフォーム１００の一部分である他の要素の加熱、および／またはベース層１０４の他の部分への熱伝達を低減する。
[0079]図２１には、第５のチャネル２０５４と第６のチャネル２０５６とを有するエッチウィンドウが示されている。第５のチャネル２０５４の下の、および第６のチャネル２０５６の下のリセス４０８中の材料は、チップ表面８０８の反対側でチップコンタクト６２４とのオーミックコンタクトが行われるために除去される。電流は、第１のリード線２００４から、コンタクト金属８０４を通って、活性領域６０８を通って、チップコンタクト６２４を通って、そしてオーミックコンタクトに流れる。いくつかの実施形態では、電流を印加する代わりに、逆方向バイアスなどの電圧が印加される。
[0080]次に図２２を参照すると、複合デバイスを作製するための第１のプロセス２２００の一実施形態のフローチャートが示されている。第１のプロセス２２００はステップ２２０４において開始し、プラットフォーム１００においてリセスをエッチングする。例えば、図２Ａおよび／または図３Ａの説明に記載したリセス４０８。いくつかの実施形態では、リセスのエッチングエリアを画定するために第１のマスクが使用され、第１のマスクはターゲット２１２と位置合わせされる。ステップ２２０８において、プラットフォーム１００のリセス４０８においてチップをボンディングする。例えば、図６Ａおよび図６Ｂの説明に記載した通りである。チップにボンディングされたプラットフォーム１００は複合デバイスを形成する。いくつかの実施形態では、チップの一部分は、図６Ａおよび図７の説明に記載したように除去される。
[0081]ステップ２２１２において、チップにコンタクト金属８０４が付着される。いくつかの実施形態では、（例えば、図７および図８の説明に記載しように）チップの一部分を除去した後にチップにコンタクト金属８０４が付着される。ギャップ７０８が、チップの側部とリセス４０８の壁２０４とを分離する。ステップ２２１６において、（例えば、複合デバイスを覆うことによって、図９の説明に記載したように）第１の材料９０４でプラットフォーム１００とチップとの間のギャップ７０８を埋める。いくつかの実施形態では、（例えば、図１０および図１１の説明に記載したように）第１の材料９０４の余分の部分が除去される。ステップ２２２０において、（例えば、図１２Ａ、図１２Ｂ、および図１３の説明に記載したように）ギャップから第１の材料を部分的に除去する。いくつかの実施形態では、第１の材料が部分的に除去される前に、ギャップにわたってエッチエリアを画定する第２のマスクが適用され、第２のマスクは、ターゲット２１２を使用して位置合わせされる。第１の材料は、エッチングによって部分的に除去される。次いで、ステップ２２２４において、（例えば、第２の材料で複合デバイスを覆うことによって、図１４Ａおよび図１４Ｂの説明に記載したように）第２の材料でギャップを埋める。ステップ２２２８において、（例えば、図１５の説明に記載したように）ギャップ７０８から第２の材料１４０４を部分的に除去する。いくつかの実施形態では、第２の材料は、プラットフォーム１００とチップ６０４との間に、光コネクタである光ブリッジ１５０４を形成する。ステップ２２３０において、（例えば、図１６の説明に記載したように）第３の材料でチップ６０４および光ブリッジ１５０４を覆う。いくつかの実施形態では、第３の材料はＳｉＯ２である。
[0082]ステップ２２３２において、チップの１つまたは複数の部分をエッチングする。例えば、図１７Ａ〜図１７Ｃおよび図１８の説明に記載したようにチップ６０４上に導波路を作るためである。この実施形態では特徴を形成するためにエッチングが使用されるが、チップ上の電気的コンタクトなど、他の特徴が形成され得る。チップ６０４および／またはプラットフォーム１００上に形成され得る特徴の例は、電流閉じ込め構造（例えば、トレンチおよび／またはイオン注入領域）、電気的コンタクト、導波路、反射体、ミラー、格子、ならびにビームスプリッタを含む。例えば、トレンチは、チップ６０４中のおよび／またはプラットフォーム１００中の光導波路の経路にわたって形成され得る。トレンチは、レーザーキャビティのためのカップリングミラーとして働き得る。特徴は、パターン形成、エッチング、堆積、イオン注入などによってチップ６０４および／またはプラットフォーム１００を処理することによって作られる。いくつかの実施形態では、チップ６０４は、プラットフォーム１００上の１つまたは複数の特徴と位置合わせするチップ６０４上の１つまたは複数の特徴を形成するように処理される（例えば、チップ６０４上の１つまたは複数の特徴は、プラットフォーム１００上のターゲットと位置合わせされたマスクで画定および／またはパターン形成される）。
[0083]いくつかの実施形態では、チップ上に特徴を形成するためにチップから除去すべきエリアを画定するために第３のマスクが使用される。第３のマスクは、ターゲット２１２を使用して位置合わせされる。いくつかの実施形態では、同様の特徴が作られ、および／または光ブリッジ１５０４に適用される。例えば、導波路が光ブリッジ１５０４において作られ、同時に、導波路がチップ上で作られる。いくつかの実施形態では、特徴を形成する際に第２のエッチエリアを画定するのに第４のマスクが使用される。例えば、図１７Ｂに記載したように開放されたウィンドウを作製するために第３のマスクが使用される（第１のチャネル１７０４−１および第２のチャネル１７０４−２）。および、図１７Ｃに記載したように別の開放されたウィンドウを作製するために第４のマスクが使用される（第３のチャネル１７０８−１および第４のチャネル１７０８−２）。いくつかの実施形態では、第３および／または第４のマスクは、ターゲット２１２を使用して位置合わせされる。
[0084]ステップ２２３６において、（例えば、チップ６０４を覆うために第４の材料１９０４を使用して、図１９の説明に記載したように）チップを気密封止する。いくつかの実施形態では、（例えば、図２０および図２１に記載したように）オーミックコンタクトも追加される。
[0085]いくつかの実施形態では、ターゲット２１２は、プラットフォーム１００とチップの両方を処理するために使用される。いくつかの実施形態では、ターゲット２１２はプラットフォーム１００上にあるか、またはそれの一部分である。例えば、ターゲット２１２（すなわち、同じターゲット）は、ステップ２２０４、２２１２、２２２０、２２２８、および／または２２３２についてマスクを位置合わせするために使用される。いくつかの実施形態では、チップがプラットフォーム１００とボンディングされた後にチップを処理するためにターゲット２１２を使用することにより、より厳しい処理許容差が可能になり、および／またはボンディングの前もしくは間にチップ上の特徴（例えば、導波路）をプラットフォーム１００上の特徴（例えば、導波路）と位置合わせする必要が低減する。
[0086]次に図２３を参照すると、複合デバイスを作製するための第２のプロセス２３００の一実施形態のフローチャートが示されている。複合デバイスを作製するための第２のプロセス２３００は、リセスを有するプラットフォームを提供するステップ２３０４において開始する。例えば、図３Ａのプラットフォーム１００を提供する。図３Ａのプラットフォーム１００はベース層１０４とデバイス層１１２とを有し、デバイス層は、図２Ｂおよび図３Ｂに示されているように、ベース層１０４の一部分がデバイス層を通して露出されるように、デバイス層１１２において開口を形成する複数の壁２０４を備える。
[0087]ステップ２３０８において、チップを提供する。図６Ａのチップ６０４は、ステップ２３０８において提供されるチップの一例である。図６Ａにおいて、チップ６０４は、活性領域６０８と基板６１４（底面６１６からエッチストップ６１２に延在する領域）とを有する。
[0088]ステップ２３１２において、プラットフォーム１００のリセス４０８においてプラットフォーム１００にチップ６０４をボンディングする。いくつかの実施形態では、チップ６０４の活性領域６０８がプラットフォーム１００のデバイス層１１２と位置合わせするように（すなわち、デバイス層１１２と活性層６０８が共通の水平軸を共有するように、および／またはデバイス層１１２と活性層６０８とにおいて光学モードの重複があるように、いくつかの実施形態では、デバイス層１１２と活性層６０８とにおける光学モードの重複が最大化されるように）、チップ６０４はプラットフォーム１００にボンディングされる。いくつかの実施形態では、チップ６０４の活性領域６０８をデバイス層１１２と位置合わせするためにペデスタル３０４が使用される。
[0089]いくつかの実施形態では、チップはデバイス層中の開口を通って延在し、チップ６０４の基板６１４はプラットフォーム１００の上方に（すなわち、リセス４０８の外へ）延在する。ステップ２３１６において、（例えば、図６Ａ、図６Ｂ、および図７の説明に記載したように）チップが第１の半導体にボンディングされながら、チップの少なくとも一部分を除去する。いくつかの実施形態では、チップがプラットフォーム１００の上方に延在しないように、チップの少なくとも一部分を除去する。いくつかの実施形態では、チップ中のエッチストップ（例えば、図６Ａのエッチストップ６１２）までチップをエッチングすることによってチップの少なくとも一部分を除去する。
[0090]次に図２４Ａを参照すると、プラットフォームへのボンディング後のチップを処理するための第３のプロセス２４００の一実施形態のフローチャートが示されている。第３のプロセス２４００は、複合デバイスを提供することによって、ステップ２４０４において開始する。複合デバイスは、リセスをもつプラットフォームと、プラットフォームのリセスにおいてボンディングされるチップ（例えば、図７、図９、または図１６では、プラットフォーム１００はチップ６０４にボンディングされる）とを備える。
[0091]ステップ２４０８において、エッチングすべきチップのエリアを画定するために複合デバイスにマスクを適用する。例えば、マスクは、図１７Ｂの第１のチャネル１７０４−１および第２のチャネル１７０４−２のような開いたウィンドウを含み得る。いくつかの実施形態では、ステップ２４０８のマスクは、マスクをプラットフォームと位置合わせするために以前に使用されたターゲット２１２を使用して位置合わせされる。
[0092]ステップ２４１２において、チップがプラットフォームにボンディングされた後に、ステップ２４０８においてマスクによって露出したエリアに基づいてチップをエッチングする。いくつかの実施形態では、ステップ２４１２におけるエッチングは、図１８の導波路などの導波路を形成するためのものである。いくつかの実施形態では、光ブリッジ１５０４における導波路が同様に形成されるように、チップがエッチングされるとき、光ブリッジ１５０４もエッチングされる。いくつかの実施形態では、別のエッチエリア（例えば、図１７Ｃの第３のチャネル１７０８−１および第４のチャネル１７０８−２）を画定するために第２のマスクが使用される。いくつかの実施形態では、プラットフォーム１００において他の特徴も作られる。例えば、プラットフォーム１００にチップをボンディングする前におよび／またはその後に、プラットフォーム１００において導波路、およびバイナリ重畳格子（ＢＳＧ）などの格子が形成される。ＢＳＧは、ＩＩＩ−Ｖ族材料である利得媒質でレーザーキャビティを形成するためにシリコンにおいてミラーとして使用される。いくつかの実施形態では、チップにおいて（例えば、フォトリソグラフィ的に）形成される導波路は、プラットフォーム１００において導波路と位置合わせするように形成される。いくつかの実施形態では、チップ６０４および／またはプラットフォーム１００上の特徴（例えば、導波路、ミラー、および／またはリセス）をエッチングおよび／または処理するためにＣＭＯＳ ｆａｂおよび／またはＣＭＯＳ作製技法が使用される。チップがプラットフォーム１００にボンディングされた後にチップ６０４を処理（例えば、エッチング）することにより、チップ６０４がプラットフォーム１００に「自己整合される」ことが可能になる。いくつかの実施形態では、チップ６０４を自己整合させることが有用である。例えば、ボンディングの前にチップ６０４上に導波路が形成された場合、チップ６０４は、位置合わせのための極めて狭い許容差を時々使用して、プラットフォームと位置合わせされる必要があろう。プラットフォームにチップ６０４をボンディングした後にチップ６０４を処理（例えば、エッチング）することによって、極めて正確であり得るフォトリソグラフィ技法を使用してプラットフォーム１００中の特徴とのチップ６０４の特徴の位置合わせが可能になる。特に、多くのチップ（例えば、５０、１００、５００、１０００、または３０００個よりも多くのチップ）が単一のプラットフォーム１００にボンディングされる場合、多くのチップを位置合わせすることは、時間がかかり、費用がかかり、ならびにあまり正確でなくなり得る。しかし、チップ６０４がプラットフォーム１００にボンディングされた後に（例えば、フォトリソグラフィ技法を使用して）一度に多くのチップを処理することによって、製造の速度を上げることができ、および／またはプラットフォーム１００へのより良好に位置合わせされたチップ６０４を提供することができる。
[0093]次に図２４Ｂを参照すると、プラットフォーム１００へのボンディング後のチップを処理するための第４のプロセス２４００の一実施形態のフローチャートが示されている。第４のプロセス２４００は、プラットフォーム上にエッチエリアを画定するために第１のマスクをターゲットと位置合わせすることによって、ステップ２４５４において開始する。ステップ２４５６において、プラットフォーム上のエッチエリアをエッチングして、プラットフォームにおいてリセスを形成する（例えば、図２Ａおよび図２Ｂに示されているようにプラットフォーム１００においてリセス４０８を形成する）。ステップ２４５８において、プラットフォームのリセス４０８においてチップ（例えば、図７のチップ６０４）をボンディングする。
[0094]ステップ２４６２において、特徴エリアを画定するために第２のマスクをターゲットと位置合わせし、特徴エリアはチップ上にある。次いで、ステップ２４６６において、チップ上に特徴を形成するためにチップを処理する。処理の例は、材料を追加することおよび／または材料を除去すること（例えば、エッチング）を含む。いくつかの実施形態では、特徴は導波路である。いくつかの実施形態では、特徴は、チップ上に置かれるコンタクト金属である。
[0095]特定の実施形態の具体的な詳細は、本発明の実施形態の趣旨および範囲から逸脱することなく任意の好適な方法で組み合わされ得る。ただし、本発明の他の実施形態は、各個々の態様に関係する特定の実施形態、またはこれらの個々の態様の特定の組合せを対象とし得る。
[0096]本発明の例示的な実施形態の上記の説明は例示および説明のために提示されている。それは、網羅的であるものでも、または本発明を説明した厳密な形態に限定するものでもなく、上記の教示に照らして多数の修正および変更が可能である。例えば、上記の実施形態では、プラットフォーム１００は、ベース層１０４、下位層１０８、デバイス層１１２、および上位層１１６という、４つの層を備える。さらに、リセス４０８を形成するためにプラットフォーム１００において開口がエッチングされる前に、デバイス層１１２は処理され、デバイス層１１２上に上位層１１６が置かれる。しかし、いくつかの実施形態では、リセス４０８を形成するためにプラットフォーム１００がエッチングされる前に、デバイス層１１２は処理されず、および／または上位層１１６は存在しない。いくつかの実施形態では、チップ６０４およびデバイス層１１２は、チップ６０４がプラットフォーム１００に（例えば、同時にあるいは連続的に）ボンディングされた後に処理される（例えば、チップ６０４およびデバイス層１１２において導波路がエッチングされる）。
[0097]さらに、（例えば、高速なＩＩＩ−Ｖ族回路要素のために）電気的コンタクトを位置合わせするために、および／またはプラットフォーム１００とチップ６０４の両方にわたって平坦な上面を形成するために、プラットフォーム１００に対してチップ６０４を位置合わせするのに上記で説明したのと同様の技法が使用され得る。さらに、機能が２つ以上の材料にわたって分割される場合、他のデバイスが作られ得る。いくつかの実施形態では、チップは、検出器または変調器のための活性領域を備える。例えば、（例えば、シリコンの）プラットフォーム１００においてマッハ−ツェンダー干渉計構造が作られ得、干渉計の位相変化を変調するためにＩＩＩ−Ｖ族材料から作られた１つまたは複数のチップ６０４が使用され得る。いくつかの実施形態では、チップ６０４は、プラットフォーム１００の第１の材料とは異なる第２の材料を備え、第２の材料はエピタキシャル半導体材料でない。例えば、いくつかの実施形態では、チップ６０４の活性領域においてガーネットおよび／または他の材料（例えば、他の非相互的材料）が使用される（例えば、ファラデー回転子の活性領域のための材料）。例えば、ガーネットを使用して１つまたは複数のアイソレータおよび／またはサーキュレータが作られる（例えば、参照により組み込まれる、２０１３年３月１５日に出願された米国特許出願第１３／８３８，５９６号を参照）。いくつかの実施形態では、デバイス（例えば、シリコンプラットフォーム）は、ＣＭＯＳデバイス、ＢｉＣＭＯＳデバイス、ＮＭＯＳデバイス、ＰＭＯＳデバイス、検出器、ＣＣＤ、ダイオード、加熱要素、または受動光学デバイス（例えば、導波路、光回折格子、光スプリッタ、光コンバイナ、波長マルチプレクサ、波長デマルチプレクサ、光偏光回転子、光タップ、より小さい導波路をより大きい導波路に結合するためのカプラ、矩形シリコン導波路を光ファイバー導波路に結合するためのカプラ、およびマルチモード干渉計）のうちの少なくとも１つを備える。いくつかの実施形態では、プラットフォーム１００は均質である。いくつかの実施形態では、ペデスタル３０４は、リセス４０８を作製しながらプラットフォーム１００をエッチングすることによって形成される。いくつかの実施形態では、ペデスタルは、最初にエッチングし、次いで堆積すること（例えば、エピタキシャル成長）によって形成される。いくつかの実施形態では、ペデスタルを形成するための堆積は誘電体（例えば、Ｓｉ３Ｎ４）である。いくつかの実施形態では、ペデスタルを形成するための堆積はポリマーである。いくつかの実施形態では、ペデスタルを形成するための堆積は半導体（例えば、シリコン）である。
[0098]本発明および実際的適用例の原理について説明し、それにより、他の当業者が、本発明を、企図される特定の使用に適した様々な修正とともに、様々な実施形態において最も良く利用することを可能にするために、実施形態は、選定され、説明された。
[0099]また、実施形態は、フローチャート、流れ図、データフロー図、構造図、またはブロック図として示されたプロセスとして説明されていることがあることに留意されたい。フローチャートは動作を連続プロセスとして記述することがあるが、動作の多くは並列にまたは同時に実施され得る。さらに、動作の順序は並べ替えられ得る。プロセスは、それの動作が完了したときに終了するが、図に含まれていない追加のステップを有し得る。プロセスは、メソッド、関数、プロシージャ、サブルーチン、サブプログラムなどに対応し得る。
[0100]「ａ」、「ａｎ」、または「ｔｈｅ」の具陳は、特に別段に指示されない限り、「１つまたは複数」を意味するものである。
[0101]本明細書において言及されるすべての特許、特許出願、公開、および記載は、それらの全体がすべての目的のために参照することにより組み込まれる。いずれも従来技術であるとは認められない。
[例１]
プラットフォームであって、
ベース層と、
前記ベース層の上方のデバイス層とを備え、
前記デバイス層は第１の材料を備え、
前記第１の材料は半導体であり、
前記デバイス層は、前記プラットフォームの前記ベース層の一部分が前記デバイス層を通して露出されるように、前記デバイス層において開口を形成する複数の壁を備える、
前記プラットフォームと、
チップであって、
前記チップは活性領域を備え、
前記活性領域は第２の材料を備える、
前記チップと、
前記チップを前記プラットフォームに固定するボンドであって、
前記チップは前記プラットフォームの前記ベース層に固定され、
前記プラットフォームの前記デバイス層は前記チップの前記活性領域と位置合わせされる、
前記ボンドと、
コーティングであって、前記コーティングは前記チップを前記プラットフォーム中に気密封止する、前記コーティングと
を備える、２つ以上の材料にわたってフォトニック機能を分割するための複合デバイス。
[例２]
前記第１の材料はシリコンであり、
導波路およびミラーが前記デバイス層中の要素であり、
前記導波路およびミラーはレーザーのための共振キャビティを形成し、
前記第２の材料はＩＩＩ−Ｖ族材料であり、
前記ＩＩＩ−Ｖ族材料は前記レーザーのための利得媒質を提供し、
前記プラットフォームの前記デバイス層は前記チップの前記活性領域と位置合わせされ、
あるいは場合によっては、
前記チップと、前記開口を形成する前記複数の壁のうちの壁との間にギャップが形成され、
アモルファスシリコンおよび／またはポリシリコンが、前記チップと前記複数の壁のうちの前記壁との間の前記ギャップを少なくとも部分的に埋め、
あるいは場合によっては、
コンタクト金属が前記チップの第１の表面上にあり、
前記チップの第２の表面は前記結合に固定され、
前記チップの前記第１の表面は前記チップの前記第２の表面の反対側にあり、
あるいは場合によっては、
導波路のリッジ部分が前記チップ中に形成され、
前記チップ中に形成された前記リッジ部分は前記プラットフォーム上の特徴および／またはターゲットと位置合わせされ、
あるいは場合によっては、前記ボンドは金属ボンドであり、および場合によっては、前記ボンドはインジウムとパラジウムとを含み、
あるいは場合によっては、前記チップは前記プラットフォームの上部層の上方に延在しなく、
あるいは場合によっては、
前記プラットフォームはシリコンオンインシュレータ（ＳＯＩ）ウエハを備え、
前記ベース層は前記ＳＯＩウエハのハンドルであり、
前記プラットフォームはＢＯＸ層をさらに備え、
前記ＢＯＸ層は酸化ケイ素を備え、
前記ＢＯＸ層は前記ベース層と前記デバイス層との間にある、
例１に記載の複合デバイス。
[例３]
第１のマスクをターゲットと位置合わせすることと、
前記ターゲットと位置合わせされた前記第１のマスクに基づいてプラットフォームにおいてリセスをエッチングすることと、
前記プラットフォームにチップをボンディングすることであって、
前記チップは前記プラットフォームの前記リセスにおいてボンディングされ、
ギャップが前記チップの側部と前記リセスの壁とを分離し、
前記プラットフォームにボンディングされた前記チップが前記複合デバイスを形成する、前記ボンディングすることと、
前記チップの上にコンタクト金属を付着することと、
前記プラットフォームと前記チップの両方を第１の材料で少なくとも部分的に覆い、このようにして前記ギャップを埋めることと、
前記ギャップにわたってエッチングすべきエリアを画定する第２のマスクを適用することと、
前記ギャップにわたってエッチングすべき前記エリアを画定する前記第２のマスクに基づいて前記ギャップ中の第１の材料を部分的に除去することと、
第２の材料で前記ギャップを少なくとも部分的に埋めることと、
前記ギャップから前記第２の材料の一部分を除去することと、
前記プラットフォームと前記チップの両方を第３の材料で少なくとも部分的に覆うことと、
前記チップ上に特徴を形成するために前記チップから除去すべきエリアを画定するために第３のマスクを適用することと、
前記チップ上に前記特徴を形成するために前記チップから材料を除去することと、
第４の材料で前記チップを覆うことと
を含む、２つ以上材料間でフォトニック機能を分割するための複合デバイスを作製する方法。
[例４]
前記第２の材料はアモルファスシリコンであり、
あるいは場合によっては、前記チップはレーザーのための利得媒質を備え、前記プラットフォームはシリコンから作られ、
あるいは場合によっては、前記方法は、前記リセスにおいてペデスタルを形成することをさらに含み、
あるいは場合によっては、前記第４の材料で前記チップを覆うことが、気密封止シールを生成し、
あるいは場合によっては、
前記プラットフォームはデバイス層を備え、
前記プラットフォームはベース層を備え、
前記デバイス層は導波路を備え、および場合によっては、
前記チップは前記プラットフォームの前記ベース層にボンディングされ、
あるいは場合によっては、前記第１の材料と、前記第３の材料と、前記第４の材料とは二酸化ケイ素（ＳｉＯ２）であり、
あるいは場合によっては、
前記第３のマスクは、前記ターゲットを使用して位置合わせされ、
前記ターゲットは前記プラットフォーム上にあり、
あるいは場合によっては、前記方法は、前記第３の材料をエッチングすることをさらに含み、
あるいは場合によっては、前記方法は、前記チップ上に第２の特徴を形成するために前記チップから除去すべき第２のエリアを画定するための第４のマスクを位置合わせすることをさらに含み、前記特徴は導波路のリッジであり、前記第２の特徴は前記導波路のショルダーである、
例３に記載の複合デバイスを作製する方法。
[例５]
プラットフォームを提供することであって、
ベース層と、
前記プラットフォームの前記ベース層の上方のデバイス層であって、前記デバイス層は、前記プラットフォームの前記ベース層の一部分が前記デバイス層を通して露出されるように、前記デバイス層において開口を形成する複数の壁を備える、デバイス層と
を備える、前記プラットフォームを提供することと、
チップを提供することであって、
基板と、
活性領域と
を備える、前記チップを提供することと、
前記プラットフォームの前記ベース層の前記部分に前記チップをボンディングすることと
を含む、フォトニクスのために使用される複合デバイスを作製するための方法。
[例６]
前記チップは、前記デバイス層の前記開口を通って延在し、
前記チップの前記基板は、前記リセスの外へ、前記プラットフォームの上方に延在し、
前記チップの前記活性領域は前記デバイス層と位置合わせされ、および場合によっては、
前記チップが前記プラットフォームにボンディングされ、前記チップが前記プラットフォームの上方に延在しないように、前記チップの前記基板の少なくとも一部分を除去することをさらに含み、
あるいは場合によっては、前記プラットフォームはシリコンであり、前記チップは直接バンドギャップ材料であり、
あるいは場合によっては、前記プラットフォーム中に形成されたペデスタルを使用して前記活性領域を前記デバイス層と位置合わせすることをさらに含む、
例５に記載の前記複合デバイスを作製するための方法。
[例７]
プラットフォームを提供することであって、
前記プラットフォームはリセスを備え、
前記プラットフォームは第１の材料を備える、前記プラットフォームを提供することと、
チップを提供することであって、
前記チップは第２の材料を備え、
前記第２の材料は前記第１の材料とは異なり、
前記チップは基板の一部分を備える、前記チップを提供することと、
前記プラットフォームに前記チップをボンディングすることと、
前記チップが前記プラットフォームにボンディングされた後に、前記チップから前記基板の前記部分を除去することと
を含む、複合デバイスを作製するための方法。
[例８]
前記基板の前記部分は前記プラットフォームの上方に延在し、前記基板の前記部分を除去した後に前記チップは前記プラットフォームの上方に延在せず、
あるいは場合によっては、前記基板の前記部分を除去することは、エッチングによって実施され、
あるいは場合によっては、前記基板の上方にエッチストップを成長させ、次いで、前記エッチストップの上方に前記活性領域を成長させることによって前記チップを作製することをさらに含み、
あるいは場合によっては、前記チップはエッチストップをさらに備え、前記基板の前記少なくとも一部分を除去することは、前記エッチストップまで前記チップをエッチングすることを含み、
あるいは場合によっては、前記プラットフォームは酸化物層をさらに備え、前記リセスは前記酸化物層を通過し、
あるいは場合によっては、前記第２の材料はＩＩＩ−Ｖ族材料であり、
あるいは場合によっては、
前記プラットフォームはデバイス層とベース層を備え、
前記デバイス層は前記プラットフォームの前記ベース層の上方にあり、
前記デバイス層は、前記プラットフォームの前記ベース層の一部分が前記デバイス層を通して露出され、このようにして前記リセスを形成するように、前記デバイス層において開口を形成する複数の壁を備え、
前記チップは、前記リセスにおいて前記プラットフォームの前記ベース層の前記部分にボンディングされる、
例７に記載の前記複合デバイスを作製するための方法。
[例９]
プラットフォームであって、
ベース層と、
前記プラットフォームの前記ベース層の上方のデバイス層とを備え、
前記デバイス層は第１の材料を備え、
前記第１の材料は半導体であり、
前記デバイス層は、前記プラットフォームの前記ベース層の一部分が前記デバイス層を通して露出されるように、前記デバイス層において開口を形成する複数の壁を備える、
前記プラットフォームと、
チップであって、
前記チップは活性領域を備え、
前記活性領域は第２の材料を備え、
前記第２の材料は前記第１の材料とは異なる、
前記チップと、
前記チップに前記プラットフォームを固定するボンドであって、前記チップは前記プラットフォームの前記ベース層の前記部分に固定される、ボンドと
を備える、
２つ以上の材料にわたってフォトニック機能を分割するための複合デバイス。
[例１０]
前記チップ上にエッチングストップ層をさらに備え、
あるいは場合によっては、前記第２の材料は直接バンドギャップ材料であり、および場合によっては、前記第２の材料はＩＩＩ−Ｖ族半導体材料であり、
あるいは場合によっては、前記プラットフォームは酸化物層をさらに備え、前記酸化物層は前記ベース層と前記デバイス層との間にあり、
あるいは場合によっては、前記チップは前記プラットフォームの上方に延在せず、および場合によっては、前記活性領域は前記デバイス層と光学的に位置合わせされる、
例９に記載の複合デバイス。
[例１１]
複合デバイスを提供することであって、
プラットフォームであって、
前記プラットフォームはリセスを備え、
前記プラットフォームは第１の材料を備える、
プラットフォームと、
チップであって、
前記チップは前記プラットフォームの前記リセスにおいてボンディングされ、
前記チップは第２の材料を備える、
チップと
を備える、前記複合デバイスを提供することと、
エッチングすべき前記チップ上のエリアを画定するために前記複合デバイスをマスクすることと、
前記チップが前記プラットフォームにボンディングされた後に前記チップをエッチングすることと
を含む、２つ以上の材料にわたって機能を分割するための複合デバイスを作製するための方法。
[例１２]
前記第１の材料はシリコンであり、
あるいは場合によっては、前記第２の材料はＩＩＩ−Ｖ族材料であり、
あるいは場合によっては、前記チップをエッチングすることは、前記チップ上に導波路を形成し、および場合によっては、前記チップ上の前記導波路は、前記チップが前記プラットフォームにボンディングされた後に前記チップ上に前記導波路を形成するためにフォトリソグラフィプロセスを使用することによって前記プラットフォーム中の導波路と位置合わせされ、
あるいは場合によっては、前記方法は、前記リセスにおいて前記チップを気密封止するために前記チップを覆うことをさらに含み、
あるいは場合によっては、前記チップをエッチングすることは、ＣＭＯＳデバイスを製造するために使用される処理チャンバにおいて実施され、
あるいは場合によっては、
前記チップと前記プラットフォームとの間のギャップが第３の材料で少なくとも部分的に埋められ、
前記第３の材料は、前記チップをエッチングすることと同時にエッチングされ、
あるいは場合によっては、
前記複合デバイスは複数のチップを備え、
前記複数のチップの各々は、前記プラットフォームの対応するリセスにおいてボンディングされ、
前記複数のチップの各々は、前記チップをエッチングすることと同時にエッチングされ、
前記複数のチップの数は５００を超える、
例１１に記載の前記複合デバイスを作製するための方法。
[例１３]
プラットフォームは第１の材料を備え、前記プラットフォーム上でエッチエリアを画定するために第１のマスクをターゲットと位置合わせすることと、
前記エッチエリアによって画定される前記プラットフォームにおいてリセスをエッチングすることと、
チップは前記第１の材料とは異なる第２の材料から作られ、前記プラットフォームの前記リセスにおいて前記チップをボンディングすることと、
特徴エリアは前記チップにわたり、前記特徴エリアを画定するために第２のマスクを前記ターゲットと位置合わせすることと、
前記チップ上に特徴を形成するために前記チップの前記特徴エリアを処理することと
を含む、２つ以上の材料にわたって機能を分割するための複合デバイスを作製するための方法。
[例１４]
前記第１の材料はシリコンを備え、
前記第２の材料はＩＩＩ−Ｖ族材料を備え、
あるいは場合によっては、前記特徴は導波路であり、および場合によっては、前記チップ上の前記導波路は、処理中に、前記プラットフォームの一部分である第２の導波路と位置合わせされ、
あるいは場合によっては、前記特徴はコンタクト金属であり、
あるいは場合によっては、
前記プラットフォームはシリコンオンインシュレータ（ＳＯＩ）ウエハを備え、
前記プラットフォームにおいてリセスをエッチングすることは、前記ＳＯＩウエハのハンドルの一部分を露出するために前記ＳＯＩウエハのデバイス層と前記ＳＯＩウエハのＢＯＸ層の両方を通してエッチングすることを含み、
あるいは場合によっては、
前記チップと前記プラットフォームとの間にギャップが存在し、
前記方法は、少なくとも部分的に前記ギャップを第３の材料で埋めることをさらに含み、
前記第３の材料は、前記チップと前記プラットフォームとの間の光結合を提供するために使用され、
および場合によっては、前記第３の材料はアモルファスシリコンおよび／またはポリシリコンを備え、
あるいは場合によっては、前記方法は、
第２の特徴エリアを画定するために第３のマスクを前記ターゲットと位置合わせすることと、
前記チップが前記プラットフォームにボンディングされながら、前記第２の特徴エリアをエッチングすることと、をさらに含み、
あるいは場合によっては、前記チップの前記特徴エリアを処理することは、ＣＭＯＳ作製技法を使用することを含み、
あるいは場合によっては、前記チップはレーザーのための利得媒質を備え、前記プラットフォームは、前記レーザーのための共振キャビティを形成するためにミラーを備える、
例１３に記載の前記複合デバイスを作製するための方法。
[例１５]
リセスを備えるプラットフォームと、
前記プラットフォームの前記リセスにおいてボンディングされるチップと、
前記チップに前記プラットフォームをボンディングすることにおいて使用されるコンタクト層であって、
前記コンタクト層は、前記コンタクト層の第１の側部上に第１のくぼみを備え、
前記コンタクト層は、前記コンタクト層の第２の側部上に第２のくぼみを備える、
前記コンタクト層と
を備える、２つ以上の材料にわたってフォトニック機能を分割するための複合デバイス。
[例１６]
前記第１のくぼみは第１の部分と第２の部分とを備え、
前記第１のくぼみの前記第１の部分は、前記第１のくぼみの前記第２の部分よりも広く、
前記第１のくぼみの前記第１の部分は、前記第１のくぼみの前記第２の部分よりも前記コンタクト層の中心に近く、
前記第２のくぼみは第１の部分と第２の部分とを備え、
前記第２のくぼみの前記第１の部分は、前記第２のくぼみの前記第２の部分よりも広く、
前記第２のくぼみの前記第１の部分は、前記第２のくぼみの前記第２の部分よりも前記コンタクト層の前記中心に近く、
あるいは場合によっては、前記プラットフォームの前記リセスにおいて複数のペデスタルをさらに備え、前記第１のくぼみは前記複数のペデスタルのうちの２つのペデスタルの間に配置され、
あるいは場合によっては、
前記複合デバイスは、前記プラットフォームの前記リセスにおいてペデスタルをさらに備え、
前記コンタクト層は、前記ペデスタルの少なくとも３つの側部の周りに第３のくぼみを備え、および場合によっては、
前記チップはペデスタルの上面上に直接載り、および場合によっては、
前記プラットフォームは、ハンドル部分と、前記ハンドル部分の上のＢＯＸ層と、前記ＢＯＸ層の上のデバイス層とを備えるＳＯＩウエハであり、
前記ペデスタルは前記ハンドル部分において形成され、
あるいは場合によっては、
前記リセスはフロアを備え、
前記コンタクト層は前記リセスの前記フロアにボンディングされ、
第２のコンタクト層は前記チップにボンディングされ、
はんだ層が前記コンタクト層と前記第２のコンタクト層との間にあり、および場合によっては、
前記第２のコンタクト層はくぼみがなく、および場合によっては、
前記第２のコンタクト層はペデスタルの上面上に載る、
例１５に記載の複合デバイス。
[例１７]
フロアを有するリセスを備えるプラットフォームを提供することと、
前記リセスの前記フロアにコンタクト層を付着することであって、
前記コンタクト層は、前記コンタクト層の第１の側部上に第１のくぼみを備え、
前記コンタクト層は、前記コンタクト層の第２の側部上に第２のくぼみを備える、
前記フロアに前記コンタクト層を付着することと、
前記第１のくぼみと前記第２のくぼみとが、前記コンタクト層によって覆われない前記フロアのエリアにわたってはんだのフローを遅くするように、前記はんだを使用して前記プラットフォームにチップをボンディングすることと
を含む、プラットフォームとチップとの間にボンドを生成するための方法。
[例１８]
前記コンタクト層へのはんだボンディングによって前記プラットフォームに前記チップをボンディングするためにはんだが使用され、および場合によっては、
前記プラットフォームはシリコンを備え、前記チップはＩＩＩ−Ｖ族材料を備える、
例１７に記載のプラットフォームとチップとの間にボンドを生成するための方法。
[例１９]
ベース層と、
デバイス層であって、
前記デバイス層は前記ベース層の上方にあり、
前記デバイス層は、前記ベース層の一部分がデバイス層を通して露出し、前記フォトニックデバイスにおいてリセスを形成するように、前記デバイス層において開口を形成する複数の壁を備え、
前記デバイス層は、光路の部分に沿って延在する導波路を備え、
前記導波路は、前記リセスの１つの側部において前記複数の壁のうちの第１の壁において第１の終端を有し、
前記導波路は、前記リセスの別の側部において前記複数の壁のうちの第２の壁において第２の終端を有する、
前記デバイス層と、
第１のペデスタルであって、
前記第１のペデスタルは、前記ベース層のフロアから前記フロアに垂直な方向に前記デバイス層のほうへ延在し、
前記第１のペデスタルは前記光路の下にあり、前記第２の壁よりも前記第１の壁に近い、
前記第１のペデスタルと、
第２のペデスタルであって、
前記第２のペデスタルは、前記ベース層の前記フロアから前記フロアに垂直な前記方向に前記デバイス層のほうへ延在し、
前記第２のペデスタルは前記光路の下にあり、前記第１の壁よりも前記第２の壁に近い、
前記第２のペデスタルと
を備えるフォトニックデバイス。
[例２０]
前記リセスにおいて、前記第１のペデスタルおよび前記第２のペデスタル以外には前記光路の下にペデスタルがもはやなく、
あるいは場合によっては、前記フォトニックデバイスは、前記フォトニックデバイスの前記リセスにおいてボンディングされるチップをさらに備え、
あるいは場合によっては、
前記ベース層は複数の壁を備え、
前記ベース層の前記複数の壁は、前記ベース層の前記複数の壁が、前記リセスを形成する一部分であるように、前記デバイス層の前記複数の壁とそれぞれ共平面であり、
前記ベース層はシリコンオンインシュレータ（ＳＯＩ）ウエハのハンドル部分であり、
および場合によっては、
前記第１のペデスタルは、前記ベース層の前記複数の壁のうちの第１の壁と連続であり、
前記第２のペデスタルは、前記ベース層の前記複数の壁のうちの第２の壁と連続であり、
あるいは場合によっては、
ボンド材料が前記第１のペデスタルと前記第２のペデスタルとの間に置かれ、
前記ボンド材料は導電性であり、
および場合によっては、
前記フォトニックデバイスは第３のペデスタルを備え、
前記ボンド材料は、前記第３のペデスタルの３つの側部の周りに、および少なくとも部分的に前記第３のペデスタルの第４の側部の周りに配置され、
および場合によっては、
チップが前記フォトニックデバイスの前記ベース層にボンディングされ、
前記チップは、前記第１のペデスタルの上面と前記チップとの間におよび前記第２のペデスタルの上面と前記チップとの間にボンド材料がないように、前記第１のペデスタルと前記第２のペデスタルとの上面上に載る、
例１９に記載のフォトニックデバイス。

Claims (17)

  1. プラットフォームであって、
    ベース層と、
    デバイス層であって、
    前記デバイス層は第１の材料を備え、
    前記第１の材料は半導体であり、
    前記デバイス層は、前記プラットフォームの前記ベース層の部分が前記デバイス層を通して露出されるように、前記デバイス層において開口を形成する複数の壁を備える、前記デバイス層と、
    前記デバイス層と前記ベース層との間にある絶縁層とを備える、
    前記プラットフォームと、
    チップであって、
    前記チップは活性領域を備え、
    前記チップはエッチストップを備え、
    前記活性領域は第２の材料を備え、
    前記チップは前記プラットフォームの前記複数の壁の上方に延在しない、
    前記チップと、
    前記チップを前記プラットフォームに固定するボンドであって、
    前記チップは前記プラットフォームの前記ベース層に固定され、
    前記プラットフォームの前記デバイス層は前記チップの前記活性領域と光学的に位置合わせされる、前記ボンドと、
    コーティングであって、前記コーティングは前記チップを前記プラットフォーム中に気密封止し、前記エッチストップの前記ベース層に面する表面とは反対側の表面の少なくとも一部と物理的に接触する、前記コーティングとを備える、
    ２つ以上の材料にわたってフォトニック機能を分割するための複合デバイス。
  2. 前記第１の材料はシリコンであり、
    導波路およびミラーが前記デバイス層中の要素であり、
    前記導波路およびミラーはレーザーのための共振キャビティを形成し、
    前記第２の材料はＩＩＩ−Ｖ族材料であり、
    前記ＩＩＩ−Ｖ族材料は前記レーザーのための利得媒質を提供し、
    前記プラットフォームの前記デバイス層は前記チップの前記活性領域と位置合わせされる、
    請求項１に記載の前記複合デバイス。
  3. 前記チップと、前記開口を形成する前記複数の壁のうちの壁との間にギャップが形成され、
    アモルファスシリコンまたはポリシリコンが、前記チップと前記複数の壁のうちの前記壁との間の前記ギャップを少なくとも部分的に埋める、
    請求項１に記載の前記複合デバイス。
  4. コンタクト金属が前記チップの第１の表面上にあり、
    前記チップの第２の表面が前記ボンドに固定され、
    前記チップの前記第１の表面は前記チップの前記第２の表面の反対側にある、
    請求項１に記載の前記複合デバイス。
  5. 導波路のリッジ部分が前記チップ中に形成され、
    前記チップ中に形成された前記リッジ部分は前記プラットフォーム中の導波路と光学的に位置合わせされる、
    請求項１に記載の前記複合デバイス。
  6. 前記プラットフォームはシリコンオンインシュレータ（ＳＯＩ）ウエハを備え、
    前記ベース層は前記ＳＯＩウエハのハンドルであり、
    前記プラットフォームはＢＯＸ層をさらに備え、
    前記ＢＯＸ層は酸化ケイ素を備え、
    前記ＢＯＸ層は前記ベース層と前記デバイス層との間にある、
    請求項１に記載の前記複合デバイス。
  7. プラットフォームを提供するステップであって、
    前記プラットフォームはリセスを備え、
    前記プラットフォームは第１の材料のデバイス層を備え、
    前記プラットフォームはベース層を備え、
    前記プラットフォームは前記ベース層と前記デバイス層との間に絶縁層を備え、
    前記デバイス層は、前記プラットフォームの前記ベース層の部分が前記デバイス層を通して露出し前記リセスを形成するように、前記デバイス層において開口を形成する複数の壁を備える、ステップと、
    チップを提供するステップであって、
    前記チップは活性領域を備え、
    前記活性領域は第２の材料を備え、
    前記チップはエッチストップを備え、
    前記第２の材料は前記第１の材料とは異なり、
    前記チップは基板の部分を備え、
    前記エッチストップは前記活性領域と前記基板の前記部分との間にある、ステップと、
    前記プラットフォームの前記ベース層に前記チップをボンディングし、前記チップの前記活性領域を前記プラットフォームの前記デバイス層に光学的に位置合わせし、
    前記チップは前記プラットフォームの前記複数の壁の上方に延在しない、ステップと、
    前記チップが前記プラットフォームにボンディングされた後に、前記基板の前記部分を前記エッチストップまでエッチングすることにより、前記チップから前記基板の前記部分を除去する、ステップとを含む、
    複合デバイスを作製する方法。
  8. 前記基板の前記部分は前記プラットフォームの上方に延在し、
    前記基板の前記部分を除去した後に前記チップが前記プラットフォームの上方に延在しない、
    請求項７に記載の前記複合デバイスを作製する方法。
  9. 前記チップが前記ベース層にボンディングされる前に、前記基板の上方にエッチストップを成長させ、次いで、前記エッチストップの上方に前記活性領域を成長させる、ステップをさらに含む、
    請求項７に記載の前記複合デバイスを作製する方法。
  10. 前記第２の材料はＩＩＩ−Ｖ族材料であり、前記第１の材料はシリコンである、
    請求項７に記載の前記複合デバイスを作製する方法。
  11. 前記チップは、前記リセスにおいて前記プラットフォームの前記ベース層の前記部分にボンディングされる、
    請求項７に記載の前記複合デバイスを作製する方法。
  12. 前記チップが前記ベース層の前記部分にボンディングされる前に、前記プラットフォーム中に前記リセスを形成する、ステップをさらに含む、
    請求項１１に記載の前記複合デバイスを作製する方法。
  13. 前記チップを気密封止するために前記チップを覆うステップをさらに含む、
    請求項１１に記載の前記複合デバイスを作製する方法。
  14. 前記リセスにおいてペデスタルを形成するステップをさらに含み、
    前記ペデスタルを使用して前記チップの前記活性領域を前記プラットフォームの前記デバイス層と位置合わせする、
    請求項１１に記載の前記複合デバイスを作製する方法。
  15. 前記ペデスタルは前記チップの光路の下にある、
    請求項１４に記載の前記複合デバイスを作製する方法。
  16. プラットフォーム上でエッチエリアを画定するために第１のマスクをターゲットと位置合わせするステップと、
    前記エッチエリアによって画定される前記プラットフォーム中にリセスをエッチングするステップと、
    特徴エリアを画定するために第２のマスクを前記ターゲットと位置合わせするステップであって、前記特徴エリアは前記チップにわたる、ステップと、
    前記チップ上に特徴を形成するために前記チップの前記特徴エリアを処理するステップとをさらに含む、
    請求項１１に記載の前記複合デバイスを作製する方法。
  17. 前記チップはレーザーのための利得媒質を備える、
    請求項７に記載の前記複合デバイスを作製する方法。
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