JP6589448B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

近年、半導体チップを積層させて実装する３次元積層技術が注目されている。
この３次元積層技術では、半導体チップ同士又は半導体チップとインタポーザとを電気的に接続するのにフリップチップ接続が用いられる。
そして、半導体チップやインタポーザに、半導体基板の裏面側から半導体基板を貫通する貫通電極を設け、この貫通電極を半導体基板の表面側に設けられた配線層に含まれるパッドや配線に接続することが行なわれる。

特開２００５−２６８４５６号公報 特開２０１２−１６９６６９号公報 特開２００８−８５２３８号公報

しかしながら、貫通電極は、体積が大きい。また、貫通電極の材料は半導体基板や絶縁膜の材料に比べて熱膨張係数が大きい。このため、貫通電極が例えば製造プロセス中の熱によって膨張・収縮を繰り返すことで、貫通電極とパッドの接続部の周囲に形成されている絶縁膜との間に応力が生じ、クラックや剥離が生じてしまう場合がある。
そこで、貫通電極とパッドの接続部の周囲に形成されている絶縁膜にクラックや剥離が生じてしまうのを抑制したい。

本半導体装置は、半導体基板と、半導体基板の表面側に設けられた配線層と、半導体基板の裏面側から半導体基板を貫通し、配線層に含まれる平面状パッドに接続される貫通電極と、貫通電極と平面状パッドの接続部の周囲に形成された絶縁膜とを備え、貫通電極の材料は、半導体基板及び絶縁膜の材料よりも熱膨張係数が大きく、貫通電極は、平面状パッドに接する側にサイズ拡大部を備え、サイズ拡大部のサイズが平面状パッドのサイズよりも大きくなっており、サイズ拡大部は、平面状パッドに接している。
また、関連する半導体装置は、半導体基板と、半導体基板の表面側に設けられた配線層と、半導体基板の裏面側から半導体基板を貫通し、配線層に含まれる平面状パッドに接続される貫通電極とを備え、貫通電極は、平面状パッドに接する側のサイズが平面状パッドのサイズよりも大きくなっており、貫通電極は、長さ方向の全体にわたってサイズが平面状パッドのサイズよりも大きくなっている。

したがって、本半導体装置によれば、貫通電極とパッドの接続部の周囲に形成されている絶縁膜にクラックや剥離が生じてしまうのを抑制することができるという利点がある。

（Ａ）、（Ｂ）は、本実施形態にかかる半導体装置の構成を示す模式図であり、（Ａ）は断面図であり、（Ｂ）は平面図である。 （Ａ）、（Ｂ）は、本実施形態にかかる半導体装置の具体的な構成例を示す模式図であり、（Ａ）は断面図であり、（Ｂ）は平面図である。 （Ａ）、（Ｂ）は、本願発明の課題を説明するための模式的断面図である。 （Ａ）〜（Ｃ）は、本願発明の課題を説明するための模式的断面図である。 （Ａ）、（Ｂ）は、本願発明の課題を説明するための模式的断面図である。 本実施形態にかかる半導体装置の具体的な構成例を示す模式的断面図である。 （Ａ）〜（Ｃ）は、本実施形態の半導体装置及び比較例１、２の半導体装置に対して行なったＹ方向応力及びせん断応力のシミュレーションについて説明するための図であり、（Ａ）は比較例１の半導体装置のシミュレーションモデル及びシミュレーション結果を説明するための図であり、（Ｂ）は本実施形態の半導体装置のシミュレーションモデル及びシミュレーション結果を説明するための図であり、（Ｃ）は比較例２のシミュレーションモデル及びシミュレーション結果を説明するための図である。 （Ａ）〜（Ｄ）は、本実施形態にかかる半導体装置の変形例の構成を示す模式図であり、（Ａ）は一の変形例の断面図であり、（Ｂ）は一の変形例の平面図であり、（Ｃ）は他の変形例の断面図であり、（Ｄ）は他の変形例の平面図である。

以下、図面により、本発明の実施の形態にかかる半導体装置について、図１〜図８を参照しながら説明する。
本実施形態にかかる半導体装置は、半導体チップを積層させて実装する３次元積層技術を用いた３次元積層デバイスである。なお、必要に応じてインタポーザを挟んで半導体チップを積層する場合もある。

本実施形態の半導体装置は、図１（Ａ）、図１（Ｂ）に示すように、半導体基板１と、半導体基板１の表面側（図１中、下側）に設けられた配線層２と、半導体基板１の裏面側（図１中、上側）から半導体基板１を貫通し、配線層２に含まれる平面状パッド２Ｘに接続される貫通電極３とを備える。ここで、平面状パッド２Ｘは、表面が平面状のパッドである。ここでは、平面状パッド２Ｘは、円形状パッドであるが、四角形状などの他の形状であっても良い。なお、図１（Ａ）、図１（Ｂ）では、貫通電極３の周囲に形成される絶縁層等は図示を省略している。なお、平面状パッド２Ｘをパッド配線ともいう。また、図１（Ａ）中、符号４Ａは半導体基板１の表面側に形成された回路層４に含まれる絶縁膜（酸化膜；ここではシリコン酸化膜）であり、符号２Ｙは配線層２に含まれる絶縁膜（ここではＬｏｗ−ｋ絶縁膜）である。

そして、貫通電極３は、平面状パッド２Ｘに接する側のサイズが平面状パッド２Ｘのサイズよりも大きくなっている。つまり、上方から見たときに、貫通電極３の断面積が、平面状パッド２Ｘの断面積よりも大きくなっている。
なお、図２（Ａ）、図２（Ｂ）に示すように、平面状パッド２Ｘに引き出し配線２Ａが接続されている場合、上方から見たときに、貫通電極３の最外周が、平面状パッド２Ｘに引き出し配線２Ａが接続されている箇所を除いた平面状パッド２Ｘの最外周よりも大きくなっていれば良い。つまり、上方から見たときに、平面状パッド２Ｘの最外周が、引き出し配線２Ａが接続されている箇所を除いて、貫通電極３の最外周よりも内側に位置していれば良い。

ところで、このように構成しているのは、以下の理由による。
上述のような三次元積層デバイスでは、上下に積層した半導体チップを接続するためにＴＳＶを形成し、このＴＳＶを介して、上下の半導体チップを電気的に接続する。
このＴＳＶを形成する方法としては、どの工程でＴＳＶを形成するかによって、ビアファースト・ビアミドル・ビアラストと言われる異なるＴＳＶ形成方法がある。また、半導体チップを積層する方法としては、積層する半導体チップの回路面（デバイス面）同士を貼り合わせるフェイストゥフェイスという積層方法と、シリコン基板の裏面側とデバイス面を貼り合わせるバックトゥフェイスという積層方法の２通りの積層方法がある。これらの組み合わせによって、形成されるＴＳＶの周囲の材料やプロセスが異なり、それぞれの構造に起因する課題がある。

しかしながら、大きい熱膨張係数を持つＴＳＶが、その導電性材料よりもはるかに小さい熱膨張係数を持つＳｉや絶縁材料と隣接することによって発生する応力（残留応力）は、いずれの方法で形成されたＴＳＶであっても存在し、この応力が原因で材料間の剥離やクラックが生じてしまう場合がある。
つまり、ＴＳＶは体積が大きく、ＴＳＶの材料（例えばＣｕ）は半導体基板の材料（例えばＳｉ）や絶縁膜の材料（例えばＳｉＯ_Ｘ膜やＬｏｗ−ｋ絶縁膜）に比べて熱膨張係数が大きい。このため、例えば裏面プロセスやその後の３次元積層の接合プロセスなどの製造プロセス中の熱によって、ＴＳＶが膨張・収縮を繰り返すことで、ＴＳＶと平面状パッドの接続部の周囲に形成されている絶縁膜との間に応力が生じ、クラックや剥離（界面ハガレ）が生じてしまう場合がある。

具体的には、ＴＳＶとＴＳＶが接続される平面状パッドのサイズは、位置ずれ等を考慮して、図３（Ａ）に示すように、平面状パッド２０Ｘのサイズの方がＴＳＶ３のサイズよりも大きくなるようにして、位置ズレ等を許容するように設計するのが一般的である。
しかしながら、平面状パッド２０Ｘのサイズの方がＴＳＶ３のサイズよりも大きくなっていると、加熱プロセスを経た後、図３（Ｂ）に示すように、ＴＳＶ３の膨張・収縮（図３（Ｂ）中、矢印参照）に起因して、平面状パッド２Ｙの端部（角部）に応力が集中し、その周囲に形成されている絶縁膜２Ｙにクラックが発生してしまう場合がある。

より具体的には、ＴＳＶ３を形成する際に、Ｓｉ基板１をエッチングしてＴＳＶ３を形成するための貫通孔を形成するが、貫通孔の底部は、Ｓｉではなく、回路層４を構成する絶縁膜４Ａ（酸化膜；シリコン酸化膜）であるため、そこでエッチングレートが速くなり、等方性にオーバーエッチングされて、図４（Ａ）に示すように、ノッチ３０Ｘが形成される。このノッチ３０Ｘの形状が鋭角なくさび形になると、その先端に応力が集中し、図４（Ｂ）に示すように、絶縁膜２Ｙにクラックが発生してしまう場合がある。

また、図４（Ｃ）に示すように、貫通孔にバリア絶縁膜５を形成した後、銅を埋め込んでＴＳＶ３を形成する場合、銅を埋め込んでＴＳＶ３を形成した時点では良好なＴＳＶ３が形成されるが、その後の熱工程を経ると、ノッチ３０Ｘの先端に応力が集中し、銅からなるＴＳＶ３の体積変動に追従できないバリア絶縁膜５にクラックが発生してしまう場合がある。

この場合、図５（Ａ）に示すように、ノッチ３０Ｙの形状が、鋭角なくさび形にならず、鈍角な形状になるようにすることで、その先端に応力が集中しにくくすることが考えられる。つまり、回路層４を構成する絶縁膜４Ａにさらに大きく食い込むようにノッチ３０Ｙが形成されるようにすることで、ノッチ３０Ｙの形状な鈍角になるようにし、その先端に応力が集中しにくくすることが考えられる。

しかしながら、このような形状にした場合、ノッチ３０Ｙの先端に応力が集中しにくくなり、その周囲に形成されている絶縁膜４Ａやバリア絶縁膜にクラックが発生しないようにすることができるものの、応力の逃げ場がなくなるため、熱工程や熱履歴を経ると、ＴＳＶ３が接続されている平面状パッド２０Ｘの端部（角部）に応力が集中し、図５（Ｂ）に示すように、その周囲に形成されている絶縁膜２Ｙにクラックが発生してしまう場合がある。

このようなクラックが発生する要因は、ＴＳＶ３の体積膨張による応力を緩和するためと考えられるが、これは、図３（Ａ）に示すようなノッチのないストレートな側壁形状を持つＴＳＶ３を形成することができたとしても、図５（Ｂ）に示すものと同様に、ＴＳＶと比較して充分に厚みが薄く、体積の小さい平面状パッド２０Ｘの端部にクラックが発生してしまうことになると考えられる（図３（Ｂ）参照）。

一方、ＴＳＶ３の大きな体積変動が引き起こす応力（残留応力）は、図５（Ａ）に示すようなノッチ形状では、ＴＳＶ側には発生しないことを考慮すると、ＴＳＶのサイズ（断面積）が、それを受ける側の平面状パッドのサイズ（断面積）よりも大きければ、平面状パッドの端部に応力が集中しないようにすることができると考えられる。
しかしながら、この場合に、ＴＳＶを形成する際に、Ｓｉ基板だけでなく、配線層を構成する絶縁膜の一部までオーバーエッチングして、ＴＳＶを形成するための貫通孔を形成すると、Ｓｉ基板と配線層を構成する絶縁膜とＴＳＶとが接する三重点のところに応力が集中してしまい、Ｓｉ基板と配線層を構成する絶縁膜との界面で剥離（界面ハガレ）が生じてしまう場合がある。また、ＴＳＶの周囲にバリア絶縁膜を設ける場合には、バリア絶縁膜が接する界面で剥離が生じてしまう場合もある。

そこで、ＴＳＶの熱処理による体積変動に伴う応力集中を緩和し、ＴＳＶと平面状パッドの接続部の周囲に形成されている絶縁膜にクラックや剥離が生じてしまうのを抑制すべく、上述のように、ＴＳＶ３の平面状パッド２Ｘに接する側のサイズが平面状パッド２Ｘのサイズよりも大きくなるようにしている。これにより、ＴＳＶ３の近傍の材料にクラックや剥離が生じていない良好な三次元積層デバイスを実現できることになる。

本実施形態では、図６に示すように、半導体基板１は、シリコン（Ｓｉ）基板である。また、半導体基板１は、その表面側（図２中、下側）に、トランジスタなどを含む回路（図示せず）及び絶縁膜４Ａを含む回路層４を備える。ここで、絶縁膜４Ａは、シリコン酸化膜（例えばＳｉＯ_Ｘ膜）である。なお、回路層４をデバイス層ともいう。
また、貫通電極３は、銅（Ｃｕ）からなる貫通電極（金属貫通電極）である。つまり、貫通電極３の材料は銅である。このように、貫通電極３は、シリコン基板１を貫通するシリコン貫通電極（シリコン貫通ビア；ＴＳＶ；Through Silicon Via）である。

ここでは、貫通電極３とシリコン基板１との間に、シード膜７、バリアメタル膜６、バリア絶縁膜５が設けられている。このうち、シード膜７、バリアメタル膜６は、貫通電極３と平面状パッド２Ｘとの間にも設けられている。ここで、バリアメタル膜６は、ＴＳＶ３を形成するためのバリアメタル膜であり、シード膜７は、メッキでＴＳＶ３を形成するための電極となるシード膜である。

この場合、ＴＳＶ３は、次のようにして形成することができる。つまり、まず、シリコン基板１の裏面側から平面状パッド２Ｘに到達するまでエッチングして貫通孔（ＴＳＶ用開口）を形成する。次に、この貫通孔の側壁にバリア絶縁膜５を例えば約５００ｎｍの厚さになるように例えばＣＶＤ法で形成し、貫通孔の底部だけ異方性エッチングでバリア絶縁膜５を除去する。次に、バリアメタル膜６、シード膜７を例えばスパッタ法で形成する。そして、メッキ法で貫通電極材料である銅を埋め込む。その後、表面側にオーバーメッキされたＣｕ、シード膜７であるＣｕ及びバリアメタル膜６であるＴｉを、例えばＣＭＰによって研削する。このようにして、ＴＳＶ３を形成することができる。

また、配線層２に含まれる平面状パッド２Ｘ及び配線（図示せず）は、銅（Ｃｕ）からなる平面状パッド（平面状Ｃｕパッド；平面状金属パッド）及び銅（Ｃｕ）からなる配線（Ｃｕ配線；金属配線）である。つまり、配線層２は、平面状Ｃｕパッド２Ｘ及びＣｕ配線を絶縁膜２Ｙで埋め込んだ構造になっている。ここで、絶縁膜２Ｙは、Ｌｏｗ−ｋ絶縁膜である。なお、配線層２は、多層配線構造になっているため、多層配線層ともいう。また、配線層２は、トランジスタなどを含む回路を備える回路層４を形成した後に、回路層４上に形成される。つまり、平面状パッド２Ｘを含む配線層２は、ＴＳＶ３を形成する前に既に形成されているため、ＴＳＶ３を形成する際には平面状パッド２Ｘは形成されている。

そして、本実施形態では、貫通電極３は、長さ方向の全体にわたってサイズ（直径；断面積）が平面状パッド２Ｘのサイズよりも大きくなっている。つまり、貫通電極３の平面状パッド２Ｘに接する側の断面積（端面の面積）が平面状パッド２Ｘの断面積（表面積）よりも大きくなっている。なお、貫通電極３の長さ方向は、半導体基板１の厚さ方向である。また、貫通電極３のサイズは、貫通電極３の断面に沿う方向のサイズ、即ち、貫通電極３の長さ方向に直交する方向のサイズである。また、平面状パッド２Ｘのサイズは、平面状パッド２Ｘの断面に沿う方向のサイズ、即ち、平面状パッド２Ｘの表面に沿う方向のサイズである。

このように構成することで、応力の集中を緩和し、貫通電極３と平面状パッド２Ｘの接続部の周囲に形成されている絶縁膜２Ｙ，４Ａにクラックや剥離が生じてしまうのを抑制することができ、歩留まりや信頼性を向上させることができる。
ここで、上述の実施形態のもの及び比較例のものについて、貫通電極３の長さ方向の応力（Ｙ方向応力）の分布及びせん断応力の分布をシミュレーション解析したところ、Ｙ方向応力もせん断応力も低減でき、応力の集中を緩和できることが確認できた。

このシミュレーション解析では、図７（Ａ）〜図７（Ｃ）に示すようなシミュレーションモデルを用いた。
ここで、図７（Ａ）は、比較例１のもの、即ち、貫通電極３のサイズが長さ方向の全体にわたって平面状パッド２０Ｘのサイズよりも小さくなっているもののシミュレーションモデルである。また、図７（Ｂ）は、上述の実施形態のもの、即ち、貫通電極３のサイズが長さ方向の全体にわたって平面状パッド２Ｘのサイズよりも大きくなっているもののシミュレーションモデルである。また、図７（Ｃ）は、比較例２のもの、即ち、貫通電極３のサイズが長さ方向の全体にわたってパッド２０Ｙのサイズよりも大きくなっているが、貫通電極３を形成するための貫通孔が配線層２を構成する絶縁膜２Ｙまでオーバーエッチングされて形成されており、かつ、密着度を向上させるために貫通電極３が接続されるパッド２０Ｙが凹凸形状になっているもののシミュレーションモデルである。

これらの３つのシミュレーションモデルを用いてシミュレーション解析を行なったところ、以下のような結果が得られた。
まず、シミュレーション解析の結果であるＹ方向応力分布において、図７（Ａ）に示すような比較例１のシミュレーションモデルでは、平面状パッド２０Ｘの端部、即ち、図７（Ａ）中、符号Ｘで示す箇所で、最も応力が高くなり、この箇所に応力が集中していた。

これに対し、図７（Ｂ）に示すような上述の実施形態のシミュレーションモデルでは、平面状パッド２Ｘと貫通電極３の接続部分、即ち、図７（Ｂ）中、符号Ｙで示す箇所で最も応力が高くなり、この箇所に応力が集中していたが、その値は比較例１のものと比較して半分くらいに低減していた。
このように、上述の実施形態のように、貫通電極３のサイズを、長さ方向の全体にわたって平面状パッド２Ｘのサイズよりも大きくすることで、Ｙ方向応力の応力集中箇所は、平面状パッド２０Ｘの端部（図７（Ａ）中、符号Ｘ参照）から平面状パッド２Ｘと貫通電極３の接続部分（図７（Ｂ）中、符号Ｙ参照）へ移動し、その値は半分くらいに低減した。つまり、上述の実施形態のように、貫通電極３のサイズを、長さ方向の全体にわたって平面状パッド２Ｘのサイズよりも大きくすることで、Ｙ方向応力の応力集中箇所を、貫通電極３が接続されている平面状パッド２Ｘ（２０Ｘ）の凸部（図７（Ａ）中、符号Ｘ参照；この部分でクラックが生じやすい）から凹部（図７（Ｂ）中、符号Ｙ参照）に変化させることができ、また、その値を半分くらいに低減することができた。

なお、図７（Ｃ）に示すような比較例２のシミュレーションモデルでは、シミュレーション解析の結果であるＹ方向応力分布において、Ｓｉ基板１と配線層２を構成する絶縁膜２ＹとＴＳＶ３とが接する三重点、即ち、図７（Ｃ）中、符号Ｚで示す箇所で最も応力が高くなり、この箇所に応力が集中し、その値は比較例１のものと比較してそれほど低減していなかった。

次に、シミュレーション解析の結果であるせん断応力分布において、図７（Ａ）に示すような比較例１のシミュレーションモデルでは、平面状パッド２０Ｘの端部、即ち、図７（Ａ）中、符号Ｘで示す箇所で、最も応力が高くなり、この箇所に応力が集中していた。
また、図７（Ｂ）に示すような上述の実施形態のシミュレーションモデルでは、平面状パッド２Ｘと貫通電極３の接続部分、即ち、図７（Ｂ）中、符号Ｙで示す箇所で最も応力が高くなり、この箇所に応力が集中していた。

これに対し、図７（Ｃ）に示すような比較例２のシミュレーションモデルでは、Ｓｉ基板１と配線層２を構成する絶縁膜２ＹとＴＳＶ３とが接する三重点、即ち、図７（Ｃ）中、符号Ｚで示す箇所で最も応力が高くなり、この箇所に応力が集中し、その値は比較例１や上述の実施形態のものと比較して２倍くらいに高くなった。
このように、上述の実施形態のように、貫通電極３のサイズを、長さ方向の全体にわたって平面状パッド２Ｘのサイズよりも大きくし、比較例２のように貫通電極３を形成するのにオーバーエッチングしないようにすることで、信頼性不良につながる界面剥離などを引き起こしやすいせん断応力の値を半分くらいに低減できた。

このように、上述の実施形態のものでは、Ｙ方向応力もせん断応力も低減でき、応力の集中を緩和できることが確認できた。
なお、応力集中を緩和させる貫通電極３の構造は、上述の実施形態の構造に限られるものではない。
例えば、図８（Ａ）〜図８（Ｄ）に示すように、貫通電極３を、平面状パッド２Ｘに接する側にサイズ拡大部（断面積拡大部）３Ｘを備えるものとし、サイズ拡大部３Ｘのサイズが平面状パッド２Ｘのサイズよりも大きくなっているものとしても良い。このように、貫通電極３と平面状パッド３Ｘの接続部の周囲での応力集中を緩和できる位置に、平面状パッド２Ｘのサイズよりもサイズが大きいサイズ拡大部３Ｘを設けても良い。つまり、応力集中を緩和するためには、貫通電極３のサイズが長さ方向の全体にわたって平面状パッド２Ｘのサイズよりも大きくなっていなくても良く、平面状パッド２Ｘに接する側の一部分だけサイズ（断面積）が大きくなっていても良い。

この場合、サイズ拡大部３Ｘは、貫通電極３の膨張・収縮による応力を逃がし、応力集中を緩和するために設けられるものであるため、図８（Ａ）に示すように、平面状パッド２Ｘに接していても良いし、図８（Ｃ）に示すように、平面状パッド２Ｘに接していなくても良い。
また、貫通電極３と平面状パッド２Ｘの接続部からサイズ拡大部３Ｘが離れすぎていると、貫通電極３と平面状パッド２Ｘの接続部の周囲での応力集中の緩和が難しくなる。このため、貫通電極３の全体の体積を考慮し、十分に応力集中を緩和できるという観点から、サイズ拡大部３Ｘは、平面状パッド２Ｘから貫通電極３の長さ（図８（Ｃ）中、符号Ｘで示す矢印参照）の１／５以下の範囲内（図８（Ｃ）中、符号Ｙで示す矢印参照）に設けられているのが好ましい。つまり、貫通電極３のサイズ拡大部３Ｘ、即ち、平面状パッド２Ｘのサイズよりも貫通電極３のサイズが大きい部分は、貫通電極３と平面状パット２Ｘとが接続されている位置から、貫通電極３の高さ方向（長さ方向）に、貫通電極３の高さ（長さ）の１／５以下の位置になるように設けられているのが好ましい。

また、サイズ拡大部３Ｘは、厚さが５０ｎｍ以上であることが好ましい（図８（Ａ）、図８（Ｃ）中、符号Ｚで示す矢印参照）。つまり、貫通電極３のサイズ拡大部３Ｘ、即ち、平面状パッド２Ｘのサイズよりも貫通電極３のサイズが大きい部分は、貫通電極３の高さ方向（長さ方向）に沿う厚さが５０ｎｍ以上であることが好ましい。
この場合、貫通電極３のサイズ拡大部３Ｘのサイズが変化する箇所の貫通電極３の高さ方向（縦方向）の間隔が５０ｎｍ以上になる。これにより、貫通電極３のサイズ拡大部３Ｘが、くさび形の急峻なノッチ形状にならないようにすることができ、応力が集中するのを防止することができる。つまり、貫通電極３は、基板１をエッチングして形成された貫通孔に形成されるが、サイズ拡大部３Ｘの厚さが５０ｎｍ以上になるように、即ち、パッドサイズよりも大きいサイズ（断面積）が５０ｎｍ以上維持されるようにエッチングすることで、くさび形の急峻なノッチ形状にならないようにすることができ、応力が集中するのを防止することができる。

なお、本発明は、上述した実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
以下、上述の実施形態及び変形例に関し、更に、付記を開示する。
（付記１）
半導体基板と、
前記半導体基板の表面側に設けられた配線層と、
前記半導体基板の裏面側から前記半導体基板を貫通し、前記配線層に含まれる平面状パッドに接続される貫通電極とを備え、
前記貫通電極は、前記平面状パッドに接する側のサイズが前記平面状パッドのサイズよりも大きくなっていることを特徴とする半導体装置。

（付記２）
前記貫通電極は、長さ方向の全体にわたってサイズが前記平面状パッドのサイズよりも大きくなっていることを特徴とする、付記１に記載の半導体装置。
（付記３）
前記貫通電極は、前記平面状パッドに接する側にサイズ拡大部を備え、前記サイズ拡大部のサイズが前記平面状パッドのサイズよりも大きくなっていることを特徴とする、付記１に記載の半導体装置。

（付記４）
前記サイズ拡大部は、前記平面状パッドから前記貫通電極の長さの１／５以下の範囲内に設けられていることを特徴とする、付記３に記載の半導体装置。
（付記５）
前記サイズ拡大部は、前記平面状パッドに接していることを特徴とする、付記３又は４に記載の半導体装置。

（付記６）
前記サイズ拡大部は、厚さが５０ｎｍ以上であることを特徴とする、付記３〜５のいずれか１項に記載の半導体装置。

１ 半導体基板（シリコン基板）
２ 配線層
２Ｘ、２０Ｘ 平面状パッド
２０Ｙ パッド（凹凸構造のパッド）
２Ｙ 絶縁膜（Ｌｏｗ−ｋ絶縁膜）
２Ａ 引き出し配線
３ 貫通電極（ＴＳＶ）
３Ｘ サイズ拡大部（断面積拡大部）
３０Ｘ、３０Ｙ ノッチ
４ 回路層
４Ａ 絶縁膜（酸化膜；シリコン酸化膜）
５ バリア絶縁膜
６ バリアメタル膜
７ シード膜

Claims (3)

1. 半導体基板と、
   前記半導体基板の表面側に設けられた配線層と、
   前記半導体基板の裏面側から前記半導体基板を貫通し、前記配線層に含まれる平面状パッドに接続される貫通電極と、
   前記貫通電極と前記平面状パッドの接続部の周囲に形成された絶縁膜とを備え、
   前記貫通電極の材料は、前記半導体基板及び前記絶縁膜の材料よりも熱膨張係数が大きく、
   前記貫通電極は、前記平面状パッドに接する側にサイズ拡大部を備え、前記サイズ拡大部のサイズが前記平面状パッドのサイズよりも大きくなっており、
   前記サイズ拡大部は、前記平面状パッドに接していることを特徴とする半導体装置。
2. 前記サイズ拡大部は、前記平面状パッドから前記貫通電極の長さの１／５以下の範囲内に設けられていることを特徴とする、請求項１に記載の半導体装置。
3. 前記サイズ拡大部は、厚さが５０ｎｍ以上であることを特徴とする、請求項１又は２に記載の半導体装置。

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