JP6552739B2 - 並列電源装置 - Google Patents
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Description
以下、この発明の実施の形態1について説明する。
図1は、この発明の実施の形態1による並列電源装置の概略構成を示す図である。図に示すように、並列電源装置100は、負荷または電力源としての共通負荷1と、電力源または負荷としての複数の直流電源2a〜2eとの間に、複数のDC/DCコンバータ30a〜30eを並列接続して備える。複数のDC/DCコンバータ30a〜30eは、共通負荷1側の端子が並列接続されて共通負荷1に接続され、各DC/DCコンバータ30a〜30eは、個別に各直流電源2a〜2eに接続される。なお、DC/DCコンバータ30a〜30eの数は、複数であれば良い。
この場合、第2スイッチング回路8から直流電源2a〜2eへ向かう電流Ia〜Ieの方向を正とする。電流Ia〜Ieが正となる共通負荷1から直流電源2a〜2eへの電力伝送の動作を充電動作とする。また、電流Ia〜Ieが負となる直流電源2a〜2eから共通負荷1への電力伝送の動作を放電動作とする。
DC/DCコンバータ30aは、絶縁されたトランス3と、共通負荷1に並列に接続された第1平滑コンデンサ4と、第1スイッチング回路5と、直流電源2aに並列に接続された第2平滑コンデンサ7と、第2スイッチング回路8と、第1スイッチング回路5、第2スイッチング回路8の各交流入出力線に接続された第1リアクトル9、第2リアクトル10とを備える。またDC/DCコンバータ30aは、第1スイッチング回路5および第2スイッチング回路8を制御する制御回路20を備える。
なお、電流検出器17は、第2平滑コンデンサ7より第2スイッチング回路8側の位置に設けても良い。
DC/DCコンバータ30a内の制御回路20は、駆動信号21a、21bにて上記第1、第2スイッチング回路5、8を位相シフト制御することによって、電流Iaを調整する。この位相シフト制御は、Duty比に基づいて第1、第2スイッチング回路5、8の駆動信号21a、21bの第1、第2位相シフト量θ1、θ2を決定して、第1、第2スイッチング回路5、8を制御するもので、以下に詳述する。
なお、駆動信号の組み合わせパターンである複数のゲートパターン毎に期間A〜Jを設けて図示した。また、図3内では、Q1A、Q1B、Q1C、Q1D、Q2C、Q2D、Q2A、Q2Bの各駆動信号の符号を、便宜上、各素子の符号で示した。
そして、送電側回路である第1スイッチング回路5内の一方のブリッジ回路である第1ブリッジ回路(Q1A,Q1B)を基準として、全体の駆動信号が生成される。受電側回路である第2スイッチング回路8内の一方のブリッジ回路である第2ブリッジ回路(Q2A,Q2B)のQ2A、Q2Bはオフ状態に保持される。
そして、第1基準素子Q1A(送電側回路の基準素子)の駆動信号の位相に対する第1対角素子Q1Dの駆動信号の位相シフト量θ1(第1位相シフト量)と、第1基準素子Q1Aの駆動信号の位相に対する第2対角素子Q2Dの駆動信号の位相シフト量θ2(第2位相シフト量)とが、制御指令であるDUTY比に応じて決定される。即ち、位相シフト量θ1、θ2がDUTY比に応じて制御される。この位相シフト量θ1、θ2の制御についての詳細は後述するが、この場合、位相シフト量θ1が最小に保持され、位相シフト量θ2がDUTY比に応じて変化する。
便宜上、期間Bから説明していく。
期間Cにおいて、第1スイッチング回路5では、共通負荷1側からエネルギが伝送され、第2スイッチング回路8では、電力が直流電源2a側へ伝送される。従って、第1リアクトル9および第2リアクトル10の励磁エネルギが直流電源2a側へ伝送される。
期間Dにおいて、第1スイッチング回路5では、共通負荷1側からエネルギが伝送され、第2スイッチング回路8ではQ2Dがオンとなるが、引き続き電力が直流電源2a側へ伝送される。従って、第1リアクトル9および第2リアクトル10の励磁エネルギが直流電源2a側へ伝送される。
期間Fにおいて、第1スイッチング回路5では、Q1BがZVS(ゼロ電圧スイッチング)によりオンし、還流電流が残っている場合は共通負荷1側へ回生される。第2スイッチング回路8では、還流電流が徐々に減少し、0になるとその状態を維持する。
期間Hにおいて、第1スイッチング回路5では、共通負荷1側からエネルギが伝送され、第2スイッチング回路8では、電力が直流電源2a側へ伝送される。従って、第1リアクトル9および第2リアクトル10の励磁エネルギが直流電源2a側へ伝送される。
期間Iにおいて、第1スイッチング回路5では、共通負荷1側からエネルギが伝送され、第2スイッチング回路8ではQ2Cがオンとなるが、引き続き電力が直流電源2a側へ伝送される。従って、第1リアクトル9および第2リアクトル10の励磁エネルギが直流電源2a側へ伝送される。
期間Aにおいて、第1スイッチング回路5では、Q1AがZVS(ゼロ電圧スイッチング)によりオンし、期間Jで還流電流が残っている場合は共通負荷1側へ回生される。第2スイッチング回路8では、還流電流が徐々に減少し、0になるとその状態を維持する。
第1スイッチング回路5は、Q1A、Q1Dが同時オンする対角オン時間t1に、共通負荷1の電圧V1の正のパルスを、Q1B、Q1Cが同時オンする対角オン時間t1aに電圧(−V1)の負のパルスを出力して、トランス3に印加する。そして、第2スイッチング回路8では、トランス3に電圧印加されている対角オン時間(t1、t1a)内に、第2リアクトル10を励磁する期間を設け、即ち、第2リアクトル10を昇圧リアクトルに用いて昇圧動作する。
また、第2ブリッジ回路(Q2A,Q2B)のQ2A、Q2Bはオフ状態に保持されるため、期間E、Fにおいて、還流電流が減少して0になると、Q2Aのダイオードがオフとなり逆電流が流れることはない。期間J、Aにおいても、還流電流が減少して0になると、Q2Bのダイオードがオフとなり逆電流が流れることはない。
図3で示した昇圧充電時と同様に、送電側回路である第1スイッチング回路5内の第1ブリッジ回路(Q1A,Q1B)を基準として、全体の駆動信号が生成され、第2スイッチング回路8内の第2ブリッジ回路(Q2A,Q2B)のQ2A、Q2Bはオフ状態に保持される。また、第2ブリッジ回路(Q2A,Q2B)以外の3つのブリッジ回路は、各ブリッジ回路を構成する正側(高電圧側)のQ1A、Q1C、Q2Cおよび負側(低電圧側)のQ1B、Q1D、Q2Dは、短絡防止時間を除くと、それぞれ50%のオン時間比率で制御される。
便宜上、期間Dから説明していく。
期間Eにおいて、第1スイッチング回路5では、Q1Aがオフとなって電流は還流し、第2スイッチング回路8では、直流電源2aの電圧によって還流電流は徐々に減少し、0になるとその状態を維持する。
期間F、Gにおいて、第1スイッチング回路5では、Q1BがZVS(ゼロ電圧スイッチング)によりオンし電流は還流する。第2スイッチング回路8では、還流電流が徐々に減少し、0になるとその状態を維持する。
期間Hにおいて、第1スイッチング回路5では、還流電流が残っている場合は共通負荷1側へ回生される。第2スイッチング回路8では、還流電流が徐々に減少し、0になるとその状態を維持する。
期間Jにおいて、第1スイッチング回路5では、Q1Bがオフとなって電流は還流し、第2スイッチング回路8では、直流電源2aの電圧によって還流電流は徐々に減少し、0になるとその状態を維持する。
次に期間A、Bにおいて、第1スイッチング回路5では、Q1AがZVS(ゼロ電圧スイッチング)によりオンし電流は還流する。第2スイッチング回路8では、還流電流が徐々に減少し、0になるとその状態を維持する。
期間Cにおいて、第1スイッチング回路5では、還流電流が残っている場合は共通負荷1側へ回生される。第2スイッチング回路8では、還流電流が徐々に減少し、0になるとその状態を維持する。
また、トランス3の一次側の第1スイッチング回路5における各半導体スイッチング素子Qのスイッチングは、コンデンサ13および第1リアクトル9の作用で、全てゼロ電圧スイッチングとなる。なお、二次側の第2スイッチング回路8のスイッチングは、一部がゼロ電圧スイッチングとなる。
図5は、DC/DCコンバータ30aの降圧放電時における第1スイッチング回路5、第2スイッチング回路8の各半導体スイッチング素子Qの駆動信号21a、21bの波形を示す図である。また、図6は、DC/DCコンバータ30aの昇圧放電時における第1スイッチング回路5、第2スイッチング回路8の各半導体スイッチング素子Qの駆動信号21a、21bの波形を示す図である。
送電側回路である第2スイッチング回路8内の第2ブリッジ回路(Q2A,Q2B)を基準として、全体の駆動信号が生成される。第1スイッチング回路5内の第1ブリッジ回路(Q1A,Q1B)のQ1A、Q1Bはオフ状態に保持される。
また、第1ブリッジ回路(Q1A,Q1B)以外の3つのブリッジ回路は、各ブリッジ回路を構成する正側(高電圧側)のQ1C、Q2A、Q2Cおよび負側(低電圧側)のQ1D、Q2B、Q2Dは、短絡防止時間を除くと、それぞれ50%のオン時間比率で制御される。この場合、制御回路20は、送電側回路(第2スイッチング回路8)の各半導体スイッチング素子Qをスイッチングする際、短絡防止時間の間に各半導体スイッチング素子Qに並列接続されたコンデンサ13の電圧が第2平滑コンデンサ7の電圧まで増加する、あるいはゼロ電圧近辺まで低下するようにしてゼロ電圧スイッチングする。
図5に示す降圧放電では、位相シフト量θ1と位相シフト量θ2とは等しく、双方の位相シフト量θ1、θ2がDUTY比に応じて変化する。また、図6に示す昇圧放電では、位相シフト量θ2が最小に保持され、位相シフト量θ1がDUTY比に応じて変化する。
また、制御回路20は、第1ブリッジ回路(Q1A,Q1B)に対して、第2ブリッジ回路(Q2A,Q2B)と等しい駆動信号を仮想駆動信号として想定し、Q1Aの仮想駆動信号によるQ1Aの仮想オンとQ1Dのオンとが重なる期間を仮想対角オン時間t1とする。この仮想対角オン時間t1は、位相シフト量θ1により決まる。なお、Q1Bの仮想駆動信号によるQ1Bの仮想オンとQ1Cのオンとが重なる仮想対角オン時間t1aも、仮想対角オン時間t1と等しい。
なお、ここでは基本制御動作を示すため、伝送電力に比例してDUTY比が決定されるものを示すが、後述するように、演算されたDUTY比は補正されて用いられる。
昇圧充電時の制御では、制御回路20は、トランス3の第1巻線3aに電圧が印加される期間が最大となるように、対角オン時間t1(=t1a)を最大オン時間tmaxに設定する。この最大オン時間tmaxは、第1スイッチング回路5の各半導体スイッチング素子Qがゼロ電圧スイッチングする為に要する短絡防止時間に基づいて設定される。その時、位相シフト量θ1は最小で、短絡防止時間に等しい。
位相シフト量θ1、θ2が共に最小(短絡防止時間)となる基準点22にあるとき、対角オン時間t1および仮想対角オン時間t2は共に最大オン時間tmaxとなる点22aである。そして、制御回路20は、点22aを起点としてDUTY比が増大すると対角オン時間t1を最大オン時間tmaxに保持すると共に仮想対角オン時間t2を低減させる。
位相シフト量θ1、θ2が最大の時、対角オン時間t1および仮想対角オン時間t2は共に最小(短絡防止時間)となり、電力伝送がない状態である。降圧充電時では、制御回路20は、DUTY比が0のとき、位相シフト量θ1、θ2が最大で、DUTY比が増大すると位相シフト量θ1、θ2を共に低減させる。この時、対角オン時間t1および仮想対角オン時間t2は増大する。
図8は、電圧制御回路24および電流制御回路27を示す。図9は、電流制御回路27が演算するDuty比を補正する補正回路36を示す。
上述したように、共通負荷1の電圧V1、および第2スイッチング回路8と直流電源2aとの間の電流Iaは、電圧検出器16、電流検出器17にて検出されて制御回路20に入力される。
また、電流制御回路27は、誤差検出器28と第2補償器29とを備える。電流制御回路27には、電圧制御回路24から出力された目標電流Ia*と検出された電流Iaとが入力され、誤差検出器28は、電流Iaから目標電流Ia*を減算して電流偏差ΔIaを出力する。そして、第2補償器29は、電流偏差ΔIaを0にするようなDC/DCコンバータ30aのDuty比Daを演算する。
検出された電圧V1の値が、仮に複数のDC/DCコンバータ30a〜30eで全て等しい場合、目標電流Ia*〜Ie*の極性は一致し、Duty比Da〜Deの極性も一致する。その場合、電流Ia〜Ieは同一極性で調整される。
図10に示すように、電圧制御回路24では、共通負荷1の電圧V1に検出誤差Verrが加算または減算されて入力される。そして検出誤差Verrが加算または減算された電圧V1が誤差検出器25へ入力され、第1補償器26は、検出誤差Verrを含む電圧偏差ΔVに基づいて目標電流Ia*を演算する。
検出誤差Verrは、各DC/DCコンバータ30a〜30eの部品の特性誤差に起因し、各DC/DCコンバータ30a〜30e毎に検出誤差Verrの値、極性は異なる。このため、各DC/DCコンバータ30a〜30eの制御回路20が演算する目標電流Ia*〜Ie*も不一致となり、極性が不一致となる事もある。
図9に示すように、補正回路36は、差分検出器31、33とリミッタ32、34と、加算器35とを備える。
ところで、Duty比を0で制御すると電力伝送は行われず電流Iaも0となる。検出誤差Verrに起因して電流Iaの極性反転が懸念されるDuty比の領域は0近傍であり、その領域を、正の値Vthを用いて−Vth〜Vthと設定する。このVthは、検出誤差Verrに起因する為、例えば、検出誤差の最大値ΔEを用いて以下のように設定される。
Vth=ΔE×第1補償器26のゲイン×第2補償器29のゲイン
なお、検出誤差の最大値ΔEは、電圧検出器16に用いられるハードウェアの部品特性に基づいて決まる。
差分検出器33には、電流制御回路27が演算したDuty比Daと、設定値Vthを極性反転した値(−Vth)が入力され、Duty比Daから値(−Vth)を減算した値(Da+Vth)を出力する。リミッタ34は、差分検出器33の出力を上限0で制限して出力する。そして加算器35は、2つのリミッタ32、34の出力を合算してDuty比Daaを出力する。
そして、Duty比Daaに応じて決定される位相シフト量θ1、θ2は、Duty比Daの絶対値がVth未満の領域、即ち、Duty比Daaが0に固定される領域で、最大値に固定される。
このため、検出誤差Verrに起因して電流Ia〜Ieの極性反転が懸念される領域でDuty比Daa〜Deeが0に固定され、電流Ia〜Ieも0に制御される。このため、複数のDC/DCコンバータ30a〜30eで電流Ia〜Ieの極性が不一致となる事が防止でき、循環電流を抑制して電流バランスが向上し損失低減が図れる。
2台のDC/DCコンバータからの電流Ix、Iyの合計電流Ix+Iyは変化しないが、合計電流5Aの為に、一方のDC/DCコンバータは25Aの電流を出力し、他方のDC/DCコンバータは−20Aの電流を出力している。この場合、並列電源装置として電力伝送に寄与する合計電流Ix+Iyに比して、各DC/DCコンバータの電流Ix、Iyが大きく、各DC/DCコンバータの負担が大きく非効率であることが分かる。
また仮に、検出誤差Verrに起因して電流の極性反転が双方のDC/DCコンバータで起こると、合計電流5Aが確保できず、並列電源装置として信頼性の高い動作を行えない。
次に、この発明の実施の形態2について説明する。
上記実施の形態1では、制御回路20内の電圧制御部を、電圧制御回路24および電流制御回路27で構成したが、この実施の形態2では、電圧制御部としての電圧制御回路24AがDC/DCコンバータのDuty比を演算する。
図13、図14は、この実施の形態2による、DC/DCコンバータ30a内の制御回路20の動作を説明する制御ブロック図である。制御回路20は、電圧制御回路24Aと補正回路36とを備え、図13は電圧制御回路24Aを示し、図14は、Duty比を補正する補正回路36を示す。
この場合、第2スイッチング回路8と直流電源2aとの間の電流Iaを制御に用いないため、電流検出器17は不要である。その他の構成は、上記実施の形態1と同様である。
検出された電圧V1の値が、仮に複数のDC/DCコンバータ30a〜30eで全て等しい場合、Duty比Da〜Deの極性は一致する。その場合、複数のDC/DCコンバータ30a〜30eにおける各電圧V1は同一極性で調整、即ち増減方向が同一に調整される。
図15に示すように、電圧制御回路24Aでは、共通負荷1の電圧V1に検出誤差Verrが加算または減算されて入力される。そして検出誤差Verrが加算または減算された電圧V1が誤差検出器25へ入力され、補償器23は、検出誤差Verrを含む電圧偏差ΔVに基づいてDuty比Daを演算する。
検出誤差Verrは、各DC/DCコンバータ30a〜30eの部品の特性誤差に起因し、各DC/DCコンバータ30a〜30e毎に検出誤差Verrの値、極性は異なる。このため、各DC/DCコンバータ30a〜30eの制御回路20が演算するDuty比Da〜Deも不一致となる事がある。
図14に示すように、補正回路36は、差分検出器31、33とリミッタ32、34と、加算器35とを備える。
ところで、Duty比を0で制御すると、電力伝送は行われず電圧V1も調整されない、即ち、電圧V1の調整量は0となる。検出誤差Verrに起因して電圧V1の調整量の極性反転が懸念されるDuty比の領域は0近傍であり、その領域を、正の値Vthを用いて−Vth〜Vthと設定する。このVthは、検出誤差Verrに起因する為、例えば、検出誤差の最大値ΔEを用いて以下のように設定される。
Vth=ΔE×補償器23のゲイン
なお、検出誤差の最大値ΔEは、電圧検出器16に用いられるハードウェアの部品特性に基づいて決まる。
差分検出器33には、電圧制御回路24Aが演算したDuty比Daと、設定値Vthを極性反転した値(−Vth)が入力され、Duty比Daから値(−Vth)を減算した値(Da+Vth)を出力する。リミッタ34は、差分検出器33の出力を上限0で制限して出力する。そして加算器35は、2つのリミッタ32、34の出力を合算してDuty比Daaを出力する。
そして、Duty比Daaに応じて決定される位相シフト量θ1、θ2は、Duty比Daの絶対値がVth未満の領域、即ち、Duty比Daaが0に固定される領域で、最大値に固定される。
即ち、図7で示した位相シフト量θ1、θ2の波形の中央部に最大値に固定される領域を挿入した波形となる。Duty比Daの大きさがVth以上では、位相シフト量θ1、θ2が共に最小になるDuty比Daの基準点A、−Aまで、Duty比の大きさの増加に従い位相シフト量θ1、θ2が同量で減少する。そしてDuty比Daが基準点A、−Aを超えると、位相シフト量θ1、θ2の一方を最小に保持すると共に他方をDuty比の大きさの増加に従い増大する。なお、Duty比Daの基準点A、−Aは、位相シフト量θ1、θ2の基準点22に対応するDuty比Daの値を示す。
このため、検出誤差Verrに起因して電圧V1の調整量の極性反転が懸念される領域でDuty比Daa〜Deeが0に固定され、電圧V1の調整量も0に制御される。このため、複数のDC/DCコンバータ30a〜30eで、電圧V1の調整量の極性が不一致となる事が防止でき、即ち、同じ増減方向で電圧V1を調整できる。これにより、各DC/DCコンバータ30a〜30eの出力電流の極性不一致を抑制でき、循環電流を抑制して電流バランスが向上し損失低減が図れる。
次に、この発明の実施の形態3について説明する。
図16は、この発明の実施の形態3による並列電源装置の概略構成を示す図である。
上記実施の形態1、2では、各DC/DCコンバータ30a〜30eは、個別に各直流電源2a〜2eに接続されたが、この実施の形態3では、各DC/DCコンバータ30a〜30eは共通の直流電源2に接続される。その他の構成は上記実施の形態1(または実施の形態2)と同様である。この場合も、各DC/DCコンバータ30a〜30eは上記実施の形態1(または実施の形態2)と同様に動作して、同様の効果が得られる。
次に、この発明の実施の形態4について説明する。
図18は、この発明の実施の形態4による並列電源装置の概略構成を示す図である。
この実施の形態では、各DC/DCコンバータ30a〜30eに、直流電源2a〜2eの電圧V2を検出する電圧検出器18が設けられる。そして、各制御回路20は、検出された共通負荷1の電圧V1、直流電源2a〜2eの電圧V2および電流Ia〜Ieに基づいて、駆動信号21a、21bを生成して第1、第2スイッチング回路5、8を制御する。その他の構成は実施の形態1と同様である。
Claims (9)
- それぞれ双方向の電力伝送を行う複数のDC/DCコンバータを並列接続して共通負荷に電力供給する並列電源装置において、
上記各DC/DCコンバータは、
トランスと、
それぞれ逆並列ダイオードが接続された複数の半導体スイッチング素子を備えた2つのブリッジ回路によるフルブリッジ回路で構成され、上記共通負荷と上記トランスの第1巻線との間に接続されて、直流/交流間で電力変換する第1スイッチング回路と、
それぞれ逆並列ダイオードが接続された複数の半導体スイッチング素子を備えた2つのブリッジ回路によるフルブリッジ回路で構成され、直流電源と上記トランスの第2巻線との間に接続されて、直流/交流間で電力変換する第2スイッチング回路と、
上記第1スイッチング回路、上記第2スイッチング回路の各交流入出力線に接続された第1リアクトル、第2リアクトルと、
上記第1スイッチング回路および上記第2スイッチング回路を制御する制御回路とを備え、
上記各制御回路は、
補償器を有して上記共通負荷の電圧と目標電圧との偏差を0にするようにDuty比を生成する電圧制御部を備えて、上記Duty比に基づいて上記第1、第2スイッチング回路の駆動信号の第1、第2位相シフト量を決定して、上記第1、第2スイッチング回路を制御するもので、
上記各制御回路は、上記電圧制御部が生成した上記Duty比の大きさが、設定値未満では0に固定され、それ以外は該設定値分小さくなるように、上記Duty比を補正して用いる、
並列電源装置。 - 上記各制御回路内の上記電圧制御部は、
上記補償器としての第1補償器および第2補償器と、上記第1補償器により上記共通負荷の電圧と目標電圧との偏差を0にするように目標電流を生成する電圧制御回路と、上記第2補償器により上記第2スイッチング回路と上記直流電源との間の電流と上記目標電流との偏差を0にするように上記Duty比を生成する電流制御回路とを備える、
請求項1に記載の並列電源装置。 - 上記第1、第2スイッチング回路内の上記各半導体スイッチング素子は、それぞれ並列コンデンサが接続されゼロ電圧スイッチング可能に構成された、
請求項1または請求項2に記載の並列電源装置。 - 上記第1、第2スイッチング回路内の各1つの半導体スイッチング素子を基準素子とし、その対角関係にある各1つの半導体スイッチング素子を対角素子とし、
上記制御回路は、上記第1、第2スイッチング回路の内、送電側回路の上記基準素子の駆動信号の位相に対する、上記第1、第2スイッチング回路内の上記各対角素子の駆動信号の位相差を上記第1、第2位相シフト量として決定する、
請求項1から請求項3のいずれか1項に記載の並列電源装置。 - 上記制御回路は、上記電圧制御部が生成した上記Duty比の大きさが上記設定値未満では、上記第1、第2位相シフト量を最大値に固定する、
請求項4に記載の並列電源装置。 - 上記制御回路は、上記Duty比の大きさが上記設定値以上では、上記第1、第2位相シフト量が共に最小になる上記Duty比の基準点まで、上記Duty比の大きさの増加に従い上記第1、第2位相シフト量を同量で減少させるように制御し、上記Duty比の大きさが上記基準点を超える場合、上記第1、第2位相シフト量の一方を最小に保持すると共に他方を上記Duty比の大きさの増加に従い増大させるように制御する、
請求項5に記載の並列電源装置。 - 上記Duty比の大きさに対する上記設定値は、上記共通負荷の電圧の検出誤差レベルおよび上記補償器のゲインに基づいて決定される、
請求項1から請求項6のいずれか1項に記載の並列電源装置。 - 上記各制御回路は、上記直流電源の電圧に応じて上記補償器のゲインを調整する、
請求項7に記載の並列電源装置。 - 上記複数のDC/DCコンバータ内の2以上のDC/DCコンバータに接続される上記直流電源は共通である、
請求項1から請求項8のいずれか1項に記載の並列電源装置。
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