JP6552739B2 - 並列電源装置 - Google Patents

Description

この発明は、複数の電源装置を並列接続して共通負荷を運転する並列電源装置に関するものである。

従来の並列電源装置は、複数の電源装置を並列接続して共通負荷の運転を行う。各電源装置は、当該電源装置の出力電流を検出して電流検出信号を発生し、他の電源装置にて発生する電流検出信号と、当該電源装置の電流検出信号とを比較して第１の比較結果を得、当該電源装置の電流検出信号と、前記第１の比較結果とを比較して第２の比較結果を得、当該第２の比較結果に基づいて、当該電源装置の出力電圧を調整する（例えば、特許文献１参照）。

また、並列電源装置内で並列接続される電源装置に用いられる従来のＤＣ／ＤＣコンバータには、以下のものがある。このＤＣ／ＤＣコンバータは、トランスの第１巻線と直流電源との間に第１スイッチング回路が接続され、第２巻線とバッテリとの間に第２スイッチング回路が接続される。制御回路は、バッテリ充電時には、第２スイッチング回路内の第２ブリッジ回路の素子をオフし、第１スイッチング回路内の第１ブリッジ回路の第１基準素子の駆動位相に対し、第１対角素子の位相シフト量と、第２ブリッジ回路内の第２対角素子の位相シフト量を制御する。バッテリ放電時には、第１ブリッジ回路の素子をオフし、第２ブリッジ回路の第２基準素子の駆動位相に対し、第２対角素子の位相シフト量と、第１対角素子の位相シフト量を制御する（例えば、特許文献２参照）。

特開２００１−２０９４３７号公報 ＷＯ２０１５／００４８２５号公報

上記特許文献１に記載される並列電源装置では、複数の電源装置の出力電圧値はバランスされ一致するように制御される。しかしながら、各電源装置の制御は、自身の電源装置だけで無く、他の電源装置にて発生する電流検出信号を得る必要がある。このため、各電源装置を独立して制御することができず、また複数の電源装置を互いに接続する必要があるため、電源装置を自由に設置や増設することができない。

また上記特許文献２に記載される双方向型のＤＣ／ＤＣコンバータを複数台並列運転すると、ＤＣ／ＤＣコンバータの制御に関わる電圧や電流の検出誤差によって、複数のＤＣ／ＤＣコンバータの間で出力電流に差が生じる。この差電流は複数のＤＣ／ＤＣコンバータ間を循環し、無効電流となる。特に複数のＤＣ／ＤＣコンバータの出力電流の極性が不一致となると、ＤＣ／ＤＣコンバータで発生する損失を増大させるという問題点があった。

この発明は、上記のような問題点を解消するために成されたものであって、双方向型のＤＣ／ＤＣコンバータを複数台並列接続して並列電源装置を構成し、各電源装置であるＤＣ／ＤＣコンバータを独立して制御し、かつ複数のＤＣ／ＤＣコンバータの出力電流の極性不一致を抑制して出力電流をバランスさせ、損失低減を図ることを目的とする。

この発明に係る並列電源装置は、それぞれ双方向の電力伝送を行う複数のＤＣ／ＤＣコンバータを並列接続して共通負荷に電力供給する。上記各ＤＣ／ＤＣコンバータは、トランスと、それぞれ逆並列ダイオードが接続された複数の半導体スイッチング素子を備えた２つのブリッジ回路によるフルブリッジ回路で構成され、上記共通負荷と上記トランスの第１巻線との間に接続されて、直流／交流間で電力変換する第１スイッチング回路と、それぞれ逆並列ダイオードが接続された複数の半導体スイッチング素子を備えた２つのブリッジ回路によるフルブリッジ回路で構成され、直流電源と上記トランスの第２巻線との間に接続されて、直流／交流間で電力変換する第２スイッチング回路と、上記第１スイッチング回路、上記第２スイッチング回路の各交流入出力線に接続された第１リアクトル、第２リアクトルと、上記第１スイッチング回路および上記第２スイッチング回路を制御する制御回路とを備える。上記各制御回路は、補償器を有して上記共通負荷の電圧と目標電圧との偏差を０にするようにＤｕｔｙ比を生成する電圧制御部を備えて、上記Ｄｕｔｙ比に基づいて上記第１、第２スイッチング回路の駆動信号の第１、第２位相シフト量を決定して、上記第１、第２スイッチング回路を制御する。そして上記各制御回路は、上記電圧制御部が生成した上記Ｄｕｔｙ比の大きさが、設定値未満では０に固定され、それ以外は該設定値分小さくなるように、上記Ｄｕｔｙ比を補正して用いるものである。

この発明に係る並列電源装置によれば、複数のＤＣ／ＤＣコンバータを各制御回路が独立して制御でき、かつ複数のＤＣ／ＤＣコンバータの出力電流の極性不一致を抑制して出力電流をバランスさせることができる。このため、ＤＣ／ＤＣコンバータの設置や増設の自由度が高く、しかも低損失の並列電源装置が得られる。

この発明の実施の形態１による並列電源装置の概略構成図である。 この発明の実施の形態１によるＤＣ／ＤＣコンバータの構成を示す回路図である。 この発明の実施の形態１によるＤＣ／ＤＣコンバータの昇圧充電時の駆動信号波形図である。 この発明の実施の形態１によるＤＣ／ＤＣコンバータの降圧充電時の駆動信号波形図である。 この発明の実施の形態１によるＤＣ／ＤＣコンバータの降圧放電時の駆動信号波形図である。 この発明の実施の形態１によるＤＣ／ＤＣコンバータの昇圧放電時の駆動信号波形図である。 この発明の実施の形態１によるＤＣ／ＤＣコンバータの基本制御動作を説明する波形図である。 この発明の実施の形態１によるＤＣ／ＤＣコンバータの制御回路を説明する制御ブロック図である。 この発明の実施の形態１によるＤＣ／ＤＣコンバータの制御回路を説明する制御ブロック図である。 この発明の実施の形態１によるＤＣ／ＤＣコンバータの電圧制御回路を説明する制御ブロック図である。 この発明の実施の形態１によるＤＣ／ＤＣコンバータの制御動作を説明する波形図である。 比較例による複数のＤＣ／ＤＣコンバータの出力電流を示す波形図である。 この発明の実施の形態２によるＤＣ／ＤＣコンバータの制御回路を説明する制御ブロック図である。 この発明の実施の形態２によるＤＣ／ＤＣコンバータの制御回路を説明する制御ブロック図である。 この発明の実施の形態２によるＤＣ／ＤＣコンバータの電圧制御回路を説明する制御ブロック図である。 この発明の実施の形態３による並列電源装置の概略構成図である。 この発明の実施の形態３の別例による並列電源装置の概略構成図である。 この発明の実施の形態４による並列電源装置の概略構成図である。

実施の形態１．
以下、この発明の実施の形態１について説明する。
図１は、この発明の実施の形態１による並列電源装置の概略構成を示す図である。図に示すように、並列電源装置１００は、負荷または電力源としての共通負荷１と、電力源または負荷としての複数の直流電源２ａ〜２ｅとの間に、複数のＤＣ／ＤＣコンバータ３０ａ〜３０ｅを並列接続して備える。複数のＤＣ／ＤＣコンバータ３０ａ〜３０ｅは、共通負荷１側の端子が並列接続されて共通負荷１に接続され、各ＤＣ／ＤＣコンバータ３０ａ〜３０ｅは、個別に各直流電源２ａ〜２ｅに接続される。なお、ＤＣ／ＤＣコンバータ３０ａ〜３０ｅの数は、複数であれば良い。

各ＤＣ／ＤＣコンバータ３０ａ〜３０ｅは、トランス３と、トランス３と共通負荷１との間に接続されて直流／交流間で電力変換する第１スイッチング回路５と、トランス３と各直流電源２ａ〜２ｅとの間に接続されて直流／交流間で電力変換する第２スイッチング回路８と、制御回路２０とを備えて、双方向の電力伝送を行う。また、各ＤＣ／ＤＣコンバータ３０ａ〜３０ｅには、第１スイッチング回路５に接続される共通負荷１の両端の電圧Ｖ１を検出する電圧検出器１６と、第２スイッチング回路８と直流電源２ａ〜２ｅとの間の電流Ｉａ〜Ｉｅを検出する電流検出器１７とが設けられる。各制御回路２０は、検出された電圧Ｖ１および電流Ｉａ〜Ｉｅに基づいて、駆動信号２１ａ、２１ｂを生成して第１、第２スイッチング回路５、８を制御する。
この場合、第２スイッチング回路８から直流電源２ａ〜２ｅへ向かう電流Ｉａ〜Ｉｅの方向を正とする。電流Ｉａ〜Ｉｅが正となる共通負荷１から直流電源２ａ〜２ｅへの電力伝送の動作を充電動作とする。また、電流Ｉａ〜Ｉｅが負となる直流電源２ａ〜２ｅから共通負荷１への電力伝送の動作を放電動作とする。

図２は、ＤＣ／ＤＣコンバータ３０ａの詳細構成を示す回路図である。なお、他のＤＣ／ＤＣコンバータ３０ｂ〜３０ｅの構成および動作もＤＣ／ＤＣコンバータ３０ａと同様であるため、以下、ＤＣ／ＤＣコンバータ３０ｂ〜３０ｅについての説明は省略する。
ＤＣ／ＤＣコンバータ３０ａは、絶縁されたトランス３と、共通負荷１に並列に接続された第１平滑コンデンサ４と、第１スイッチング回路５と、直流電源２ａに並列に接続された第２平滑コンデンサ７と、第２スイッチング回路８と、第１スイッチング回路５、第２スイッチング回路８の各交流入出力線に接続された第１リアクトル９、第２リアクトル１０とを備える。またＤＣ／ＤＣコンバータ３０ａは、第１スイッチング回路５および第２スイッチング回路８を制御する制御回路２０を備える。

第１スイッチング回路５は、それぞれダイオード１２が逆並列接続されたＩＧＢＴあるいはＭＯＳＦＥＴ等から成る複数の半導体スイッチング素子Ｑ１Ａ、Ｑ１Ｂ、Ｑ１Ｃ、Ｑ１Ｄ（以下、単にＱ１Ａ、Ｑ１Ｂ、Ｑ１Ｃ、Ｑ１Ｄあるいは、半導体スイッチング素子Ｑと称す）を有するフルブリッジ回路で、直流側が第１平滑コンデンサ４に、交流側がトランス３の第１巻線３ａに接続されて、直流／交流間の双方向の電力変換を行う。また、第１スイッチング回路５は、各半導体スイッチング素子Ｑのスイッチング時の素子の両端電圧がほぼゼロ電圧にできるゼロ電圧スイッチング回路であり、各半導体スイッチング素子Ｑにはそれぞれ並列にコンデンサ１３が接続される。また半導体スイッチング素子Ｑとトランス３との間の交流入出力線には第１リアクトル９が接続され、第１リアクトル９と第１巻線３ａとが直列接続される。

第２スイッチング回路８は、それぞれダイオード１２が逆並列接続されたＩＧＢＴあるいはＭＯＳＦＥＴ等から成る複数の半導体スイッチング素子Ｑ２Ａ、Ｑ２Ｂ、Ｑ２Ｃ、Ｑ２Ｄ（以下、単にＱ２Ａ、Ｑ２Ｂ、Ｑ２Ｃ、Ｑ２Ｄあるいは半導体スイッチング素子Ｑと称す）を有するフルブリッジ回路で、直流側が第２平滑コンデンサ７に、交流側がトランス３の第２巻線３ｂに接続されて、直流／交流間の双方向の電力変換を行う。また、第２スイッチング回路８は、各半導体スイッチング素子Ｑのスイッチング時の素子の両端電圧がほぼゼロ電圧にできるゼロ電圧スイッチング回路であり、各半導体スイッチング素子Ｑにはそれぞれ並列にコンデンサ１３が接続される。また、半導体スイッチング素子Ｑとトランス３との間の交流入出力線には第２リアクトル１０が接続され、第２リアクトル１０と第２巻線３ｂとが直列接続される。さらに、第２スイッチング回路８の直流側にはリアクトル１１が接続される。

また、第２平滑コンデンサ７と直流電源２ａとの間には、リアクトル１１を流れる電流Ｉａを検出する電流検出器１７（図１参照）が設置され、そのセンシングされた出力が制御回路２０に入力される。さらに、第１平滑コンデンサ４の電圧Ｖ１を検出する電圧検出器１６（図１参照）が設置され、そのセンシングされた出力が制御回路２０に入力される。制御回路２０では、入力された電流Ｉａ、電圧Ｖ１の値に基づいて、第１スイッチング回路５および第２スイッチング回路８の各半導体スイッチング素子Ｑをスイッチング制御する駆動信号２１ａ、２１ｂを生成して第１スイッチング回路５および第２スイッチング回路８を駆動制御する。
なお、電流検出器１７は、第２平滑コンデンサ７より第２スイッチング回路８側の位置に設けても良い。

次に、ＤＣ／ＤＣコンバータ３０ａの動作について以下に説明する。
ＤＣ／ＤＣコンバータ３０ａ内の制御回路２０は、駆動信号２１ａ、２１ｂにて上記第１、第２スイッチング回路５、８を位相シフト制御することによって、電流Ｉａを調整する。この位相シフト制御は、Ｄｕｔｙ比に基づいて第１、第２スイッチング回路５、８の駆動信号２１ａ、２１ｂの第１、第２位相シフト量θ１、θ２を決定して、第１、第２スイッチング回路５、８を制御するもので、以下に詳述する。

図３は、ＤＣ／ＤＣコンバータ３０ａの昇圧充電時における第１スイッチング回路５、第２スイッチング回路８の各半導体スイッチング素子Ｑの駆動信号２１ａ、２１ｂの波形を示す図である。この場合、電流Ｉａは正で、共通負荷１から直流電源２ａへの電力伝送の動作である。
なお、駆動信号の組み合わせパターンである複数のゲートパターン毎に期間Ａ〜Ｊを設けて図示した。また、図３内では、Ｑ１Ａ、Ｑ１Ｂ、Ｑ１Ｃ、Ｑ１Ｄ、Ｑ２Ｃ、Ｑ２Ｄ、Ｑ２Ａ、Ｑ２Ｂの各駆動信号の符号を、便宜上、各素子の符号で示した。
そして、送電側回路である第１スイッチング回路５内の一方のブリッジ回路である第１ブリッジ回路（Ｑ１Ａ，Ｑ１Ｂ）を基準として、全体の駆動信号が生成される。受電側回路である第２スイッチング回路８内の一方のブリッジ回路である第２ブリッジ回路（Ｑ２Ａ，Ｑ２Ｂ）のＱ２Ａ、Ｑ２Ｂはオフ状態に保持される。

また、第２ブリッジ回路（Ｑ２Ａ，Ｑ２Ｂ）以外の３つのブリッジ回路は、各ブリッジ回路を構成する正側（高電圧側）のＱ１Ａ、Ｑ１Ｃ、Ｑ２Ｃおよび負側（低電圧側）のＱ１Ｂ、Ｑ１Ｄ、Ｑ２Ｄは、短絡防止時間を除くと、それぞれ５０％のオン時間比率で制御される。なお、短絡防止時間は、正側の半導体スイッチング素子と負側の半導体スイッチング素子との同時オンを防止する為に設定された時間であり、一方がオフした後、設定された短絡防止時間の経過後に他方がオンする。そして、送電側の第１スイッチング回路５の各半導体スイッチング素子Ｑがゼロ電圧スイッチングするように、短絡防止時間の間に各半導体スイッチング素子Ｑに並列接続されたコンデンサ１３の電圧が第１平滑コンデンサ４の電圧まで増加する、あるいはゼロ電圧近辺まで低下するように設定されている。

また、第１ブリッジ回路（Ｑ１Ａ，Ｑ１Ｂ）内のＱ１Ａを第１基準素子とし、第２ブリッジ回路（Ｑ２Ａ，Ｑ２Ｂ）内のＱ２Ａを第２基準素子として、第１基準素子Ｑ１Ａと対角の関係にあるＱ１Ｄを第１対角素子とし、第２基準素子Ｑ２Ａと対角の関係にあるＱ２Ｄを第２対角素子とする。
そして、第１基準素子Ｑ１Ａ（送電側回路の基準素子）の駆動信号の位相に対する第１対角素子Ｑ１Ｄの駆動信号の位相シフト量θ１（第１位相シフト量）と、第１基準素子Ｑ１Ａの駆動信号の位相に対する第２対角素子Ｑ２Ｄの駆動信号の位相シフト量θ２（第２位相シフト量）とが、制御指令であるＤＵＴＹ比に応じて決定される。即ち、位相シフト量θ１、θ２がＤＵＴＹ比に応じて制御される。この位相シフト量θ１、θ２の制御についての詳細は後述するが、この場合、位相シフト量θ１が最小に保持され、位相シフト量θ２がＤＵＴＹ比に応じて変化する。

また図に示すように、第１基準素子Ｑ１Ａと第１対角素子Ｑ１Ｄとが同時にオンしている期間を対角オン時間ｔ１とすると、位相シフト量θ１により対角オン時間ｔ１が決定される。なお、Ｑ１ＢとＱ１Ｃとが同時にオンしている対角オン時間ｔ１ａも対角オン時間ｔ１と等しい。

また、第２ブリッジ回路（Ｑ２Ａ，Ｑ２Ｂ）に対して、第１ブリッジ回路（Ｑ１Ａ，Ｑ１Ｂ）と等しい駆動信号を仮想駆動信号として想定し、第２基準素子Ｑ２Ａの仮想駆動信号によるＱ２Ａの仮想オンと第２対角素子Ｑ２Ｄのオンとが重なる期間を仮想対角オン時間ｔ２とする。この仮想対角オン時間ｔ２は、第１基準素子Ｑ１Ａの駆動信号の位相に対する第２対角素子Ｑ２Ｄの駆動信号の位相シフト量θ２により決まる。なお、Ｑ２Ｂの仮想駆動信号によるＱ２Ｂの仮想オンとＱ２Ｃのオンとが重なる仮想対角オン時間ｔ２ａも、仮想対角オン時間ｔ２と等しい。

以下、一周期内のＤＣ／ＤＣコンバータ３０ａの動作を、図３に基づいて簡単に説明する。なお、直流電源２ａの電圧は、第２巻線３ｂに発生する電圧より高いものとし、共通負荷１から直流電源２ａへ電力伝送される。
便宜上、期間Ｂから説明していく。

期間Ｂにおいて、第１スイッチング回路５では、電流の極性が期間Ａから反転して共通負荷１側からエネルギが伝送され、第２スイッチング回路８では還流電流が流れる。従って、第１リアクトル９および第２リアクトル１０は励磁される。
期間Ｃにおいて、第１スイッチング回路５では、共通負荷１側からエネルギが伝送され、第２スイッチング回路８では、電力が直流電源２ａ側へ伝送される。従って、第１リアクトル９および第２リアクトル１０の励磁エネルギが直流電源２ａ側へ伝送される。
期間Ｄにおいて、第１スイッチング回路５では、共通負荷１側からエネルギが伝送され、第２スイッチング回路８ではＱ２Ｄがオンとなるが、引き続き電力が直流電源２ａ側へ伝送される。従って、第１リアクトル９および第２リアクトル１０の励磁エネルギが直流電源２ａ側へ伝送される。

期間Ｅにおいて、第１スイッチング回路５では、Ｑ１Ａがオフとなって電流は還流し、第２スイッチング回路８では、直流電源２ａの電圧によって還流電流は徐々に減少し、０になるとその状態を維持する。
期間Ｆにおいて、第１スイッチング回路５では、Ｑ１ＢがＺＶＳ（ゼロ電圧スイッチング）によりオンし、還流電流が残っている場合は共通負荷１側へ回生される。第２スイッチング回路８では、還流電流が徐々に減少し、０になるとその状態を維持する。

期間Ｇにおいて、第１スイッチング回路５では、電流の極性が期間Ｆから反転して共通負荷１側からエネルギが伝送され、第２スイッチング回路８では還流電流が流れる。従って、第１リアクトル９および第２リアクトル１０は励磁される。
期間Ｈにおいて、第１スイッチング回路５では、共通負荷１側からエネルギが伝送され、第２スイッチング回路８では、電力が直流電源２ａ側へ伝送される。従って、第１リアクトル９および第２リアクトル１０の励磁エネルギが直流電源２ａ側へ伝送される。
期間Ｉにおいて、第１スイッチング回路５では、共通負荷１側からエネルギが伝送され、第２スイッチング回路８ではＱ２Ｃがオンとなるが、引き続き電力が直流電源２ａ側へ伝送される。従って、第１リアクトル９および第２リアクトル１０の励磁エネルギが直流電源２ａ側へ伝送される。

期間Ｊにおいて、第１スイッチング回路５では、Ｑ１Ｂがオフとなって電流は還流し、第２スイッチング回路８では、直流電源２ａの電圧によって還流電流は徐々に減少し、０になるとその状態を維持する。
期間Ａにおいて、第１スイッチング回路５では、Ｑ１ＡがＺＶＳ（ゼロ電圧スイッチング）によりオンし、期間Ｊで還流電流が残っている場合は共通負荷１側へ回生される。第２スイッチング回路８では、還流電流が徐々に減少し、０になるとその状態を維持する。

このような一連の制御（期間Ａ〜Ｊ）を繰り返すことによって、ＤＣ／ＤＣコンバータ３０ａは、トランス３の第２巻線３ｂに発生する電圧を昇圧して直流電源２ａに電力を供給する。
第１スイッチング回路５は、Ｑ１Ａ、Ｑ１Ｄが同時オンする対角オン時間ｔ１に、共通負荷１の電圧Ｖ１の正のパルスを、Ｑ１Ｂ、Ｑ１Ｃが同時オンする対角オン時間ｔ１ａに電圧（−Ｖ１）の負のパルスを出力して、トランス３に印加する。そして、第２スイッチング回路８では、トランス３に電圧印加されている対角オン時間（ｔ１、ｔ１ａ）内に、第２リアクトル１０を励磁する期間を設け、即ち、第２リアクトル１０を昇圧リアクトルに用いて昇圧動作する。

また、トランス３の一次側の第１スイッチング回路５における各半導体スイッチング素子Ｑのスイッチングは、コンデンサ１３および第１リアクトル９の作用で、全てゼロ電圧スイッチングとなる。なお、二次側の第２スイッチング回路８のスイッチングは、一部がゼロ電圧スイッチングとなる。
また、第２ブリッジ回路（Ｑ２Ａ，Ｑ２Ｂ）のＱ２Ａ、Ｑ２Ｂはオフ状態に保持されるため、期間Ｅ、Ｆにおいて、還流電流が減少して０になると、Ｑ２Ａのダイオードがオフとなり逆電流が流れることはない。期間Ｊ、Ａにおいても、還流電流が減少して０になると、Ｑ２Ｂのダイオードがオフとなり逆電流が流れることはない。

次に、図４は、ＤＣ／ＤＣコンバータ３０ａの降圧充電時における第１スイッチング回路５、第２スイッチング回路８の各半導体スイッチング素子Ｑの駆動信号２１ａ、２１ｂの波形を示す図である。この場合も、駆動信号の組み合わせパターンである複数のゲートパターン毎に期間Ａ〜Ｊを設けて図示し、Ｑ１Ａ、Ｑ１Ｂ、Ｑ１Ｃ、Ｑ１Ｄ、Ｑ２Ｃ、Ｑ２Ｄ、Ｑ２Ａ、Ｑ２Ｂの各駆動信号の符号を、便宜上、各素子の符号で示した。
図３で示した昇圧充電時と同様に、送電側回路である第１スイッチング回路５内の第１ブリッジ回路（Ｑ１Ａ，Ｑ１Ｂ）を基準として、全体の駆動信号が生成され、第２スイッチング回路８内の第２ブリッジ回路（Ｑ２Ａ，Ｑ２Ｂ）のＱ２Ａ、Ｑ２Ｂはオフ状態に保持される。また、第２ブリッジ回路（Ｑ２Ａ，Ｑ２Ｂ）以外の３つのブリッジ回路は、各ブリッジ回路を構成する正側（高電圧側）のＱ１Ａ、Ｑ１Ｃ、Ｑ２Ｃおよび負側（低電圧側）のＱ１Ｂ、Ｑ１Ｄ、Ｑ２Ｄは、短絡防止時間を除くと、それぞれ５０％のオン時間比率で制御される。

そして、第１基準素子Ｑ１Ａ（送電側回路の基準素子）の駆動信号の位相に対する第１対角素子Ｑ１Ｄの駆動信号の位相シフト量θ１（第１位相シフト量）と、第１基準素子Ｑ１Ａの駆動信号の位相に対する第２対角素子Ｑ２Ｄの駆動信号の位相シフト量θ２（第２位相シフト量）とが、制御指令であるＤＵＴＹ比に応じて決定される。この場合、位相シフト量θ１と位相シフト量θ２とは等しく、双方の位相シフト量θ１、θ２がＤＵＴＹ比に応じて変化する。

この場合も、対角オン時間ｔ１、ｔ１ａは、位相シフト量θ１により決定される。また、第２ブリッジ回路（Ｑ２Ａ，Ｑ２Ｂ）に対して、第１ブリッジ回路（Ｑ１Ａ，Ｑ１Ｂ）と等しい駆動信号を仮想駆動信号として想定すると、上述した仮想対角オン時間ｔ２、ｔ２ａは、位相シフト量θ２により決まる。この場合、対角オン時間ｔ１、ｔ１ａと仮想対角オン時間ｔ２、ｔ２ａは等しい。

以下、一周期内のＤＣ／ＤＣコンバータ３０ａの動作を、図４に基づいて簡単に説明する。なお、直流電源２ａの電圧は、第２巻線３ｂに発生する電圧より低いものとし、共通負荷１から直流電源２ａへ電力伝送される。
便宜上、期間Ｄから説明していく。

期間Ｄにおいて、第１スイッチング回路５では、共通負荷１側からエネルギが伝送され、第２スイッチング回路８では、電力が直流電源２ａ側へ伝送される。
期間Ｅにおいて、第１スイッチング回路５では、Ｑ１Ａがオフとなって電流は還流し、第２スイッチング回路８では、直流電源２ａの電圧によって還流電流は徐々に減少し、０になるとその状態を維持する。
期間Ｆ、Ｇにおいて、第１スイッチング回路５では、Ｑ１ＢがＺＶＳ（ゼロ電圧スイッチング）によりオンし電流は還流する。第２スイッチング回路８では、還流電流が徐々に減少し、０になるとその状態を維持する。
期間Ｈにおいて、第１スイッチング回路５では、還流電流が残っている場合は共通負荷１側へ回生される。第２スイッチング回路８では、還流電流が徐々に減少し、０になるとその状態を維持する。

期間Ｉにおいて、第１スイッチング回路５では、電流の極性が期間Ｈから反転して共通負荷１側からエネルギが伝送される。第２スイッチング回路８では、電力が直流電源２ａ側へ伝送される。
期間Ｊにおいて、第１スイッチング回路５では、Ｑ１Ｂがオフとなって電流は還流し、第２スイッチング回路８では、直流電源２ａの電圧によって還流電流は徐々に減少し、０になるとその状態を維持する。
次に期間Ａ、Ｂにおいて、第１スイッチング回路５では、Ｑ１ＡがＺＶＳ（ゼロ電圧スイッチング）によりオンし電流は還流する。第２スイッチング回路８では、還流電流が徐々に減少し、０になるとその状態を維持する。
期間Ｃにおいて、第１スイッチング回路５では、還流電流が残っている場合は共通負荷１側へ回生される。第２スイッチング回路８では、還流電流が徐々に減少し、０になるとその状態を維持する。

このような一連の制御（期間Ａ〜Ｊ）を繰り返すことによって、ＤＣ／ＤＣコンバータ３０ａは、トランス３の第２巻線３ｂに発生する電圧を降圧して直流電源２ａに電力を供給する。
また、トランス３の一次側の第１スイッチング回路５における各半導体スイッチング素子Ｑのスイッチングは、コンデンサ１３および第１リアクトル９の作用で、全てゼロ電圧スイッチングとなる。なお、二次側の第２スイッチング回路８のスイッチングは、一部がゼロ電圧スイッチングとなる。

また、第２ブリッジ回路（Ｑ２Ａ，Ｑ２Ｂ）のＱ２Ａ、Ｑ２Ｂはオフ状態に保持されるため、期間Ｅ〜Ｈにおいて、還流電流が減少して０になると、Ｑ２Ａのダイオードがオフとなり逆電流が流れることはない。期間Ｊ、Ａ〜Ｃにおいても、還流電流が減少して０になると、Ｑ２Ｂのダイオードがオフとなり逆電流が流れることはない。

次にＤＣ／ＤＣコンバータ３０ａが直流電源２ａから共通負荷１に電力伝送する場合について説明する。この場合、電流Ｉａは負である。
図５は、ＤＣ／ＤＣコンバータ３０ａの降圧放電時における第１スイッチング回路５、第２スイッチング回路８の各半導体スイッチング素子Ｑの駆動信号２１ａ、２１ｂの波形を示す図である。また、図６は、ＤＣ／ＤＣコンバータ３０ａの昇圧放電時における第１スイッチング回路５、第２スイッチング回路８の各半導体スイッチング素子Ｑの駆動信号２１ａ、２１ｂの波形を示す図である。

ＤＣ／ＤＣコンバータ３０ａの降圧放電時の動作は、図４および図５に示すように、降圧充電時の逆方向動作となり、降圧充電時における第１スイッチング回路５の駆動信号と、第２スイッチング回路８の駆動信号を入れ替えたものである。また、ＤＣ／ＤＣコンバータ３０ａの昇圧放電時の動作は、図３および図６に示すように、昇圧充電時の逆方向動作となり、昇圧充電時における第１スイッチング回路５の駆動信号と、第２スイッチング回路８の駆動信号を入れ替えたものである。

ＤＣ／ＤＣコンバータ３０ａが直流電源２ａから共通負荷１に電力伝送する放電動作時には、第１スイッチング回路５、第２スイッチング回路８は以下のように制御される。
送電側回路である第２スイッチング回路８内の第２ブリッジ回路（Ｑ２Ａ，Ｑ２Ｂ）を基準として、全体の駆動信号が生成される。第１スイッチング回路５内の第１ブリッジ回路（Ｑ１Ａ，Ｑ１Ｂ）のＱ１Ａ、Ｑ１Ｂはオフ状態に保持される。
また、第１ブリッジ回路（Ｑ１Ａ，Ｑ１Ｂ）以外の３つのブリッジ回路は、各ブリッジ回路を構成する正側（高電圧側）のＱ１Ｃ、Ｑ２Ａ、Ｑ２Ｃおよび負側（低電圧側）のＱ１Ｄ、Ｑ２Ｂ、Ｑ２Ｄは、短絡防止時間を除くと、それぞれ５０％のオン時間比率で制御される。この場合、制御回路２０は、送電側回路（第２スイッチング回路８）の各半導体スイッチング素子Ｑをスイッチングする際、短絡防止時間の間に各半導体スイッチング素子Ｑに並列接続されたコンデンサ１３の電圧が第２平滑コンデンサ７の電圧まで増加する、あるいはゼロ電圧近辺まで低下するようにしてゼロ電圧スイッチングする。

そして、第２基準素子Ｑ２Ａ（送電側回路の基準素子）の駆動信号の位相に対する第１対角素子Ｑ１Ｄの駆動信号の位相シフト量θ１（第１位相シフト量）と、第２基準素子Ｑ２Ａの駆動信号の位相に対する第２対角素子Ｑ２Ｄの駆動信号の位相シフト量θ２（第２位相シフト量）とが、制御指令であるＤＵＴＹ比に応じて決定される。即ち、位相シフト量θ１、θ２がＤＵＴＹ比に応じて制御される。
図５に示す降圧放電では、位相シフト量θ１と位相シフト量θ２とは等しく、双方の位相シフト量θ１、θ２がＤＵＴＹ比に応じて変化する。また、図６に示す昇圧放電では、位相シフト量θ２が最小に保持され、位相シフト量θ１がＤＵＴＹ比に応じて変化する。

また図５、図６に示すように、Ｑ２ＡとＱ２Ｄとが同時オンする対角オン時間ｔ２は位相シフト量θ２により決定され、Ｑ２ＢとＱ２Ｃとが同時オンする対角オン時間ｔ２ａも対角オン時間ｔ２と等しい。
また、制御回路２０は、第１ブリッジ回路（Ｑ１Ａ，Ｑ１Ｂ）に対して、第２ブリッジ回路（Ｑ２Ａ，Ｑ２Ｂ）と等しい駆動信号を仮想駆動信号として想定し、Ｑ１Ａの仮想駆動信号によるＱ１Ａの仮想オンとＱ１Ｄのオンとが重なる期間を仮想対角オン時間ｔ１とする。この仮想対角オン時間ｔ１は、位相シフト量θ１により決まる。なお、Ｑ１Ｂの仮想駆動信号によるＱ１Ｂの仮想オンとＱ１Ｃのオンとが重なる仮想対角オン時間ｔ１ａも、仮想対角オン時間ｔ１と等しい。

以上のように、ＤＣ／ＤＣコンバータ３０ａでは、昇圧充電、降圧充電、降圧放電および昇圧放電の４つの制御モードを備えて双方向の電力伝送を行うものである。そして、上述したように、送電側回路の基準素子の駆動信号の位相に対する第１対角素子Ｑ１Ｄの駆動信号の位相シフト量θ１および第２対角素子Ｑ２Ｄの駆動信号の位相シフト量θ２が、ＤＵＴＹ比に応じて制御される。そして、送電側回路の基準素子は、充電時には第１基準素子Ｑ１Ａであり、放電時には第２基準素子Ｑ２Ａである。

図７は、ＤＣ／ＤＣコンバータ３０ａの基本制御動作を説明する波形図であり、ＤＵＴＹ比に応じた位相シフト量θ１、θ２と対角オン時間（仮想対角オン時間）ｔ１、ｔ２とを示す。この場合、充電方向の電力を正としている。
なお、ここでは基本制御動作を示すため、伝送電力に比例してＤＵＴＹ比が決定されるものを示すが、後述するように、演算されたＤＵＴＹ比は補正されて用いられる。

図７に基づいて充電時の制御を以下に説明する。放電時の制御は、電力伝送方向を逆にするのみであるため省略する。
昇圧充電時の制御では、制御回路２０は、トランス３の第１巻線３ａに電圧が印加される期間が最大となるように、対角オン時間ｔ１（＝ｔ１ａ）を最大オン時間ｔｍａｘに設定する。この最大オン時間ｔｍａｘは、第１スイッチング回路５の各半導体スイッチング素子Ｑがゼロ電圧スイッチングする為に要する短絡防止時間に基づいて設定される。その時、位相シフト量θ１は最小で、短絡防止時間に等しい。

この昇圧充電時には、位相シフト量θ２は位相シフト量θ１以上の値で、トランス３に電圧印加されている対角オン時間（ｔ１、ｔ１ａ）内に、第２スイッチング回路８で第２リアクトル１０を励磁する期間がある。制御回路２０は、位相シフト量θ１、θ２が共に最小（短絡防止時間）となる第１基準点２２を起点として、ＤＵＴＹ比が増大すると位相シフト量θ１を最小に保持すると共に位相シフト量θ２を増大させる。
位相シフト量θ１、θ２が共に最小（短絡防止時間）となる基準点２２にあるとき、対角オン時間ｔ１および仮想対角オン時間ｔ２は共に最大オン時間ｔｍａｘとなる点２２ａである。そして、制御回路２０は、点２２ａを起点としてＤＵＴＹ比が増大すると対角オン時間ｔ１を最大オン時間ｔｍａｘに保持すると共に仮想対角オン時間ｔ２を低減させる。

そして、降圧充電時には、位相シフト量θ１と位相シフト量θ２とは等しく、双方の位相シフト量θ１、θ２がＤＵＴＹ比に応じて変化する。
位相シフト量θ１、θ２が最大の時、対角オン時間ｔ１および仮想対角オン時間ｔ２は共に最小（短絡防止時間）となり、電力伝送がない状態である。降圧充電時では、制御回路２０は、ＤＵＴＹ比が０のとき、位相シフト量θ１、θ２が最大で、ＤＵＴＹ比が増大すると位相シフト量θ１、θ２を共に低減させる。この時、対角オン時間ｔ１および仮想対角オン時間ｔ２は増大する。

また、制御回路２０は、位相シフト量θ１、θ２が共に最大の時、第２ブリッジ（Ｑ２Ａ，Ｑ２Ｂ）をオフ状態に保持した制御から、第１ブリッジ（Ｑ１Ａ，Ｑ１Ｂ）をオフ状態に保持する制御に切り替えて、電力伝送方向を切り替える。この切り替え時には、対角オン時間（仮想対角オン時間）ｔ１、ｔ２は共に最小（短絡防止時間）で、即ち、電力伝送がない状態の時であるため、切り替えによる影響がなく、スムーズな切り替えが可能になる。

図８、図９は、ＤＣ／ＤＣコンバータ３０ａ内の制御回路２０の動作を説明する制御ブロック図である。制御回路２０は、電圧制御回路２４と電流制御回路２７と補正回路３６とを備える。この場合、電圧制御回路２４および電流制御回路２７が制御回路２０の電圧制御部を構成する。
図８は、電圧制御回路２４および電流制御回路２７を示す。図９は、電流制御回路２７が演算するＤｕｔｙ比を補正する補正回路３６を示す。
上述したように、共通負荷１の電圧Ｖ１、および第２スイッチング回路８と直流電源２ａとの間の電流Ｉａは、電圧検出器１６、電流検出器１７にて検出されて制御回路２０に入力される。

図８に示すように、電圧制御回路２４は、誤差検出器２５と第１補償器２６とを備える。電圧制御回路２４には、与えられた共通負荷１の目標電圧Ｖ１＊と検出された電圧Ｖ１とが入力され、誤差検出器２５は、電圧Ｖ１から目標電圧Ｖ１＊を減算して電圧偏差ΔＶを出力する。そして、第１補償器２６は、電圧偏差ΔＶを０にするような電流Ｉａの目標電流Ｉａ＊を演算する。
また、電流制御回路２７は、誤差検出器２８と第２補償器２９とを備える。電流制御回路２７には、電圧制御回路２４から出力された目標電流Ｉａ＊と検出された電流Ｉａとが入力され、誤差検出器２８は、電流Ｉａから目標電流Ｉａ＊を減算して電流偏差ΔＩａを出力する。そして、第２補償器２９は、電流偏差ΔＩａを０にするようなＤＣ／ＤＣコンバータ３０ａのＤｕｔｙ比Ｄａを演算する。

第１補償器２６と第２補償器２９とは、比例制御とフィルタ（位相進み補償、位相遅れ補償、ローパスフィルタなど）との直列接続にて構成される。そして、比例制御のゲインにより、おおよその制御応答を決定し、フィルタで安定性の改善と定常偏差の改善を図る。なお、第１補償器２６、第２補償器２９は、積分制御を用いないため電圧偏差および電流偏差を累積し続けることは無い。

このように演算されるＤｕｔｙ比Ｄａでは、共通負荷１の電圧Ｖ１が目標電圧Ｖ１＊よりも大きい場合には、目標電流Ｉａ＊は正の値となりＤｕｔｙ比Ｄａも正の値となる。共通負荷１の電圧Ｖ１が目標電圧Ｖ１＊以下の場合には、目標電流Ｉａ＊も０以下の値となりＤｕｔｙ比Ｄａも０以下となる。
検出された電圧Ｖ１の値が、仮に複数のＤＣ／ＤＣコンバータ３０ａ〜３０ｅで全て等しい場合、目標電流Ｉａ＊〜Ｉｅ＊の極性は一致し、Ｄｕｔｙ比Ｄａ〜Ｄｅの極性も一致する。その場合、電流Ｉａ〜Ｉｅは同一極性で調整される。

しかしながら実際には、各ＤＣ／ＤＣコンバータ３０ａ〜３０ｅの制御回路２０が電圧Ｖ１を取得する際、一定の電圧範囲内の検出誤差Ｖｅｒｒが発生する。
図１０に示すように、電圧制御回路２４では、共通負荷１の電圧Ｖ１に検出誤差Ｖｅｒｒが加算または減算されて入力される。そして検出誤差Ｖｅｒｒが加算または減算された電圧Ｖ１が誤差検出器２５へ入力され、第１補償器２６は、検出誤差Ｖｅｒｒを含む電圧偏差ΔＶに基づいて目標電流Ｉａ＊を演算する。
検出誤差Ｖｅｒｒは、各ＤＣ／ＤＣコンバータ３０ａ〜３０ｅの部品の特性誤差に起因し、各ＤＣ／ＤＣコンバータ３０ａ〜３０ｅ毎に検出誤差Ｖｅｒｒの値、極性は異なる。このため、各ＤＣ／ＤＣコンバータ３０ａ〜３０ｅの制御回路２０が演算する目標電流Ｉａ＊〜Ｉｅ＊も不一致となり、極性が不一致となる事もある。

このため、各制御回路２０は、目標電流Ｉａ＊〜Ｉｅ＊に基づいて電流制御回路２７が演算するＤｕｔｙ比Ｄａ〜Ｄｅを、補正回路３６により補正して用いる。
図９に示すように、補正回路３６は、差分検出器３１、３３とリミッタ３２、３４と、加算器３５とを備える。
ところで、Ｄｕｔｙ比を０で制御すると電力伝送は行われず電流Ｉａも０となる。検出誤差Ｖｅｒｒに起因して電流Ｉａの極性反転が懸念されるＤｕｔｙ比の領域は０近傍であり、その領域を、正の値Ｖｔｈを用いて−Ｖｔｈ〜Ｖｔｈと設定する。このＶｔｈは、検出誤差Ｖｅｒｒに起因する為、例えば、検出誤差の最大値ΔＥを用いて以下のように設定される。
Ｖｔｈ＝ΔＥ×第１補償器２６のゲイン×第２補償器２９のゲイン
なお、検出誤差の最大値ΔＥは、電圧検出器１６に用いられるハードウェアの部品特性に基づいて決まる。

差分検出器３１には、電流制御回路２７が演算したＤｕｔｙ比Ｄａと設定値Ｖｔｈが入力され、Ｄｕｔｙ比Ｄａから設定値Ｖｔｈを減算した値（Ｄａ−Ｖｔｈ）を出力する。リミッタ３２は、差分検出器３１の出力を下限０で制限して出力する。
差分検出器３３には、電流制御回路２７が演算したＤｕｔｙ比Ｄａと、設定値Ｖｔｈを極性反転した値（−Ｖｔｈ）が入力され、Ｄｕｔｙ比Ｄａから値（−Ｖｔｈ）を減算した値（Ｄａ＋Ｖｔｈ）を出力する。リミッタ３４は、差分検出器３３の出力を上限０で制限して出力する。そして加算器３５は、２つのリミッタ３２、３４の出力を合算してＤｕｔｙ比Ｄａａを出力する。

図１１は、ＤＣ／ＤＣコンバータ３０ａの制御動作を説明する波形図である。図に示すように、電流制御回路２７が演算したＤｕｔｙ比Ｄａは、Ｄｕｔｙ比Ｄａａに補正される。即ち、Ｄｕｔｙ比Ｄａの絶対値（大きさ）が、Ｖｔｈ未満では０に固定され、それ以外はＶｔｈ分小さくなるように補正されてＤｕｔｙ比Ｄａａが生成される。
そして、Ｄｕｔｙ比Ｄａａに応じて決定される位相シフト量θ１、θ２は、Ｄｕｔｙ比Ｄａの絶対値がＶｔｈ未満の領域、即ち、Ｄｕｔｙ比Ｄａａが０に固定される領域で、最大値に固定される。

即ち、図７で示した位相シフト量θ１、θ２の波形の中央部に最大値に固定される領域を挿入した波形となる。Ｄｕｔｙ比Ｄａの大きさがＶｔｈ以上では、位相シフト量θ１、θ２が共に最小になるＤｕｔｙ比Ｄａの基準点Ａ、−Ａまで、Ｄｕｔｙ比の大きさの増加に従い位相シフト量θ１、θ２が同量で減少する。そしてＤｕｔｙ比Ｄａが基準点Ａ、−Ａを超えると、位相シフト量θ１、θ２の一方を最小に保持すると共に他方をＤｕｔｙ比の大きさの増加に従い増大する。なお、Ｄｕｔｙ比Ｄａの基準点Ａ、−Ａは、位相シフト量θ１、θ２の基準点２２に対応するＤｕｔｙ比Ｄａの値を示す。

以上のように、各ＤＣ／ＤＣコンバータ３０ａ〜３０ｅの制御回路２０では、電流制御回路２７により演算されたＤｕｔｙ比Ｄａ〜Ｄｅが上記のように補正される。そして、補正後のＤｕｔｙ比Ｄａａ〜Ｄｅｅに基づいて各ＤＣ／ＤＣコンバータ３０ａ〜３０ｅは位相シフト制御される。
このため、検出誤差Ｖｅｒｒに起因して電流Ｉａ〜Ｉｅの極性反転が懸念される領域でＤｕｔｙ比Ｄａａ〜Ｄｅｅが０に固定され、電流Ｉａ〜Ｉｅも０に制御される。このため、複数のＤＣ／ＤＣコンバータ３０ａ〜３０ｅで電流Ｉａ〜Ｉｅの極性が不一致となる事が防止でき、循環電流を抑制して電流バランスが向上し損失低減が図れる。

図１２に、Ｄｕｔｙ比を補正せずに２台のＤＣ／ＤＣコンバータを制御した比較例における出力電流を示す。
２台のＤＣ／ＤＣコンバータからの電流Ｉｘ、Ｉｙの合計電流Ｉｘ＋Ｉｙは変化しないが、合計電流５Ａの為に、一方のＤＣ／ＤＣコンバータは２５Ａの電流を出力し、他方のＤＣ／ＤＣコンバータは−２０Ａの電流を出力している。この場合、並列電源装置として電力伝送に寄与する合計電流Ｉｘ＋Ｉｙに比して、各ＤＣ／ＤＣコンバータの電流Ｉｘ、Ｉｙが大きく、各ＤＣ／ＤＣコンバータの負担が大きく非効率であることが分かる。
また仮に、検出誤差Ｖｅｒｒに起因して電流の極性反転が双方のＤＣ／ＤＣコンバータで起こると、合計電流５Ａが確保できず、並列電源装置として信頼性の高い動作を行えない。

以上のように、この実施の形態では、電流制御回路２７が演算したＤｕｔｙ比を補正して各ＤＣ／ＤＣコンバータ３０ａ〜３０ｅを位相シフト制御するため、出力電流（Ｉａ〜Ｉｅ）の極性不一致を抑制して出力電流をバランスさせることができ、損失低減が図れる。また、各制御回路２０は、各ＤＣ／ＤＣコンバータ３０ａ〜３０ｅを独立して制御しているため、並列電源装置１００は、ＤＣ／ＤＣコンバータの設置や増設の自由度が高い装置構成となる。

また、Ｄｕｔｙ比が０に固定される領域−Ｖｔｈ〜Ｖｔｈを、電圧Ｖ１の検出誤差Ｖｅｒｒの最大値ΔＥに基づいて決定したため、無駄の無い効果的な補正が行え、検出誤差Ｖｅｒｒに起因した電流の極性反転が抑制できる。

なお、上記実施の形態では、制御回路２０が補正回路３６を有してＤｕｔｙ比Ｄａを補正し、補正回路３６が出力するＤｕｔｙ比Ｄａａを用いて位相シフト量θ１、θ２を決定するものを示したが、これに限るものでは無い。例えば、Ｄｕｔｙ比Ｄａａに対応する位相シフト量θ１、θ２を、予めＤｕｔｙ比Ｄａに対応付けて記憶して用いても良い。あるいは、Ｄｕｔｙ比Ｄａに対応する位相シフト量θ１、θ２（図７参照）を、Ｄｕｔｙ比Ｄａａに対応する位相シフト量θ１、θ２に直接補正しても良い。いずれにしても、補正されたＤｕｔｙ比Ｄａａを用いて位相シフト量θ１、θ２が決定され、同様の効果が得られる。

実施の形態２．
次に、この発明の実施の形態２について説明する。
上記実施の形態１では、制御回路２０内の電圧制御部を、電圧制御回路２４および電流制御回路２７で構成したが、この実施の形態２では、電圧制御部としての電圧制御回路２４ＡがＤＣ／ＤＣコンバータのＤｕｔｙ比を演算する。
図１３、図１４は、この実施の形態２による、ＤＣ／ＤＣコンバータ３０ａ内の制御回路２０の動作を説明する制御ブロック図である。制御回路２０は、電圧制御回路２４Ａと補正回路３６とを備え、図１３は電圧制御回路２４Ａを示し、図１４は、Ｄｕｔｙ比を補正する補正回路３６を示す。
この場合、第２スイッチング回路８と直流電源２ａとの間の電流Ｉａを制御に用いないため、電流検出器１７は不要である。その他の構成は、上記実施の形態１と同様である。

図１３に示すように、共通負荷１の電圧Ｖ１は、電圧検出器１６にて検出されて制御回路２０内の電圧制御回路２４Ａに入力される。電圧制御回路２４Ａは、誤差検出器２５と補償器２３とを備える。電圧制御回路２４Ａには、与えられた共通負荷１の目標電圧Ｖ１＊と検出された電圧Ｖ１とが入力され、誤差検出器２５は、電圧Ｖ１から目標電圧Ｖ１＊を減算して電圧偏差ΔＶを出力する。そして、補償器２３は、電圧偏差ΔＶを０にするようなＤＣ／ＤＣコンバータ３０ａのＤｕｔｙ比Ｄａを演算する。

補償器２３は、比例制御とフィルタ（位相進み補償、位相遅れ補償、ローパスフィルタなど）との直列接続にて構成される。そして、比例制御のゲインにより、おおよその制御応答を決定し、フィルタで安定性の改善と定常偏差の改善を図る。なお、補償器２３は、積分制御を用いないため電圧偏差を累積し続けることは無い。

このように演算されるＤｕｔｙ比Ｄａでは、共通負荷１の電圧Ｖ１が目標電圧Ｖ１＊よりも大きい場合には、Ｄｕｔｙ比Ｄａは正の値となる。共通負荷１の電圧Ｖ１が目標電圧Ｖ１＊以下の場合には、Ｄｕｔｙ比Ｄａは０以下となる。
検出された電圧Ｖ１の値が、仮に複数のＤＣ／ＤＣコンバータ３０ａ〜３０ｅで全て等しい場合、Ｄｕｔｙ比Ｄａ〜Ｄｅの極性は一致する。その場合、複数のＤＣ／ＤＣコンバータ３０ａ〜３０ｅにおける各電圧Ｖ１は同一極性で調整、即ち増減方向が同一に調整される。

しかしながら実際には、各ＤＣ／ＤＣコンバータ３０ａ〜３０ｅの制御回路２０が電圧Ｖ１を取得する際、一定の電圧範囲内の検出誤差Ｖｅｒｒが発生する。
図１５に示すように、電圧制御回路２４Ａでは、共通負荷１の電圧Ｖ１に検出誤差Ｖｅｒｒが加算または減算されて入力される。そして検出誤差Ｖｅｒｒが加算または減算された電圧Ｖ１が誤差検出器２５へ入力され、補償器２３は、検出誤差Ｖｅｒｒを含む電圧偏差ΔＶに基づいてＤｕｔｙ比Ｄａを演算する。
検出誤差Ｖｅｒｒは、各ＤＣ／ＤＣコンバータ３０ａ〜３０ｅの部品の特性誤差に起因し、各ＤＣ／ＤＣコンバータ３０ａ〜３０ｅ毎に検出誤差Ｖｅｒｒの値、極性は異なる。このため、各ＤＣ／ＤＣコンバータ３０ａ〜３０ｅの制御回路２０が演算するＤｕｔｙ比Ｄａ〜Ｄｅも不一致となる事がある。

このため、各制御回路２０は、電圧制御回路２４Ａが演算するＤｕｔｙ比Ｄａ〜Ｄｅを、補正回路３６により補正して用いる。
図１４に示すように、補正回路３６は、差分検出器３１、３３とリミッタ３２、３４と、加算器３５とを備える。
ところで、Ｄｕｔｙ比を０で制御すると、電力伝送は行われず電圧Ｖ１も調整されない、即ち、電圧Ｖ１の調整量は０となる。検出誤差Ｖｅｒｒに起因して電圧Ｖ１の調整量の極性反転が懸念されるＤｕｔｙ比の領域は０近傍であり、その領域を、正の値Ｖｔｈを用いて−Ｖｔｈ〜Ｖｔｈと設定する。このＶｔｈは、検出誤差Ｖｅｒｒに起因する為、例えば、検出誤差の最大値ΔＥを用いて以下のように設定される。
Ｖｔｈ＝ΔＥ×補償器２３のゲイン
なお、検出誤差の最大値ΔＥは、電圧検出器１６に用いられるハードウェアの部品特性に基づいて決まる。

差分検出器３１には、電圧制御回路２４Ａが演算したＤｕｔｙ比Ｄａと設定値Ｖｔｈが入力され、Ｄｕｔｙ比Ｄａから設定値Ｖｔｈを減算した値（Ｄａ−Ｖｔｈ）を出力する。リミッタ３２は、差分検出器３１の出力を下限０で制限して出力する。
差分検出器３３には、電圧制御回路２４Ａが演算したＤｕｔｙ比Ｄａと、設定値Ｖｔｈを極性反転した値（−Ｖｔｈ）が入力され、Ｄｕｔｙ比Ｄａから値（−Ｖｔｈ）を減算した値（Ｄａ＋Ｖｔｈ）を出力する。リミッタ３４は、差分検出器３３の出力を上限０で制限して出力する。そして加算器３５は、２つのリミッタ３２、３４の出力を合算してＤｕｔｙ比Ｄａａを出力する。

以上のように制御されるＤＣ／ＤＣコンバータ３０ａの制御動作は、上記実施の形態１と同様に図１１に示す波形図で表される。即ち、電圧制御回路２４Ａが演算したＤｕｔｙ比Ｄａは、Ｄｕｔｙ比Ｄａａに補正される。Ｄｕｔｙ比Ｄａの絶対値（大きさ）が、Ｖｔｈ未満では０に固定され、それ以外はＶｔｈ分小さくなるように補正されてＤｕｔｙ比Ｄａａが生成される。
そして、Ｄｕｔｙ比Ｄａａに応じて決定される位相シフト量θ１、θ２は、Ｄｕｔｙ比Ｄａの絶対値がＶｔｈ未満の領域、即ち、Ｄｕｔｙ比Ｄａａが０に固定される領域で、最大値に固定される。
即ち、図７で示した位相シフト量θ１、θ２の波形の中央部に最大値に固定される領域を挿入した波形となる。Ｄｕｔｙ比Ｄａの大きさがＶｔｈ以上では、位相シフト量θ１、θ２が共に最小になるＤｕｔｙ比Ｄａの基準点Ａ、−Ａまで、Ｄｕｔｙ比の大きさの増加に従い位相シフト量θ１、θ２が同量で減少する。そしてＤｕｔｙ比Ｄａが基準点Ａ、−Ａを超えると、位相シフト量θ１、θ２の一方を最小に保持すると共に他方をＤｕｔｙ比の大きさの増加に従い増大する。なお、Ｄｕｔｙ比Ｄａの基準点Ａ、−Ａは、位相シフト量θ１、θ２の基準点２２に対応するＤｕｔｙ比Ｄａの値を示す。

以上のように、各ＤＣ／ＤＣコンバータ３０ａ〜３０ｅの制御回路２０では、電圧制御回路２４Ａにより演算されたＤｕｔｙ比Ｄａ〜Ｄｅが上記のように補正される。そして、補正後のＤｕｔｙ比Ｄａａ〜Ｄｅｅに基づいて各ＤＣ／ＤＣコンバータ３０ａ〜３０ｅは位相シフト制御される。
このため、検出誤差Ｖｅｒｒに起因して電圧Ｖ１の調整量の極性反転が懸念される領域でＤｕｔｙ比Ｄａａ〜Ｄｅｅが０に固定され、電圧Ｖ１の調整量も０に制御される。このため、複数のＤＣ／ＤＣコンバータ３０ａ〜３０ｅで、電圧Ｖ１の調整量の極性が不一致となる事が防止でき、即ち、同じ増減方向で電圧Ｖ１を調整できる。これにより、各ＤＣ／ＤＣコンバータ３０ａ〜３０ｅの出力電流の極性不一致を抑制でき、循環電流を抑制して電流バランスが向上し損失低減が図れる。

実施の形態３．
次に、この発明の実施の形態３について説明する。
図１６は、この発明の実施の形態３による並列電源装置の概略構成を示す図である。
上記実施の形態１、２では、各ＤＣ／ＤＣコンバータ３０ａ〜３０ｅは、個別に各直流電源２ａ〜２ｅに接続されたが、この実施の形態３では、各ＤＣ／ＤＣコンバータ３０ａ〜３０ｅは共通の直流電源２に接続される。その他の構成は上記実施の形態１（または実施の形態２）と同様である。この場合も、各ＤＣ／ＤＣコンバータ３０ａ〜３０ｅは上記実施の形態１（または実施の形態２）と同様に動作して、同様の効果が得られる。

なお、図１７に示すように、ＤＣ／ＤＣコンバータ３０ａ〜３０ｅの内、複数のＤＣ／ＤＣコンバータ３０ａ、３０ｂが共通の直流電源２ａｂに接続され、他のＤＣ／ＤＣコンバータ３０ｃ〜３０ｅが個別に各直流電源２ｃ〜２ｅに接続されても良い。

実施の形態４．
次に、この発明の実施の形態４について説明する。
図１８は、この発明の実施の形態４による並列電源装置の概略構成を示す図である。
この実施の形態では、各ＤＣ／ＤＣコンバータ３０ａ〜３０ｅに、直流電源２ａ〜２ｅの電圧Ｖ２を検出する電圧検出器１８が設けられる。そして、各制御回路２０は、検出された共通負荷１の電圧Ｖ１、直流電源２ａ〜２ｅの電圧Ｖ２および電流Ｉａ〜Ｉｅに基づいて、駆動信号２１ａ、２１ｂを生成して第１、第２スイッチング回路５、８を制御する。その他の構成は実施の形態１と同様である。

この場合、制御回路２０は、電流制御回路２７内の第２補償器２９のゲインを、電圧Ｖ２に応じて調整する。この場合、電圧Ｖ２が増大するとゲインを低減させるように調整する。これにより、並列電源装置１００は上記実施の形態１と同様の効果が得られると共に、さらに以下の効果が得られる。即ち、直流電源２ａ〜２ｅの電圧Ｖ２が広い範囲において変動しても、各ＤＣ／ＤＣコンバータ３０ａ〜３０ｅは一定の制御性能を確保して制御可能となる。

なお、この実施の形態４は、上記実施の形態２にも同様に適用できる。その場合、各制御回路２０は、検出された共通負荷１の電圧Ｖ１および直流電源２ａ〜２ｅの電圧Ｖ２に基づいて、駆動信号２１ａ、２１ｂを生成して第１、第２スイッチング回路５、８を制御する。そして、電圧制御回路２４Ａ内の補償器２３のゲインを、電圧Ｖ２に応じて調整する。これにより、上記実施の形態２と同様の効果が得られると共に、直流電源２ａ〜２ｅの電圧Ｖ２が広い範囲において変動しても、各ＤＣ／ＤＣコンバータ３０ａ〜３０ｅは一定の制御性能を確保して制御可能となる。

また、上記各実施の形態において、共通負荷１は、抵抗負荷、コンデンサ負荷、ＡＣ／ＤＣインバータ、または直流電源を用いても良く、直流電源２ａ〜２ｅは蓄電池でも良い。

なお、この発明は、発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

Claims (9)

1. それぞれ双方向の電力伝送を行う複数のＤＣ／ＤＣコンバータを並列接続して共通負荷に電力供給する並列電源装置において、
   上記各ＤＣ／ＤＣコンバータは、
   トランスと、
   それぞれ逆並列ダイオードが接続された複数の半導体スイッチング素子を備えた２つのブリッジ回路によるフルブリッジ回路で構成され、上記共通負荷と上記トランスの第１巻線との間に接続されて、直流／交流間で電力変換する第１スイッチング回路と、
   それぞれ逆並列ダイオードが接続された複数の半導体スイッチング素子を備えた２つのブリッジ回路によるフルブリッジ回路で構成され、直流電源と上記トランスの第２巻線との間に接続されて、直流／交流間で電力変換する第２スイッチング回路と、
   上記第１スイッチング回路、上記第２スイッチング回路の各交流入出力線に接続された第１リアクトル、第２リアクトルと、
   上記第１スイッチング回路および上記第２スイッチング回路を制御する制御回路とを備え、
   上記各制御回路は、
   補償器を有して上記共通負荷の電圧と目標電圧との偏差を０にするようにＤｕｔｙ比を生成する電圧制御部を備えて、上記Ｄｕｔｙ比に基づいて上記第１、第２スイッチング回路の駆動信号の第１、第２位相シフト量を決定して、上記第１、第２スイッチング回路を制御するもので、
   上記各制御回路は、上記電圧制御部が生成した上記Ｄｕｔｙ比の大きさが、設定値未満では０に固定され、それ以外は該設定値分小さくなるように、上記Ｄｕｔｙ比を補正して用いる、
   並列電源装置。
2. 上記各制御回路内の上記電圧制御部は、
   上記補償器としての第１補償器および第２補償器と、上記第１補償器により上記共通負荷の電圧と目標電圧との偏差を０にするように目標電流を生成する電圧制御回路と、上記第２補償器により上記第２スイッチング回路と上記直流電源との間の電流と上記目標電流との偏差を０にするように上記Ｄｕｔｙ比を生成する電流制御回路とを備える、
   請求項１に記載の並列電源装置。
3. 上記第１、第２スイッチング回路内の上記各半導体スイッチング素子は、それぞれ並列コンデンサが接続されゼロ電圧スイッチング可能に構成された、
   請求項１または請求項２に記載の並列電源装置。
4. 上記第１、第２スイッチング回路内の各１つの半導体スイッチング素子を基準素子とし、その対角関係にある各１つの半導体スイッチング素子を対角素子とし、
   上記制御回路は、上記第１、第２スイッチング回路の内、送電側回路の上記基準素子の駆動信号の位相に対する、上記第１、第２スイッチング回路内の上記各対角素子の駆動信号の位相差を上記第１、第２位相シフト量として決定する、
   請求項１から請求項３のいずれか１項に記載の並列電源装置。
5. 上記制御回路は、上記電圧制御部が生成した上記Ｄｕｔｙ比の大きさが上記設定値未満では、上記第１、第２位相シフト量を最大値に固定する、
   請求項４に記載の並列電源装置。
6. 上記制御回路は、上記Ｄｕｔｙ比の大きさが上記設定値以上では、上記第１、第２位相シフト量が共に最小になる上記Ｄｕｔｙ比の基準点まで、上記Ｄｕｔｙ比の大きさの増加に従い上記第１、第２位相シフト量を同量で減少させるように制御し、上記Ｄｕｔｙ比の大きさが上記基準点を超える場合、上記第１、第２位相シフト量の一方を最小に保持すると共に他方を上記Ｄｕｔｙ比の大きさの増加に従い増大させるように制御する、
   請求項５に記載の並列電源装置。
7. 上記Ｄｕｔｙ比の大きさに対する上記設定値は、上記共通負荷の電圧の検出誤差レベルおよび上記補償器のゲインに基づいて決定される、
   請求項１から請求項６のいずれか１項に記載の並列電源装置。
8. 上記各制御回路は、上記直流電源の電圧に応じて上記補償器のゲインを調整する、
   請求項７に記載の並列電源装置。
9. 上記複数のＤＣ／ＤＣコンバータ内の２以上のＤＣ／ＤＣコンバータに接続される上記直流電源は共通である、
   請求項１から請求項８のいずれか１項に記載の並列電源装置。

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