JP6522666B2 - オンチップ二重供給マルチモードｃｍｏｓレギュレータ - Google Patents

Description

関連出願への相互参照

[0001]本願は、２０１４年５月３０日に出願された「ON-CHIP DUAL-SUPPLY MULTI-MODE CMOS REGULATORS」と題する米国特許仮出願第６２／００５，７６５号及び２０１５年２月２４日に出願された「ON-CHIP DUAL-SUPPLY MULTI-MODE CMOS REGULATORS」と題する米国特許出願第１４／６３０，５０６号の利益を主張し、それらは、参照によって全体が本明細書に明確に組み込まれる。

[0002]本開示は一般に、通信システムに関し、より詳細には、電圧制御型発振器（ＶＣＯ）のための電圧レギュレータに関する。

[0003]ワイヤレスデバイス（例えば、セルラ電話又はスマートフォン）は、ワイヤレス通信システムとの双方向通信ためにデータを送信及び受信し得る。ワイヤレスデバイスは、データ送信用の送信機と、データ受信用の受信機とを含み得る。データ送信では、送信機は、送信局部発振器（ＬＯ）信号をデータで変調して、変調された無線周波数（ＲＦ）信号を取得し、変調されたＲＦ信号を増幅して所望の出力レベルを有する出力ＲＦ信号を取得し、それらの出力ＲＦ信号をアンテナを介して基地局に送信し得る。データ受信では、受信機は、アンテナを介して受信ＲＦ信号を取得し、受信ＲＦ信号を受信ＬＯ信号で増幅及びダウンコンバートし、ダウンコンバートされた信号を処理して、基地局によって送られたデータを復元し得る。

[0004]ワイヤレスデバイスは、１つ又は複数の所望の周波数において１つ又は複数の発振信号を生成するために１つ又は複数の発振器を含み得る。発振信号は、送信機用の送信ＬＯ信号及び受信機用のＬＯ信号を生成するために使用され得る。発振器は、ワイヤレスデバイスが通信するワイヤレス通信システムの要件を満たすために発振信号を生成する必要があり得る。

[0005]ＶＣＯは、送信ＬＯ信号及び受信ＬＯ信号を生成するために使用される。ＶＣＯは一般に、ＶＣＯへの入力電圧を提供するレギュレータに接続される。ＶＣＯの性能は、レギュレータに依存し得る。従って、ＶＣＯのための効率的なレギュレータが、最適性能及び低ノイズのために望まれる。

[0006]本開示のある態様では、方法及び装置が提供される。装置は、レギュレータ回路であり得る。レギュレータ回路は、第１の電圧レギュレータへの第１の入力電圧を調整するための第１の電圧レギュレータと、ここで、第１の電圧レギュレータは、Ｐ型金属酸化膜半導体（ＰＭＯＳ）を含み、第２の電圧レギュレータへの第２の入力電圧を調整するための第２の電圧レギュレータと、ここで、第２の電圧レギュレータは、Ｎ型金属酸化膜半導体（ＮＭＯＳ）を含み、を含む。ある態様では、第１の電圧レギュレータは、第２の電圧レギュレータに結合される。ある態様では、レギュレータ回路は、第１の電圧レギュレータ又は第２の電圧レギュレータのうちの少なくとも１つを選択的にアクティブにするための切替え回路を更に含み得る。ある態様では、第１の電圧レギュレータ及び第２の電圧レギュレータは、直列に接続される。ある態様では、第１の電圧レギュレータ及び第２の電圧レギュレータは、並列に接続される。ある態様では、第１の電圧レギュレータは、２つの段において第１の入力電圧を増幅するための二段式増幅器回路を含む。ある態様では、第２の電圧レギュレータ回路は、２つの段において第２の入力電圧を増幅するための二段式増幅器回路を含む。ある態様では、第２の電圧レギュレータは、ポールキャンセレーション回路（pole-cancelation circuit）を含む。ある態様では、第２の電圧レギュレータは、キャパシタ及び抵抗器を含み、抵抗器の一端は、キャパシタに接続され、抵抗器の別の端は、ＮＭＯＳのソースに接続される。ある態様では、第１の電圧レギュレータ及び第２の電圧レギュレータは、入力電圧調整の程度（degree）を変更するように調節可能（tunable）である。

[0007]図１は、異なるワイヤレス通信システムと通信するワイヤレスデバイスを例示する。 [0008]図２は、ワイヤレスデバイスのブロック図である。 [0009]図３は、本開示に係るＮＭＯＳレギュレータの例となる回路図である。 [0010]図４Ａは、レギュレータにおける様々なケースのＰＳＳＲ値の例となるＰＳＳＲプロットである。 [0011]図４Ｂは、様々なケースのノイズ値の例となるノイズプロットである。 [0012]図５は、本開示に係るＮＭＯＳレギュレータの例となる実装回路である。 [0013]図６Ａは、ＣＭＯＳレギュレータの例となる構造である。 ６Ｂは、ＣＭＯＳレギュレータの例となる構造である。 [0014]図７は、カスコードＣＭＯＳレギュレータを含む例となる回路図である。 [0015]図８は、バッファ回路を含む例となる回路図である。 [0016]図９は、本開示に係る、システムレベルにおける例となる回路構造である。 [0017]図１０Ａは、ＶＣＯにおける様々なケースのＰＳＳＲ値の例となるＰＳＳＲプロットである。 [0018]図１０Ｂは、ＶＣＯにおける様々なケースのノイズ値の例となるノイズプロットである。 [0019]図１１は、レギュレータ回路による方法のフローチャートである。 [0020]図１２は、例示的な装置における異なるモジュール／手段／構成要素間のデータフローを例示する概念的なデータフロー図である。 [0021]図１３は、処理システムを用いる装置のためのハードウェア実装形態の例を例示する図である。

発明の詳細な説明

[0022]添付の図面に関連して以下に示される詳細な説明は、様々な構成の説明を意図しており、本明細書で説明される概念が実施され得る唯一の構成を表すことを意図したものではない。詳細な説明は、様々な概念の完全な理解を提供するために特定の詳細を含む。しかしながら、これらの概念がこれらの特定の詳細なしに実施され得ることは当業者には明らかとなるであろう。幾つかの事例では、そのような概念を曖昧にしないために、周知の構造及び構成要素がブロック図の形式で示される。「例示的」という用語は、本明細書では、「実例、事例、又は例示としての役割を果たす」という意味で使用される。「例示的」として本明細書で説明される任意の設計は、必ずしも、他の設計よりも好ましい又は有利であると解釈されるべきではない。

[0023]電気通信システムの幾つかの態様が、これより、様々な装置及び方法に関連して提示されるであろう。これらの装置及び方法は、以下の詳細な説明で説明され、様々なブロック、モジュール、構成要素、回路、ステップ、プロセス、アルゴリズム、等（総称して「要素」と呼ばれる）によって添付の図面で例示されるだろう。これらの要素は、電子ハードウェア、コンピュータソフトウェア、又はそれらの任意の組み合わせを使用して実装され得る。そのような要素がハードウェアとして実装されるかソフトウェアとして実装されるかは、特定の用途及びシステム全体に課される設計制約に依存する。

[0024]例として、１つの要素、又は１つの要素の任意の部分若しくは複数の要素の任意の組み合わせが、１つ又は複数のプロセッサを含む「処理システム」を用いて実装され得る。プロセッサの例には、マイクロプロセッサ、マイクロコントローラ、デジタルシグナルプロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブル論理デバイス（ＰＬＤ）、ステートマシン、ゲートロジック、ディスクリートハードウェア回路及び本開示全体を通して説明される様々な機能性を実行するように構成された他の適切なハードウェアが含まれる。処理システム内の１つ又は複数のプロセッサはソフトウェアを実行し得る。ソフトウェアは、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語と呼ばれても、それ以外の名称で呼ばれても、命令、命令のセット、コード、コードセグメント、プログラムコード、プログラム、サブプログラム、ソフトウェアモジュール、アプリケーション、ソフトウェアアプリケーション、ソフトウェアパッケージ、ルーチン、サブルーチン、オブジェクト、実行ファイル、実行スレッド、プロシージャ、関数、等を意味すると広く解釈されるものとする。

[0025]従って、１つ又は複数の例示的な実施形態では、説明される機能は、ハードウェア、ソフトウェア、ファームウェア、又はこれらの任意の組み合わせに実装され得る。ソフトウェアに実装される場合、これらの機能は、コンピュータ読取可能な媒体上の１つ又は複数の命令又はコードとして記憶又は符号化され得る。コンピュータ読取可能な媒体はコンピュータ記憶媒体を含む。記憶媒体は、コンピュータによりアクセスされることができる任意の利用可能な媒体であり得る。限定ではなく例として、このようなコンピュータ読取可能な媒体は、ランダムアクセスメモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、コンパクトディスク（ＣＤ）ＲＯＭ（ＣＤ−ＲＯＭ）又は他の光ディスク記憶装置、磁気ディスク記憶装置又は他の磁気記憶デバイス若しくはデータ構造又は命令の形式で所望のプログラムコードを搬送若しくは記憶するために使用されることができ、かつコンピュータによってアクセスされることができる任意の他の媒体を備えることができる。本明細書で使用される場合、ディスク（disk）及びディスク（disc）は、ＣＤ、レーザーディスク（登録商標）、光ディスク、デジタル多用途ディスク（ＤＶＤ）、及びフロッピー（登録商標）ディスクを含み、ここで、ディスク（disk）は、通常磁気的にデータを再生し、ディスク（disc）は、レーザーを用いて光学的にデータを再生する。上記の組み合わせもまた、コンピュータ読取可能な媒体の範囲内に含まれるべきである。

[0026]図１は、異なるワイヤレス通信システム１２０，１２２と通信するワイヤレスデバイス１１０を例示する図１００である。ワイヤレス通信システム１２０，１２２は各々、符号分割多元接続（ＣＤＭＡ）システム、モバイル通信のためのグローバルシステム（ＧＳＭ（登録商標））システム、ロングタームエボリューション（ＬＴＥ（登録商標））システム、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）システム又は何等かの他のワイヤレスシステムであり得る。ＣＤＭＡシステムは、広帯域ＣＤＭＡ（ＷＣＤＭＡ（登録商標））、ＣＤＭＡ １Ｘ又はｃｄｍａ２０００、時分割同期符号分割多元接続（ＴＤ−ＳＣＤＭＡ）又は他の何等かのバージョンのＣＤＭＡを実装し得る。ＴＤ−ＳＣＤＭＡは、ユニバーサル地上無線アクセス（ＵＴＲＡ）時分割複信（ＴＤＤ）１．２８Ｍｃｐｓオプション又は低チップレート（ＬＣＲ）とも呼ばれる。ＬＴＥは、周波数分割複信（ＦＤＤ）及び時分割複信（ＴＤＤ）の両方をサポートする。例えば、ワイヤレス通信システム１２０は、ＧＳＭシステムであり得、ワイヤレス通信システム１２２は、ＷＣＤＭＡシステムであり得る。別の例として、ワイヤレス通信システム１２０は、ＬＴＥシステムであり得、ワイヤレス通信システム１２２は、ＣＤＭＡシステムであり得る。

[0027]簡単化のために、図１００は、１つの基地局１３０及び１つのシステムコントローラ１４０を含むワイヤレス通信システム１２０と、１つの基地局１３２及び１つのシステムコントローラ１４２を含むワイヤレス通信システム１２２とを示す。一般に、各ワイヤレスシステムは、任意の数の基地局及び任意のセットのネットワークエンティティを含み得る。各基地局は、その基地局のカバレッジ内のワイヤレスデバイスのための通信をサポートし得る。基地局は、ノードＢ、発展型ノードＢ（ｅＮＢ）、アクセスポイント、トランシーバ基地局、無線基地局、無線トランシーバ、トランシーバ機能、基本サービスセット（ＢＳＳ）、拡張サービスセット（ＥＳＳ）又は何等かの他の適切な用語でも呼ばれ得る。ワイヤレスデバイス１１０は、ユーザ機器（ＵＥ）、モバイルデバイス、リモートデバイス、ワイヤレスデバイス、ワイヤレス通信デバイス、局、モバイル局、加入者局、モバイル加入者局、端末、モバイル端末、リモート端末、ワイヤレス端末、アクセス端末、クライント、モバイルクライアント、モバイルユニット、加入者ユニット、ワイヤレスユニット、リモートユニット、ハンドセット、ユーザエージェント又は何等かの他の適切な用語でも呼ばれ得る。ワイヤレスデバイス１１０は、セルラ電話、スマートフォン、タブレット、ワイヤレスモデム、携帯情報端末（ＰＤＡ）、ハンドヘルドデバイス、ラップトップコンピュータ、スマートブック、ネットブック、コードレス電話、ワイヤレスローカルループ（ＷＬＬ）局又は何等かの他の同様に機能するデバイスであり得る。

[0028]ワイヤレスデバイス１１０は、ワイヤレス通信システム１２０及び／又は１２２と通信することが可能であり得る。ワイヤレスデバイス１１０はまた、ブロードキャスト局１３４のようなブロードキャスト局から信号を受信することが可能であり得る。ワイヤレスデバイス１１０はまた、１つ又は複数の全地球的航法衛星システム（ＧＮＳＳ）において、衛星１５０のような衛星から信号を受信することが可能であり得る。ワイヤレスデバイス１１０は、ＧＳＭ、ＷＣＤＭＡ、ｃｄｍａ２０００、ＬＴＥ、８０２．１１、等のような、ワイヤレス通信のための１つ又は複数の無線技術をサポートし得る。「無線技術」、「無線接続技術」、「エアインターフェース」及び「規格」という用語は、交換可能に使用され得る。

[0029]ワイヤレスデバイス１１０は、ダウンリンク及びアップリンクを介してワイヤレスシステムにおける基地局と通信し得る。ダウンリンク（即ち、順方向リンク）は、基地局からワイヤレスデバイスへの通信リンクを指し、アップリンク（即ち、逆方向リンク）は、ワイヤレスデバイスから基地局への通信リンクを指す。ワイヤレスシステムは、ＴＤＤ及び／又はＦＤＤを利用し得る。ＴＤＤの場合、ダウンリンク及びアップリンクは、同じ周波数を共有し、ダウンリンク送信及びアップリンク送信は、異なる時間期間において同じ周波数上で送られ得る。ＦＤＤの場合、ダウンリンク及びアップリンクは、個別の周波数が割り振られ得る。ダウンリンク送信は、ある周波数上で送られ、アップリンク送信は、別の周波数上で送られ得る。ＴＤＤをサポートする幾つかの例示的な無線技術には、ＧＳＭ、ＬＴＥ及びＴＤ−ＳＣＤＭＡが含まれる。ＦＤＤをサポートする幾つかの例示的な無線技術には、ＷＣＤＭＡ、ｃｄｍａ２０００及びＬＴＥが含まれる。ワイヤレスデバイス１１０及び／又は基地局１３０，１３２は、例示的なＶＣＯレギュレータ１６０を含み得る。ＶＣＯレギュレータ１６０が以下に提供される。

[0030]図２は、ワイヤレスデバイス１１０のような例示的なワイヤレスデバイスのブロック図２００である。ワイヤレスデバイスは、データプロセッサ／コントローラ２１０、トランシーバ２１８及びアンテナ２９０を含む。データプロセッサ／コントローラ２１０は、処理システムと呼ばれ得る。処理システムは、データプロセッサ／コントローラ２１０を、又は、データプロセッサ／コントローラ２１０及びメモリ２１６の両方を含み得る。トランシーバ２１８は、双方向通信をサポートする送信機２２０及び受信機２５０を含む。送信機２２０及び／又は受信機２５０は、スーパーヘテロダインアーキテクチャ又はダイレクト変換アーキテクチャで実装され得る。スーパーヘテロダインアーキテクチャでは、信号は、複数の段においてＲＦとベースバンドとの間で、例えば、１つの段でＲＦから中間周波数（ＩＦ）に、その後、受信機のために別の段でＩＦからベースバンドに周波数変換される。ゼロＩＦアーキテクチャとも呼ばれる、ダイレクト変換アーキテクチャでは、信号は、１つの段においてＲＦとベースバンドとの間で周波数変換される。スーパーヘテロダイン及びダイレクト変換アーキテクチャは、異なる回路ブロックを使用し得る、及び／又は、異なる要件を有し得る。図２に示される例示的な設計では、送信機２２０及び受信機２５０は、ダイレクト変換アーキテクチャで実装される。

[0031]送信経路では、データプロセッサ／コントローラ２１０は、送信されるべきデータを処理（例えば、符号化及び変調）し、このデータをデジタル／アナログ変換器（ＤＡＣ）２３０に供給し得る。ＤＡＣ２３０は、デジタル入力信号をアナログ出力信号へと変換する。アナログ出力信号は、ＤＡＣ２３０による前のデジタル／アナログ変換によってもたらされるイメージを除去するためにこのアナログ出力信号をフィルタに掛け得る送信（ＴＸ）ベースバンド（ローパス）フィルタ２３２に供給される。増幅器（ａｍｐ）２３４は、ＴＸベースバンドフィルタ２３２からの信号を増幅し、増幅されたベースバンド信号を供給し得る。アップコンバータ（ミキサ）２３６は、増幅されたベースバンド信号と、ＴＸ ＬＯ信号ジェネレータ２７６からのＴＸ ＬＯ信号とを受け得る。アップコンバータ２３６は、増幅されたベースバンド信号をＴＸ ＬＯ信号でアップコンバートし、アップコンバートされた信号を供給し得る。フィルタ２３８は、周波数アップコンバージョンによってもたらされたイメージを除去するために、アップコンバートされた信号をフィルタに掛け得る。電力増幅器（ＰＡ）２４０は、フィルタ２３８からのフィルタに掛けられたＲＦ信号を増幅して、所望の出力電力レベルを取得し、出力ＲＦ信号を供給する。出力ＲＦ信号は、デュプレクサ／スイッチプレクサ２６４を通してルーティングされ得る。

[0032]ＦＤＤの場合、送信機２２０及び受信機２５０は、送信機２２０用のＴＸフィルタと受信機２５０用の受信（ＲＸ）フィルタとを含み得る、デュプレクサ２６４に結合され得る。ＴＸフィルタは、出力ＲＦ信号をフィルタに掛けて、送信帯域内の信号成分をパスし、受信帯域内の信号成分を減衰させる。ＴＤＤの場合、送信機２２０及び受信機２５０は、スイッチプレクサ２６４に結合され得る。スイッチプレクサ２６４は、アップリンク時間インターバル中、送信機２２０からアンテナ２９０に出力ＲＦ信号をパスし得る。ＦＤＤ及びＴＤＤの両方について、デュプレクサ／スイッチプレクサ２６４は、ワイヤレスチャネルを介した送信のために出力ＲＦ信号をアンテナ２９０に供給し得る。

[0033]受信経路では、アンテナ２９０が基地局及び／又は他の送信機局によって送信された信号を受信し得、受信ＲＦ信号を供給し得る。受信ＲＦ信号は、デュプレクサ／スイッチプレクサ２６４を介してルーティングされ得る。ＦＤＤの場合、デュプレクサ２６４内のＲＸフィルタは、受信帯域内の信号成分をパスし、送信帯域内の信号成分を減衰させるために、受信ＲＦ信号をフィルタに掛け得る。ＴＤＤの場合、スイッチプレクサ２６４は、ダウンリンク時間インターバル中、アンテナ２９０から受信機２５０に受信ＲＦ信号をパスし得る。ＦＤＤ及びＴＤＤの両方について、デュプレクサ／スイッチプレクサ２６４は、受信ＲＦ信号を受信機２５０に供給し得る。

[0034]受信機２５０内では、受信ＲＦ信号は、低ノイズ増幅器（ＬＮＡ）２５２によって増幅され、フィルタ２５４によってフィルタに掛けられ、入力ＲＦ信号が取得され得る。ダウンコンバータ（ミキサ）２５６は、入力ＲＦ信号と、ＲＸ ＬＯ信号ジェネレータ２８６からのＲＸ ＬＯ信号とを受け得る。ダウンコンバータ２５６は、入力ＲＦ信号をＲＸ ＬＯ信号でダウンコンバートし、ダウンコンバートされた信号を供給し得る。ダウンコンバートされた信号は、増幅器２５８によって増幅され、ＲＸベースバンド（ローパス）フィルタ２６０によって更にフィルタに掛けられて、アナログ入力信号が取得され得る。アナログ入力信号は、アナログ／デジタルコンバータ（ＡＤＣ）２６２に供給され得る。ＡＤＣ２６２は、アナログ入力信号をデジタル出力信号へと変換する。デジタル出力信号は、データプロセッサ／コントローラ２１０に供給され得る。

[0035]ＴＸ周波数シンセサイザ２７０は、ＴＸ位相ロックドループ（ＰＬＬ）２７２及びＶＣＯ２７４を含み得る。ＶＣＯ２７４は、所望の周波数においてＴＸ ＶＣＯ信号を生成し得る。ＴＸ ＰＬＬ２７２は、データプロセッサ／コントローラ２１０からタイミング情報を受け、ＶＣＯ２７４のための制御信号を生成し得る。制御信号は、ＴＸ ＶＣＯ信号のための所望の周波数を取得するためにＶＣＯ２７４の周波数及び／又は位相を調整し得る。。ＴＸ周波数シンセサイザ２７０は、ＴＸ ＬＯ信号ジェネレータ２７６にＴＸ ＶＣＯ信号を供給する。ＴＸ ＬＯ信号ジェネレータは、ＴＸ周波数シンセサイザ２７０から受けたＴＸ ＶＣＯ信号に基づいて、ＴＸ ＬＯ信号を生成し得る。

[0036]ＲＸ周波数シンセサイザ２８０は、ＲＸ ＰＬＬ２８２及びＶＣＯ２８４を含み得る。ＶＣＯ２８４は、所望の周波数においてＲＸ ＶＣＯ信号を生成し得る。ＲＸ ＰＬＬ２８２は、データプロセッサ／コントローラ２１０からタイミング情報を受け、ＶＣＯ２８４のための制御信号を生成し得る。制御信号は、ＲＸ ＶＣＯ信号のための所望の周波数を取得するためにＶＣＯ２８４の周波数及び／又は位相を調整し得る。。ＲＸ周波数シンセサイザ２８０は、ＲＸ ＬＯ信号ジェネレータ２８６にＲＸ ＶＣＯ信号を供給する。ＲＸ ＬＯ信号ジェネレータは、ＲＸ周波数シンセサイザ２８０から受けたＲＸ ＶＣＯ信号に基づいて、ＲＸ ＬＯ信号を生成し得る。

[0037]ＬＯ信号ジェネレータ２７６，２８６は各々、分周器、バッファ、等を含み得る。ＬＯ信号ジェネレータ２７６，２８６は、それらが、それぞれＴＸ周波数シンセサイザ２７０及びＲＸ周波数シンセサイザ２８０によって供給される周波数を分周する場合、分周器と呼ばれ得る。ＰＬＬ２７２，２８２は各々、位相／周波数検出器、ループフィルタ、チャージパンプ、分周器、等を含み得る。各ＶＣＯ信号及び各ＬＯ信号は、特定の基本周波数（fundamental frequency）を有する周期的な信号であり得る。ＬＯ信号ジェネレータ２７６，２８６からのＴＸ ＬＯ信号及びＲＸ ＬＯ信号は、ＴＤＤの場合、同じ周波数を有し得、又は、ＦＤＤの場合、異なる周波数を有し得る。ＶＣＯ２７４，２８４からのＴＸ ＶＣＯ信号及びＲＸ ＶＣＯ信号は、（例えば、ＴＤＤの場合）同じ周波数を有し得、又は、（例えば、ＦＤＤ又はＴＤＤの場合）異なる周波数を有し得る。

[0038]送信機２２０及び受信機２５０における信号の調整（conditioning）は、増幅器、フィルタ、アップコンバータ、ダウンコンバータ、等、のうちの１つ又は複数の段によって実行され得る。これら回路は、図２に示される構成とは違って配列され得る。更に、図２に示されない他の回路もまた、送信機２２０及び受信機２５０における信号を調整するために使用され得る。例えば、インピーダンス整合回路が、ＰＡ２４０の出力、ＬＮＡ２５２の入力、アンテナ２９０とデュプレクサ／スイッチプレクサ２６４の間、等に位置し得る。図２の幾つかの回路はまた、省略され得る。例えば、フィルタ２３８及び／又はフィルタ２５４が省略され得る。トランシーバ２１８の全体又は一部は、１つ又は複数のアナログ集積回路（ＩＣ）、ＲＦ ＩＣ（ＲＦＩＣ）、混合信号ＩＣ、等の上に実装され得る。例えば、送信機２２０内のＴＸベースバンドフィルタ２３２からＰＡ２４０、受信機２５０内のＬＮＡ２５２からＲＸベースバンドフィルタ２６０、ＰＬＬ２７２，２８２、ＶＣＯ２７４，２８４及びＬＯ信号ジェネレータ２７６，２８６は、ＲＦＩＣ上に実装され得る。ＰＡ２４０及び場合によっては他の回路もまた、別個のＩＣ又は回路モジュール上に実装され得る。

[0039]データプロセッサ／コントローラ２１０は、ワイヤレスデバイスのための様々な機能を実行し得る。例えば、データプロセッサ／コントローラ２１０は、送信機２２０を介して送信され、受信機２５０を介して受信されているデータのための処理を実行し得る。データプロセッサ／コントローラ２１０は、送信機２２０及び受信機２５０内の様々な回路の動作を制御し得る。メモリ２１２及び／又はメモリ２１６は、データプロセッサ／コントローラ２１０のためのデータ及びプログラムコードを格納し得る。メモリは、データプロセッサ／コントローラ２１０の内部にある（例えば、メモリ２１２）か、又はデータプロセッサ／コントローラ２１０の外部にあり得る（例えば、メモリ２１６）。メモリは、コンピュータ読取可能な媒体とも呼ばれ得る。発振器２１４は、特定の周波数においてＶＣＯ信号を生成し得る。クロックジェネレータ２１５は、発振器２１４からＶＣＯ信号を受け得、データプロセッサ／コントローラ２１０内の様々なモジュールのためのクロック信号を生成し得る。データプロセッサ／コントローラ２１０は、１つ又は複数の特定用途向け集積回路（ＡＳＩＣ）及び／又は他のＩＣ上に実装され得る。

[0040]ＬＯ信号ジェネレータ２７６，２８６内の分周器のような分周器は、ＬＯ信号を生成するために広く使用される。小さいチップエリア、良好な（good）位相ノイズ要件及び直角出力といった厳しいＬＯ要件を満たす、マルチバンドセルラトランシーバにおいてＬＯ信号を生成するためのプログラマブル分周器が必要である。

[0041]ＶＣＯ（例えば、図２のＶＣＯ２７４又はＶＣＯ２８４）は、ノイズスパイク及びスパーに対して敏感である。故に、電力管理集積回路（ＰＭＩＣ）が一般に、そのような問題に取り組むためにＶＣＯに対して使用される。ＰＭＩＣノイズ／スパープロファイルに基づいて、１ＭＨｚにおける少なくとも４０ｄＢの電源除去比（ＰＳＲＲ）が一般に望まれる。例えば、ノイズのスパー（例えば、スパイク）は、ＰＭＩＣノイズ／スパープロファイルにおいて１００ｋＨｚと１ＭＨｚとの間で観察される。故に、良好な帯域幅（例えば、広帯域幅）を提供すること及びＶＣＯのためにスパー（例えば、大きなスパイク）を減衰させることが可能な効率的なＶＣＯレギュレータに対する需要がある。より広いＰＳＲＲ帯域幅はＶＣＯレギュレータの高められた性能を提供し得るが、ＰＳＲＲ帯域幅を増加させることはノイズ帯域幅も増加させ得ることに留意されたい。従って、ＰＳＲＲ帯域幅の増加と、望ましくないノイズ帯域幅の増加との間のトレードオフが存在する。

[0042]ＶＣＯが所望の電力／位相ノイズ条件を取得するために、ＶＣＯは、電圧を供給するために二重供給構成を有するＶＣＯレギュレータを実装し得る。二重供給構成は、ＶＣＯの供給／電磁引き（supply/electromagnetic pulling）を軽減し得る。例えば、二重供給構成は、ＧＳＭモードについては高電圧（ＨＶ）を供給し得、非ＧＳＭモードについては（例えば、ＣＤＭＡ、ＬＴＥ、等については）低電圧（ＬＶ）を供給し得る。ＬＶ非ＧＳＭモードの場合、ＶＣＯレギュレータに供給される電圧がＬＶ非ＧＳＭモードでは低いため、低電圧のための特定のＬＶ ＰＳＲＲは、ＶＣＯレギュレータの十分な性能（satisfactory performance）に対する懸念である。例えば、低電圧を供給するＬＶ非ＧＳＭモードでは、ＰＭＩＣパルス−周波数変調（ＰＦＭ）スパーを緩和するために、ＶＣＯレギュレータは、１００ｍＢＶ未満の低下電圧を伴って、数百ＫＨｚからＭＨｚの範囲において略１００ｄＢのＬＶ ＰＳＲＲを提供する必要がある。例となるシミュレーション結果は、ＬＶ非ＧＳＭモードの場合、略１００ｄＢのＰＳＲＲが、ＰＭＩＣ ＰＦＭスパーを緩和するために１００ＫＨｚにおいて望まれることを例示する。ＨＶ ＧＳＭモードの場合、ＶＣＯレギュレータに供給される高電圧がノイズ帯域幅を増加させ得るため、良好なノイズ性能は、ＶＣＯレギュレータの十分な性能に対する懸念である。例えば、高電圧を供給するＨＶ ＧＳＭモードでは、ＶＣＯレギュレータは、高電圧に対して低ノイズを維持しつつ、数十のＭＨｚ範囲の周波数において特定のＰＳＲＲを供給する。

[0043]ＶＣＯレギュレータは、様々なＰＳＲＲ／ノイズ規格を満たすように、及び、ＰＳＲＲとノイズとの間のトレードオフに適合するように、プログラマブル（例えば、調節可能）であることが望まれる。例えば、ＶＣＯレギュレータは、用途別に異なるＰＳＲＲ及びノイズ特性を提供するためにプログラマブルであるべきである。故に、例えば、ＶＣＯレギュレータは、モードがＬＶモードであるかＨＶモードであるかに依存して異なるＰＳＲＲ及びノイズ特性を提供するために、プログラマブルであるべきである。

[0044]ＶＣＯレギュレータの性能が、パス素子（例えば、ＤＣバイアス、入力／出力インピーダンス）のタイプに関することに留意されたい。一般に、Ｎ型金属酸化膜半導体（ＮＭＯＳ）レギュレータは、ＤＣバイアス条件によって制限され、Ｐ型金属酸化膜半導体（ＰＭＯＳ）レギュレータは、ＮＭＯＳレギュレータよりも悪いＰＳＲＲを有する。表１は、ＮＭＯＳレギュレータとＰＭＯＳレギュレータとの比較を例示する。表１では、プラス符号（＋）の数は、望ましい性能の程度を表し、マイナス符号（−）の数は、望ましくない性能の程度を表す。

[0045]本開示に係るＮＭＯＳレギュレータは、望ましいＰＳＲＲ（例えば、１００ｄＢ）を取得するために二段式演算トランスコンダクタンス増幅器（ＯＴＡ）回路を実装する。二段式ＯＴＡ回路は、補償ネットワークを介して、１００ｋＨｚにおいて１００ｄＢを取得するために帯域幅を制限し得る。二段式ＯＴＡ回路内の補償ネットワークは、ポールキャンセレーションも提供する。図３は、本開示に係るＮＭＯＳレギュレータの例となる回路図３００である。ＮＭＯＳレギュレータ３００は、ＮＭＯＳ３０２を含む。ＮＭＯＳ３０２は、ソース（Ｓ）、ドレイン（Ｄ）及びゲート（Ｇ）を有する。ＮＭＯＳレギュレータ３００は、二段式ＯＴＡ回路を提供するために第１の増幅器３０４及び第２の増幅器３０６を含む。第２の増幅器３０６は、共通ソース増幅器であり得る。例えば、６０−７０ｄＢのＰＳＳＲは、第１の増幅器３０４を介して一段目で達成され得、３０−４０ｄＢのＰＳＳＲは、第２の増幅器３０６を介して二段目で達成され得、それによって、二段式ＯＴＡ回路について合計で略１００ｄＢのＰＳＳＲを達成する。第１の増幅器３０４の出力は、第２の増幅器３０６の入力に接続され、第２の増幅器３０６の出力は、ＮＭＯＳ３０２のゲート（Ｇ）に接続される。第１の増幅器３０４の出力はまた、キャパシタ３０８の第１の端にキャパシタンスＣＭを有するキャパシタ３０８に接続される。キャパシタ３０８の第２の端は、抵抗ＲＭを有する抵抗器３１０の第１の端に接続される。抵抗器３１０の第２の端は、ＮＭＯＳ３０２のソース及びＶＣＯ３５０（Ｓ）に接続される。ＶＣＯ３５０は、図２のＶＣＯ２７４又はＶＣＯ２８４と等しいだろう。

[0046]キャパシタ３０８及び抵抗器３１０は、第１の増幅器３０４を含む一段目ＯＴＡ回路の出力へのレギュレータ出力３１２を補償するための補償ネットワークを形成する。キャパシタ３０８及び抵抗器３１０は、一段目ＯＴＡ回路のトランスコンダクタンス（Ｇｍ）と整合され得る。例えば、キャパシタ３０８及び抵抗器３１０を含む補償ネットワークは、安定性のため、及び、ノイズを最小限にするために、一段目ＯＴＡ回路のＧｍと整合するように調節可能であり得る。補償ネットワーク及び一段目ＯＴＡ回路の両方が互いに整合するように調節可能であることに留意されたい。補償ネットワーク又は一段目ＯＴＡ回路のうちの少なくとも１つが調節可能であるため、レギュレータは、良好な安定性、良好なレギュレータ帯域幅及びより低いノイズを維持することができる。一段目ＯＴＡ Ｇｍがより大きい場合、補償ネットワークが、より強い補償を提供すること、故に、より良好な安定性を提供することに留意されたい。

[0047]以下の式は、図３に例示される例に従ってＰＳＲＲの計算を提供する。Ａ_pathは、図３に示されるＡ_pathを通した利得である。ｓはｊωである。Ａは、電源（supply）からレギュレータ出力３１２へのＤＣ利得である。Ａ２は、第２の増幅器３０６におけるＤＣ利得である。ｒｏ１は、第１の増幅器３０４の出力抵抗である。ω_ｐ１は、第１の増幅器３０４の出力におけるポールであり、ω_ｐ２は、第２の増幅器３０６の出力におけるポールであり、ω_ｐ３は、ＮＭＯＳレギュレータの出力３１２におけるポールである。ω_ｚは、抵抗器３１０及びキャパシタ３０８を有する補償ネットワークによって生成されるゼロである。Ａ_ＬＰは、第１の増幅器３０４の入力からレギュレータ出力３１２への開ループＤＣ利得である。

[0048]図４Ａは、レギュレータにおける様々なケースのＰＳＳＲ値の例となるＰＳＳＲプロット４００である。ＰＳＳＲプロット４００は、ポールキャンセレーション（ＰＣ）二段式ＯＴＡレギュレータ回路が、一段式ＯＴＡレギュレータ及び従来の二段式ＯＴＡレギュレータのＰＳＳＲプロットよりも、−１００ｄＢという望ましいＰＳＳＲに近いＰＳＳＲプロットを提供することを例示する。故に、（例えば、図３のＮＭＯＳレギュレータを介して）本開示の二段式ＯＴＡレギュレータ回路によって提供されるポールキャンセレーションは、ＰＳＳＲの帯域幅の拡張を助ける。二段式ＯＴＡレギュラー回路が提供する電力が多いほど、ＰＳＳＲ帯域幅は広くなる。図４Ｂは、様々なケースのノイズ値の例となるノイズプロット４５０である。例となるノイズプロット４５０によれば、ＰＣ二段式ＯＴＡレギュレータ回路のノイズプロットは、一部分４５２を除き、一段式ＯＴＡレギュレータ及び従来の二段式ＯＴＡレギュレータのノイズプロットに類似する。例となるノイズプロット４５０の一部分４５２は、拡大部４５４へと拡大される。拡大部４５４は、ＰＣ二段式ＯＴＡレギュレータ回路及び従来の二段式ＯＴＡレギュラー回路の両方が、一段式ＯＴＡレギュラー回路よりも僅かに高いノイズを経験することを示す。

[0049]図５は、本開示に係るＮＭＯＳレギュレータの例となる実装形態回路５００である。ＮＭＯＳレギュレータ５００は、２つのＯＴＡと、抵抗器及びキャパシタを有する補償ネットワークとを含む二段式ＯＴＡ回路５０２を含む。ある態様では、二段式ＯＴＡ回路５０２は、図３の第１の増幅器３０４及び第２の増幅器３０６を含む二段式ＯＴＡ回路に等しいだろう。ある態様では、補償ネットワーク５０４は、図３のキャパシタ３０８及び抵抗器３１０を含む補償ネットワークに等しいだろう。補償ネットワーク５０４は、二段式ＯＴＡ回路５０２の一段目ＯＴＡ回路と整合するように調節可能であり得る。

[0050]本開示によれば、レギュレータ回路は、ＰＭＯＳレギュレータ及びＮＭＯＳレギュレータを含む相補型金属酸化膜半導体（ＣＭＯＳ）レギュレータ回路であり得、ここで、ＮＭＯＳレギュレータは、ＰＭＯＳレギュレータに結合される。一態様では、ＰＭＯＳレギュレータは、ＮＭＯＳレギュレータに直列に（カスコードで）接続され得る。別の態様では、ＰＭＯＳレギュレータは、ＮＭＯＳレギュレータに並列に接続され得る。レギュレータ回路は、ＣＭＯＳレギュレータ回路のためにＨＶモード又はＬＶモードを選択的に選ぶための切替え回路に接続され得る。一般に、ＶＣＯの場合、より低い引込み効果及びより良好な位相ノイズ性能の観点から、より良好な性能のために、ＨＶモードが使用され得る。しかしながら、ＨＶモードは、より高い電力消費を引き起こし得る。ＬＶモードは一般に、ＨＶモードよりも低い電力消費を引き起こす。ＨＶモードではＶＣＯが電磁気（ＥＭ）結合に対してそれ程敏感でないことに留意されたい。一態様では、切替え回路は、ＰＭＯＳレギュレータに対してＨＶモードを選択し、ＮＭＯＳレギュレータをバイパスし得る。別の態様では、ＬＶモードの場合、切替え回路は、ＮＭＯＳレギュレータを選択してＰＭＯＳレギュレータをバイパスし得るか、又はＰＭＯＳレギュレータ及びＮＭＯＳレギュレータの両方を選択し得る。加えて、ＰＭＯＳレギュレータ及びＮＭＯＳレギュレータが、異なる入力インピーダンス及び出力インピーダンスを有することに留意されたい。ＰＭＯＳレギュレータは一般に、ＮＭＯＳレギュレータよりも低い入力インピーダンス及びそれよりも高い出力インピーダンスを有する。故に、一態様では、切替え回路は、ＶＣＯが周囲の構成要素ブロックへのアグレッサであるかビクティムであるかに依存して、ＰＭＯＳレギュレータ又はＮＭＯＳレギュレータの何れかを選択するために使用され得る。例えば、切替え回路は、ＶＣＯが、（例えば、周囲の構成要素ブロックを引き込むことによって）周囲の構成要素ブロックに影響を及ぼし得るアグレッサである場合、ＰＭＯＳレギュレータを選択し得る。例えば、切替え回路は、ＶＣＯが、（例えば、周囲の構成要素ブロックによって引き込まれることによって）周囲の構成要素ブロックから影響を受け得るビクティムである場合、ＮＭＯＳレギュレータを選択し得る。直列に接続されたＰＭＯＳレギュレータ及びＮＭＯＳレギュレータの両方を選択することがまた、周囲の構成要素ブロックに影響を及ぼすこと及び／又はそれらから影響を受けることからの分離を提供するであろうことに更に留意されたい。

[0051]図６Ａ−６Ｂは、ＣＭＯＳレギュレータの例となる構造である。図６Ａは、ＰＭＯＳレギュレータ６０４及びＮＭＯＳレギュレータ６０６が直列に接続されるＣＭＯＳレギュレータの例となる構造６００である。具体的には、切替え回路６０２は、ＮＭＯＳレギュレータ６０６に直列に接続されるＰＭＯＳレギュレータ６０４に接続される。切替え回路６０２は、ＬＶモード及びＨＶモードのうちの１つを選択するように構成される。上で説明したように、例えば、ＬＶモードは、非ＧＳＭモードの場合に低電圧を供給するために使用され、ＨＶモードは、ＧＳＭモードの場合に高電圧を供給するために使用される。示されてはいないが、別の例では、ＰＭＯＳレギュレータ６０４及びＮＭＯＳレギュレータ６０６の順序は、図６Ａの例となる構造６００とは異なり得る。ＣＭＯＳレギュレータは、ＰＭＯＳレギュレータ及びＮＭＯＳレギュレータを含む。図６Ｂは、ＰＭＯＳレギュレータ６５４及びＮＭＯＳレギュレータ６５８が並列に接続されるＣＭＯＳレギュレータの例となる構造６５０である。具体的には、第１の切替え回路６５２は、ＰＭＯＳレギュレータ６５４に接続され、第２の切替え回路６５６は、ＮＭＯＳレギュレータ６５８に接続され、ここで、ＰＭＯＳレギュレータ６５４及びＮＭＯＳレギュレータ６５８は、並列に接続される。上で説明したように、例えば、ＬＶモードは、非ＧＳＭモードの場合に低電圧を供給するために使用され、ＨＶモードは、ＧＳＭモードの場合に高電圧を供給するために使用される。故に、ＬＶモードが使用される場合、第１の切替え回路６５２及び第２の切替え回路６５６の両方は、低電圧を提供するように構成される。ＨＶモードが使用される場合、第１の切替え回路６５２及び第２の切替え回路６５６の両方は、高電圧を提供するように構成される。

[0052]図７は、カスコードＣＭＯＳレギュレータを含む例となる回路図７００である。具体的には、切替え回路７１０は、ＰＭＯＳレギュレータ７３０及びＮＭＯＳレギュレータ７５０を含むＣＭＯＳレギュレータに接続され、ここで、ＰＭＯＳレギュレータ７３０及びＮＭＯＳレギュレータ７５０は、直列（カスコード）に接続される。ＣＭＯＳレギュレータは、ＮＭＯＳレギュレータ７５０を介してＶＣＯ回路７７０に接続される。ＶＣＯ回路７７０は、図２のＶＣＯ２７４又はＶＣＯ２８４と等しいだろう。ＶＣＯ回路７７０は、７７２において低周波数（ＬＦ）ＶＣＯ出力を、７７４において高周波数（ＨＦ）ＶＣＯ出力を有し得る。ある態様では、切替え回路７１０は、ＣＭＯＳレギュレータに対して、ＨＶモードの電圧又はＬＶモードの電圧の何れかを選択的に供給し得る。図７の例では、切替え回路７１０は、１．６ＶのＨＶモード電圧又は０．９５ＶのＬＶモード電圧をＣＭＯＳレギュレータに供給し得る。切替え回路７１０は、以下のような様々な要因に依存して、ＨＶモードの電圧又はＬＶモードの電圧の何れかを選択的に供給し得る。ＨＶモードは、ＬＶモードよりも良好なＶＣＯ位相ノイズ及び振幅に加え、それよりも良好なＶＣＯバッファ位相ノイズ及び振幅を提供し得る。ＬＶモードは、ＨＶモードよりも少ない電力消費をもたらし得る。ＣＭＯＳレギュレータに供給される電圧の電源電圧ドメインは、より低い供給結合（supply coupling）を受けるように構成される。ＶＣＯが、ＨＶモードでは、ＥＭ結合に対してＬＶモードよりも敏感でないことにも留意されたい。

[0053]ある態様では、ＮＭＯＳレギュレータ７５０は、１０００ＭＨｚにおいて、ＰＭＯＳレギュレータ７３０よりも良好なＰＳＲＲを有する。ある態様では、ＰＭＯＳレギュレータ７３０は、（例えば、ＧＳＭ、ＨＶ及び低いＰＭＯＳレギュレータＢＷにおいて）１００ＭＨｚではＮＭＯＳレギュレータ７５０よりも良好なノイズ性能（例えば、低ノイズ）を有し得る。図７の例では、ＰＭＯＳレギュレータ７３０は、Ｖｄｄ＝５０ｍＶを出力することができる。図７の例では、ＮＭＯＳレギュレータ７５０は、１００ｍＶ低下を伴って、１ＭＨｚにおいて１００ｄＢのＰＳＲＲを達成することができる。例えば、ＮＭＯＳレギュレータ７５０は、ＰＦＭスパーに対して、１ＭＨｚにおいて１００ｄＢのＰＳＲＲを達成するために、二段式ＯＴＡ及びポールキャンセレーション機能を有する。

[0054]図８は、バッファ回路を含む例となる回路図８００である。例となる回路図８００では、切替え回路８１０は、バッファ回路８３０に接続される。ある態様では、切替え回路８１０は、ＨＶモード又はＬＶモードの何れかを選択的に提供し得る。バッファ回路８３０は、図７のＶＣＯ回路７７０のようなＶＣＯからの出力を受け、それら出力をバッファする。故に、バッファ回路８３０は、図７のＶＣＯ回路７７０に接続され得る。例えば、バッファ回路８３０へのＬＦ ＶＣＯ入力８３２は、図７のＬＦ ＶＣＯ出力７７２からのものであり得、バッファ回路８３０へのＨＦ ＶＣＯ入力８３４は、図７のＨＦ ＶＣＯ出力７７４からのものであり得る。

[0055]図９は、本開示に係る、システムレベルにおける例となる回路構造９００である。例となる回路構造９００は、送信（ＴＸ）ＶＣＯレギュレータ９０２、第１の受信（ＲＸ）キャリアアグリゲーション（ＣＡ）レギュレータ９０４及び第２のＲＸ ＣＡレギュレータ９０６を含む。第１のＲＸ ＣＡレギュレータ９０４は、第１の周波数においてキャリアアグリゲーションを受信するためのものであり、第２のＲＸ ＣＡレギュレータ９０６は、第２の周波数においてキャリアアグリゲーションを受信するためのものである。ＴＸ ＶＣＯレギュレータ９０２、第１のＲＸ ＣＡレギュレータ９０４及び第２のＲＸ ＣＡレギュレータ９０６の各１つは、ＮＭＯＳレギュレータに結合されたＰＭＯＳレギュレータを有するＣＭＯＳレギュレータ構造を含む。

[0056]図１０Ａは、ＶＣＯにおける様々なケースのＰＳＳＲ値の例となるＰＳＳＲプロット１０００である。ＰＳＳＲプロット１０００は、二段式ＯＴＡレギュレータ回路が、一段式ＯＴＡレギュレータのＰＳＳＲプロットよりも、−１００ｄＢという望ましいＰＳＳＲに近いＰＳＳＲプロットをＶＣＯに提供することを例示する。故に、１００ｋＨＺにおける１００ｄＢのＰＳＲＲは、二段式ＯＴＡレギュレータによって達成される。更に、図１０Ａによれば、ＶＣＯはまた、二段式ＯＴＡレギュレータが使用されるとき、５０ｄＢの改善を受け得る。図１０Ｂは、ＶＣＯにおける様々なケースのノイズ値の例となるノイズプロット１０５０である。例となるノイズプロット１０５０によれば、一段式ＯＴＡレギュレータのノイズプロットがスパー１０５２及び１０５４を有するのに対して、二段式ＯＴＡレギュレータのノイズプロットは、何れのスパーも有さない。故に、ＶＣＯは、二段式ＯＴＡレギュレータが使用されるとき、スパー低減を経験する。加えて、ＶＣＯ ＶＤＤが、高供給ドメイン（high-supply domain）に切り替わると、４−５ｄＢの基準サイドバンド（ＲＳＢ）改善がもたらされ得る。

[0057]図１１は、レギュレータ回路による方法のフローチャート１１００である。方法は、レギュレータ回路（例えば、レギュレータ回路６００，６５０、装置１２０２／１２０２’）によって実行され得る。１１０２において、レギュレータ回路は、第１の電圧レギュレータへの第１の入力電圧を、第１の電圧レギュレータを介して調整し、第１の電圧レギュレータは、ＰＭＯＳを含む。１１０４において、レギュレータ回路は、第２の電圧レギュレータへの第２の入力電圧を、第２の電圧レギュレータを介して調整し、第２の電圧レギュレータは、ＮＭＯＳを含み、ここにおいて、第１の電圧レギュレータは、第２の電圧レギュレータに接続される。１１０６において、レギュレータ回路は、第１の電圧レギュレータ又は第２の電圧レギュレータのうちの少なくとも１つを、切替え回路を介して選択的にアクティブにする。ある態様では、第１の電圧レギュレータ又は第２の電圧レギュレータのうちの少なくとも１つは、ノイズに基づいて選択的にアクティブにされる。

[0058]図１２は、例示的な装置１２０２内の異なるモジュール／手段／構成要素間のデータフローを例示する概念的なデータフロー図１２００である。装置は、レギュレータ回路であり得る。装置は、第１の電圧レギュレータモジュール１２０４と、第２の電圧レギュレータモジュール１２０６と、切替えモジュール１２０８とを含む。

[0059]第１の電圧レギュレータモジュール１２０４は、第１の電圧レギュレータモジュール１２０４への第１の入力電圧を調整する。ある態様では、第１の電圧レギュレータモジュール１２０４は、ＰＭＯＳを含む。第２の電圧レギュレータモジュール１２０６は、第２の電圧レギュレータモジュール１２０６への第２の入力電圧を調整する。ある態様では、第２の電圧レギュレータモジュール１２０６は、ＮＭＯＳを含む。ある態様では、第１の電圧レギュレータは、第２の電圧レギュレータに接続される。切替えモジュール１２０８は、第１の電圧レギュレータモジュール１２０４及び第２の電圧レギュレータモジュール１２０６のうちの少なくとも１つを選択的にアクティブにする。ある態様では、第１の電圧レギュレータモジュール１２０４及び第２の電圧レギュレータ１２０６うちの少なくとも１つは、ノイズに基づいて選択的にアクティブにされる。

[0060]装置は、上述された図１１のフローチャートにおけるアルゴリズムのブロックの各々を実行する追加のモジュールを含み得る。このように、上述された図１１のフローチャートにおける各ブロックはモジュールによって実行され得、装置は、これらモジュールのうちの１つ又は複数を含み得る。モジュールは、説明されたプロセス／アルゴリズムを実行するように特に構成されるか、説明されたプロセス／アルゴリズムを行うように構成されたプロセッサによって実装されるか、プロセッサによる実装のためにコンピュータ読取可能な媒体内に格納されるか、又はそれらの何等かの組み合わせである、１つ又は複数のハードウェア構成要素であり得る。

[0061]図１３は、処理システム１３１４を用いる装置１２０２’のためのハードウェア実装形態の例を例示する図１３００である。処理システム１３１４は、概してバス１３２４と表されるバスアーキテクチャを用いて実装され得る。バス１３２４は、処理システム１３１４の特定の用途と設計制約全体に依存して、任意の数の相互接続バス及びブリッジを含み得る。バス１３２４は、プロセッサ１３０４、モジュール１２０４，１２０６，１２０８及びコンピュータ読取可能な媒体／メモリ１３０６で表される、１つ又は複数のプロセッサ及び／又はハードウェアモジュールを含む様々な回路を互いにリンクさせる。バス１３２４はまた、タイミングソース、周辺機器、電圧レギュレータ及び電力管理回路のような様々な他の回路をリンクさせ得るが、これらは、当技術分野では周知であるためこれ以上説明されないであろう。

[0062]処理システム１３１４は、トランシーバ１３１０に結合され得る。トランシーバ１３１０は、１つ又は複数のアンテナ１３２０に結合される。トランシーバ１３１０は、伝送媒体を通して様々な他の装置と通信するための手段を提供する。トランシーバ１３１０は、１つ又は複数のアンテナ１３２０から信号を受け、受けた信号から情報を抽出し、抽出された情報を処理システム１３１４に提供する。加えて、トランシーバ１３１０は、処理システム１３１４から情報を受け、受けた情報に基づいて、１つ又は複数のアンテナ１３２０に適用される信号を生成する。処理システム１３１４は、コンピュータ読取可能な媒体／メモリ１３０６に結合されたプロセッサ１３０４を含む。プロセッサ１３０４は、コンピュータ読取可能な媒体／メモリ１３０６に格納されたソフトウェアの実行を含む、汎用処理を担う。ソフトウェアは、プロセッサ１３０４によって実行されると、任意の特定の装置に関して先に述べた様々な機能を実行することを処理システム１３１４に行わせる。コンピュータ読取可能な媒体／メモリ１３０６はまた、ソフトウェアを実行するときにプロセッサ１３０４によって操作されるデータを格納するために使用され得る。処理システムは、モジュール１２０４，１２０６及び１２０８のうちの少なくとも１つを更に含む。これらのモジュールは、プロセッサ１３０４で実行しており、コンピュータ読取可能な媒体／メモリ１３０６に存在し／格納されたソフトウェアモジュールであるか、プロセッサ１３０４に結合された１つ又は複数のハードウェアモジュールであるか、又はそれらの何等かの組み合わせであり得る。

[0063]一構成では、装置１２０２／１２０２’は、第１の入力電圧を調整するための手段への第１の入力電圧を調整するための手段と、ここで、第１の入力電圧を調整するための手段は、ＰＭＯＳを含む、第２の電圧を調整するための手段への第２の入力電圧を調整するための手段と、ここで、第２の電圧を調整するための手段は、ＮＭＯＳを含み、第１の入力電圧を調整するための手段は、第２の電圧を調整するための手段に接続される、第１の入力電圧を調整するための手段又は第２の電圧を制御するための手段のうちの少なくとも１つを選択的にアクティブにするための手段とを含む。ある態様では、選択的にアクティブにするための手段は、第１の入力電圧を調整するための手段及び第２の電圧を調整するための手段のうちの少なくとも１つを、ノイズに基づいて選択的にアクティブにするように構成される。前述の手段は、前述の手段によって説明された機能を実行するように構成された、装置１２０２の前述のモジュール及び／又は装置１２０２’の処理システム１３１４のうちの１つ又は複数であり得る。

[0064]開示されたプロセスにおけるステップの特定の順序又は序列が例示的なアプローチの一例であることは理解されるべきである。設計の選好に基づいて、これらのプロセスにおけるステップの特定の順序又は序列が並べ替えられ得ることは理解される。更に、幾つかのステップは組み合されるか又は省略され得る。添付の方法の請求項は、様々なステップの要素を１つの例示的な順序で示すが、それらが提示された特定の順序又は序列に限定されることは意味されない。

[0065]先の説明は、当業者による、本明細書に説明された様々な態様の実施を可能にするために提供される。これらの態様に対する様々な修正は、当業者には容易に明らかとなり、本明細書において定義された包括的な原理は、他の態様に適用され得る。故に、特許請求の範囲は、本明細書で示された態様に限定されることを意図しておらず、特許請求の範囲の文言と一致する全範囲が付与されるべきものであり、ここにおいて、単数形の要素への参照は、そのように明記されていない限り、「１つ及び１つのみ」を意味することを意図するものではなく、「１つ又は複数」を意味する。別途明記されていない限り、「何等かの／幾つかの」という用語は、１つ又は複数を指す。当業者に知られているか又は後に知られることとなる、本開示全体にわたって説明された様々な態様の要素と構造的及び機能的に同等なものは全て、参照によって本明細書に明確に組み込まれ、そして特許請求の範囲によって包含されることが意図される。更に、本明細書に開示されたものは何れも、そのような開示が特許請求の範囲に明示的に記載されているかどうかに関わらず、公に献呈されることを意図するものではない。何れの請求項の要素も、その要素が「〜ための手段」という表現を使用して明記されていない限り、ミーンズプラスファンクション（means plus function）として解釈されるべきではない。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
レギュレータ回路であって、
第１の電圧レギュレータへの第１の入力電圧を調整するための前記第１の電圧レギュレータと、ここで、前記第１の電圧レギュレータは、Ｐ型金属酸化膜半導体（ＰＭＯＳ）を含み、
第２の電圧レギュレータへの第２の入力電圧を調整するための前記第２の電圧レギュレータと、ここで、前記第２の電圧レギュレータは、Ｎ型金属酸化膜半導体（ＮＭＯＳ）を含み、前記第１の電圧レギュレータは、前記第２の電圧レギュレータに接続され、
前記第１の電圧レギュレータ又は前記第２の電圧レギュレータのうちの少なくとも１つを選択的にアクティブにするための切替え回路と
を備えるレギュレータ回路。
［Ｃ２］
前記切替え回路は、前記第１の電圧レギュレータ又は前記第２の電圧レギュレータのうちの少なくとも１つを、ノイズに基づいて選択的にアクティブにする、Ｃ１に記載のレギュレータ回路。
［Ｃ３］
前記第１の電圧レギュレータ及び前記第２の電圧レギュレータは、直列に接続される、Ｃ１に記載のレギュレータ回路。
［Ｃ４］
前記第１の電圧レギュレータ及び前記第２の電圧レギュレータは、並列に接続される、Ｃ１に記載のレギュレータ回路。
［Ｃ５］
前記第１の電圧レギュレータは、２つの段において前記第１の入力電圧を増幅するための二段式増幅器回路を含む、Ｃ１に記載のレギュレータ回路。
［Ｃ６］
前記第２の電圧レギュレータは、２つの段において前記第２の入力電圧を増幅するための二段式増幅器回路を含む、Ｃ１に記載のレギュレータ回路。
［Ｃ７］
前記第２の電圧レギュレータは、ポールキャンセレーション回路を含む、Ｃ１に記載のレギュレータ回路。
［Ｃ８］
前記第２の電圧レギュレータは、キャパシタ及び抵抗器を含み、前記抵抗器の一端は、前記キャパシタに接続され、前記抵抗器の別の端は、前記ＮＭＯＳのソースに接続される、Ｃ１に記載のレギュレータ回路。
［Ｃ９］
前記第１の電圧レギュレータ及び前記第２の電圧レギュレータは、入力電圧調整の程度を変更するように調節可能である、Ｃ１に記載のレギュレータ回路。
［Ｃ１０］
前記第１の電圧レギュレータ及び前記第２の電圧レギュレータは、異なる入力インピーダンス及び出力インピーダンスを有する、Ｃ１に記載のレギュレータ回路。
［Ｃ１１］
レギュレータ回路による方法であって、
第１の電圧レギュレータへの第１の入力電圧を、前記第１の電圧レギュレータを介して調整することと、ここで、前記第１の電圧レギュレータは、Ｐ型金属酸化膜半導体（ＰＭＯＳ）を含む、
第２の電圧レギュレータへの第２の入力電圧を、前記第２の電圧レギュレータを介して調整することと、ここで、前記第２の電圧レギュレータは、Ｎ型金属酸化膜半導体（ＮＭＯＳ）を含み、前記第１の電圧レギュレータは、前記第２の電圧レギュレータに接続され、
前記第１の電圧レギュレータ又は前記第２の電圧レギュレータのうちの少なくとも１つを、切替え回路を介して選択的にアクティブにすることと
を備える方法。
［Ｃ１２］
前記第１の電圧レギュレータ又は前記第２の電圧レギュレータのうちの前記少なくとも１つは、ノイズに基づいて選択的にアクティブにされる、Ｃ１１に記載の方法。
［Ｃ１３］
レギュレータ回路であって、
第１の入力電圧を調整するための手段への前記第１の入力電圧を調整するための前記手段と、ここで、前記第１の入力電圧を調整するための前記手段は、Ｐ型金属酸化膜半導体（ＰＭＯＳ）を含み、
第２の電圧を調整するための手段への前記第２の入力電圧を調整するための前記手段と、ここで、前記第２の電圧を調整するための前記手段は、Ｎ型金属酸化膜半導体（ＮＭＯＳ）を含み、前記第１の入力電圧を調整するための前記手段は、前記第２の電圧を調整するための前記手段に接続され、
前記第１の入力電圧を調整するための前記手段又は前記第２の電圧を調整するための前記手段のうちの少なくとも１つを選択的にアクティブにするための手段と
を備えるレギュレータ回路。
［Ｃ１４］
選択的にアクティブにするための前記手段は、前記第１の入力電圧を調整するための前記手段又は前記第２の電圧を調整するための前記手段のうちの少なくとも１つを、ノイズに基づいて選択的にアクティブにするように構成される、Ｃ１３に記載のレギュレータ回路。

Claims (9)

1. 電圧制御型発振器（ＶＣＯ）レギュレータ回路であって、
   第１の電圧レギュレータへの第１の入力電圧を調整するための前記第１の電圧レギュレータと、ここで、前記第１の電圧レギュレータは、Ｐ型金属酸化膜半導体（ＰＭＯＳ）パス素子を含み、
   第２の電圧レギュレータへの第２の入力電圧を調整するための前記第２の電圧レギュレータと、ここで、前記第２の電圧レギュレータは、Ｎ型金属酸化膜半導体（ＮＭＯＳ）パス素子を含み、前記第１の電圧レギュレータは、前記第２の電圧レギュレータに接続される、
   を備え、
   電圧モードを選択し、選択された前記電圧モードに基づいて、前記第１の電圧レギュレータ又は前記第２の電圧レギュレータのうちの少なくとも１つを選択的にアクティブにするための切替え回路
   をさらに備えることを特徴とし、
   前記切替え回路は、前記ＶＣＯレギュレータ回路に接続されたＶＣＯの影響に基づいて前記電圧モードを選択するように、及び、前記影響に基づいて前記第１の電圧レギュレータ又は前記第２の電圧レギュレータのうちの前記少なくとも１つを選択的にアクティブにするように構成される、レギュレータ回路。
2. 前記第１の電圧レギュレータ及び前記第２の電圧レギュレータは、直列に接続される、請求項１に記載のレギュレータ回路。
3. 前記第１の電圧レギュレータ及び前記第２の電圧レギュレータは、並列に接続される、請求項１に記載のレギュレータ回路。
4. 前記第１の電圧レギュレータは、２つの段において前記第１の入力電圧を増幅するための二段式増幅器回路を含む、請求項１に記載のレギュレータ回路。
5. 前記第２の電圧レギュレータは、２つの段において前記第２の入力電圧を増幅するための二段式増幅器回路を含む、請求項１に記載のレギュレータ回路。
6. 前記第２の電圧レギュレータは、ポールキャンセレーション回路を含む、請求項１に記載のレギュレータ回路。
7. 前記第２の電圧レギュレータは、キャパシタ及び抵抗器を含み、前記抵抗器の一端は、前記キャパシタに接続され、前記抵抗器の別の端は、前記ＮＭＯＳパス素子のソースに接続される、請求項１に記載のレギュレータ回路。
8. 前記第１の電圧レギュレータ及び前記第２の電圧レギュレータは、異なる入力インピーダンス及び出力インピーダンスを有する、請求項１に記載のレギュレータ回路。
9. 電圧制御型発振器（ＶＣＯ）レギュレータ回路による方法であって、
   第１の電圧レギュレータへの第１の入力電圧を、前記第１の電圧レギュレータを介して調整することと、ここで、前記第１の電圧レギュレータは、Ｐ型金属酸化膜半導体（ＰＭＯＳ）パス素子を含む、
   第２の電圧レギュレータへの第２の入力電圧を、前記第２の電圧レギュレータを介して調整することと、ここで、前記第２の電圧レギュレータは、Ｎ型金属酸化膜半導体（ＮＭＯＳ）素子を含み、前記第１の電圧レギュレータは、前記第２の電圧レギュレータに接続される、
   を備え、
   選択された電圧モードに基づいて、前記第１の電圧レギュレータ又は前記第２の電圧レギュレータのうちの少なくとも１つを選択的にアクティブにするために、切替え回路を介して、前記電圧モードを選択すること
   をさらに備えることを特徴とし、
   前記電圧モードは、前記ＶＣＯレギュレータ回路に接続されたＶＣＯの影響に基づいて、及び、前記影響に基づいて前記第１の電圧レギュレータ又は前記第２の電圧レギュレータのうちの前記少なくとも１つを選択的にアクティブにために、選択される、
   方法。

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