JP6625564B2 - コモンモード補償を用いた差動モード帯域幅拡張技法 - Google Patents

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Description

関連出願の相互参照
[0001]本出願は、その全体が参照により本明細書に明確に組み込まれる、２０１４年５月２１日に出願された「Differential mode bandwidth extension technique with common mode compensation」と題する米国仮出願第６２／００１，５７４号、および２０１４年９月１６日に出願された「DIFFERENTIAL MODE BANDWIDTH EXTENSION TECHNIQUE WITH COMMON MODE COMPENSATION」と題する米国特許出願第１４／４８７，６５４号の利益を主張する。
[0002]本開示は、一般に通信システムに関し、より詳細には、コモンモード補償を用いた差動モード帯域幅拡張技法に関する。
[0003]ワイヤレスデバイス（たとえば、セルラーフォンまたはスマートフォン）は、ワイヤレス通信システムとの双方向通信のためのデータを送信および受信し得る。ワイヤレスデバイスは、データ送信のための送信機と、データ受信のための受信機とを含み得る。データ送信では、送信機は、被変調無線周波数（ＲＦ）信号を取得するために送信局部発振器（ＬＯ：local oscillator）信号をデータで変調し、所望の出力電力レベルを有する出力ＲＦ信号を取得するために被変調ＲＦ信号を増幅し、アンテナを介して出力ＲＦ信号を基地局に送信し得る。さらに、送信機は、相互コンダクタンス（ｇm）回路に結合され得る、デジタルアナログ変換器（ＤＡＣ：digital-to-analog converter）を含み得る。ＤＡＣは、送信される出力ＲＦ信号の生成を支援し得る。
[0004]ＤＡＣは、デジタル信号を、対応する電流または対応するアナログ電圧に変換する（たとえば、４ビットＤＡＣは、０１１０のデジタル信号など、４ビットのデジタルワードを変換する）。４ビットＤＡＣは、各可能なデジタル値について、異なるアナログ電圧値、または異なる量の電流を生成する。すなわち、４ビットＤＡＣは、００００から１１１１までのデジタル信号の各値について、異なる電流またはアナログ電圧を生成する。
[0005]本開示の一態様では、方法および装置が提供される。本装置は、回路の正味キャパシタンスを調整するための容量性要素であり得る。本装置は、回路に結合されるように構成され得る。本装置は、回路のコモンモードループ帯域幅調整と差動ループ帯域幅調整とを分離するように回路の正味キャパシタンスを調整するように構成され得る。容量性要素は、回路の差動ノードに結合されるように構成された交差結合されたキャパシタのペアと、それぞれのキャパシタに結合された負利得バッファのペアとを含み得る。
[0006]本開示の一態様では、方法および装置が提供される。本装置は、回路に結合されるように構成され、回路のコモンモードループ帯域幅調整と差動ループ帯域幅調整とを分離するように回路の正味キャパシタンスを調整するように構成された容量性要素であり得る。容量性要素は、交差結合されたトランジスタのペアと、キャパシタのペアと、ダイオード接続トランジスタのペアとを含み得る。トランジスタの各々は、接地に結合されたソース電極と、ドレイン電極と、ゲート電極とを含み得る。キャパシタのペアは、交差結合されたトランジスタの各々のドレイン電極に結合された第１の電極と、交差結合されたトランジスタの反対側の各々のゲート電極に結合された第２の電極とを含み得る。ダイオード接続トランジスタのペアはそれぞれ、交差結合されたトランジスタの各々のドレイン電極に結合されたソース電極を含み得る。
[0007]本開示の一態様では、方法および装置が提供される。本装置は信号を増幅し得る。本装置は、演算増幅器と、演算増幅器に結合された容量性要素とを含み得る。容量性要素は、第１のモードで演算増幅器の寄生キャパシタンスを少なくとも部分的にネゲートするように構成され得、第２のモードで追加のキャパシタンスを与えるように構成され得る。容量性要素は、回路の差動ノードに結合されるように構成された交差結合されたキャパシタのペアと、それぞれのキャパシタに結合された負利得バッファのペアとを含み得る。容量性要素は、演算増幅器のコモンモードループ帯域幅調整と差動ループ帯域幅調整とを分離するように構成され得る。
[0008]本開示の一態様では、方法および装置が提供される。本装置は、回路のコモンモードループ帯域幅調整と差動ループ帯域幅調整とを分離し得る。本装置は、容量性要素を用いて、回路の正味キャパシタンスを調整するための手段を含み得る。容量性要素は、回路の差動ノードに結合されるように構成された交差結合されたキャパシタのペアと、それぞれのキャパシタに結合された負利得バッファのペアとを含み得る。
[0009]本開示の一態様では、方法および装置が提供される。本装置は、回路のコモンモードループ帯域幅調整と差動ループ帯域幅調整とを分離し得る。本装置は、容量性要素を用いて、回路の正味キャパシタンスを調整するための手段を含み得る。容量性要素は、交差結合されたトランジスタのペアと、キャパシタのペアと、ダイオード接続トランジスタのペアとを含み得る。交差結合されたトランジスタのペアはそれぞれ、接地に結合されたソース電極と、ドレイン電極と、ゲート電極とを含み得る。キャパシタのペアはそれぞれ、交差結合されたトランジスタの各々のドレイン電極に結合された第１の電極と、交差結合されたトランジスタの反対側の各々のゲート電極に結合された第２の電極とを含み得る。ダイオード接続トランジスタのペアはそれぞれ、交差結合されたトランジスタの各々のドレイン電極に結合されたソース電極を含み得る。
[0010]本開示の一態様では、方法および装置が提供される。本方法は、回路のコモンモードループ帯域幅調整と差動ループ帯域幅調整とを分離することを含み得る。本方法は、容量性要素を用いて、コモンモードで回路のキャパシタンスを増加させることをさらに含み得る。容量性要素は、回路の差動ノードに結合されるように構成された交差結合されたキャパシタのペアを含み得る。容量性要素は、それぞれのキャパシタに結合された負利得バッファのペアをさらに含み得る。
[0011]本開示の一態様では、方法および装置が提供される。本方法は、容量性要素を用いて回路の正味キャパシタンスを調整することを含み得る。容量性要素は、回路の差動ノードに結合されるように構成された交差結合されたキャパシタのペアを含み得る。容量性要素は、それぞれのキャパシタに結合された負利得バッファのペアをさらに含み得る。本方法は、回路のコモンモードループ帯域幅調整と差動ループ帯域幅調整とを分離するように回路の正味キャパシタンスを調整することをさらに含み得る。
[0012]異なるワイヤレス通信システムと通信するワイヤレスデバイスを示す図。 [0013]ワイヤレスデバイスのブロック図。 [0014]ＤＡＣに結合された負相互コンダクタンス（ｇm）回路を示す図。 [0015]Ｒ−２Ｒ構造の４ビットＤＡＣを示す図。 [0016]相互コンダクタンス（ｇm）回路の図。 [0017]例示的な実施形態による、負キャパシタンス要素に結合された相互コンダクタンス（ｇm）回路の図。 [0018]例示的な実施形態による、負バッファの概略図。 [0019]例示的な実施形態による、相互コンダクタンス（ｇm）回路の概略図。 [0020]回路のコモンモードループ帯域幅調整と差動ループ帯域幅調整とを分離する方法のフローチャート。
[0021]添付の図面に関して以下に記載する発明を実施するための形態は、様々な構成を説明するものであり、本明細書で説明する概念が実施され得る構成のみを表すものではない。発明を実施するための形態は、様々な概念の完全な理解を与えるための具体的な詳細を含む。ただし、これらの概念はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。いくつかの事例では、そのような概念を不明瞭にしないように、よく知られている構造および構成要素をブロック図の形式で示す。「例示的」という用語は、本明細書では、「例、事例、または例示の働きをすること」を意味するために使用する。「例示的」として本明細書で説明するいかなる設計も、必ずしも他の設計よりも好ましいまたは有利であると解釈されるべきであるとは限らない。
[0022]次に、様々な装置および方法に関して電気通信システムのいくつかの態様を提示する。これらの装置および方法について、以下の発明を実施するための形態において説明し、（「要素」と総称される）様々なブロック、モジュール、構成要素、回路、ステップ、プロセス、アルゴリズムなどによって添付の図面に示す。これらの要素は、電子ハードウェア、コンピュータソフトウェア、またはそれらの任意の組合せを使用して実装され得る。そのような要素がハードウェアとして実装されるか、ソフトウェアとして実装されるかは、特定の適用例および全体的なシステムに課される設計制約に依存する。
[0023]例として、要素、または要素の任意の部分、または要素の任意の組合せは、１つまたは複数のプロセッサを含む「処理システム」を用いて実装され得る。プロセッサの例としては、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブル論理デバイス（ＰＬＤ）、状態機械、ゲート論理、個別ハードウェア回路、および本開示全体にわたって説明する様々な機能を実行するように構成された他の好適なハードウェアがある。処理システム中の１つまたは複数のプロセッサはソフトウェアを実行し得る。ソフトウェアは、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語などの名称にかかわらず、命令、命令セット、コード、コードセグメント、プログラムコード、プログラム、サブプログラム、ソフトウェアモジュール、アプリケーション、ソフトウェアアプリケーション、ソフトウェアパッケージ、ルーチン、サブルーチン、オブジェクト、実行ファイル、実行スレッド、プロシージャ、関数などを意味すると広く解釈されたい。
[0024]したがって、１つまたは複数の例示的な実施形態では、説明する機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装され得る。ソフトウェアで実装される場合、機能は、コンピュータ可読媒体上に記憶されるか、あるいはコンピュータ可読媒体上に１つまたは複数の命令またはコードとして符号化され得る。コンピュータ可読媒体はコンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、電子的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、コンパクトディスク（ＣＤ）ＲＯＭ（ＣＤ−ＲＯＭ）または他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態の所望のプログラムコードを搬送または記憶するために使用され得、コンピュータによってアクセスされ得る、任意の他の媒体を備えることができる。本明細書で使用するディスク（disk）およびディスク（disc）は、ＣＤ、レーザーディスク（登録商標）（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、およびフロッピー（登録商標）ディスク（disk）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザーで光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含まれるべきである。
[0025]図１は、異なるワイヤレス通信システム１２０、１２２と通信するワイヤレスデバイス１１０を示す図１００である。ワイヤレスシステム１２０、１２２はそれぞれ、符号分割多元接続（ＣＤＭＡ）システム、モバイル通信用グローバルシステム（ＧＳＭ（登録商標）：Global System for Mobile Communications）システム、ＬＴＥ（登録商標）システム、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）システム、または何らかの他のワイヤレスシステムであり得る。ＣＤＭＡシステムは、広帯域ＣＤＭＡ（ＷＣＤＭＡ（登録商標））、ＣＤＭＡ １Ｘまたはｃｄｍａ２０００、時分割同期符号分割多元接続（ＴＤ−ＳＣＤＭＡ：Time Division Synchronous Code Division Multiple Access）、またはＣＤＭＡの何らかの他のバージョンを実装し得る。ＴＤ−ＳＣＤＭＡは、ユニバーサル地上波無線アクセス（ＵＴＲＡ：Universal Terrestrial Radio Access）時分割複信（ＴＤＤ）１．２８Ｍｃｐｓオプションまたは低チップレート（ＬＣＲ）とも呼ばれる。ＬＴＥは、周波数分割複信（ＦＤＤ）と時分割複信（ＴＤＤ）の両方をサポートする。たとえば、ワイヤレスシステム１２０はＧＳＭシステムであり得、ワイヤレスシステム１２２はＷＣＤＭＡシステムであり得る。別の例として、ワイヤレスシステム１２０はＬＴＥシステムであり得、ワイヤレスシステム１２２はＣＤＭＡシステムであり得る。
[0026]簡単のために、図１００に、１つの基地局１３０と１つのシステムコントローラ１４０とを含むワイヤレスシステム１２０と、１つの基地局１３２と１つのシステムコントローラ１４２とを含むワイヤレスシステム１２２とを示す。概して、各ワイヤレスシステムは、任意の数の基地局と、ネットワークエンティティの任意のセットとを含み得る。各基地局は、基地局のカバレージ内のワイヤレスデバイスのための通信をサポートし得る。基地局は、ノードＢ、発展型ノードＢ（ｅＮＢ）、アクセスポイント、基地トランシーバ局、無線基地局、無線トランシーバ、トランシーバ機能、基本サービスセット（ＢＳＳ：basic service set）、拡張サービスセット（ＥＳＳ：extended service set）、または何らかの他の好適な用語で呼ばれることもある。ワイヤレスデバイス１１０は、ユーザ機器（ＵＥ）、モバイルデバイス、リモートデバイス、ワイヤレスデバイス、ワイヤレス通信デバイス、局、移動局、加入者局、モバイル加入者局、端末、モバイル端末、リモート端末、ワイヤレス端末、アクセス端末、クライアント、モバイルクライアント、モバイルユニット、加入者ユニット、ワイヤレスユニット、リモートユニット、ハンドセット、ユーザエージェント、または何らかの他の好適な用語で呼ばれることもある。ワイヤレスデバイス１１０は、セルラーフォン、スマートフォン、タブレット、ワイヤレスモデム、携帯情報端末（ＰＤＡ）、ハンドヘルドデバイス、ラップトップコンピュータ、スマートブック、ネットブック、コードレスフォン、ワイヤレスローカルループ（ＷＬＬ）局、または何らかの他の同様の機能デバイスであり得る。
[0027]ワイヤレスデバイス１１０は、ワイヤレスシステム１２０および／または１２２と通信することが可能であり得る。ワイヤレスデバイス１１０は、放送局１３４などの放送局から信号を受信することも可能であり得る。ワイヤレスデバイス１１０は、１つまたは複数のグローバルナビゲーション衛星システム（ＧＮＳＳ：global navigation satellite system）中の衛星１５０などの衛星から信号を受信することも可能であり得る。ワイヤレスデバイス１１０は、ＧＳＭ、ＷＣＤＭＡ、ｃｄｍａ２０００、ＬＴＥ、８０２．１１など、ワイヤレス通信のための１つまたは複数の無線技術をサポートし得る。「無線技術」、「無線アクセス技術」、「エアインターフェース」、および「規格」という用語は、互換的に使用され得る。
[0028]ワイヤレスデバイス１１０は、ダウンリンクおよびアップリンクを介してワイヤレスシステム中の基地局と通信し得る。ダウンリンク（または順方向リンク）は、基地局からワイヤレスデバイスへの通信リンクを指し、アップリンク（または逆方向リンク）は、ワイヤレスデバイスから基地局への通信リンクを指す。ワイヤレスシステムはＴＤＤおよび／またはＦＤＤを利用し得る。ＴＤＤでは、ダウンリンクとアップリンクとは同じ周波数を共有し、ダウンリンク送信とアップリンク送信とは、異なる時間期間において同じ周波数上で送られ得る。ＦＤＤでは、ダウンリンクとアップリンクとは別々の周波数を割り振られる。ダウンリンク送信は１つの周波数上で送られ得、アップリンク送信は別の周波数上で送られ得る。ＴＤＤをサポートするいくつかの例示的な無線技術は、ＧＳＭ、ＬＴＥ、およびＴＤ−ＳＣＤＭＡを含む。ＦＤＤをサポートするいくつかの例示的な無線技術は、ＷＣＤＭＡ、ｃｄｍａ２０００、およびＬＴＥを含む。
[0029]図２は、ワイヤレスデバイス１１０など、例示的なワイヤレスデバイスのブロック図２００である。ワイヤレスデバイスは、データプロセッサ／コントローラ２１０と、トランシーバ２１８と、アンテナ２９０とを含み、メモリ２１６をさらに含み得る。トランシーバ２１８は、双方向通信をサポートする送信機２２０と受信機２５０とを含む。送信機２２０および／または受信機２５０は、スーパーヘテロダインアーキテクチャまたは直接変換アーキテクチャを用いて実装され得る。スーパーヘテロダインアーキテクチャでは、信号が、受信機のために、複数の段においてＲＦとベースバンドとの間で、たとえば、１つの段においてＲＦから中間周波数（ＩＦ：intermediate frequency）に、次いで別の段においてＩＦからベースバンドに周波数変換される。ゼロＩＦアーキテクチャとも呼ばれる直接変換アーキテクチャでは、信号が、１つの段においてＲＦとベースバンドとの間で周波数変換される。スーパーヘテロダインアーキテクチャおよび直接変換アーキテクチャは、異なる回路ブロックを使用し、および／または異なる要件を有し得る。図２に示されている例示的な設計では、送信機２２０および受信機２５０は、直接変換アーキテクチャを用いて実装される。
[0030]送信経路では、データプロセッサ／コントローラ２１０は、送信されるべきデータを処理（たとえば、符号化および変調）し、そのデータをＤＡＣ２３０に与え得る。ＤＡＣ２３０はデジタル入力信号をアナログ出力信号に変換する。アナログ出力信号は、ＴＸベースバンド（低域）フィルタ２３２に与えられ、ＴＸベースバンド（低域）フィルタ２３２は、ＤＡＣ２３０による前のデジタルアナログ変換によって生じたイメージを除去するために、アナログ出力信号をフィルタ処理し得る。増幅器（ａｍｐ）２３４が、ＴＸベースバンドフィルタ２３２からの信号を増幅し、増幅されたベースバンド信号を与え得る。アップコンバータ（ミキサ）２３６が、増幅されたベースバンド信号と、ＴＸ ＬＯ信号生成器２７６からのＴＸ ＬＯ信号とを受信し得る。アップコンバータ２３６は、ＴＸ ＬＯ信号とともに、増幅されたベースバンド信号をアップコンバートし、アップコンバートされた信号を与え得る。フィルタ２３８が、周波数アップコンバージョンによって生じたイメージを除去するために、アップコンバートされた信号をフィルタ処理し得る。電力増幅器（ＰＡ）２４０が、所望の出力電力レベルを取得するためにフィルタ２３８からのフィルタ処理されたＲＦ信号を増幅し、出力ＲＦ信号を与え得る。出力ＲＦ信号は、デュプレクサ／スイッチプレクサ２６４を通してルーティングされ得る。
[0031]ＦＤＤでは、送信機２２０および受信機２５０は、送信機２２０のためのＴＸフィルタと受信機２５０のためのＲＸフィルタとを含み得る、デュプレクサ／スイッチプレクサ２６４に結合され得る。ＴＸフィルタは、送信帯域中の信号成分をパスし、受信帯域中の信号成分を減衰させるために、出力ＲＦ信号をフィルタ処理し得る。ＴＤＤでは、送信機２２０および受信機２５０はデュプレクサ／スイッチプレクサ２６４に結合され得る。デュプレクサ／スイッチプレクサ２６４は、アップリンク時間間隔中に送信機２２０からアンテナ２９０に出力ＲＦ信号をパスし得る。ＦＤＤとＴＤＤの両方では、デュプレクサ／スイッチプレクサ２６４は、ワイヤレスチャネルを介した送信のために、アンテナ２９０に出力ＲＦ信号を与え得る。
[0032]受信経路では、アンテナ２９０は、基地局および／または他の送信機局によって送信された信号を受信し得、受信ＲＦ信号を与え得る。受信ＲＦ信号は、デュプレクサ／スイッチプレクサ２６４を通してルーティングされ得る。ＦＤＤでは、デュプレクサ／スイッチプレクサ２６４内のＲＸフィルタは、受信帯域中の信号成分をパスし、送信帯域中の信号成分を減衰させるために、受信ＲＦ信号をフィルタ処理し得る。ＴＤＤでは、デュプレクサ／スイッチプレクサ２６４は、ダウンリンク時間間隔中にアンテナ２９０から受信機２５０に受信ＲＦ信号をパスし得る。ＦＤＤとＴＤＤの両方では、デュプレクサ／スイッチプレクサ２６４は受信機２５０に受信ＲＦ信号を与え得る。
[0033]受信機２５０内で、受信ＲＦ信号は、入力ＲＦ信号を取得するために、低雑音増幅器（ＬＮＡ）２５２によって増幅され、フィルタ２５４によってフィルタ処理され得る。ダウンコンバータ（ミキサ）２５６が、入力ＲＦ信号と、ＲＸ ＬＯ信号生成器２８６からのＲＸ ＬＯ信号とを受信し得る。ダウンコンバータ２５６は、ＲＸ ＬＯ信号とともに、入力ＲＦ信号をダウンコンバートし、ダウンコンバートされた信号を与え得る。ダウンコンバートされた信号は、アナログ入力信号を取得するために、増幅器２５８によって増幅され、ＲＸベースバンド（低域）フィルタ２６０によってさらにフィルタ処理され得る。アナログ入力信号はアナログデジタル変換器（ＡＤＣ）２６２に与えられる。ＡＤＣ２６２はアナログ入力信号をデジタル出力信号に変換する。デジタル出力信号はデータプロセッサ／コントローラ２１０に与えられる。
[0034]ＴＸ周波数シンセサイザ２７０がＴＸ位相ロックループ（ＰＬＬ）２７２とＶＣＯ２７４とを含み得る。ＶＣＯ２７４は所望の周波数におけるＴＸ ＶＣＯ信号を生成し得る。ＴＸ ＰＬＬ２７２は、データプロセッサ／コントローラ２１０からタイミング情報を受信し、ＶＣＯ２７４のための制御信号を生成し得る。制御信号は、ＴＸ ＶＣＯ信号のための所望の周波数を取得するようにＶＣＯ２７４の周波数および／または位相を調整し得る。ＴＸ周波数シンセサイザ２７０はＴＸ ＬＯ信号生成器２７６にＴＸ ＶＣＯ信号を与える。ＴＸ ＬＯ信号生成器は、ＴＸ周波数シンセサイザ２７０から受信されたＴＸ ＶＣＯ信号に基づいて、ＴＸ ＬＯ信号を生成し得る。
[0035]ＲＸ周波数シンセサイザ２８０がＲＸ ＰＬＬ２８２とＶＣＯ２８４とを含み得る。ＶＣＯ２８４は所望の周波数におけるＲＸ ＶＣＯ信号を生成し得る。ＲＸ ＰＬＬ２８２は、データプロセッサ／コントローラ２１０からタイミング情報を受信し、ＶＣＯ２８４のための制御信号を生成し得る。制御信号は、ＲＸ ＶＣＯ信号のための所望の周波数を取得するようにＶＣＯ２８４の周波数および／または位相を調整し得る。ＲＸ周波数シンセサイザ２８０はＲＸ ＬＯ信号生成器２８６にＲＸ ＶＣＯ信号を与える。ＲＸ ＬＯ信号生成器は、ＲＸ周波数シンセサイザ２８０から受信されたＲＸ ＶＣＯ信号に基づいて、ＲＸ ＬＯ信号を生成し得る。
[0036]ＬＯ信号生成器２７６、２８６はそれぞれ、周波数分割器、バッファなどを含み得る。ＬＯ信号生成器２７６、２８６は、それぞれＴＸ周波数シンセサイザ２７０およびＲＸ周波数シンセサイザ２８０によって与えられた周波数を分割する場合、周波数分割器と呼ばれることがある。ＰＬＬ２７２、２８２はそれぞれ、位相／周波数検出器、ループフィルタ、チャージポンプ、周波数分割器などを含み得る。各ＶＣＯ信号および各ＬＯ信号は、特定の基本周波数をもつ周期信号であり得る。ＬＯ生成器２７６、２８６からのＴＸ ＬＯ信号およびＲＸ ＬＯ信号は、ＴＤＤでは同じ周波数、またはＦＤＤでは異なる周波数を有し得る。ＶＣＯ２７４、２８４からのＴＸ ＶＣＯ信号およびＲＸ ＶＣＯ信号は、（たとえば、ＴＤＤでは）同じ周波数、または（たとえば、ＦＤＤまたはＴＤＤでは）異なる周波数を有し得る。
[0037]送信機２２０および受信機２５０における信号の調整は、増幅器、フィルタ、アップコンバータ、ダウンコンバータなどの１つまたは複数の段によって実行され得る。これらの回路は、図２に示されている構成とは異なって構成され得る。さらに、図２に示されていない他の回路も送信機２２０および受信機２５０において信号を調整するために使用され得る。たとえば、インピーダンス整合回路が、ＰＡ２４０の出力に、ＬＮＡ２５２の入力に、アンテナ２９０とデュプレクサ／スイッチプレクサ２６４との間などに配置され得る。また、図２中のいくつかの回路が省略され得る。たとえば、フィルタ２３８および／またはフィルタ２５４が省略され得る。トランシーバ２１８の全部または一部分が、１つまたは複数のアナログ集積回路（ＩＣ）、ＲＦ ＩＣ（ＲＦＩＣ）、混合信号ＩＣなどの上に実装され得る。たとえば、送信機２２０中のＴＸベースバンドフィルタ２３２からＰＡ２４０まで、受信機２５０中のＬＮＡ２５２からＲＸベースバンドフィルタ２６０まで、ＰＬＬ２７２、２８２、ＶＣＯ２７４、２８４、およびＬＯ信号生成器２７６、２８６は、ＲＦＩＣ上に実装され得る。ＰＡ２４０および場合によっては他の回路は、別個のＩＣまたは回路モジュール上にも実装され得る。
[0038]データプロセッサ／コントローラ２１０は、ワイヤレスデバイスのための様々な機能を実行し得る。たとえば、データプロセッサ／コントローラ２１０は、送信機２２０を介して送信されており、受信機２５０を介して受信されているデータのための処理を実行し得る。データプロセッサ／コントローラ２１０は、送信機２２０および受信機２５０内の様々な回路の動作を制御し得る。メモリ２１２および／またはメモリ２１６は、データプロセッサ／コントローラ２１０のためのプログラムコードとデータとを記憶し得る。メモリは、データプロセッサ／コントローラ２１０の内部にあり得（たとえば、メモリ２１２）、またはデータプロセッサ／コントローラ２１０の外部にあり得る（たとえば、メモリ２１６）。メモリはコンピュータ可読媒体と呼ばれることがある。発振器２１４が特定の周波数におけるＶＣＯ信号を生成し得る。クロック生成器２１９が、発振器２１４からＶＣＯ信号を受信し得、データプロセッサ／コントローラ２１０内の様々なモジュールのためのクロック信号を生成し得る。データプロセッサ／コントローラ２１０は、１つまたは複数の特定用途向け集積回路（ＡＳＩＣ）および／または他のＩＣ上に実装され得る。
[0039]図３は、ＤＡＣに結合された負相互コンダクタンス（ｇm）回路を示す図である。図３を参照すると、ワイヤレスデバイス（たとえば、図１に示されているワイヤレスデバイス１１０）が、送信デジタルアナログ変換器（ＴｘＤＡＣ）など、信号送信において使用するためのＤＡＣ３３０（たとえば、図２に示されているＤＡＣ２３０）を含み得る。
[0040]２０ＳＯＣ ＴｘＤＡＣ３３０として知られる、ＤＡＣのタイプは、Ｒ−２Ｒ構造、またはＲ−２Ｒ抵抗器ラダーネットワークと呼ばれることがある、特定の抵抗器構造を有する。Ｒ−２Ｒ構造は、（たとえば、ＤＡＣの様々なビットの非同期動作によって生成される、グリッチ雑音性能を改善するために）最上位ビット（ＭＳＢ）最下位ビット（ＬＳＢ）間グリッチ整合を改善し、受信機帯域雑音を低減する。
[0041]図４は、Ｒ−２Ｒ構造の４ビットＤＡＣを示す図である。Ｒ−２Ｒ抵抗器ラダーネットワークは、出力４３１において測定され得る、電流またはアナログ電圧への並列デジタルシンボル（たとえば、４ビットｂ０〜ｂ３）の変換を可能にする。４つのデジタル入力（ｂ０〜ｂ３）の各々は、アナログ出力４３１にそれぞれの重み付き寄与を加え、（００００から１１１１までの）２つの異なる４ビットワードは出力４３１において同等の電流または電圧を生じない。
[0042]ビットｂ０〜ｂ３の各々のためのスイッチ４７５が、ビットｂ０〜ｂ３のうちの特定の１つに対する値が１であるのか０であるのかに従って動作され得る。したがって、ＤＡＣへのデジタル信号の値は、ＤＡＣのビットを制御するスイッチ４７５の動作によって作成され得る。たとえば、特定のビットのための閉じられたスイッチ４７５が、デジタルシンボル内のビットの位置のための「１」を表すビットに対応し得、開いたスイッチが、「０」を表すビットに対応する。したがって、ＤＡＣのビットを制御するためのスイッチのすべてが開いている場合（たとえば、００００のデジタルシンボルを生成するために、４ビットＤＡＣのすべての４つのスイッチが開いている場合）、電流が抵抗器ラダーに流れ込まず、出力４３１において電流または電圧が生成されない。
[0043]図４に示されている抵抗器ラダーのＲ−２Ｒパターンを拡張（または低減）することによって、Ｒ−２Ｒ抵抗器ラダーネットワークが任意の数のビットにスケーリングされ得る。さらに、Ｒ−２Ｒ構造を構成するために、２つの異なる抵抗器値のみが使用される。たとえば、図４中の「Ｒ」抵抗器の値が３オームである場合、「２Ｒ」によって表される抵抗器の値は６オーム（すなわち、「Ｒ」によって表される抵抗器の値の２倍）である。２つの抵抗器値のみが使用されるので、Ｒ−２Ｒ抵抗器ラダーネットワークは、容易におよび正確に生成され、回路に組み込まれ得る。
[0044]したがって、Ｒ−２Ｒ抵抗器ラダーベースＤＡＣ（たとえば、「Ｒ−２Ｒ ＤＡＣ」）を使用することによって、デジタル値からアナログ電圧を生成することができ、ここにおいて、ＭＳＢ（たとえば、ｂ３）は、最も大きい割合の電流またはアナログ電圧を出力に寄与し、ＬＳＢ（たとえば、ｂ０）は、最も小さい割合の電流またはアナログ電圧を出力に寄与する。
[0045]再び図３を参照すると、Ｒ−２Ｒ ＤＡＣ３３０の出力インピーダンスは、概して、複数の抵抗器３３２（たとえば、ポリ抵抗器）の使用により、他のＤＡＣと比較して、より低く、それにより、より高いひずみが生じる。すなわち、より低い差動出力抵抗性インピーダンスは、減衰器による電圧ひずみが、比較的低いインピーダンスＲ−２Ｒノードを通って流れることができるので、ＤＡＣひずみを低下させる。逆に、より高い出力抵抗性インピーダンスは電圧ひずみを減少させる。
[0046]図３は、負相互コンダクタンス回路３４０をも示している。相互コンダクタンス回路は、様々な電気回路において使用され得、相互コンダクタンス回路の相互コンダクタンス（ｇm）を変化させることによって、入力電圧を様々な電流出力に変換することが可能である。相互コンダクタンス（ｇm）、または「伝達コンダクタンス」は、いくつかの電子的構成要素の特性であり、構成要素の出力における電流変動と、構成要素の入力における電圧変動との比として定義される。直流適用例では、相互コンダクタンスは、電圧ｉｎの変化で除算された電流ｏｕｔの変化として定義され得る。相互コンダクタンス回路３４０は、高帯域幅と、高出力インピーダンスと、低ひずみと、高コモンモード除去とを有し得る。
[0047]図３に示されている相互コンダクタンス回路３４０は、負相互コンダクタンス回路３４０であり、負相互コンダクタンス（ｇm）回路３４０とも呼ばれる。負相互コンダクタンス回路は、様々な適用例（たとえば、フィルタ、またはＤＡＣを利用するワイヤレス通信適用例）では重要なブロックであり得る。相互コンダクタンス（ｇm）回路３４０は、所望の入力電圧および周波数範囲にわたって相互コンダクタンス（ｇm）利得（たとえば、電圧電流利得）を与える。相互コンダクタンス（ｇm）回路３４０は、ＤＡＣ差動出力抵抗性インピーダンス（すなわち、ＤＡＣ３３０の出力インピーダンス）を消去するか、またはブーストするかのいずれかを行うために、ＤＡＣ３３０に結合され得る。すなわち、相互コンダクタンス（ｇm）回路３４０の出力ブーストは負インピーダンスを効果的にもたらし得る。
[0048]たとえば、負相互コンダクタンス回路３４０は、電流加算ノード３７０におけるインピーダンスを増加（または減少）させ、それにより、ひずみを減少（または増加）させながら、ＤＡＣ３３０のＲ−２Ｒ構造によって引き起こされる、電流加算ノード３７０における等価抵抗の一部を消去（または追加）し得る。すなわち、電流加算ノード３７０から見たインピーダンスは、電流加算ノード３７０においてもたらされたひずみに反比例する。さらに、相互コンダクタンス（ｇm）回路３４０は、電流加算ノード３７０から見たＤＡＣ３３０のビットの等価インピーダンスおよび抵抗に基づいて決定される、予想される量のひずみを消去するように制御され得る。
[0049]図５は、相互コンダクタンス（ｇm）回路の図である。ｇm回路５４０が、差動モードとコモンモードとに関して分析され得る。ｇm回路５４０が動作しているとき、ｇm回路５４０の左回路ノードおよび右回路ノードが（図５に示されているように）反対方向においてループする、ある程度の差動モードフィードバックがあり、ｇm回路５４０の左回路ノードおよび右回路ノードがコモン方向においてループされる、ある程度のコモンモードフィードバックもある。ＤＡＣ３３０の入力および出力が差動であるので、例示的な実施形態では、ｇm回路５４０の差動フィードバックループＧＢＷの分析に対してより多くの注意が払われる。
[0050]ｇm回路５４０の差動フィードバックループＧＢＷは、帯域幅であるものとして定義され、ここで、ｇm回路５４０の差動ループ利得は１（０ｄＢ）までドロップする。差動ループ利得は、低周波数において比較的大きい。しかしながら、より高い周波数において、極と呼ばれる特定の周波数がある。最低周波数極は、この周波数が、より高い周波数極のすべての影響を支配するので、支配極と呼ばれる。様々な周波数にわたってそれの利得を計算するためにｇm回路５４０を分析するとき、支配極は、差動ループがドロップし始める第１の周波数であり、差動ループが最も影響を及ぼされるところである。
[0051]相互コンダクタンス（ｇm）回路５４０は、広帯域インピーダンスブースティングを与えるために、相互コンダクタンス（ｇm）回路の３ｄＢロールオフ周波数として定義され得る、高帯域幅を利用し得る。ＩｐノードがＶｐノードに電気的に接続されたとき、およびＩｍノードがＶｍノードに電気的に接続されたとき、相互コンダクタンス（ｇm）回路は、負相互コンダクタンス（ｇm）回路５４０として機能し、したがって、負インピーダンスをもたらし得る。ｇm値は、抵抗性インピーダンスブースティングを与えるために、ＤＡＣ３３０の等価差動出力抵抗と同じであるようにサイズ決定され得る、差動入力ペア間のポリ抵抗器によって決定され得る。
[0052]また、ｇm回路５４０を用いた平坦なｇm周波数応答を維持することが有用であり得る。したがって、ｇm回路５４０の帯域幅が利得帯域幅積（ＧＢＷ）に依存するので、ｇm回路の差動フィードバックループ５４２のＧＢＷが高くなることが有用であり得る。しかしながら、（キャパシタ５４４によって表される）ｇm回路５４０の支配極におけるルーティング寄生キャパシタンス（Ｃｐ）が、ｇm回路５４０の差動フィードバックループＧＢＷを著しく低下させ得る。
[0053]電気回路では、寄生キャパシタンスは、電気回路の異なる部分の互いへの近接により、その部分間に存在するキャパシタンスである。様々なワイヤ（すなわち、ルーティングまたは回路板トレース）間に存在するキャパシタンスによって、ルーティング寄生キャパシタンスが引き起こされる。寄生キャパシタンスは、キャパシタンスが２つの近接した導体間に存在するので、引き起こされる。図５では、寄生キャパシタンス（Ｃｐ）はキャパシタ５４４によって等価的に表される。差動ループを見ると、最高インピーダンスおよびキャパシタンスは、寄生キャパシタンスＣｐ５４４が表されるノードに現れ、したがって、このノードはフィードバックループの支配極である。寄生キャパシタンスＣｐ５４４のサイズは、それのノードインピーダンスとともに、支配極周波数を規定し、図６を参照しながら以下で説明するように、寄生キャパシタンスＣｐ５４４を部分的にネゲートまたは消去することが有用であり得る。
[0054]ｇm回路５４０のＧＢＷは、寄生キャパシタンス５４４の値が差動ループ５４２の支配極周波数を決定するので、ノードＮｐおよびＮｍにおいて寄生キャパシタンスＣｐ５４４に反比例し得る。寄生キャパシタンス５４４は、装置からのゲート寄生キャパシタンス（たとえば、Ｍ１ｍおよびＭ１ｐのＣｇｓ）と、装置のレイアウトに対応する固有のルーティングキャパシタンスとを含み得る。ｇm回路５４０の帯域幅を拡張するために、寄生キャパシタンスＣｐ５４４を低減または消去するために、（たとえば、ノードＮｐおよびＮｍにおいて）負キャパシタンスが意図的にもたらされ得る。
[0055]また、コモンモードフィードバックループのＧＢＷが、改善されたコモンモード安定性のために低くなることが望ましいことがある。したがって、以下で説明する例示的な実施形態は、大きい寄生キャパシタンスに適応することができ、高差動ループ帯域幅を与えることができ、低コモンモードループ帯域幅を与えることができる、ｇm回路を与え、それにより、差動抵抗性インピーダンスブースティングおよびひずみ改善が与えられる。
[0056]図６は、例示的な実施形態による、負キャパシタンス要素に結合された相互コンダクタンス（ｇm）回路の図である。図６を参照すると、例示的な実施形態は、大きい寄生キャパシタンスに適応することができ、負キャパシタンス要素（ＮＣＥ：negative capacitance element）６５０と呼ばれることがある、容量性要素を追加することによって、高差動ループ帯域幅と低コモンモードループ帯域幅の両方を与えることができる、ｇm回路６４０を与える。ＮＣＥ６５０は「負キャパシタンス要素」と呼ばれるが、ＮＣＥ６５０は、以下で説明するように、負差動キャパシタンスまたは正コモンモードキャパシタンスを与えるように動作され得ることに留意されたい。ＮＣＥ６５０は、キャパシタ（Ｃｂ）６６０のペアと、利得＝Ｋを有する調節可能な利得バッファ／負利得バッファ６７０ペアとを含み、利得バッファは、電気的インピーダンス変換（たとえば、インピーダンス整合）と信号分離とのために使用され得るアナログデバイスである。
[0057]ＮＣＥ６５０は、上述の寄生キャパシタンスＣｐ６４４を消去するか、または少なくとも部分的にネゲートするために、ｇm回路６４０の支配極において負差動キャパシタンスをもたらす。通常ならば支配極において比較的高い寄生キャパシタンスＣｐ６４４であろうもののために、ｇm回路６４０は、寄生キャパシタンス６４４が部分的にネゲートされなかった場合、通常ならば高周波数において十分な帯域幅を維持しないであろう。寄生キャパシタンス６４４全体を低減することによって、ｇm回路６４０は、より高い差動ＧＢＷを有し、増加したｇm帯域幅（すなわち、帯域幅拡張）を有する。また、ＮＣＥ６５０をｇm回路６４０に結合することによって、ｇm回路６４０は、一部の正抵抗を消去するために負ｇm回路６４０として効果的に働く。すなわち、負抵抗を加えることによって、ＤＡＣ（たとえば、ＤＡＣ３３０）の出力インピーダンスの一部が消去またはネゲートされ得る。
[0058]さらに、ｇm回路６４０のコモンモードループに関して、ＮＣＥ６５０は、ｇm回路６４０の支配極において正コモンモードキャパシタンスをももたらす。増加したキャパシタンスを与えることによって、ＮＣＥ６５０はコモンモードループに追加の安定性を与える。ＮＣＥ６５０は、負利得バッファ６７０を調節することによって（たとえば、利得の値Ｋを調整することによって）、それのキャパシタンスを調整するように（たとえば、正キャパシタンスと負キャパシタンスとの間でスイッチするように）構成され得る。
[0059]たとえば、負利得バッファ６７０の利得の値Ｋが０に等しいとき、キャパシタＣｂ６６０のキャパシタンスも０である。したがって、ＮＣＥ６５０は、差動モード拡張を与えず、コモンモード安定化を与えない。別の例として、負利得バッファ６７０の利得の値Ｋが−１未満であるように調節されたとき、ＮＣＥ６５０は、コモンモード安定化と同様に、差動モード拡張（たとえば、増加した差動ループ帯域幅）を与える。また別の例として、負利得バッファ６７０の利得の値Ｋが−１に等しいとき、ＮＣＥ６５０は、コモンモード安定化を与えるが、差動モード帯域幅拡張を与えることができない。
[0060]さらに、差動的に負キャパシタンスをもたらすＮＣＥ６５０を与えることによって、ＮＣＥ６５０は、差動モードにある間、ノードＮｐおよびＮｍにわたって逆方向電流を与えることが可能である。しかしながら、ｇm回路６４０のコモンモード帯域幅がコモンモードループの安定性よりも重要でないので、ＮＣＥ６５０は、コモンモード中に正キャパシタとして動作し得、差動モード中に負キャパシタとして動作し得る。これは、ＮＣＥ６５０の負利得バッファ６７０を調節することと、例示的な実施形態が、増加した帯域幅およびブーストされた出力インピーダンス／ＤＡＣインピーダンスが可能でありながら、コモンモードループを拡張および安定させることも可能（たとえば、コモンモードフィードバックループ帯域幅を増加させることも可能）である、ｇm回路６４０を与えることを可能にすることとによって達成され得る。
[0061]図７は、例示的な実施形態による、負バッファの概略図である。図７を参照すると、負バッファ７７０は、並列に結合された複数のトランジスタ７８０と、複数のトランジスタ７８０に直列に結合された追加のトランジスタ７８２とを含み得る。トランジスタ７８０のゲート７８６に結合されたスイッチ７８４を個々に制御することによって、電圧Ｖｉｎは、負バッファ７７０の利得値Ｋが変更され得るように、負バッファ７７０を調節するためにゲート７８６に選択的に印加され得る。前述のように、ＮＣＥ６５０のバッファ６７０の利得値Ｋを変更することによって、ｇm回路６４０の特性は制御され得る。
[0062]さらなる詳細では、ＭＬおよびＭＮのための電流が同じであるので、
Figure 0006625564
であり、ここで、Ｎは、（たとえば、対応するゲート７８６にオン電圧Ｖｉｎを与えるために、対応するスイッチ７８４を閉じることによって）下部においてオンにされるＮＭＯＳの数である。したがって、このバッファの利得Ｋは、以下によって定義され得る。
Figure 0006625564
また、ＭＮのバイアス点は、それらがＭ１ｐ／Ｍ１ｍと同様にサイズ決定／バイアスされ得るので、明確であり得る。
[0063]図８は、例示的な実施形態による、相互コンダクタンス（ｇm）回路の概略図である。図８を参照すると、別の例示的な実施形態のｇm回路８４０のＮＣＥ８５０は、交差結合された／交差結合するトランジスタ８９０のペアと、キャパシタＣｂ８６０のペアと、ダイオード接続トランジスタ８９２のペアとを含む。交差結合されたトランジスタ８９０はそれぞれ、接地に結合されたソース電極と、キャパシタＣｂ８６０の各々に結合されたドレイン電極と、キャパシタＣｂ８６０の反対側の各々に結合されたゲート電極と含む。キャパシタ８６０のペアは、交差結合されたトランジスタの各々のドレイン電極に結合された第１の電極と、交差結合されたトランジスタの反対側の各々のゲート電極に結合された第２の電極とを含み得る。ダイオード接続トランジスタ８９２はそれぞれ、交差結合されたトランジスタ８９０の各々のドレイン電極に結合されたソース電極を含む。
[0064]したがって、上記で説明した例示的な実施形態のＮＣＥを実装することによって、ｇm回路のｇm帯域幅は拡張され得る。ＮＣＥはまた、たとえば、２０ｎｍ ＴｘＤＡＣ、または２０ＳｏＣ ＴｘＤＡＣ中で、より良いひずみ性能に寄与することができる。負バッファ利得Ｋが−１未満であるように設定されたとき、ＮＣＥは、差動ループ帯域幅を拡張することと、コモンモードループ中で、より良い位相マージンに寄与することの両方を行うことができ、位相マージンは、周波数に応じた、入力に対する出力の位相間の差である。負バッファ利得Ｋが−１に等しく設定されたとき、ＮＣＥは、コモンモード安定化と差動ループ安定化とを分離することが可能である。すなわち、ＮＣＥは、差動ループ帯域幅に悪影響を及ぼすことなしに、コモンモードＧＢＷを低減することによって、コモンモードループを改善し／安定させることが可能である。
[0065]さらに、上記で与えられた例示的な実施形態は、負ｇm回路をもつＮＣＥを利用することについて説明したが、説明した実施形態のＮＣＥは、本開示の範囲内で、広範囲にわたるｇm回路またはオペアンプに適用され得ることに留意されたい。
[0066]図９は、回路のコモンモードループ帯域幅調整と差動ループ帯域幅調整とを分離する方法のフローチャート９００である。本方法は、上記で説明したＮＣＥ６５０、８５０のうちの１つなど、装置によって実行され得る。１つの方法では、本方法は、容量性要素を用いて、コモンモードで回路のキャパシタンスを増加させることを含み得る。容量性要素は、回路の差動ノードに結合されるように構成された交差結合されたキャパシタのペアと、キャパシタに結合された負利得バッファのペアとを含み得る。
[0067]図９に示されている構成では、９０４において、本方法は、容量性要素（たとえば、ＮＣＥ６５０）を用いて、コモンモードで回路のキャパシタンスを増加させることを含み得る。９０６において、本方法は、容量性要素を用いて、差動モードで回路の寄生キャパシタンスの少なくとも一部分をネゲートすることを含み得る。
[0068]別の構成では、本方法は、回路のコモンモードループ帯域幅調整と差動ループ帯域幅調整とを分離するように、容量性要素を用いて回路の正味キャパシタンスを調整することを含み得る。容量性要素は、回路の差動ノードに結合されるように構成された交差結合されたキャパシタのペアと、それぞれのキャパシタに結合された負利得バッファのペアとを含み得る。
[0069]一構成では、本方法は、容量性要素の負利得バッファを調節することによって、回路のキャパシタンスをネゲートするか、または増加させることをさらに含み得る。ネゲートすることは、−１未満の利得係数を有するように負利得バッファのうちの１つまたは複数を調節することを含み得る。増加させることは、０未満の利得係数を有するように負利得バッファのうちの１つまたは複数を調節することを含み得る。
[0070]一構成では、負利得バッファの各々は、第１のトランジスタと、複数の第２のトランジスタとを含み得る。第１のトランジスタは、ソース電極と、ドレイン電極と、ドレイン電極に結合されたゲート電極とを含み得る。複数の第２のトランジスタは、並列に結合され得、それぞれ、第１のトランジスタのソース電極に結合されたドレイン電極と、接地に結合されたソース電極と、ゲート電極とを含み得る。ネゲートすることおよび増加させることは、１つまたは複数の選択された第２のトランジスタのゲートに信号を与えることによって、容量性要素の負利得バッファを調節することを含み得る。回路は相互コンダクタンス回路であり得る。
[0071]開示したプロセスにおけるステップの特定の順序または階層は、例示的な手法の一例であることを理解されたい。設計上の選好に基づいて、プロセス中のステップの特定の順序または階層は再構成され得ることを理解されたい。さらに、いくつかのステップは組み合わせられるかまたは省略され得る。添付の方法クレームは、様々なステップの要素を例示的な順序で提示したものであり、提示された特定の順序または階層に限定されるものではない。
[0072]以上の説明は、本明細書で説明した様々な態様を当業者が実施できるようにするために与えたものである。これらの態様に対する様々な変更は当業者には容易に明らかであり、本明細書で定義された一般原理は他の態様に適用され得る。したがって、特許請求の範囲は、本明細書に示された態様に限定されるものではなく、クレーム文言に矛盾しない全範囲を与えられるべきであり、ここにおいて、単数形の要素への言及は、そのように明記されていない限り、「唯一無二の」を意味するものではなく、「１つまたは複数の」を意味するものである。別段に明記されていない限り、「いくつか（some）」という用語は１つまたは複数を指す。当業者に知られている、または後に知られることになる、本開示全体にわたって説明した様々な態様の要素のすべての構造的および機能的均等物は、参照により本明細書に明白に組み込まれ、特許請求の範囲に包含されるものである。さらに、本明細書で開示したいかなることも、そのような開示が特許請求の範囲に明示的に具陳されているかどうかにかかわらず、公に供するものではない。いかなるクレーム要素も、その要素が「ための手段」という語句を使用して明確に具陳されていない限り、ミーンズプラスファンクションとして解釈されるべきではない。
以下に、本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
回路の正味キャパシタンスを調整するための装置であって、前記装置が、前記回路に結合されるように構成され、前記回路のコモンモードループ帯域幅調整と差動ループ帯域幅調整とを分離するように前記回路の前記正味キャパシタンスを調整するように構成された容量性要素であり、前記容量性要素が、
前記回路の差動ノードに結合されるように構成された交差結合されたキャパシタのペアと、
それぞれのキャパシタに結合された負利得バッファのペアと
を備える、装置。
［Ｃ２］
前記容量性要素が、差動モードで前記回路の寄生キャパシタンスを少なくとも部分的にネゲートするために負キャパシタンスを有するように構成され、前記回路の差動ループ帯域幅を拡張するように構成された、Ｃ１に記載の装置。
［Ｃ３］
前記寄生キャパシタンスが前記回路の１つまたは複数の差動ノードにある、Ｃ２に記載の装置。
［Ｃ４］
前記容量性要素が、コモンモードで前記回路のコモンモードフィードバックループを安定させるために正キャパシタンスを有するように構成された、Ｃ１に記載の装置。
［Ｃ５］
前記容量性要素が、前記回路として相互コンダクタンス回路に結合されるように構成された、Ｃ１に記載の装置。
［Ｃ６］
前記負利得バッファが調節可能である、Ｃ５に記載の装置。
［Ｃ７］
前記回路が差動モードまたはコモンモードのいずれかにあるとき、前記負利得バッファの各々の利得係数が−１未満である、Ｃ６に記載の装置。
［Ｃ８］
前記負利得バッファの各々は、
ソース電極と、ドレイン電極と、前記ドレイン電極に結合されたゲート電極とを備える第１のトランジスタと、
並列に結合された複数の第２のトランジスタと、前記第２のトランジスタの各々が、前記第１のトランジスタの前記ソース電極に結合されたドレイン電極と、接地に結合されたソース電極とを備える、
を備える、Ｃ５に記載の装置。
［Ｃ９］
回路のコモンモードループ帯域幅調整と差動ループ帯域幅調整とを分離するための方法であって、前記方法が、
容量性要素を用いて、コモンモードで前記回路のキャパシタンスを増加させること
を備え、
ここにおいて、前記容量性要素が、
前記回路の差動ノードに結合されるように構成された交差結合されたキャパシタのペアと、
それぞれのキャパシタに結合された負利得バッファのペアと
を備える、方法。
［Ｃ１０］
前記容量性要素を用いて、差動モードで前記回路の寄生キャパシタンスの少なくとも一部分をネゲートすることをさらに備える、Ｃ９に記載の方法。
［Ｃ１１］
前記ネゲートすることおよび前記増加させることが、前記容量性要素の前記負利得バッファを調節することを備える、Ｃ１０に記載の方法。
［Ｃ１２］
前記ネゲートすることが、−１未満の利得係数を有するように前記負利得バッファのうちの１つまたは複数を調節することを備え、
前記増加させることが、０未満の利得係数を有するように前記負利得バッファのうちの１つまたは複数を調節することを備える、Ｃ１０に記載の方法。
［Ｃ１３］
前記負利得バッファの各々は、
ソース電極と、
ドレイン電極と、
前記ドレイン電極に結合されたゲート電極と
を備える第１のトランジスタと、
並列に結合された複数の第２のトランジスタと、前記第２のトランジスタの各々が、 前記第１のトランジスタの前記ソース電極に結合されたドレイン電極と、
接地に結合されたソース電極と、
ゲート電極と
を備える、
を備え、
ここにおいて、前記ネゲートすることおよび前記増加させることが、１つまたは複数の選択された第２のトランジスタの前記ゲートに信号を与えることによって、前記容量性要素の前記負利得バッファを調節することを備える、Ｃ１０に記載の方法。
［Ｃ１４］
前記回路が相互コンダクタンス回路である、Ｃ９に記載の方法。
［Ｃ１５］
回路のコモンモードループ帯域幅調整と差動ループ帯域幅調整とを分離するための装置であって、容量性要素を用いて、前記回路の正味キャパシタンスを調整するための手段を備え、前記容量性要素が、
前記回路の差動ノードに結合されるように構成された交差結合されたキャパシタのペアと、
それぞれのキャパシタに結合された負利得バッファのペアと
を備える、装置。
［Ｃ１６］
前記回路が差動モードにあるとき、調整するための前記手段が、
負キャパシタンスを有することと、
前記正味キャパシタンスを低減するために、前記回路の寄生キャパシタンスを少なくとも部分的にネゲートすることと、
前記回路の差動ループ帯域幅を拡張することと
を行うように構成された、Ｃ１５に記載の装置。
［Ｃ１７］
前記回路がコモンモードにあるとき、調整するための前記手段が、
前記正味キャパシタンスを増加させるために正キャパシタンスを有することと、
前記回路のコモンモードフィードバックループを安定させることと
を行うように構成された、Ｃ１５に記載の装置。
［Ｃ１８］
前記容量性要素が、交差結合されたキャパシタの前記ペアと負利得バッファの前記ペアとを使用して、前記回路の帯域幅または位相マージンを調整するための手段を備える、Ｃ１５に記載の装置。
［Ｃ１９］
前記負利得バッファ中で、前記負利得バッファの利得係数を調節するための手段をさらに備える、Ｃ１８に記載の装置。
［Ｃ２０］
前記負利得バッファの各々の前記利得係数を調節するための前記手段は、前記回路がコモンモードにあるとき、前記利得係数を０未満に調節するように構成され、前記回路が差動モードにあるとき、前記利得係数を−１未満に調節するように構成された、Ｃ１９に記載の装置。
［Ｃ２１］
前記負利得バッファの各々は、
ソース電極と、
ドレイン電極と、
前記ドレイン電極に結合されたゲート電極と
を備える第１のトランジスタと、
並列に結合された複数の第２のトランジスタと、前記第２のトランジスタの各々が、 前記第１のトランジスタの前記ソース電極に結合されたドレイン電極と、
接地に結合されたソース電極と
を備える、
を備え、
ここにおいて、調節するための前記手段が前記複数の第２のトランジスタを備える、Ｃ１８に記載の装置。
［Ｃ２２］
前記回路が相互コンダクタンス回路である、Ｃ１５に記載の装置。
［Ｃ２３］
回路のコモンモードループ帯域幅調整と差動ループ帯域幅調整とを分離するための装置であって、容量性要素を用いて、前記回路の正味キャパシタンスを調整するための手段を備え、前記容量性要素は、
各々が、
接地に結合されたソース電極と、
ドレイン電極と、
ゲート電極と
を備える、交差結合されたトランジスタのペアと、
各々が、
前記交差結合されたトランジスタの各々の前記ドレイン電極に結合された第１の電極と、
前記交差結合されたトランジスタの反対側の各々の前記ゲート電極に結合された第２の電極と
を備える、キャパシタのペアと、
各々が、前記交差結合されたトランジスタの前記各々の前記ドレイン電極に結合されたソース電極を備える、ダイオード接続トランジスタのペアと
を備える、装置。

Claims (10)

  1. 回路の正味キャパシタンスを調整するための装置であって、前記装置が、前記回路に結合されるように構成され、前記回路のコモンモードループ帯域幅調整と差動ループ帯域幅調整とを分離するように前記回路の前記正味キャパシタンスを調整するように構成された容量性要素であり、前記容量性要素が、
    前記回路の差動ノードに結合されるように構成された交差結合されたキャパシタのペアと、
    それぞれのキャパシタに結合された負利得バッファのペアと
    を備え、
    ここにおいて、前記容量性要素が、コモンモードの正キャパシタンスを有し、前記回路として相互コンダクタンス回路に結合されるように構成され、
    ここにおいて、前記負利得バッファが調節可能であり、
    ここにおいて、前記負利得バッファの各々は、
    ソース電極と、ドレイン電極と、前記ドレイン電極に結合されたゲート電極とを備える第１のトランジスタと、
    並列に結合された複数の第２のトランジスタと、前記第２のトランジスタの各々が、前記第１のトランジスタの前記ソース電極に結合されたドレイン電極と、接地に結合されたソース電極とを備える、
    を備える、装置。
  2. 前記容量性要素が、差動モードで前記回路の寄生キャパシタンスを少なくとも部分的にネゲートするために負キャパシタンスを有するように構成され、前記回路の差動ループ帯域幅を拡張するように構成され、好ましくは、
    前記寄生キャパシタンスが前記回路の１つまたは複数の差動ノードにある、請求項１に記載の装置。
  3. 前記回路が差動モードまたはコモンモードのいずれかにあるとき、前記負利得バッファの各々の利得係数が−１未満である、請求項１に記載の装置。
  4. 回路のコモンモードループ帯域幅調整と差動ループ帯域幅調整とを分離するための方法であって、前記方法が、
    容量性要素を用いて、コモンモードで前記回路のキャパシタンスを増加させることと、
    ここにおいて、前記容量性要素が、
    前記回路の差動ノードに結合されるように構成された交差結合されたキャパシタのペアと、
    それぞれのキャパシタに結合された負利得バッファのペアと
    を備え、
    ここにおいて、前記容量性要素が、コモンモードの正キャパシタンスに増加される、
    前記容量性要素を用いて、差動モードで前記回路の寄生キャパシタンスの少なくとも一部分をネゲートすることと
    を備え、
    ここにおいて、前記負利得バッファの各々は、
    ソース電極と、
    ドレイン電極と、
    前記ドレイン電極に結合されたゲート電極と
    を備える第１のトランジスタと、
    並列に結合された複数の第２のトランジスタと、前記第２のトランジスタの各々が、
    前記第１のトランジスタの前記ソース電極に結合されたドレイン電極と、
    接地に結合されたソース電極と、
    ゲート電極と
    を備える、
    を備え、
    ここにおいて、前記ネゲートすることおよび前記増加させることが、１つまたは複数の選択された第２のトランジスタの前記ゲート電極に信号を与えることによって、前記容量性要素の前記負利得バッファを調節することを備える、方法。
  5. 前記ネゲートすることが、−１未満の利得係数を有するように前記負利得バッファのうちの１つまたは複数を調節することを備え、
    前記増加させることが、０未満の利得係数を有するように前記負利得バッファのうちの１つまたは複数を調節することを備える、請求項４に記載の方法。
  6. 回路のコモンモードループ帯域幅調整と差動ループ帯域幅調整とを分離するための装置であって、
    容量性要素を用いて、前記回路の正味キャパシタンスを調整するための手段と、前記容量性要素が、
    前記回路の差動ノードに結合されるように構成された交差結合されたキャパシタのペアと、
    それぞれのキャパシタに結合された負利得バッファのペアと
    を備え、
    ここにおいて、前記回路がコモンモードにあるとき、調整するための前記手段が、
    前記正味キャパシタンスを増加させるために正キャパシタンスを有するように構成される、
    前記負利得バッファ中で、前記負利得バッファの利得係数を調節するための手段と
    を備え、
    ここにおいて、前記容量性要素が、交差結合されたキャパシタの前記ペアと負利得バッファの前記ペアとを使用して、前記回路の帯域幅または位相マージンを調整するための手段を備え、
    ここにおいて、前記負利得バッファの各々は、
    ソース電極と、
    ドレイン電極と、
    前記ドレイン電極に結合されたゲート電極と
    を備える第１のトランジスタと、
    並列に結合された複数の第２のトランジスタと、前記第２のトランジスタの各々が、
    前記第１のトランジスタの前記ソース電極に結合されたドレイン電極と、
    接地に結合されたソース電極と
    を備える、
    を備え、
    ここにおいて、調節するための前記手段が前記複数の第２のトランジスタを備える、
    装置。
  7. 前記回路が差動モードにあるとき、調整するための前記手段が、
    負キャパシタンスを有することと、
    前記正味キャパシタンスを低減するために、前記回路の寄生キャパシタンスを少なくとも部分的にネゲートすることと、
    前記回路の差動ループ帯域幅を拡張することと
    を行うように構成された、請求項６に記載の装置。
  8. 前記負利得バッファの各々の前記利得係数を調節するための前記手段は、前記回路がコモンモードにあるとき、前記利得係数を０未満に調節するように構成され、前記回路が差動モードにあるとき、前記利得係数を−１未満に調節するように構成された、請求項６に記載の装置。
  9. 前記回路が相互コンダクタンス回路である、請求項４に記載の方法。
  10. 前記回路が相互コンダクタンス回路である、請求項６に記載の装置。
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