JP5093149B2

JP5093149B2 - 可変利得増幅器

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Publication number: JP5093149B2
Application number: JP2009041022A
Authority: JP
Inventors: 哲平須田
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2009-02-24
Filing date: 2009-02-24
Publication date: 2012-12-05
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Also published as: JP2010199840A

Description

本発明は，可変利得増幅器に関する。

可変利得増幅器は，利得制御信号に応じてその利得を可変制御可能な増幅器である。無線通信装置の受信器や送信機には，高周波信号を増幅する可変利得増幅器が設けられる。

可変利得増幅器は，例えば，高周波の入力信号をゲートに入力するソース接地トランジスタを複数，並列に接続した構成であり，各ソース接地トランジスタのゲートにゲートバイアス電圧を印加するスイッチを制御することで，アクティブ状態のソース接地トランジスタの数を増減させ，その利得を可変制御する。そして，可変利得増幅器は，ソース接地トランジスタのドレイン端子と電源との間に負荷抵抗または負荷インダクタンスを設け，ドレイン端子から出力信号を出力する。

また，可変利得増幅器は，ソース接地トランジスタのドレインと負荷抵抗または負荷インダクタンスとの間にゲート接地トランジスタをカスコード接続して構成される場合もある。この場合は，ゲート接地トランジスタのドレイン端子と負荷抵抗または負荷インダクタンスとの接続端子が出力端子になる。

上記のような可変利得増幅器は，以下の特許文献１，２，３などに記載されている。

特開２００７−２５９４０９号公報特開２００７−２２１４０２号公報特開２００３−６０４５６号公報

カスコード接続タイプの可変利得増幅器は，並列に設けた複数のソース接地トランジスタのうちゲートバイアス電圧を印加するなどによりアクティブ状態になるトランジスタの数を増やすことで利得を増加し，その数を減らすことで利得を減少する。つまり，利得を増加するために，動作状態（アクティブ状態）のソース接地トランジスタの数を増やすことで，実質的なゲート幅が増大することを利用する。したがって，利得が増大すると出力端子に接続されているゲート接地トランジスタのドレイン電流が増加しそのドレイン・ソース間抵抗が減少し，一方で，利得が減少するとゲート接地トランジスタのドレイン電流が減少しそのドレイン・ソース間抵抗が増加する。

増幅器の出力抵抗は，ゲート接地トランジスタのドレイン・ソース間抵抗に依存するので，利得に応じてドレイン・ソース間抵抗が変動すると，増幅器の出力抵抗も変動する。そして，増幅器の周波数特性は，信号の周波数，出力抵抗，出力容量などに反比例するので，利得の減少による出力抵抗の増加は，カットオフ周波数の低減を招き好ましくない。

そこで，本発明の目的は，利得の減少に伴ってカットオフ周波数が低減することが抑制された可変利得増幅器を提供することにある。

可変利得増幅器の第１の側面は，ゲートに入力信号が供給され利得制御に応じてそれぞれアクティブ状態になる複数のソース接地トランジスタと，電源電圧に接続された負荷回路と，前記負荷回路と前記複数のソース接地トランジスタのドレインとの間に設けられたゲート接地トランジスタとを有し，前記負荷回路と前記ゲート接地トランジスタとの接続ノードに出力信号が生成される。可変利得増幅器は，さらに，前記ゲート接地トランジスタのソースに接続され当該ゲート接地トランジスタのドレイン・ソース間にドレイン電流を供給するドレイン電流追加回路を有し，前記アクティブ状態のソース接地トランジスタが第１の数の場合に，前記ドレイン電流追加回路は当該ソース接地トランジスタに第１のドレイン電流を供給し，前記第１の数より少ない第２の数の場合に，前記第１のドレイン電流より多い第２のドレイン電流を供給する。

第１の側面によれば，可変利得増幅器のゲート接地トランジスタのドレイン・ソース電流の変動が抑制され，利得の減少に伴ってカットオフ周波数が低減することが抑制される。

本実施の形態が適用される可変利得増幅器の回路例を示す図である。図１の増幅器の周波数特性Ｈ（ｓ）を示す図である。第１の実施の形態における可変利得増幅器の回路図である。第１の実施の形態における差動型の可変利得増幅器の回路図である。第２の実施の形態における可変利得増幅器の回路図である。第２の実施の形態における差動型の可変利得増幅器の回路図である。本実施の形態における増幅器の周波数特性Ｈ（ｓ）を示す図である。

図１は，本実施の形態が適用される可変利得増幅器の回路例を示す図である。この可変利得増幅器は，ゲートに高周波の入力信号ＩＮが供給される複数のソース接地トランジスタＭ１〜Ｍｎと，電源電圧ＡＶＤに接続された負荷回路を構成する負荷インダクタンスＬ１と，負荷インダクタンスＬ１とソース接地トランジスタＭ１〜Ｍｎのドレインとの間に設けられ，ゲートが高周波的に接地されたゲート接地トランジスタＭＢとを有し，負荷インダクタンスＬ１とゲート接地トランジスタＭＢとの接続ノードに増幅された出力信号ＯＵＴを生成する。負荷インダクタンスＬ１は，負荷抵抗素子でもよい。

複数のソース接地トランジスタＭ１〜Ｍｎのゲートにはそれぞれゲートバイアス電圧ＶＧ１が抵抗Ｒ１〜Ｒｎを介して供給される。第１のソース接地トランジスタＭ１のゲートには，抵抗Ｒ１を介してゲートバイアス電圧ＶＧ１が常時供給され，アクティブ状態に保たれる。一方，第２〜第ｎのソース接地トランジスタＭ２〜Ｍｎのゲートには，抵抗Ｒ２〜Ｒｎと増幅用ゲートバイアススイッチＳＷ２〜ＳＷｎを介してゲートバイアス電圧ＶＧ１が供給される。これらの増幅用ゲートバイアススイッチＳＷ２〜ＳＷ３は，図示しない増幅制御信号によってオンオフ制御される。

利得を増加させる場合は，増幅用ゲートバイアススイッチＳＷ２からＳＷｎまでを順次オンさせ，入力信号を増幅するソース接地トランジスタＭ２〜Ｍｎの数を増やす。一方，利得を減少させる場合は，増幅用ゲートバイアススイッチＳＷｎからＳＷ２までを順次オフさせ，入力信号を増幅するソース接地トランジスタＭ２〜Ｍｎの数を減らす。ゲートバイアス電圧ＶＧ１が供給されたアクティブ状態のソース接地トランジスタの数を増やすことは，ゲート幅を増やして相互コンダクタンスｇｍを高くすることを意味する。

また，ゲート接地トランジスタＭＢのゲートには，所定のゲートバイアス電圧ＶＧ２が印加される。図１の増幅器は，ソース接地トランジスタとゲート接地トランジスタとを組み合わせたカスコード接続の増幅器である。

利得可変増幅器は，所望の周波数帯で高精度の利得可変幅を有することが求められる。ソース接地トランジスタによる増幅器の利得は，そのトランジスタの相互コンダクタンスｇｍと負荷によって決まる。そして，相互コンダクタンスｇｍは，以下の式で表すことができる。

ここで，Ｖｏｄはオーバードライブ電圧，Ｖｇｓはゲートバイアス電圧，Ｖｔｈはトランジスタの閾値電圧，μは移動度，Ｃｏは単位面積当たりのゲート容量，Ｗｇはトランジスタのゲート幅，Ｌｇはトランジスタのゲート長である。

相互コンダクタンスｇｍは，横軸をゲート電圧，縦軸をドレイン電流とした時のトランジスタ特性の傾きを意味しており，オーバードライブ電圧Ｖｏｄが大きく，トランジスタのゲート幅が大きいほどその傾きが大きく，利得が高くなることを意味している。したがって，ソース接地トランジスタのゲートに選択的にゲートバイアス電圧ＶＧ１を印加してアクティブ状態にすることは，トランジスタのゲート幅Ｗｇを可変制御することと等価であり，それにより利得を可変制御できる。

また，ソース接地トランジスタのドレイン・ソース間電流（ドレイン電流）Ｉｄｓは，以下の式で表すことができる。

この式から明らかなとおり，ソース接地トランジスタＭ１〜Ｍｎのゲート幅Ｗｇを変化させるとドレイン・ソース間電流も変化する。それに伴い，ゲート接地トランジスタＭＢのドレイン・ソース間電流も変動する。

一方で，増幅器の出力の周波数特性（入力に対する出力の伝達関数）は，その出力抵抗Ｒｏｕｔに依存する。以下の式は，その周波数特性Ｈ（ｓ）を表す。

ここで，Ａ_０は低周波数での利得を，ｓ＝ｊωは入力信号の周波数成分を，Ｒは増幅器の出力抵抗Ｒｏｕｔを，Ｃは増幅器の出力端子の負荷容量（配線容量と次段回路の入力容量）をそれぞれ示す。この式によれば周波数成分ｓ＝ｊωが大きくなると（高周波），周波数特性Ｈ（ｓ）が低下する。これがカットオフ周波数を意味する。さらに，この式によれば，ＲＣが大きくなればＨ（ｓ）が低下し，ＲＣが小さければＨ（ｓ）は上昇する。

一方，増幅器の出力抵抗Ｒｏｕｔは，出力端子ＯＵＴに接続されているゲート接地トランジスタＭＢの相互コンダクタンスであるｇｍ_Ｂ，トランジスタＭＢの出力抵抗ｒｏ_Ｂ，ソース接地トランジスタＭ１〜Ｍｎの出力抵抗ｒｏ１と負荷インピーダンスＺ_Ｌでほぼ決まり，以下の式のとおりである。

そして，ゲート接地トランジスタＭＢのドレイン・ソース間の直流電圧Ｖｄｓは一定であるので，そのドレイン・ソース間電流Ｉｄｓが小さくなるとその出力抵抗ｒｏＢは大きくなり，増幅器の出力抵抗Ｒｏｕｔも大きくなる。

したがって，図１の増幅器の利得を上げるために，アクティブ状態のソース接地トランジスタの数を減らしてドレイン・ソース間電流Ｉｄｓを減少させると，ドレイン・ソース間の直流電圧Ｖｄｓが一定であるので，ゲート接地トランジスタＭＢの抵抗ｒｏＢは上昇し，増幅器の出力抵抗Ｒｏｕｔも大きくなる。その結果，増幅器の周波数特性Ｈ（ｓ）が低下し，カットオフ周波数が下がり高周波帯域の利得が落ち込むことになる。

図２は，図１の増幅器の周波数特性Ｈ（ｓ）を示す図である。横軸が周波数，縦軸が利得（Ｈ（ｓ））である。上記のとおり，増幅器の利得を高くすると，ドレイン・ソース電流Ｉｄｓが増大し出力抵抗Ｒｏｕｔが低下し，カットオフ周波数が高くなる。逆に，利得を低くするとドレイン・ソース電流Ｉｄｓが低下し出力提供Ｒｏｕｔが増加し，カットオフ周波数が低下する。したがって，低利得に制御された場合，カットオフ周波数の低下により，高い周波数帯域ｆ０での利得の低下が高利得時よりも大きく低下することになる。

図３は，第１の実施の形態における可変利得増幅器の回路図である。この可変利得増幅器は，図１の増幅器と同様に，キャパシタＣ１〜Ｃｎを介してゲートに高周波の入力信号ＩＮが供給される複数のソース接地トランジスタＭ１〜Ｍｎと，電源電圧ＡＶＤに接続された負荷回路を構成する負荷インダクタンスＬ１と，負荷インダクタンスＬ１とソース接地トランジスタＭ１〜Ｍｎのドレインとの間に設けられ，ゲートが高周波的に接地されたゲート接地トランジスタＭＢとを有し，負荷インダクタンスＬ１とゲート接地トランジスタＭＢとの接続ノードに増幅された出力信号ＯＵＴを生成する。負荷インダクタンスＬ１は，負荷抵抗素子でもよい。

そして，利得制御回路１０は，利得制御信号ＧＣ２〜ＧＣｎにより，増幅用ゲートバイアススイッチＳＷ２〜ＳＷｎをオンオフ制御し，ソース接地トランジスタＭ２〜Ｍｎのゲートにゲートバイアス電圧ＶＧ１を供給する。ソース接地トランジスタＭ１〜Ｍｎのゲート幅を所定の比率に設計しておけば，ゲートバイアス電圧ＶＧ１が印加されるアクティブ状態のソース接地トランジスタの数を増やすことで，所定の比率でゲート幅を増大させ，利得を所定の比率で増加させることができる。逆に，アクティブ状態のソース接地トランジスタの数を減らすことで，所定の比率でゲート幅を減少させ，利得を所定の比率で減少させることができる。

図３の可変利得増幅器では，ゲート接地トランジスタＭＢのソースノードＮ１０にドレイン電流追加回路２０を有する。このドレイン電流追加回路２０は，アクティブ状態の増幅用ソース接地トランジスタＭ２〜Ｍｎの数が増えれば，ノードＮ１０に供給する電流を低下させ，アクティブ状態の増幅用ソース接地トランジスタＭ２〜Ｍｎの数が減れば，ノードＮ１０に供給する電流を増加させる。その結果，利得を低下させるためにアクティブ状態の増幅用ソース接地トランジスタＭ２〜Ｍｎの数を減らしたときに，ドレイン電流追加回路２０の追加ドレイン電流が増大し，ゲート接地トランジスタＭＢのドレイン・ソース間電流Ｉｄｓの低下を抑制し，出力抵抗Ｒｏｕｔの増大を抑制し，高周波帯域での利得の低下を抑えることができる。

ドレイン電流追加回路２０は，望ましくは，増幅用ソース接地トランジスタＭ２〜Ｍｎと同様に，追加用ソース接地トランジスタＭＡ２〜ＭＡｎと，それらにゲートバイアス電圧ＶＧ１を供給する抵抗ＲＡ２〜ＲＡｎとスイッチＳＷＡ２〜ＳＷＡｎと，インバータＩＮＶ２〜ＮＶｎとを有する。そして，スイッチＳＷＡ２〜ＳＷ２ｎは，利得制御信号ＧＣ２〜ＧＣｎの反転信号によりオンオフ制御される。さらに，望ましくは，追加用ソース接地トランジスタＭＡ２〜ＭＡｎのゲート幅は，増幅用ソース接地トランジスタＭ２〜Ｍｎと同じである。

つまり，利得制御信号ＧＣ２により増幅用ゲートバイアススイッチＳＷ２をオフさせた時は，利得制御信号ＧＣ２をインバータＩＮＶ２で反転した制御信号により追加用ゲートバイアススイッチＳＷＡ２をオンさせて，追加用ソース接地トランジスタＭＡ２をアクティブ状態にする。このように，利得低下の制御に伴って，増幅用ゲートバイアススイッチＳＷ２をオフさせて増幅用ソース接地トランジスタＭ２をノンアクティブ状態にした時に，追加用ソース接地トランジスタＭＡ２をアクティブ状態にして，ゲート接地トランジスタＭＢのドレイン・ソース間電流を一定に保つことができる。若しくは，追加用ソース接地トランジスタＭＡ２のゲート幅が増幅用ソース接地トランジスタＭ２のゲート幅より小さい場合でも，ゲート接地トランジスタＭＢのドレイン・ソース間電流の低下を抑制することができ，カットオフ周波数の過度の低下を抑えることができる。

図３の例では，追加用ソース接地トランジスタＭＡ２〜ＭＡｎを，利得制御用の増幅用ソース接地トランジスタＭ２〜Ｍｎと同じ数，同じサイズで設けている。しかしながら，利得を低下させた時のカットオフ周波数の低下を抑制するためには，低利得時にアクティブ状態に制御される増幅用ソース接地トランジスタ，例えば，トランジスタＭ２〜Ｍｍ（ｍ＜ｎ）に対応する追加用ソース接地トランジスタのみを設けても良い。

かかる構成にすると，高い利得の領域では，利得の低下によるカットオフ周波数の低下は容認するが，低い利得の領域では，利得の低下によるカットオフ周波数の低下を抑制することができる。そして，追加用ソース接地トランジスタの数を減らすことで，全体の消費電力の増大を抑えることもできる。

さらに，追加用ソース接地トランジスタのサイズは増幅用ソース接地トランジスタより小さくしてもよい。トランジスタサイズが小さいため追加されるドレイン電流は不足するが，ゲート接地トランジスタＭＢのドレイン・ソース電流の過度の低下を抑制することができる。

図４は，第１の実施の形態における差動型の可変利得増幅器の回路図である。差動型の場合は，図３の増幅器の回路を，正相側入力信号ＩＮと逆相側入力信号ＩＮｘとの差を増幅して，正相側出力信号ＯＵＴと逆相側出力信号ＯＵＴｘとを生成する。各トランジスタや抵抗，インダクタンスの添え字にｘが付けられているほうが，逆相側の回路である。

まず，増幅器は，キャパシタＣ１〜Ｃｎ，Ｃ１ｘ〜Ｃｎｘを介してゲートに高周波の入力信号ＩＮ，ＩＮｘがそれぞれ供給される複数のソース接地トランジスタＭ１〜Ｍｎ，Ｍ１ｘ〜Ｍｎｘと，電源電圧ＡＶＤに接続された負荷回路を構成する負荷インダクタンスＬ１，Ｌ１ｘと，負荷インダクタンスＬ１，Ｌ１ｘとソース接地トランジスタＭ１〜Ｍｎ，Ｍ１ｘ〜Ｍｎｘのドレインとの間に設けられ，ゲートが高周波的に接地されたゲート接地トランジスタＭＢ，ＭＢｘとを有し，負荷インダクタンスＬ１，Ｌ１ｘとゲート接地トランジスタＭＢ，ＭＢｘとの接続ノードに増幅された出力信号ＯＵＴ，ＯＵＴｘを生成する。

さらに，ドレイン電流追加回路２０には，追加用ソース接地トランジスタＭＡ２〜ＭＡｎ，ＭＡ２ｘ〜ＭＡｎｘと，それらのゲートバイアス電圧ＶＧ１を供給する抵抗ＲＡ２〜ＲＡｎ，ＲＡ２ｘ〜ＲＡｎｘと，追加用ゲートバイアススイッチＳＷＡ２〜ＳＷＡｎとを有する。この追加用ゲートバイアススイッチＳＷＡ２〜ＳＷＡｎは，両側の追加用ソース接地トランジスタＭＡ２〜ＭＡｎ，ＭＡ２ｘ〜ＭＡｎｘで共用される。

図５は，第２の実施の形態における可変利得増幅器の回路図である。この可変利得増幅器は，高周波の入力信号が共通のキャパシタＣ１を介してゲートに供給される増幅用のソース接地トランジスタＭ１〜Ｍｎと，電源電圧ＡＶＤに接続された負荷インダクタンスＬ１と，ゲートにゲートバイアス電圧ＶＧ２が供給され高周波的にゲート接地された第１のゲート接地トランジスタＭＢと，複数の増幅用ソース接地トランジスタＭ１〜Ｍｎと第１のゲート接地トランジスタＭＢとの間にそれぞれ設けられた第２のゲート接地トランジスタＭＣ１〜ＭＣｎとを有する。負荷インダクタンスは負荷抵抗でもよい。

増幅用ソース接地トランジスタＭ１〜Ｍｎには，共通の抵抗Ｒ１を介してゲートバイアス電圧ＶＧ１が印加されている。ただし，第２のゲート接地トランジスタＭＣ２〜ＭＣｎには，増幅用ゲートバイアススイッチＳＷＣ２〜ＳＷＣｎを介して第３のゲートバイアス電圧ＶＧ３が供給される。また，第２のゲート接地トランジスタＭＣ１には第３のゲートバイアス電圧ＶＧ３が供給される。

最も利得が小さい場合は，増幅用ソース接地トランジスタＭ１のみがアクティブ状態であり，小さいドレイン電流により入力信号ＩＮを増幅する。図示しない利得制御信号により，増幅用ゲートバイアススイッチＳＷＣ２〜ＳＷＣｎが順次オン状態に制御されることにより，アクティブ状態の増幅用ソース接地トランジスタＭ２〜Ｍｎの数が増えて，ドレイン電流が増え，利得が高くなる。

上記のように，第２のゲート接地トランジスタＭＣ１〜ＭＣｎにゲートバイアス電圧ＶＧ３を供給することによりアクティブ状態の増幅用ソース接地トランジスタＭ１〜Ｍｎの数をコントロールする構成にすれば，増幅用ソース接地トランジスタＭ１〜Ｍｎには，共通のキャパシタＣ１と共通のゲートバイアス供給用抵抗Ｒ１を利用することができ，回路素子数を減らすことができる。

図５の第２の実施の形態では，ドレイン電流追加回路２０が，第１のゲート接地トランジスタＭＢのソースノードＮ２０に接続されている。そして，第１の実施の形態と同様に，ドレイン電流追加回路２０は，アクティブ状態の増幅用ソース接地トランジスタＭ２〜Ｍｎの数が増えれば，ノードＮ２０に供給する電流を減らし，アクティブ状態の増幅用ソース接地トランジスタＭ２〜Ｍｎの数が減れば，ノードＮ１０に供給する電流を増加させる。その結果，利得を低下させるためにアクティブ状態の増幅用ソース接地トランジスタＭ２〜Ｍｎの数を減らしたときに，ドレイン電流追加回路２０の追加ドレイン電流が増大し，第１のゲート接地トランジスタＭＢのドレイン・ソース間電流Ｉｄｓの低下を抑制し，出力抵抗Ｒｏｕｔの増大を抑制し，高周波帯域での利得の低下を抑える。

ドレイン電流追加回路２０は，ゲートにゲートバイアス電圧ＶＧ１が常時供給される追加用ソース接地トランジスタＭＡ２〜ＭＡｎと，追加用ゲート接地トランジスタＭＤ２〜ＭＤｎとを有し，追加用ゲート接地トランジスタＭＤ２〜ＭＤｎのゲートには，追加用ゲートバイアススイッチＳＷＤ２〜ＳＷＤｎにより第３のゲートバイアス電圧ＶＧ３が供給される。

第１の実施の形態と同様に，この追加用ゲートバイアススイッチＳＷＤ２〜ＳＷＤｎは，増幅用ゲートバイアススイッチＳＷＣ２〜ＳＷＣｎを制御する利得制御信号の反転信号によりオンオフ制御される。つまり，増幅用ゲートバイアススイッチＳＷＣ２〜ＳＷＣｎが順次オン状態に制御されるとき，追加用ゲートバイアススイッチＳＷＤ２〜ＳＷＤｎは順次オフ状態に制御され，増幅用ゲートバイアススイッチＳＷＣ２〜ＳＷＣｎが順次オフ状態に制御されるとき，追加用ゲートバイアススイッチＳＷＤ２〜ＳＷＤｎは順次オン状態に制御される。

望ましくは，追加用ソース接地トランジスタＭＡ２〜ＭＡｎと，追加用ゲート接地トランジスタＭＤ２〜ＭＤｎとは，増幅用ソース接地トランジスタＭ２〜Ｍｎと，増幅用の第２ゲート接地トランジスタＭＣ２〜ＭＣｎとに対応して設けられ，さらに同じサイズである。しかし，追加用ソース接地トランジスタＭＡ２〜ＭＡｎと，追加用ゲート接地トランジスタＭＤ２〜ＭＤｎとは，必ずしも，増幅用ソース接地トランジスタＭ２〜Ｍｎと増幅用の第２ゲート接地トランジスタＭＣ２〜ＭＣｎとに対応した数設ける必要もなく，同じサイズにする必要もない。

第２の実施の形態の可変利得増幅器も，第１の実施の形態と同様に，利得が低く制御されたときに，第１のゲート接地トランジスタＭＢのドレイン・ソース間電流が低下することが抑制され，カットオフ周波数の過度の低下を抑制することができる。

図６は，第２の実施の形態における差動型の可変利得増幅器の回路図である。図５の可変利得増幅器を，正相側と逆相側とに設けている。逆相側の各トランジスタや抵抗，キャパシタに添え字ｘを与えている。この差動型の可変利得増幅器は，差動の入力信号ＩＮ，ＩＮｘを増幅して，差動の出力信号ＯＵＴ，ＯＵＴｘを生成する。そして，ドレイン電流追加回路２０が設けられているので，利得が低く制御されたときでも，第１のゲート接地トランジスタＭＢ，ＭＢｘのドレイン・ソース電流の過度の低下を抑えて，カットオフ周波数の低下を抑えている。

図７は，第１，第２の実施の形態における増幅器の周波数特性Ｈ（ｓ）を示す図である。図２と同様に，横軸に周波数，縦軸に利得を示す。本実施の形態では，利得が低く制御された時にゲート接地トランジスタのドレイン・ソース電流が過度に低下することが抑制されるので，低利得になっても，カットオフ周波数が低下することが抑制される。したがって，図７に示されるとおり，所定の高周波帯域ｆ０において，低利得に制御された時の利得の過度の低下を抑えることができる。

本実施の形態では，ソース接地トランジスタやゲート接地トランジスタを全てＮチャネルＭＯＳトランジスタで構成している。しかし，これらのトランジスタをＰチャネルＭＯＳトランジスタで構成してもよい。その場合は，電源電圧ＡＶＤはグランドに，グランドは正電源電圧に置き換えられる。

以上の実施の形態をまとめると，次の付記のとおりである。

（付記１）
ゲートに入力信号が供給され，利得制御に応じてそれぞれアクティブ状態になる複数のソース接地トランジスタと，
電源電圧に接続された負荷回路と，
前記負荷回路と前記複数のソース接地トランジスタのドレインとの間に設けられたゲート接地トランジスタとを有し，
前記負荷回路と前記ゲート接地トランジスタとの接続ノードに出力信号が生成され，
さらに，前記ゲート接地トランジスタのソースに接続され当該ゲート接地トランジスタのドレイン・ソース間にドレイン電流を供給するドレイン電流追加回路を有し，
前記アクティブ状態のソース接地トランジスタが第１の数の場合に，前記ドレイン電流追加回路は当該ソース接地トランジスタに第１のドレイン電流を供給し，前記第１の数より少ない第２の数の場合に，前記第１のドレイン電流より多い第２のドレイン電流を供給する可変利得増幅器。

（付記２）
付記１において，
前記ドレイン電流追加回路は，前記ソース接地トランジスタに並列に複数の追加のソース接地トランジスタを有し，前記アクティブ状態のソース接地トランジスタが第１の数の場合に，第３の数の前記追加のソース接地トランジスタをアクティブ状態にし，前記アクティブ状態のソース接地トランジスタが第１の数より少ない第２の数の場合に，前記第３の数より多い第４の数の前記追加のソース接地トランジスタをアクティブ状態にする可変利得増幅器。

（付記３）
ゲートに入力信号が供給され，利得制御に応じてゲートバイアス電圧がそれぞれに供給される複数の増幅用ソース接地トランジスタと，
電源電圧に接続された負荷回路と，
前記負荷回路と前記複数の増幅用ソース接地トランジスタのドレインとの間に設けられたゲート接地トランジスタとを有し，
前記負荷回路と前記ゲート接地トランジスタとの接続ノードに出力信号が生成され，
さらに，前記ゲート接地トランジスタのソースに接続され当該ゲート接地トランジスタのドレイン・ソース間にドレイン電流を供給するドレイン電流追加回路を有し，
前記ゲートバイアス電圧が供給される増幅用ソース接地トランジスタが第１の数の場合に，前記ドレイン電流追加回路は当該ソース接地トランジスタに第１のドレイン電流を供給し，前記第１の数より少ない第２の数の場合に，前記第１のドレイン電流より多い第２のドレイン電流を供給する可変利得増幅器。

（付記４）
付記３において，
さらに，利得制御信号に応じてオンオフ制御され，前記複数の増幅用ソース接地トランジスタのゲートにゲートバイアス電圧をそれぞれ供給する複数の増幅用ゲートバイアススイッチを有し，
前記ドレイン電流追加回路は，
前記複数の増幅用ソース接地トランジスタのドレインとソースとの間に並列に設けられた複数の追加用ソース接地トランジスタと，
前記利得制御信号に応じてオンオフ制御され，前記複数の追加用ソース接地トランジスタのゲートに前記ゲートバイアス電圧をそれぞれ供給する複数の追加用ゲートバイアススイッチとを有し，
前記増幅用ゲートバイアススイッチのいずれかがオン制御される場合に，前記追加用ゲートバイアススイッチのいずれかがオフ制御され，前記増幅用ゲートバイアススイッチのいずれかがオフ制御される場合に，前記追加用ゲートバイアススイッチのいずれかがオン制御される可変利得増幅器。

（付記５）
付記３において，
前記複数の増幅用ソース接地トランジスタは，所定の比率のゲート幅を有し，前記複数の追加用ソース接地トランジスタは，前記複数の増幅用ソース接地トランジスタの少なくとも一部に対応して設けられ，対応する比率のゲート幅を有する可変利得増幅器。

（付記６）
ゲートに入力信号が供給されるとともに前記ゲートに第１のゲートバイアス電圧が印加される複数の増幅用ソース接地トランジスタと，
電源電圧に接続された負荷回路と，
前記負荷回路と前記複数の増幅用ソース接地トランジスタのドレインとの間に設けられた第１のゲート接地トランジスタと，
前記第１のゲート接地トランジスタのソースと前記複数の増幅用ソース接地トランジスタのドレインとの間にそれぞれ設けられ，利得制御に応じて第２のゲートバイアス電圧がそれぞれに供給される複数の第２のゲート接地トランジスタとを有し，
前記負荷回路と前記第１のゲート接地トランジスタとの接続ノードに出力信号が生成され，
さらに，前記第１のゲート接地トランジスタのソースに接続され当該第１のゲート接地トランジスタのドレイン・ソース間にドレイン電流を供給するドレイン電流追加回路を有し，
前記第２のゲートバイアス電圧が供給される第２のゲート接地トランジスタが第１の数の場合に，前記ドレイン電流追加回路は当該増幅用ソース接地トランジスタに第１のドレイン電流を供給し，前記第１の数より少ない第２の数の場合に，前記第１のドレイン電流より多い第２のドレイン電流を供給する可変利得増幅器。

（付記７）
付記６において，
さらに，利得制御信号に応じてオンオフ制御され，前記複数の第２のゲート接地トランジスタのゲートに前記第２のゲートバイアス電圧をそれぞれ供給する複数の増幅用ゲートバイアススイッチを有し，
前記ドレイン電流追加回路は，
前記複数の第２のゲート接地トランジスタと複数の増幅用ソース接地トランジスタとに並列に設けられた複数の追加用ゲート接地トランジスタと複数の追加用ソース接地トランジスタと，前記利得制御信号に応じてオンオフ制御され，前記複数の追加用ゲート接地トランジスタのゲートに前記第２のゲートバイアス電圧をそれぞれ供給する複数の追加用ゲートバイアススイッチとを有し，
前記増幅用ゲートバイアススイッチのいずれかがオン制御される場合に，前記追加用ゲートバイアススイッチのいずれかがオフ制御され，前記ゲートバイアススイッチのいずれかがオフ制御される場合に，前記追加用ゲートバイアススイッチのいずれかがオン制御される可変利得増幅器。

（付記８）
付記７において，
前記複数の増幅用ソース接地トランジスタは，所定の比率のゲート幅を有し，前記複数の追加用ソース接地トランジスタは，前記複数の増幅用ソース接地トランジスタの少なくとも一部に対応して設けられ，対応する比率のゲート幅を有する可変利得増幅器。

（付記９）
付記１乃至８のいずれかにおいて，
前記増幅用のソース接地トランジスタ，ゲート接地トランジスタ，負荷回路は，正相側と逆相側とにそれぞれ設けられ，差動入力信号を増幅して差動出力信号を生成する可変利得増幅器。

ＩＮ：入力信号ＯＵＴ：出力信号
Ｍ１〜Ｍｎ：増幅用ソース接地トランジスタ
ＭＢ：ソース接地トランジスタ
ＭＡ１〜ＭＡｎ：追加用ソース接地トランジスタ
ＶＧ１，ＶＧ２：ゲートバイアス電圧
Ｌ１：負荷回路，負荷インダクタンス
ＡＶＤ：電源電圧

Claims

ゲートに入力信号が供給され，利得制御に応じてそれぞれアクティブ状態になる複数のソース接地トランジスタと，
電源電圧に接続された負荷回路と，
前記負荷回路と前記複数のソース接地トランジスタのドレインとの間に設けられたゲート接地トランジスタとを有し，
前記負荷回路と前記ゲート接地トランジスタとの接続ノードに出力信号が生成され，
さらに，前記ゲート接地トランジスタのソースに接続され当該ゲート接地トランジスタのドレイン・ソース間にドレイン電流を供給するドレイン電流追加回路を有し，
前記アクティブ状態のソース接地トランジスタが第１の数の場合に，前記ドレイン電流追加回路は当該ソース接地トランジスタに第１のドレイン電流を供給し，前記第１の数より少ない第２の数の場合に，前記第１のドレイン電流より多い第２のドレイン電流を供給する可変利得増幅器。
請求項１において，
前記ドレイン電流追加回路は，前記ソース接地トランジスタに並列に複数の追加のソース接地トランジスタを有し，前記アクティブ状態のソース接地トランジスタが第１の数の場合に，第３の数の前記追加のソース接地トランジスタをアクティブ状態にし，前記アクティブ状態のソース接地トランジスタが第１の数より少ない第２の数の場合に，前記第３の数より多い第４の数の前記追加のソース接地トランジスタをアクティブ状態にする可変利得増幅器。
ゲートに入力信号が供給され，利得制御に応じてゲートバイアス電圧がそれぞれに供給される複数の増幅用ソース接地トランジスタと，
電源電圧に接続された負荷回路と，
前記負荷回路と前記複数の増幅用ソース接地トランジスタのドレインとの間に設けられたゲート接地トランジスタとを有し，
前記負荷回路と前記ゲート接地トランジスタとの接続ノードに出力信号が生成され，
さらに，前記ゲート接地トランジスタのソースに接続され当該ゲート接地トランジスタのドレイン・ソース間にドレイン電流を供給するドレイン電流追加回路を有し，
前記ゲートバイアス電圧が供給される増幅用ソース接地トランジスタが第１の数の場合に，前記ドレイン電流追加回路は当該ソース接地トランジスタに第１のドレイン電流を供給し，前記第１の数より少ない第２の数の場合に，前記第１のドレイン電流より多い第２のドレイン電流を供給する可変利得増幅器。
請求項３において，
さらに，利得制御信号に応じてオンオフ制御され，前記複数の増幅用ソース接地トランジスタのゲートにゲートバイアス電圧をそれぞれ供給する複数の増幅用ゲートバイアススイッチを有し，
前記ドレイン電流追加回路は，
前記複数の増幅用ソース接地トランジスタのドレインとソースとの間に並列に設けられた複数の追加用ソース接地トランジスタと，
前記利得制御信号に応じてオンオフ制御され，前記複数の追加用ソース接地トランジスタのゲートに前記ゲートバイアス電圧をそれぞれ供給する複数の追加用ゲートバイアススイッチとを有し，
前記増幅用ゲートバイアススイッチのいずれかがオン制御される場合に，前記追加用ゲートバイアススイッチのいずれかがオフ制御され，前記増幅用ゲートバイアススイッチのいずれかがオフ制御される場合に，前記追加用ゲートバイアススイッチのいずれかがオン制御される可変利得増幅器。
ゲートに入力信号が供給されるとともに前記ゲートに第１のゲートバイアス電圧が印加される複数の増幅用ソース接地トランジスタと，
電源電圧に接続された負荷回路と，
前記負荷回路と前記複数の増幅用ソース接地トランジスタのドレインとの間に設けられた第１のゲート接地トランジスタと，
前記第１のゲート接地トランジスタのソースと前記複数の増幅用ソース接地トランジスタのドレインとの間にそれぞれ設けられ，利得制御に応じて第２のゲートバイアス電圧がそれぞれに供給される複数の第２のゲート接地トランジスタとを有し，
前記負荷回路と前記第１のゲート接地トランジスタとの接続ノードに出力信号が生成され，
さらに，前記第１のゲート接地トランジスタのソースに接続され当該第１のゲート接地トランジスタのドレイン・ソース間にドレイン電流を供給するドレイン電流追加回路を有し，
前記第２のゲートバイアス電圧が供給される第２のゲート接地トランジスタが第１の数の場合に，前記ドレイン電流追加回路は当該増幅用ソース接地トランジスタに第１のドレイン電流を供給し，前記第１の数より少ない第２の数の場合に，前記第１のドレイン電流より多い第２のドレイン電流を供給する可変利得増幅器。
請求項５において，
さらに，利得制御信号に応じてオンオフ制御され，前記複数の第２のゲート接地トランジスタのゲートに前記第２のゲートバイアス電圧をそれぞれ供給する複数の増幅用ゲートバイアススイッチを有し，
前記ドレイン電流追加回路は，
前記複数の第２のゲート接地トランジスタと複数の増幅用ソース接地トランジスタとに並列に設けられた複数の追加用ゲート接地トランジスタと複数の追加用ソース接地トランジスタと，前記利得制御信号に応じてオンオフ制御され，前記複数の追加用ゲート接地トランジスタのゲートに前記第２のゲートバイアス電圧をそれぞれ供給する複数の追加用ゲートバイアススイッチとを有し，
前記増幅用ゲートバイアススイッチのいずれかがオン制御される場合に，前記追加用ゲートバイアススイッチのいずれかがオフ制御され，前記ゲートバイアススイッチのいずれかがオフ制御される場合に，前記追加用ゲートバイアススイッチのいずれかがオン制御される可変利得増幅器。