JP2018504020A - シングルエンドクリスタル発振器から４倍の基準クロックを生成するための装置および方法 - Google Patents

Abstract

方法、装置、およびコンピュータプログラム製品が提供される。装置は、第１のクロック周波数にしたがって、正弦波信号を出力し、正弦波信号に基づいて、２５％のデューティサイクルを有する第１のデジタル信号を生成し、正弦波信号に基づいて、２５％のデューティサイクルを有する第２のデジタル信号を生成し、５０％のデューティサイクルと第１のクロック周波数の２倍である第２のクロック周波数を有する組み合わされたデジタル信号を生成するために、第１のデジタル信号および第２のデジタル信号を組み合わせ、第１のクロック周波数の４倍である第３のクロック周波数を有する出力信号を生成するために、組み合わされたデジタル信号の第２のクロック周波数を２倍化する。装置はさらに、出力信号に基づいて、第１のバッファのための第１の制御電圧および第２の制御電圧、および第２のバッファのための第３の制御電圧を生成する。【選択図】図３

Description

関連出願の相互参照

[0001]本出願は、「シングルエンドクリスタル発振器から４倍化された基準クロックを生成するための装置および方法（APPARATUS AND METHOD FOR GENERATING QUADRUPLED REFERENCE CLOCK FROM SINGLE-ENDED CRYSTAL OSCILLATOR)」と題され、２０１４年１２月９日に出願された米国仮出願第６２／０８９，４９７号、および「シングルエンドクリスタル発振器から４倍化された基準クロックを生成するための装置および方法（APPARATUS AND METHOD FOR GENERATING QUADRUPLED REFERENCE CLOCK FROM SINGLE-ENDED CRYSTAL OSCILLATOR)」と題され、２０１５年３月６日に出願された米国出願第１４／６４０，６７２号の利益を主張し、参照によって、本明細書に、それらの全体が明示的に組み込まれる。

分野

[0002]本開示は、一般的に、通信システムに関し、より詳細には、クロック周波数を４倍化するための装置および方法に関する。

背景

[0003]ワイヤレスデバイス（たとえば、セルラ電話またはスマートフォン）は、ワイヤレス通信システムとの２方向通信のためのデータを送信および受信し得る。ワイヤレスデバイスは、データ送信のための送信機、およびデータ受信のための受信機を含み得る。データ送信について、送信機は、変調された無線周波数（ＲＦ）信号を取得するために、データで送信局部発振器（ＬＯ）信号を変調し、所望の出力電力レベルを有する出力ＲＦ信号を取得するために、変調されたＲＦ信号を増幅し、アンテナを介して基地局に出力ＲＦ信号を送信し得る。データ受信について、受信機は、アンテナを介して受信されたＲＦ信号を取得し、受信されたＲＦ信号を受信ＬＯ信号でダウンコンバートし、基地局によって送られたデータを復元するために、ダウンコンバートされた信号を処理し得る。

[0004]ワイヤレスデバイスは、１つまたは複数の所望の周波数で、１つまたは複数の発振器信号を生成するために、１つまたは複数の発振器を含み得る。発振器信号は、送信機のための送信ＬＯ信号および受信機のための受信ＬＯ信号を生成するために使用され得る。発振器は、ワイヤレスデバイスが、そのシステムで通信する、ワイヤレス通信システムの要請に合うように、発振器信号を生成することが要請され得る。

[0005]クロックジェネレータは発振器から発振器信号を受け取り得、ワイヤレスデバイス内の様々なモジュールのためのクロック信号を生成し得る。特定のデバイスモジュールの位相ノイズ（ＰＮ）性能を改良する方法は、クロックジェネレータからの基準クロック信号の周波数を増加することである。しかしながら、基準クロック信号周波数を増加する以前の試みは、より大きな電力消費、より大きなデバイスエリア使用、および月並みなＰＮ性能による損失となった。従って、大きな電力消費やデバイスエリア使用を被ることなく、ＰＮ性能を改良するように基準クロック信号周波数を増加するための装置および方法が必要である。

概要

[0006]本開示のある態様において、方法、および装置が提供される。装置は、第１のクロック周波数にしたがって、電圧制御発振器（ＶＣＯ）を介して、正弦波信号を出力し、正弦波信号に基づいて、第１のバッファを介して、２５％のデューティサイクルを有する第１のデジタル信号を生成し、正弦波信号に基づいて、第２のバッファを介して、２５％のデューティサイクルを有する第２のデジタル信号を生成し、５０％のデューティサイクルを有する組み合わされたデジタル信号を生成するために、組み合わせモジュールを介して、第１のデジタル信号と第２のデジタル信号とを組み合わせ、組み合わされたデジタル信号は、第１のクロック周波数の２倍である第２のクロック周波数を有し、第１のクロック周波数の４倍である第３のクロック周波数を有する出力信号を生成するために、周波数２倍化モジュールを介して、組み合わされたデジタル信号の第２のクロック周波数を２倍化する、ように構成される。

[0007]装置は、さらに、出力信号に基づいて、フィードバックモジュールを介して、第１のバッファのための第１の制御電圧および第２の制御電圧と、第２のバッファのための第３の制御電圧とを生成し、ここにおいて、第１の制御電圧は、第１のバッファが第１のデジタル信号の立ち上がりエッジを制御することを容易にする、第１のバッファの第１のしきい値を制御し、ここにおいて、第２の制御電圧は、第１のバッファが第１のデジタル信号の立ち下がりエッジを制御することを容易にする、第１のバッファの第２のしきい値を制御し、ここにおいて、第３の制御電圧は、第２のバッファが第２のデジタル信号の立ち上がりエッジを制御することを容易にする、第２のバッファのしきい値を制御する、ように構成される。

[0008]装置はまた、第１のバッファから出力された第１のデジタル信号を受け取ることと、受け取られた第１のデジタル信号に基づいて、第１の遅延を決定することと、第１の遅延に基づいて、第１のイネーブル制御信号を第４のトランジスタのゲートに送ることにより第１のセクションをアクティブ化することと、受け取られた第１のデジタル信号に基づいて、第２の遅延を決定することと、第２の遅延に基づいて、第２のイネーブル制御信号を第７のトランジスタのゲートに送ることにより第２のセクションをアクティブ化することとによって、遅延モジュールを介して、第１のバッファの、第１のセクションおよび第２のセクションのアクティブ状態を制御するように構成される。

[0009]図１は、異なるワイヤレス通信システムと通信するワイヤレスデバイスを例証する。 [0010]図２は、ワイヤレスデバイスのブロック図である。 [0011]図３は、基準クロック４倍器（quadrupler）を例証するブロック図である。 [0012]図４は、図３のフィードバックモジュールを例証する図である。 [0013]図５は、図３の遅延モジュールに結合された第１のバッファを例証する、例となる図式的回路図である。 [0014]図６は、図３の第２のバッファを例証する、例となる図式的回路図である。 [0015]図７は、クロック周波数を４倍化する方法のフローチャートである。

詳細な説明

[0016]添付された図面に関連した以下の記載の詳細な説明は、様々な構成の説明として意図され、本明細書において説明される概念が実施され得る唯一の構成を表すことを意図するものではない。詳細な説明は、様々な概念の完全な理解を提供することを目的とした特定の詳細を含む。しかしながら、これらの概念が、これらの特定の詳細なしに実施され得ることは当業者にとって明らかであろう。いくつかの事例において、そのような概念をあいまいにすることを避けるために、よく知られた構造およびコンポーネントがブロック図形式で差し示される。用語「例示的」は、本明細書において、「例、事例、または例証としての役割を果たすこと」を意味するように使用される。「例示的」とここで説明された任意の設計は、他の設計よりも好適または利点があると必ずしも解釈されるべきではない。

[0017]これより、電気通信システムのいくつかの態様が様々な装置および方法に関連して提示されることになる。これらの装置および方法は、以下の詳細な説明において説明され、（集合的に「要素」と呼ばれる）様々なブロック、モジュール、コンポーネント、回路、ステップ、プロセス、アルゴリズム、等によって添付の図面において例証される。これらの要素は、電子ハードウェア、コンピュータソフトウェア、あるいはそれらの任意の組み合わせを使用してインプリメントされ得る。そのような要素がハードウェアとしてまたはソフトウェアとしてインプリメントされるかどうかは、特定のアプリケーションおよびシステム全体上に課せられる設計制約に依存する。

[0018]例として、要素、または要素の任意の一部、または要素の任意の組み合わせは、１つまたは複数のプロセッサを含む「処理システム」を用いてインプリメントされ得る。プロセッサの例は、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブル論理デバイス（ＰＬＤ）、状態機械、ゲート論理、ディスクリートハードウェア回路、および本開示全体にわたって説明される様々な機能を実行するように構成された他の適切なハードウェアを含む。処理システム中の１つまたは複数のプロセッサは、ソフトウェアを実行し得る。ソフトウェアは、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語、またはその他の名称で呼ばれるかどうかにかかわらず、命令、命令セット、コード、コードセグメント、プログラムコード、プログラム、サブプログラム、ソフトウェアモジュール、アプリケーション、ソフトウェアアプリケーション、ソフトウェアパッケージ、ルーチン、サブルーチン、オブジェクト、実行ファイル、実行スレッド、プロシージャ、関数、等を意味するように広く解釈されるべきである。

[0019]従って、１つまたは複数の例示的な実施形態において、説明された機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組み合わせ中においてインプリメントされ得る。ソフトウェア中でインプリメントされる場合、機能は、コンピュータ可読媒体上で１つまたは複数の命令あるいはコードとして記憶もしくは符号化され得る。コンピュータ可読媒体は、コンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスされることができる任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、電子的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、コンパクトディスク（ＣＤ）ＲＯＭ（ＣＤ−ＲＯＭ）または他の光ディスク記憶装置、磁気ディスク記憶装置または他の磁気記憶デバイス、あるいはデータ構造または命令の形式で所望のプログラムコードを搬送または記憶するために使用されることができ、かつコンピュータによってアクセスされることができる任意の他の媒体を備えることができる。本明細書で使用される場合、ディスク（disk）およびディスク（disc）は、ＣＤ、レーザーディスク（登録商標）、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピー（登録商標）ディスクを含み、ここで、ディスク（disk）は、通常磁気的にデータを再生し、一方ディスク（disc）は、レーザーを用いて光学的にデータを再生する。上記の組み合わせはまた、コンピュータ可読媒体の範囲内に含まれるべきである。

[0020]図１は、異なるワイヤレス通信システム１２０、１２２と通信するワイヤレスデバイス１１０を例証する図である。ワイヤレスシステム１２０および１２２は各々、符号分割多元接続（ＣＤＭＡ）システム、モバイル通信のためのグローバルシステム（ＧＳＭ（登録商標））システム、ロングタームエボリューション（ＬＴＥ（登録商標））システム、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）システム、または何らかの他のワイヤレスシステムであり得る。ＣＤＭＡシステムは、広帯域ＣＤＭＡ（ＷＣＤＭＡ（登録商標））、ＣＤＭＡ １Ｘまたはｃｄｍａ２０００、時分割同期符号分割多元接続（ＴＤ−ＳＣＤＭＡ）、または他の何らかのバージョンのＣＤＭＡを実現し得る。ＴＤ−ＳＣＤＭＡはまた、ユニバーサル地上無線アクセス（ＵＴＲＡ）時分割デュプレックス（ＴＤＤ）１．２８Ｍｃｐｓオプションまたはローチップレート（ＬＣＲ）とも呼ばれる。ＬＴＥは、周波数分割デュプレックス（ＦＤＤ）および時分割デュプレックス（ＴＤＤ）の両方をサポートする。例えば、ワイヤレスシステム１２０は、ＧＳＭシステムであり得、ワイヤレスシステム１２２は、ＷＣＤＭＡシステムであり得る。別の例として、ワイヤレスシステム１２０は、ＬＴＥシステムであり得、ワイヤレスシステム１２２は、ＣＤＭＡシステムであり得る。

[0021]簡潔化のために、図形１００は、１つの基地局１３０および１つのシステムコントローラ１４０を含むワイヤレスシステム１２０と、１つの基地局１３２および１つのシステムコントローラ１４２を含むワイヤレスシステム１２２とを差し示す。一般に、各ワイヤレスシステムは、任意の数の基地局および任意のセットのネットワークエンティティを含み得る。各基地局は、そのカバレッジ内におけるワイヤレスデバイスに対する通信をサポートし得る。基地局はまた、ノードＢ、発展型ノードＢ（ｅＮＢ）、アクセスポイント、基地トランシーバ局、無線基地局、無線トランシーバ、トランシーバ機能、基本サービスセット（ＢＳＳ）、拡張サービスセット（ＥＳＳ）、または何らかの他の適切な専門用語で呼ばれ得る。ワイヤレスデバイス１１０はまた、ユーザ機器（ＵＥ）、モバイルデバイス、遠隔デバイス、ワイヤレスデバイス、ワイヤレス通信デバイス、局、モバイル局、加入者局、モバイル加入者局、端末、モバイル端末、遠隔端末、ワイヤレス端末、アクセス端末、クライアント、モバイルクライアント、モバイルユニット、加入者ユニット、ワイヤレスユニット、遠隔ユニット、ハンドセット、ユーザエージェント、または他の適切な専門用語で呼ばれ得る。ワイヤレスデバイス１１０は、セルラ電話、スマートフォン、タブレット、ワイヤレスモデム、携帯情報端末（ＰＤＡ）、ハンドヘルドデバイス、ラップトップコンピュータ、スマートブック、ネットブック、コードレス電話、ワイヤレスローカルループ（ＷＬＬ）局、または何らかの他の同様な機能デバイスであり得る。

[0022]ワイヤレスデバイス１１０は、ワイヤレスシステム１２０および／または１２２と通信することが可能であり得る。ワイヤレスデバイス１１０はまた、ブロードキャスト局１３４のような、ブロードキャスト局から信号を受信することが可能であり得る。ワイヤレスデバイス１１０はまた、衛星１５０のような、１つまたは複数の全地球航法衛星システム（ＧＮＳＳ）における衛星から信号を受信することが可能であり得る。ワイヤレスデバイス１１０は、ＧＳＭ、ＷＣＤＭＡ、ｃｄｍａ２０００、ＬＴＥ、８０２．１１、等のようなワイヤレス通信のための１つまたは複数の無線技術をサポートし得る。用語「無線技術」、「無線アクセス技術」、「エアインターフェース」、および「規格」は、交換可能に使用され得る。

[0023]ワイヤレスデバイス１１０は、ダウンリンクおよびアップリンクを介して、ワイヤレスシステムにおける基地局と通信し得る。ダウンリンク（または順方向リンク）は、基地局からワイヤレスデバイスへの通信リンクを指し、アップリンク（または逆方向リンク）は、ワイヤレスデバイスから基地局への通信リンクを指す。ワイヤレスシステムは、ＴＤＤおよび／またはＦＤＤを利用し得る。ＴＤＤについて、ダウンリンクおよびアップリンクは、同一の周波数を共有し、ダウンリンク送信およびアップリンク送信は、異なる時間期間において同一の周波数上で送られ得る。ＦＤＤについて、ダウンリンクおよびアップリンクは、別々の周波数が割り当てられ得る。ダウンリンク送信は、１つの周波数上で送られ、アップリンク送信は、別の周波数上で送られ得る。ＴＤＤをサポートしているいくつかの例示的無線技術は、ＧＳＭ、ＬＴＥ、およびＴＤ−ＳＣＤＭＡを含む。ＦＤＤをサポートしているいくつかの例示的無線技術は、ＷＣＤＭＡ、ｃｄｍａ２０００、およびＬＴＥを含む。ワイヤレスデバイス１１０および／または基地局１３０、１３２は、例示的基準クロック４倍器１６０を含み得る。以下に、例示的基準クロック４倍器１６０が提供される。

[0024]図２は、ワイヤレスデバイス１１０のような、例示的ワイヤレスデバイスのブロック図２００である。ワイヤレスデバイスは、データプロセッサ／コントローラ２１０、トランシーバ２１８、およびアンテナ２９０を含む。データプロセッサ／コントローラ２１０は、処理システムと呼ばれ得る。処理システムは、データプロセッサ／コントローラ２１０、またはデータプロセッサ／コントローラ２１０とメモリ２１６の両方を含み得る。トランシーバ２１８は、双方向通信をサポートする送信機２２０および受信機２５０を含む。送信機２２０および／または受信機２５０は、スーパーヘテロダインアーキテクチャまたはダイレクトコンバージョンアーキテクチャを用いてインプリメントされ得る。スーパーヘテロダインアーキテクチャにおいて、信号は、多数の段内においてＲＦとベースバンドとの間で、たとえば、１つの段内においてＲＦから中間周波数（ＩＦ）に、その後、受信機のために別の段内においてＩＦからベースバンドに、周波数変換される。ゼロＩＦアーキテクチャとも呼ばれる、ダイレクトコンバージョンアーキテクチャにおいて、信号は、１つの段内においてＲＦとベースバンドとの間で周波数変換される。スーパーヘテロダインおよびダイレクトコンバージョンアーキテクチャは、異なる回路ブロックを使用し得、および／または、異なる要件を有し得る。図２内において指し示される例示的設計において、送信機２２０および受信機２５０は、ダイレクトコンバージョンアーキテクチャを用いてインプリメントされる。

[0025]送信経路において、データプロセッサ／コントローラ２１０は、送信されるデータを処理（たとえば、符号化および変調）し、データをデジタルアナログ変換器（ＤＡＣ）２３０に提供し得る。ＤＡＣ２３０は、デジタル入力信号をアナログ出力信号に変換する。アナログ出力信号は、送信（ＴＸ）ベースバンド（ローパス）フィルタ２３２に提供され、フィルタ２３２は、アナログ出力信号をフィルタし、ＤＡＣ２３０による前のデジタル−アナログ変換によって生じた像を除去し得る。増幅器（ａｍｐ）２３４は、ＴＸベースバンドフィルタ２３２からの信号を増幅し、増幅されたベースバンド信号を提供し得る。アップコンバータ（ミキサ）２３６は、増幅されたベースバンド信号、およびＴＸ ＬＯ信号ジェネレータ２７６からのＴＸ ＬＯ信号を受け取り得る。アップコンバータ２３６は、増幅されたベースバンド信号を、ＴＸ ＬＯ信号でアップコンバートし、アップコンバートされた信号を提供し得る。フィルタ２３８は、周波数アップコンバージョンによって生じた像を除去するように、アップコンバートされた信号をフィルタし得る。電力増幅器（ＰＡ）２４０は、所望の出力電力レベルを取得し、出力ＲＦ信号を提供するために、フィルタ２３８からのフィルタされたＲＦ信号を増幅し得る。出力ＲＦ信号は、デュプレクサ／スイッチプレクサ２６４を通してルーティングされ得る。

[0026]ＦＤＤについて、送信機２２０および受信機２５０は、送信機２２０のためのＴＸフィルタ、および受信機２５０のための受信機（ＲＸ）フィルタを含み得る、デュプレクサ２６４に結合され得る。ＴＸフィルタは、送信帯域における信号成分を通し、受信帯域における信号成分を減衰させるために、出力ＲＦ信号をフィルタし得る。ＴＤＤについて、送信機２２０および受信機２５０は、スイッチプレクサ２６４に結合され得る。スイッチプレクサ２６４は、アップリンク時間期間中に、出力ＲＦ信号を、送信機２２０からアンテナ２９０に通し得る。ＦＤＤおよびＴＤＤの両方について、デュプレクサ／スイッチプレクサ２６４は、ワイヤレスチャネルを介した通信のために、出力ＲＦ信号をアンテナ２９０に提供し得る。

[0027]受信経路において、アンテナ２９０は、基地局および／または他の送信機局によって送信された信号を受信し得、受信されたＲＦ信号を提供し得る。受信されたＲＦ信号は、デュプレクサ／スイッチプレクサ２６４を通してルーティングされ得る。ＦＤＤについて、デュプレクサ２６４内のＲＸフィルタは、受信帯域における信号成分を通し、送信帯域における信号成分を減衰させるために、受信されたＲＦ信号をフィルタし得る。ＴＤＤについて、スイッチプレクサ２６４は、ダウンリンク時間期間中に、受信されたＲＦ信号を、アンテナ２９０から受信機２５０に通し得る。ＦＤＤおよびＴＤＤの両方について、デュプレクサ／スイッチプレクサ２６４は、受信されたＲＦ信号を受信機２５０に提供し得る。

[0028]受信機２５０内で、受信されたＲＦ信号は、入力ＲＦ信号を取得するために、低ノイズ増幅器（ＬＮＡ）２５２によって増幅され、フィルタ２５４によってフィルタされ得る。ダウンコンバータ（ミキサ）２５６は、入力ＲＦ信号およびＲＸ ＬＯ信号ジェネレータ２８６からのＲＸ ＬＯ信号を受け取り得る。ダウンコンバータ２５６は、入力ＲＦ信号をＲＸ ＬＯ信号でダウンコンバートし、ダウンコンバートされた信号を提供し得る。アナログ入力信号を取得するために、ダウンコンバートされた信号は、増幅器２５８によって増幅され、さらにＲＸベースバンド（ローパス）フィルタ２６０によってフィルタされ得る。アナログ入力信号は、アナログ−デジタル変換器（ＡＤＣ）２６２に提供される。ＡＤＣ２６２は、アナログ入力信号をデジタル出力信号に変換する。デジタル出力信号は、データプロセッサ／コントローラ２１０に提供される。

[0029]ＴＸ周波数シンセサイザ２７０は、ＴＸ位相ロックループ（ＰＬＬ）２７２およびＶＣＯ２７４を含み得る。ＶＣＯ２７４は、所望の周波数で、ＴＸ ＶＣＯ信号を生成し得る。ＴＸ ＰＬＬ２７２は、データプロセッサ／コントローラ２１０から、タイミング情報を受け取り、ＶＣＯ２７４のための制御信号を生成し得る。制御信号は、ＴＸ ＶＣＯ信号のための所望の周波数を取得するために、ＶＣＯ２７４の周波数および／または位相を調整し得る。ＴＸ周波数シンセサイザ２７０は、ＴＸ ＶＣＯ信号をＴＸ ＬＯ信号ジェネレータ２７６に提供する。ＴＸ ＬＯ信号ジェネレータ２７６は、ＴＸ周波数シンセサイザ２７０から受け取られたＴＸ ＶＣＯ信号に基づいて、ＴＸ ＬＯ信号を生成し得る。

[0030]ＲＸ周波数シンセサイザ２８０は、ＲＸ ＰＬＬ２８２およびＶＣＯ２８４を含み得る。ＶＣＯ２８４は、所望の周波数で、ＲＸ ＶＣＯ信号を生成し得る。ＲＸ ＰＬＬ２８２は、データプロセッサ／コントローラ２１０からタイミング情報を受け取り、ＶＣＯ２８４のための制御信号を生成し得る。制御信号は、ＲＸ ＶＣＯ信号のための所望の周波数を取得するために、ＶＣＯ２８４の周波数および／または位相を調整し得る。ＲＸ周波数シンセサイザ２８０は、ＲＸ ＶＣＯ信号をＲＸ ＬＯ信号ジェネレータ２８６に提供する。ＲＸ ＬＯ信号ジェネレータは、ＲＸ周波数シンセサイザ２８０から受け取られたＲＸ ＶＣＯ信号に基づいて、ＲＸ ＬＯ信号を生成し得る。

[0031]ＬＯ信号ジェネレータ２７６、２８６は各々、周波数分周器、バッファ、等を含み得る。ＬＯ信号ジェネレータ２７６、２８６は、それぞれがＴＸ周波数シンセサイザ２７０およびＲＸ周波数シンセサイザ２８０によって提供される周波数を分周する場合、周波数分周器と呼ばれ得る。ＰＬＬ２７２、２８２は各々、位相／周波数検出器、ループフィルタ、チャージポンプ、周波数分周器、等を含み得る。各ＶＣＯ信号および各ＬＯ信号は、特定の基礎周波数を持った周期的信号であり得る。ＬＯジェネレータ２７６、２８６からのＴＸ ＬＯ信号およびＲＸ ＬＯ信号は、ＴＤＤについては同一の周波数を、またはＦＤＤについては異なる周波数を有し得る。ＶＣＯ２７４、２８４からのＴＸ ＶＣＯ信号およびＲＸ ＶＣＯ信号は、（たとえば、ＴＤＤについては）同一の周波数を、または（ＦＤＤまたはＴＤＤについては）異なる周波数を有し得る。

[0032]送信機２２０および受信機２５０における信号の調整は、増幅器、フィルタ、アップコンバータ、ダウンコンバータ、等、の内の１つまたは複数の段によって実行され得る。これらの回路は、図２内において差し示される構成とは異なって配置され得る。さらにまた、図２内において差し示されない他の回路も、送信機２２０および受信機２５０内における信号を調整するために使用され得る。例えば、インピーダンス整合回路は、ＰＡ２４０の出力に、ＬＮＡ２５２の入力に、アンテナ２９０およびデュプレクサ／スイッチプレクサ２６４間等に、位置され得る。図２内におけるいくつかの回路はまた、省略され得る。例えば、フィルタ２３８および／またはフィルタ２５４は、省略され得る。トランシーバ２１８の全体または一部は、１つまたは複数のアナログ集積回路（ＩＣ）、ＲＦ ＩＣ（ＲＦＩＣ）、混合信号ＩＣ、等上にインプリメントされ得る。例えば、送信機２２０中のＴＸベースバンドフィルタ２３２からＰＡ ２４０まで、受信機２５０中のＬＮＡ２５２からＲＸベースバンドフィルタ２６０まで、ＰＬＬ２７２、２８２、ＶＣＯ２７４、２８４、およびＬＯ信号ジェネレータ２７６、２８６は、ＲＦＩＣ上にインプリメントされ得る。ＰＡ２４０および場合によっては他の回路もまた、別のＩＣまたは回路モジュール上でインプリメントされ得る。

[0033]データプロセッサ／コントローラ２１０は、ワイヤレスデバイスについて様々な機能を実行し得る。例えば、データプロセッサ／コントローラ２１０は、送信機２２０を介して送信されるデータと、受信機２５０を介して受信されるデータのための処理を実行し得る。データプロセッサ／コントローラ２１０は、送信機２２０および受信機２５０内の様々な回路の動作を制御し得る。メモリ２１２および／またはメモリ２１６は、データプロセッサ／コントローラ２１０のためのプログラムコードおよびデータを記憶し得る。メモリは、データプロセッサ／コントローラ２１０の内部（たとえば、メモリ２１２）、またはデータプロセッサ／コントローラ２１０の外部（たとえば、メモリ２１６）であり得る。メモリは、コンピュータ可読媒体と呼ばれ得る。発振器２１４は、特定の周波数でＶＣＯ信号を生成し得る。１つの態様において、発振器２１４は、特定のクロック周波数で正弦波信号を出力するシングルエンドＶＣＯであり得る。クロックジェネレータ２１５は、発振器２１４からＶＣＯ信号を受け取り得、データプロセッサ／コントローラ２１０および／またはトランシーバ２１８内の様々なモジュールのためのクロック信号を生成し得る。１つの態様において、発振器２１４およびクロックジェネレータ２１５は、例示的基準クロック４倍器１６０の一部である。データプロセッサ／コントローラ２１０は、１つまたは複数の特定用途向け集積回路（ＡＳＩＣ）および／または他のＩＣ上においてインプリメントされ得る。

[0034]１つの態様において、フラクショナル（fractional）Ｎ ＲＦシンセサイザまたは任意のＰＬＬ（たとえば、ＴＸ周波数シンセサイザ２７０またはＲＸ周波数シンセサイザ２８０）の位相ノイズ（ＰＮ）性能を改良する方法は、基準クロック信号周波数を増加することを含む。例えば、遅延ロックループ（ＤＬＬ）または整数Ｎ ＰＬＬの基準クロック周波数が、乗ぜられ得る。しかしながら、乗ずることは、大きな電力消費、大きなデバイスエリアの使用、および／または月並みなＰＮ性能を被り得る。従って、本開示は、より少なく電力消費し、より小さなデバイスエリアを利用し、およびＰＮ性能を改良しつつ、正弦波信号源（たとえば、クリスタル発振器、シングルエンドＶＣＯ、等）からの信号のクロック周波数を４倍化する装置および方法を提供する。

[0035]１つの態様において、本開示は、整数Ｎ ＰＬＬ／ＤＬＬを必要とせず、シングルエンド発振器を使用することによって、クロック周波数を４倍化する回路を提供する。回路は、クリスタル発振器から出力された正弦波信号に基づいて、２つの２５％のデューティサイクルクロック信号を生成するために、２つのスキューバッファ（skewed buffers）を利用し得る。排他的論理和演算（ＸＯＲ）は、２つの２５％のデューティサイクルクロック信号上で実行され得、２倍クロック信号が生成される。次に、２倍クロック信号に基づいて、４倍クロック信号を生成するために、周波数２倍器が、使用され得る。

[0036]１つの態様において、２つのスキューバッファは、ＮＭＯＳスキューバッファ（ＮＳＢ）およびＰＭＯＳスキューバッファ（ＰＳＢ）であり得る。ＮＭＯＳスキューバッファは、ＩＯ ＰＭＯＳトランジスタおよびネイティブ（native）ＮＭＯＳトランジスタを含み得る。ＰＭＯＳスキューバッファは、低電圧しきい値（ＬＶＴ）ＰＭＯＳトランジスタおよびＩＯ ＮＭＯＳトランジスタを含み得る。

[0037]ＮＭＯＳスキューバッファは、２５％のデューティサイクルを有する適切な同相（Ｉ）クロック信号を生成するように構成され、一方、ＰＭＯＳスキューバッファは、２５％のデューティサイクルを有する適切な直角位相（Ｑ）クロック信号を生成するように構成される。ＮＭＯＳスキューバッファは、２つのセクションを含む。ＮＭＯＳスキューバッファの第１のセクションは、Ｉクロック信号の立ち上がりエッジを制御するために、遅延モジュールからの第１のイネーブル制御信号出力によって、イネーブルされ得る。ＮＭＯＳスキューバッファの第２のセクションは、Ｉクロック信号の立ち下がりエッジを制御するために、遅延モジュールからの第２のイネーブル制御信号出力によって、イネーブルされ得る。ＮＭＯＳスキューバッファの出力へのいかなる電荷注入も回避するために、第１のイネーブル制御信号および第２のイネーブル制御信号が、ＮＭＯＳスキューバッファの最終段に入力され得る。

[0038]１つの態様において、回路は、３つの別々のアナログ制御電圧を出力する、３つの別々のデューティサイクル補正（ＤＣＣ）モジュールを含んでいるフィードバックモジュールを含み得る。２つの別々のアナログ制御電圧を出力する２つのＤＣＣモジュールは、Ｉクロック信号の立ち上がりエッジおよび立ち下がりエッジを制御するために、ＮＭＯＳスキューバッファの電圧しきい値を、制御／スキューし得る。例えば、第１のＤＣＣモジュールは、２５％のデューティサイクルを有するようにＩクロック信号の立ち上がりエッジを制御するために使用され、第２のＤＣＣモジュールは、２５％のデューティサイクルを有するようにＩクロック信号の立ち下がりエッジを制御するために使用され得る。アナログ制御電圧を出力する第３のＤＣＣモジュールは、２５％のデューティサイクルを有するようにＱクロック信号の立ち上がりエッジを制御するために、ＰＭＯＳスキューバッファの電圧しきい値を、制御／スキューし得る。

[0039]図３は、基準クロック４倍器１６０を例証するブロック図３００である。基準クロック４倍器１６０は、第１のバッファ３０４、第２のバッファ３０６、組み合わせモジュール３０８、周波数２倍化モジュール３１０、フィードバックモジュール３１２、および遅延モジュール３１４を含み得る。基準クロック４倍器１６０はさらに、電圧制御発振器２１４のような発振器を含む。

[0040]図３を参照すれば、発振器（たとえば、シングルエンド電圧制御発振器（ＶＣＯ））２１４は、正弦波信号３２０を第１のバッファ３０４および第２のバッファ３０６に出力する。正弦波信号３２０は、第１のクロック周波数（たとえば、基準クロック周波数）にしたがって出力され得る。

[0041]第１のバッファ３０４は、正弦波信号３２０を受け取り、正弦波信号３２０に基づいて、２５％のデューティサイクルを有する第１のデジタル信号を生成する。次に、第１のバッファ３０４は、２５％のデューティサイクルを有する第１のデジタル信号３２４を、組み合わせモジュール３０８に出力する。第２のバッファ３０６は、正弦波信号３２０を受け取り、正弦波信号３２０に基づいて、２５％のデューティサイクルを有する第２のデジタル信号を生成する。次に、第２のバッファ３０６は、２５％のデューティサイクルを有する第２のデジタル信号３２６を、組み合わせモジュール３０８に出力する。一つの態様において、第１のバッファ３０４および第２のバッファ３０６は、２５％のデューティサイクルを有するデジタル信号を生成するために、電圧しきい値がスキューされるインバータである。さらなる態様において、第１のバッファ３０４は、ＮＭＯＳデュアルエッジスキューバッファであり得、第２のバッファ３０６は、ＰＭＯＳスキューバッファであり得る。

[0042]１つの態様において、第１のバッファ３０４は、第１のセクションおよび第２のセクションを含む。従って、第１のセクションおよび第２のセクションのアクティブ状態は、遅延モジュール３１４によって制御され得る。例えば、遅延モジュール３１４は、第１のデジタル信号３２４を受け取り、第１のデジタル信号３２４に基づいて、第１の遅延を決定し得る。次に、遅延モジュール３１４は、第１の遅延に基づいて、第１のセクションに、第１のイネーブル制御信号３３８を送ることによって、第１のセクションのアクティブ状態を制御し得る。別の例において、遅延モジュール３１４は、第１のデジタル信号３２４に基づいて、第２の遅延を決定し得る。その後、遅延モジュール３１４は、第２の遅延に基づいて、第２のセクションに、第２のイネーブル制御信号３４０を送ることによって、第２のセクションのアクティブ状態を制御し得る。

[0043]組み合わせモジュール３０８は、第１のデジタル信号３２４および第２のデジタル信号３２６を受け取り、５０％のデューティサイクル、および第１のクロック周波数の２倍である（２倍クロック）第２のクロック周波数を有する組み合わされたデジタル信号を生成するために、信号を組み合わせる。次に、組み合わせモジュール３０８は、組み合わされたデジタル信号３２８を周波数２倍化モジュール３１０に出力する。１つの態様において、組み合わせモジュール３０８は、１サイクルの間に最小位相ノイズ劣化を伴う４つのクリーンエッジ（たとえば、高い完全性を持った立ち上がりおよび／または立ち下がりエッジ）を有するように、組み合わされたデジタル信号を生成する。次に、４つのクリーンエッジは、周波数２倍化モジュール３１０に入力され得る。

[0044]１つの態様において、組み合わせモジュール３０８は、以下の動作にしたがって組み合わされたデジタル信号３２８を生成するために、第１のデジタル信号３２４および第２のデジタル信号３２６を組み合わせる、排他的論理和（ＸＯＲ）ゲートとしてインプリメントされ得る。組み合わせモジュール３０８は、第１の入力として、第１のバッファ３０４から第１のデジタル信号３２４を受け取る。次に、組み合わせモジュール３０８は、第２の入力として、第２のバッファ３０６から第２のデジタル信号３２６を受け取る。その後、組み合わせモジュール３０８は、第１の入力および第２の入力を使用して、排他的論理和演算を実行し、組み合わされたデジタル信号３２８として他的論理和演算の結果を出力し得る。ＸＯＲゲートは組み合わせモジュール３０８に関して説明されるが、本開示は、それに限定されない。例えば、組み合わせモジュール３０８はまた、ＸＯＲゲートの代わりに、ＯＲゲートとしてインプリメントされ得る。

[0045]周波数２倍化モジュール３１０は、組み合わされたデジタル信号３２８（たとえば、４つのクリーンエッジ）を受け取り、第１のクロック周波数の４倍の周波数（４倍クロック）である第３のクロック周波数を有する出力信号を生成するために、組み合わされたデジタル信号３２８の第２のクロック周波数を２倍化する。次に、周波数２倍化モジュール３１０は、出力信号３３０を、（ＴＸ ＰＬＬ２７２を介して）ＴＸ周波数シンセサイザ２７０、および／または、（ＲＸ ＰＬＬ２８２を介して）ＲＸ周波数シンセサイザ２８０、のようなトランシーバ２１８の様々なモジュールに出力し得る。

[0046]１つの態様において、周波数２倍化モジュール３１０は、以下の動作にしたがって出力信号３３０を生成するために、組み合わされたデジタル信号３２８の第２のクロック周波数を２倍化する、２倍器としてインプリメントされ得る。最初に、周波数２倍化モジュール３１０は、組み合わせモジュール３０８から組み合わされたデジタル信号３２８を受け取る。その後、周波数２倍化モジュール３１０は、（たとえば、ＸＯＲゲートを介して）組み合わされたデジタル信号３２８を第１の入力として、および、組み合わされたデジタル信号３２８の遅延バージョンを第２の入力として排他的論理和演算を実行する。次に、周波数２倍化モジュール３１０は、出力信号３３０として、排他的論理和演算の結果を出力する。

[0047]フィードバックモジュール３１２は、出力信号３３０を受け取る。出力信号３３０に基づいて、フィードバックモジュール３１２は、第１のバッファ３０４を駆動するために、第１の制御電圧３３２および第２の制御電圧３３４を生成する。フィードバックモジュール３１２はまた、第２のバッファ３０６を駆動するために、出力信号３３０に基づいて、第３の制御電圧３３６を生成する。フィードバックモジュール３１２は、第１の制御電圧３３２および第２の制御電圧３３４を第１のバッファ３０４に出力し、第３の制御電圧３３６を第２のバッファ３０６に出力する。１つの態様において、第１の制御電圧３３２は、第１のバッファ３０４が第１のデジタル信号３２４の立ち上がりエッジを制御することを容易にする、第１のバッファ３０４の第１の電圧しきい値を制御／スキューする。さらなる態様において、第２の制御電圧３３４は、第１のバッファ３０４が第１のデジタル信号３２４の立ち下がりエッジを制御することを容易にする、第１のバッファ３０４の第２の電圧しきい値を制御／スキューする。別の態様において、第３の制御電圧３３６は、第２のバッファ３０６が第２のデジタル信号３２６の立ち上がりエッジを制御することを容易にする、第２のバッファ３０６の電圧しきい値を制御／スキューする。

[0048]第１のバッファ３０４に提供される第１の制御電圧３３２および第２の制御電圧３３４、および第２のバッファ３０６に提供される第３の制御電圧３３６は、５０％のデューティサイクル信号３２８を出力する組み合わせモジュール３０８の能力を保証する。すなわち、フィードバックモジュール３１２によって提供される制御電圧は、１サイクルの間に４つのクリーンエッジを伴うデジタル信号を生成する組み合わせモジュール３０８の能力を保証する。それに応じて、（４つのクリーンエッジを伴うデジタル信号）５０％のデューティサイクル信号３２８は、４倍クロックを有するスパーの無い（spur-free）出力信号３３０を出力する周波数２倍化モジュール３１０の能力を保証する。４倍クロックを有するスパーの無い出力信号３３０は、（ＴＸ ＰＬＬ２７２を介して）ＴＸ周波数シンセサイザ２７０に、および／または、（ＲＸ ＰＬＬ２８２を介して）ＲＸ周波数シンセサイザ２８０に入力されたとき、ＰＮ性能を改善する。

[0049]図４は、図３のフィードバックモジュール３１２を例証する図４００である。図３および４を参照すれば、フィードバックモジュール３１２は、位相周波数検知器４０２、デマルチプレクサ４０８、第１のデューティサイクル補正（ＤＣＣ）モジュール４１０、第２のＤＣＣモジュール４１２、および第３のＤＣＣモジュール３３６を含み得る。

[0050]位相周波数検知器４０２は、周波数２倍化モジュール３１０から出力信号３３０を受け取り、出力信号３３０のエッジに基づいて、アップ／ダウン信号を生成する。１つの態様において、位相周波数検知器４０２は、４倍クロックを有する出力信号３３０のレプリカを生成し、出力信号３３０の全エッジ変動を平均化するように構成された位相ロックループ（ＰＬＬ）の一部であり得る。ＰＬＬは、チャージポンプおよびローパスフィルタ（ＣＰおよびＰＦ）４０６および発振器４０４を含み得る。アップ／ダウン信号４１６は、デマルチプレクサ４０８および／またはＣＰおよびＬＰＦ４０６に出力され得る。

[0051]デマルチプレクサ４０８は、アップ／ダウン信号４１６を受け取り、出力信号３３０のエッジに対応するアップ／ダウン信号４１６のパルスを分離する。デマルチプレクサ４０８は、第１の分離されたパルス４１８を第１のＤＣＣモジュール４１０に、第２の分離されたパルス４２０を第２のＤＣＣモジュール４１２に、および第３の分離されたパルス４２２を第３のＤＣＣモジュール４１４に出力する。第１のＤＣＣモジュール４１０は、第１の分離されたパルス４１８に基づいて、第１の制御電圧３３２を生成し、出力する。第２のＤＣＣモジュール４１２は、第２の分離されたパルス４２０に基づいて、第２の制御電圧３３４を生成し、出力する。第３のＤＣＣモジュール４１４は、第３の分離されたパルス４２２に基づいて、第３の制御電圧３３６を生成し、出力する。

[0052]１つの態様において、上記に説明された何れのＤＣＣモジュール４１０、４１２、または４１４も、インバータ、第１のローパスフィルタ（ＬＰＦ）、第２のＬＰＦ、および演算増幅器を含み得る。インバータは、反転パルスを生成するために、分離されたパルス（たとえば、第１の分離されたパルス４１８、第２の分離されたパルス４２０、または第３の分離されたパルス４２２）を反転し得る。第１のＬＰＦは、反転パルスの平均を生成する。第２のＬＰＦは、分離されたパルスの平均を生成する。演算増幅器は、非反転入力を介して反転パルスの平均を受け取り、反転入力を介して、分離されたパルスの平均を受け取る。演算増幅器はさらに、反転パルスの平均および分離されたパルスの平均間の電圧の差を決定し、制御電圧（たとえば、第１の制御電圧３３２、第２の制御電圧３３４、または第３の制御電圧３３６）を生成するために、電圧差を増幅する。上記で言及した特定の要素を含めるためにＤＣＣモジュールが説明されたが、本開示にしたがって、クロックデューティサイクルを検知することの可能ないかなるタイプのＤＣＣフィードバックシステムも使用し得るので、本開示のＤＣＣモジュールは、これに限定されない。

[0053]図５は、図３の遅延モジュール３１４に結合された第１のバッファ３０４を例証する、例となる図式的回路図５００である。図３および５を参照すれば、第１のバッファ３０４は、フィードバックモジュール３１２から受け取られた第１の制御電圧３３２にしたがって、第１のバッファ３０４から出力された第１のデジタル信号３２４の立ち上がりエッジを制御するための第１のセクションを含む。第１のバッファ３０４はまた、フィードバックモジュール３１２から受け取られた第２の制御電圧３３４にしたがって、第１のバッファ３０４から出力された第１のデジタル信号３２４の立ち下がりエッジを制御するための第２のセクションを含む。遅延モジュール３１４は、第１のセクションおよび第２のセクション間のスイッチングが第１のデジタル信号３２４の出力に影響を与えないように、遅延を調整するように動作される。

[0054]第１のバッファ３０４の第１のセクションは、第１のトランジスタ５０２、第２のトランジスタ５０４、第３のトランジスタ５０６、および第４のトランジスタ５０８を含む。第１のトランジスタ５０２のゲートは、正弦波信号３２０を出力するＶＣＯ２１４の出力に結合される。第１のトランジスタ５０２のドレインは、第２のトランジスタ５０４のドレイン、組み合わせモジュール３０８の第１の入力、および遅延モジュール３１４の入力に結合される。第１のトランジスタ５０２のソースは、電圧源Ｖｄｄに結合される。

[0055]第２のトランジスタ５０４のゲートは、正弦波信号３２０を出力するＶＣＯ２１４の出力に結合される。第２のトランジスタ５０４のドレインは、第１のトランジスタ５０２のドレインに結合される。第２のトランジスタ５０４のソースは、第３のトランジスタ５０６のドレインに結合される。

[0056]第３のトランジスタ５０６のゲートは、第１の制御電圧３３２を出力するフィードバックモジュール３１２の第１の出力に結合される。第３のトランジスタ５０６のドレインは、第２のトランジスタ５０４のソースに結合される。第３のトランジスタ５０６のソースは、第４のトランジスタ５０８のドレインに結合される。

[0057]第４のトランジスタ５０８のゲートは、遅延モジュール３１４の第１の出力３３８に結合される。第４のトランジスタ５０８のドレインは、第３のトランジスタ５０６のソースに結合される。第４のトランジスタ５０８のソースは、接地ノードに結合される。

[0058]第１のバッファ３０４の第２のセクションは、第１のトランジスタ５０２、第５のトランジスタ５１０、第６のトランジスタ５１２、および第７のトランジスタ５１４を含む。第１のトランジスタ５０２のドレインは、第５のトランジスタ５１０のドレインに結合される。

[0059]第５のトランジスタのゲートは、正弦波信号３２０を出力するＶＣＯ２１４の出力に結合される。第５のトランジスタ５１０のドレインは、第１のトランジスタ５０２のドレインに結合される。第５のトランジスタ５１０のソースは、第６のトランジスタ５１２のドレインに結合される。

[0060]第６のトランジスタ５１２のゲートは、第２の制御電圧３３４を出力するフィードバックモジュール３１２の第２の出力に結合される。第６のトランジスタ５１２のドレインは、第５のランジスタ５１０のソースに結合される。第６のトランジスタ５１２のソースは、第７のランジスタ５１４のドレインに結合される。

[0061]第７のトランジスタ５１４のゲートは、遅延モジュール３１４の第２の出力３４０に結合される。第７のトランジスタ５１４のドレインは、第６のトランジスタ５１２のソースに結合される。第７のトランジスタ５１４のソースは、接地ノードに結合される。

[0062]１つの態様において、遅延モジュール３１４は、第１のセクションのアクティブ状態を制御し得る。例えば、遅延モジュール３１４は、第１のバッファ３０４によって出力される第１のデジタル信号３２４を受け取り、受け取られた第１のデジタル信号３２４に基づいて、第１の遅延を決定し得る。その後、遅延モジュール３１４は、第１の遅延に基づいて、第４のトランジスタ５０８のゲートに、第１のイネーブル制御信号３３８を送ることによって、第１のセクションをアクティブ化し得る。

[0063]別の態様において、遅延モジュール３１４は、第１のバッファ３０４の第２のセクションのアクティブ状態を制御し得る。例えば、遅延モジュール３１４は、受け取られた第１のデジタル信号３２４に基づいて、第２の遅延を決定し、その後、第２の遅延に基づいて、第２のイネーブル制御信号３４０を第７のトランジスタ５１４のゲートに送ることによって、第２のセクションをアクティブ化し得る。

[0064]図６は、図３の第２のバッファ３０６を例証する、例となる図式的回路図６００である。図３および６を参照すれば、第２のバッファ３０６は、フィードバックモジュール３１２から受け取られた第３の制御電圧３３６にしたがって、出力された第２のデジタル信号３２６の立ち上がりエッジを制御する。第２のバッファ３０６は、第８のトランジスタ６０２、第９のトランジスタ６０４、および第１０のトランジスタ６０６を含む。

[0065]第８のトランジスタ６０２のゲートは、第３の制御電圧３３６を出力するフィードバックモジュール３１２の第３の出力に結合される。第８のトランジスタ６０２のドレインは第９のトランジスタ６０４のソースに結合される。第８のトランジスタ６０２のソースは、電圧源Ｖｄｄに結合される。

[0066]第９のトランジスタ６０４のゲートは、正弦波信号３２０を出力するＶＣＯ２１４の出力に結合される。第９のトランジスタ６０４のソースは、第８のトランジスタ６０２のドレインに結合される。第９のトランジスタ６０４のドレインは、第１０のトランジスタ６０６のドレインおよび組み合わせモジュール３０８の第２の入力に結合される。

[0067]第１０のトランジスタ６０６のゲートは、正弦波信号３２０を出力するＶＣＯ２１４の出力に結合される。第１０のトランジスタ６０６のドレインは、第９のトランジスタ６０４のドレインに結合される。第１０のトランジスタ６０６のソースは、接地ノードに結合される。

[0068]図７は、クロック周波数を４倍化する方法のフローチャート７００である。方法は、発振器２１４、第１のバッファ３０４、第２のバッファ３０６、組み合わせモジュール３０８、周波数２倍化モジュール３１０、フィードバックモジュール３１２、または遅延モジュール３１４の内の１つまたは複数を介して、装置（たとえば、基準クロック４倍器１６０）によって実行され得る。

[0069]ブロック７０２において、装置は、第１のクロック周波数にしたがって、発振器２１４を介して、正弦波信号を出力する。ブロック７０４において、装置は、正弦波信号に基づいて、第１のバッファ３０４を介して、２５％のデューティサイクルを有する第１のデジタル信号を生成する。

[0070]ブロック７０６において、装置は、遅延モジュール３１４を介して、第１のバッファ３０４の第１のセクションおよび第２のセクションのアクティブ状態を制御する。ブロック７０８において、装置は、第２のバッファ３０６を介して、正弦波信号に基づいて、２５％のデューティサイクルを有する第２のデジタル信号を生成する。

[0071]ブロック７１０において、装置は、組み合わせモジュール３０８を介して、５０％のデューティサイクルを有する組み合わされたデジタル信号を生成するために、第１のデジタル信号および第２のデジタル信号を組み合わせる。組み合わされたデジタル信号は、第１のクロック周波数の２倍である第２のクロック周波数を有する。１つの態様において、組み合わせモジュール３０８は、第１のバッファ３０４から第１の入力として第１のデジタル信号を受け取ること、第２のバッファ３０６から第２の入力として第２のデジタル信号を受け取ること、第１の入力および第２の入力を使用して排他的論理和演算を実行すること、および組み合わされたデジタル信号として排他的論理和演算の結果を出力することとによって、組み合わされたデジタル信号を生成する。

[0072]ブロック７１２において、装置は、第１のクロック周波数の４倍である第３のクロック周波数を有する出力信号を生成するために、周波数２倍化モジュール３１０を介して、組み合わされたデジタル信号の第２のクロック周波数を２倍化する。１つの態様において、周波数２倍化モジュール３１０は、組み合わせモジュール３０８から組み合わされたデジタル信号を受け取ること、組み合わされたデジタル信号を第１の入力として、および組み合わされたデジタル信号の遅延されたバージョンを第２の入力として使用して、排他的論理和演算を実行すること、および出力信号として排他的論理和演算の結果を出力することとによって、出力信号を生成する。

[0073]ブロック７１４において、装置は、フィードバックモジュール３１２を介して、出力信号に基づいて、第１のバッファ３０４のための第１の制御電圧および第２の制御電圧と、第２のバッファ３０６のための第３の制御電圧とを生成する。第１の制御電圧は、第１のバッファ３０４が第１のデジタル信号の立ち上がりエッジを制御することを容易にする、第１のバッファ３０４の第１のしきい値を制御する。第２の制御電圧は、第１のバッファ３０４が第１のデジタル信号の立ち下がりエッジを制御することを容易にする、第１のバッファ３０４の第２のしきい値を制御する。第３の制御電圧は、第２のバッファ３０６が第２のデジタル信号の立ち上がりエッジを制御することを容易にする、第２のバッファ３０６のしきい値を制御する。

[0074]１つの態様において、装置は、以下の動作にしたがって、第１の制御電圧、第２の制御電圧、および第３の制御電圧を生成する。装置は、位相周波数検出器（ＰＦＤ）を介して、出力信号のエッジに基づいて、アップ／ダウンパルス信号を生成する。次に、装置は、デマルチプレクサを介して、出力信号のエッジに対応して、アップ／ダウンパルス信号のパルスをそれぞれ分離する。その後、装置は、第１のデューティサイクル補正（ＤＣＣ）モジュールを介して、第１の分離されたパルスに基づいて、第１の制御電圧を、第２のＤＣＣモジュールを介して、第２の分離されたパルスに基づいて、第２の制御電圧を、および第３のＤＣＣモジュールを介して、第３の分離されたパルスに基づいて、第３の制御電圧を生成する。

[0075]１つの態様において、第１のバッファ３０４は、第１のセクションおよび第２のセクションを備える。第１のセクションは、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、および第４のトランジスタを含む。第１のトランジスタのソースは、電圧源に結合される。第１のトランジスタのゲートは、正弦波信号を出力する発振器２１４の出力に結合される。第１のトランジスタのドレインは、第２のトランジスタのドレイン、組み合わせモジュール３０８の第１の入力、および遅延モジュール３１４の入力に結合される。第２のトランジスタのゲートは、正弦波信号を出力する発振器２１４の出力に結合される。第２のトランジスタのドレインは、第１のトランジスタのドレインに結合される。第２のトランジスタのソースは、第３のトランジスタのドレインに結合される。第３のトランジスタのゲートは、第１の制御電圧を出力するフィードバックモジュール３１２の第１の出力に結合される。第３のトランジスタのドレインは、第２のトランジスタのソースに結合される。第３のトランジスタのソースは、第４のトランジスタのドレインに結合される。第４のトランジスタのゲートは、遅延モジュール３１４の第１の出力に結合される。第４のトランジスタのドレインは、第３のトランジスタのソースに結合される。第４のトランジスタのソースは、接地ノードに結合される。

[0076]第２のセクションは、第１のトランジスタ、第５のトランジスタ、第６のトランジスタ、および第７のトランジスタを含む。第１のトランジスタのドレインは、第５のトランジスタのドレインに結合される。第５のトランジスタのゲートは、正弦波信号を出力する発振器２１４の出力に結合される。第５のトランジスタのドレインは、第１のトランジスタのドレインに結合される。第５のトランジスタのソースは、第６のトランジスタのドレインに結合される。第６のトランジスタのゲートは、第２の制御電圧を出力するフィードバックモジュール３１２の第２の出力に結合される。第６のトランジスタのドレインは、第５のトランジスタのソースに結合される。第６のトランジスタのソースは、第７のトランジスタのドレインに結合される。第７のトランジスタのゲートは、遅延モジュール３１４の第２の出力に結合される。第７のトランジスタのドレインは、第６のトランジスタのソースに結合される。第７のトランジスタのソースは、接地ノードに結合される。

[0077]１つの態様において、遅延モジュール３１４は、第１のバッファ３０４から出力された第１のデジタル信号を受け取ること、受け取られた第１のデジタル信号に基づいて、第１の遅延を決定すること、および第１の遅延に基づいて、第４のトランジスタのゲートに第１のイネーブル制御信号を送ることにより第１のセクションをアクティブ化することとによって、第１のバッファ３０４の第１のセクションのアクティブ状態を制御する。さらなる態様において、遅延モジュール３１４は、受け取られた第１のデジタル信号に基づいて、第２の遅延を決定すること、および第２の遅延に基づいて、第２のイネーブル制御信号を第７のトランジスタのゲートに送ることにより第２のセクションをアクティブ化することとによって、第１のバッファ３０４の第２のセクションのアクティブ状態を制御する。

[0078]１つの態様において、第２のバッファ３０６は、第８のトランジスタ、第９のトランジスタ、および第１０のトランジスタを含む。第８のトランジスタのソースは、電圧源に結合される。第８のトランジスタのゲートは、第３の制御電圧を出力するフィードバックモジュール３１２の第３の出力に結合される。第８のトランジスタのドレインは、第９のトランジスタのソースに結合される。第９のトランジスタのゲートは、正弦波信号を出力する発振器２１４の出力に結合される。第９のトランジスタのソースは、第８のトランジスタのドレインに結合される。第９のトランジスタのドレインは、第１０のトランジスタのドレインおよび組み合わせモジュール３０８の第２の入力に結合される。第１０のトランジスタのゲートは、正弦波信号を出力する発振器２１４の出力に結合される。第１０のトランジスタのドレインは、第９のトランジスタのドレインに結合される。第１０のトランジスタのソースは、接地ノードに結合される。

[0079]図３を再び参照すれば、装置（たとえば、基準クロック４倍器１６０）は、発振器２１４、第１のバッファ３０４、第２のバッファ３０６、組み合わせモジュール３０８、周波数２倍化モジュール３１０、フィードバックモジュール３１２、および遅延モジュール３１４を含み得る。装置は、第１のクロック周波数にしたがって、正弦波信号を出力するための手段を含む。装置はまた、正弦波信号に基づいて２５％のデューティサイクを有する第１のデジタル信号を生成するための手段を含む。装置はさらに、正弦波信号に基づいて、２５％のデューティサイクルを有する第２のデジタル信号を生成するための手段を含む。装置は、５０％のデューティサイクルを有する組み合わされたデジタル信号を生成するために、第１のデジタル信号および第２のデジタル信号を組み合わせるための手段を含み、組み合わされたデジタル信号は、第１のクロック周波数の２倍である第２のクロック周波数を有する。装置はさらに、第１のクロック周波数の４倍である第３のクロック周波数を有する出力信号を生成するために、組み合わされたデジタル信号の第２のクロック周波数を２倍化するための手段を含む。装置はまた、出力信号に基づいて、第１のバッファのための第１の制御電圧および第２の制御電圧、および第２のバッファのための第３の制御電圧を生成するように構成されたフィードバックを提供するための手段を含む。装置は、第１のバッファの第１のセクションおよび第２のセクションのアクティブ状態を制御するように構成された遅延するための手段を含む。前述した手段は、発振器２１４、第１のバッファ３０４、第２のバッファ３０６、組み合わせモジュール３０８、周波数２倍化モジュール３１０、フィードバックモジュール３１２、遅延モジュール３１４、データプロセッサ／コントローラ２１０、前述の手段によって引用された機能を実行するように構成された、コンピュータ可読媒体、即ちメモリ２１２、および／またはコンピュータ可読媒体、即ちメモリ２１６の内の１つまたは複数であり得る。

[0080]開示されたプロセスおけるステップの特定の順序または階層は、例示的アプローチの例証であることが理解される。設計の好みに基づいて、プロセスにおけるステップの特定の順序または階層は再配置され得ることが理解される。さらに、いくつかのステップは、組み合わされ得るか、または省略され得る。添付の方法の特許請求の範囲は、サンプルの順序で様々なステップの要素を提示しており、提示された特定の順序または階層に限定されるようには意味されない。

[0081]先の説明は、いかなる当業者であっても、本明細書で説明された様々な態様を実施することを可能にするために提供される。これらの態様への様々な修正は、当業者にとって容易に明らかとなり、本明細書に定義された包括的な原理は、他の態様に適用され得る。よって、特許請求の範囲は、本明細書に差し示される態様に限定されるように意図されたものではなく、特許請求の範囲の文言と一貫する最大範囲であると認められるべきであり、ここにおいて、単数における要素の参照は、そのように明確に述べられていない限りは「１つおよび１つのみ」を意味するのではなく、むしろ「１つまたは複数」を意味するように意図される。そうでないと具体的に記載されない限り、「何らかの／いくつかの」という用語は、１つまたは複数を指す。当業者に既知の、または後に周知となる、本開示全体にわたって説明された様々な態様の要素と構造的および機能的に同等な物はすべて、参照によって本明細書に明確に組み込まれ、特許請求の範囲に包含されるよう意図される。さらに、本明細書で開示されたものが、特許請求の範囲の中に明示的に記載されているか否かに関わらず、公に捧げられることを意図していない。要素が「〜のための手段」というフレーズを使用して明確に記載されていない限り、どの請求項の要素もミーンズプラスファンクションとして解釈されるべきではない。

Claims (30)

1. クロック周波数を４倍にするための装置であって、
   第１のクロック周波数にしたがって、正弦波信号を出力するように構成された電圧制御発振器（ＶＣＯ）と、
   前記正弦波信号に基づいて、２５％のデューティサイクルを有する第１のデジタル信号を生成するように構成された第１のバッファと、
   前記正弦波信号に基づいて、２５％のデューティサイクルを有する第２のデジタル信号を生成するように構成された第２のバッファと、
   ５０％のデューティサイクルを有する組み合わされたデジタル信号を生成するために、前記第１のデジタル信号と前記第２のデジタル信号とを組み合わせるように構成された組み合わせモジュールと、前記組み合わされたデジタル信号は、前記第１のクロック周波数の２倍である第２のクロック周波数を有し、
   前記第１のクロック周波数の４倍である第３のクロック周波数を有する出力信号を生成するために、前記組み合わされたデジタル信号の前記第２のクロック周波数を２倍化するように構成された周波数２倍化モジュールと、を備える、装置。
2. 前記出力信号に基づいて、前記第１のバッファのための第１の制御電圧および第２の制御電圧と、前記第２のバッファのための第３の制御電圧とを生成するように構成されたフィードバックモジュールをさらに備え、
   前記第１の制御電圧は、前記第１のバッファが前記第１のデジタル信号の立ち上がりエッジを制御することを容易にする、前記第１のバッファの第１のしきい値を制御し、
   前記第２の制御電圧は、前記第１のバッファが前記第１のデジタル信号の立ち下がりエッジを制御することを容易にする、前記第１のバッファの第２のしきい値を制御し、
   前記第３の制御電圧は、前記第２のバッファが前記第２のデジタル信号の立ち上がりエッジを制御することを容易にする、前記第２のバッファのしきい値を制御する、請求項１に記載の装置。
3. 前記フィードバックモジュールは、
   前記出力信号のエッジに基づいて、アップ／ダウンパルス信号を生成するように構成された位相周波数検出器（ＰＦＤ）と、
   前記出力信号の前記エッジにそれぞれ対応する前記アップ／ダウンパルス信号のパルスを分離するように構成されたデマルチプレクサと、
   第１の分離されたパルスに基づいて、前記第１の制御電圧を生成するように構成された第１のデューティサイクル補正（ＤＣＣ）モジュールと、
   第２の分離されたパルスに基づいて、前記第２の制御電圧を生成するように構成された第２のＤＣＣモジュールと、
   第３の分離されたパルスに基づいて、前記第３の制御電圧を生成するように構成された第３のＤＣＣモジュールと、を備える、請求項２に記載の装置。
4. 前記第１のバッファは、第１のセクションおよび第２のセクションを備え、
   前記第１のセクションは、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、および第４のトランジスタを備え、
   前記第１のトランジスタのゲートは、前記正弦波信号を出力する前記ＶＣＯの出力に結合され、前記第１のトランジスタのドレインは、前記第２のトランジスタのドレイン、前記組み合わせモジュールの第１の入力、および遅延モジュールの入力に結合され、
   前記第２のトランジスタのゲートは、前記正弦波信号を出力する前記ＶＣＯの前記出力に結合され、前記第２のトランジスタの前記ドレインは、前記第１のトランジスタの前記ドレインに結合され、前記第２のトランジスタのソースは、前記第３のトランジスタのドレインに結合され、
   前記第３のトランジスタのゲートは、前記第１の制御電圧を出力する前記フィードバックモジュールの第１の出力に結合され、前記第３のトランジスタの前記ドレインは、前記第２のトランジスタの前記ソースに結合され、前記第３のトランジスタのソースは、前記第４のトランジスタのドレインに結合され、
   前記第４のトランジスタのゲートは、前記遅延モジュールの第１の出力に結合され、前記第４のトランジスタの前記ドレインは、前記第３のトランジスタの前記ソースに結合される、請求項２に記載の装置。
5. 前記第２のセクションは、前記第１のトランジスタ、第５のトランジスタ、第６のトランジスタ、および第７のトランジスタを備え、
   前記第１のトランジスタの前記ドレインは、前記第５のトランジスタのドレインに結合され、
   前記第５のトランジスタのゲートは、前記正弦波信号を出力する前記ＶＣＯの前記出力に結合され、前記第５のトランジスタの前記ドレインは、前記第１のトランジスタの前記ドレインに結合され、前記第５のトランジスタのソースは、前記第６のトランジスタのドレインに結合され、
   前記第６のトランジスタのゲートは、前記第２の制御電圧を出力する前記フィードバックモジュールの第２の出力に結合され、前記第６のトランジスタの前記ドレインは、前記第５のトランジスタの前記ソースに結合され、前記第６のトランジスタのソースは、前記第７のトランジスタのドレインに結合され、
   前記第７のトランジスタのゲートは、前記遅延モジュールの第２の出力に結合され、前記第７のトランジスタの前記ドレインは、前記第６のトランジスタの前記ソースに結合される、請求項４に記載の装置。
6. 前記第１のトランジスタのソースは、電圧源に結合され、
   前記第４のトランジスタのソースおよび前記第７のトランジスタのソースは、接地ノードに結合される、請求項５に記載の装置。
7. 前記遅延モジュールは、
   前記第１のバッファから出力された前記第１のデジタル信号を受け取ることと、
   前記受け取られた第１のデジタル信号に基づいて、第１の遅延を決定することと、
   前記第１の遅延に基づいて、第１のイネーブル制御信号を前記第４のトランジスタの前記ゲートに送ることによって前記第１のセクションをアクティブ化することと、
   前記受け取られた第１のデジタル信号に基づいて、第２の遅延を決定することと、
   前記第２の遅延に基づいて、第２のイネーブル制御信号を前記第７のトランジスタの前記ゲートに送ることにより前記第２のセクションをアクティブ化することとによって、前記第１のセクションおよび前記第２のセクションのアクティブ状態を制御するように構成される、請求項５に記載の装置。
8. 前記第２のバッファは、第８のトランジスタ、第９のトランジスタ、および第１０のトランジスタを備え、
   前記第８のトランジスタのゲートは、前記第３の制御電圧を出力する前記フィードバックモジュールの第３の出力に結合され、前記第８のトランジスタのドレインは、前記第９のトランジスタのソースに結合され、
   前記第９のトランジスタのゲートは、前記正弦波信号を出力する前記ＶＣＯの前記出力に結合され、前記第９のトランジスタの前記ソースは、前記第８のトランジスタの前記ドレインに結合され、前記第９のトランジスタのドレインは、前記第１０のトランジスタのドレインおよび前記組み合わせモジュールの第２の入力に結合され、
   前記第１０のトランジスタのゲートは、前記正弦波信号を出力する前記ＶＣＯの前記出力に結合され、前記第１０のトランジスタの前記ドレインは、前記第９のトランジスタの前記ドレインに結合される、請求項５に記載の装置。
9. 前記第８のトランジスタのソースは、電圧源に結合され、
   前記第１０のトランジスタのソースは、接地ノードに結合される、請求項８に記載の装置。
10. 前記組み合わせモジュールは、
    前記第１のデジタル信号を前記第１のバッファから第１の入力として受け取ることと、
    前記第２のデジタル信号を前記第２のバッファから第２の入力として受け取ることと、
    前記第１の入力および前記第２の入力を使用して、排他的論理和演算を実行することと、
    前記排他的論理和演算の結果を前記組み合わせされたデジタル信号として出力することとによって、前記組み合わされたデジタル信号を生成するために、前記第１のデジタル信号と前記第２のデジタル信号とを組み合わせるように構成される、請求項１に記載の装置。
11. 前記周波数２倍化モジュールは、
    前記組み合わされたデジタル信号を前記組み合わせモジュールから受け取ることと、
    第１の入力として前記組み合わされたデジタル信号と、第２の入力として前記組み合わされたデジタル信号の遅延されたバージョンとを使用して、排他的論理和演算を実行することと、
    前記排他的論理和演算の結果を前記出力信号として出力することとによって、前記出力信号を生成するために、前記組み合わされたデジタル信号の前記第２のクロック周波数を２倍化するように構成される、請求項１に記載の装置。
12. クロック周波数を４倍にする方法であって、
    電圧制御発振器（ＶＣＯ）を介して、第１のクロック周波数にしたがって、正弦波信号を出力することと、
    第１のバッファを介して、前記正弦波信号に基づいて、２５％のデューティサイクルを有する第１のデジタル信号を生成することと、
    第２のバッファを介して、前記正弦波信号に基づいて、２５％のデューティサイクルを有する第２のデジタル信号を生成することと、
    組み合わせモジュールを介して、５０％のデューティサイクルを有する組み合わされたデジタル信号を生成するために、前記第１のデジタル信号と前記第２のデジタル信号とを組み合わせることと、前記組み合わされたデジタル信号は、前記第１のクロック周波数の２倍である第２のクロック周波数を有し、
    周波数２倍化モジュールを介して、前記第１のクロック周波数の４倍である第３のクロック周波数を有する出力信号を生成するために、前記組み合わされたデジタル信号の前記第２のクロック周波数を２倍化することと、を備える、方法。
13. フィードバックモジュールを介して、前記出力信号に基づいて、前記第１のバッファのための第１の制御電圧および第２の制御電圧と、前記第２のバッファのための第３の制御電圧とを生成することをさらに備え、
    前記第１の制御電圧は、前記第１のバッファが前記第１のデジタル信号の立ち上がりエッジを制御することを容易にする、前記第１のバッファの第１のしきい値を制御し、
    前記第２の制御電圧は、前記第１のバッファが前記第１のデジタル信号の立ち下がりエッジを制御することを容易にする、前記第１のバッファの第２のしきい値を制御し、
    前記第３の制御電圧は、前記第２のバッファが前記第２のデジタル信号の立ち上がりエッジを制御することを容易にする、前記第２のバッファのしきい値を制御する、請求項１２に記載の方法。
14. 前記第１の制御電圧、前記第２の制御電圧、および前記第３の制御電圧を生成することは、
    位相周波数検出器（ＰＦＤ）を介して、前記出力信号のエッジに基づいて、アップ／ダウンパルス信号を生成することと、
    デマルチプレクサを介して、前記出力信号の前記エッジにそれぞれ対応する前記アップ／ダウンパルス信号のパルスを分離することと、
    第１のデューティサイクル補正（ＤＣＣ）モジュールを介して、第１の分離されたパルスに基づいて、前記第１の制御電圧を生成することと、
    第２のＤＣＣモジュールを介して、第２の分離されたパルスに基づいて、前記第２の制御電圧を生成することと、
    第３のＤＣＣモジュールを介して、第３の分離されたパルスに基づいて、前記第３の制御電圧を生成することと、を備える、請求項１３に記載の方法。
15. 前記第１のバッファは、第１のセクションおよび第２のセクションを備え、
    前記第１のセクションは、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、および第４のトランジスタを備え、
    前記第１のトランジスタのゲートは、前記正弦波信号を出力する前記ＶＣＯの出力に結合され、前記第１のトランジスタのドレインは、前記第２のトランジスタのドレイン、前記組み合わせモジュールの第１の入力、および遅延モジュールの入力に結合され、
    前記第２のトランジスタのゲートは、前記正弦波信号を出力する前記ＶＣＯの前記出力に結合され、前記第２のトランジスタの前記ドレインは、前記第１のトランジスタの前記ドレインに結合され、前記第２のトランジスタのソースは、前記第３のトランジスタのドレインに結合され、
    前記第３のトランジスタのゲートは、前記第１の制御電圧を出力する前記フィードバックモジュールの第１の出力に結合され、前記第３のトランジスタの前記ドレインは、前記第２のトランジスタの前記ソースに結合され、前記第３のトランジスタのソースは、前記第４のトランジスタのドレインに結合され、
    前記第４のトランジスタのゲートは、前記遅延モジュールの第１の出力に結合され、前記第４のトランジスタの前記ドレインは、前記第３のトランジスタの前記ソースに結合される、請求項１３に記載の方法。
16. 前記第２のセクションは、前記第１のトランジスタ、第５のトランジスタ、第６のトランジスタ、および第７のトランジスタを備え、
    前記第１のトランジスタの前記ドレインは、前記第５のトランジスタのドレインに結合され、
    前記第５のトランジスタのゲートは、前記正弦波信号を出力する前記ＶＣＯの前記出力に結合され、前記第５のトランジスタの前記ドレインは、前記第１のトランジスタの前記ドレインに結合され、前記第５のトランジスタのソースは、前記第６のトランジスタのドレインに結合され、
    前記第６のトランジスタのゲートは、前記第２の制御電圧を出力する前記フィードバックモジュールの第２の出力に結合され、前記第６のトランジスタの前記ドレインは、前記第５のトランジスタの前記ソースに結合され、前記第６のトランジスタのソースは、前記第７のトランジスタのドレインに結合され、
    前記第７のトランジスタのゲートは、前記遅延モジュールの第２の出力に結合され、前記第７のトランジスタの前記ドレインは、前記第６のトランジスタの前記ソースに結合される、請求項１５に記載の方法。
17. 前記第１のトランジスタのソースは、電圧源に結合され、
    前記第４のトランジスタのソースおよび前記第７のトランジスタのソースは、接地ノードに結合される、請求項１６に記載の方法。
18. 前記遅延モジュールを介して、前記第１のセクションおよび前記第２のセクションのアクティブ状態を制御することをさらに備え、
    前記制御することは、
    前記第１のバッファから出力された前記第１のデジタル信号を受け取ることと、
    前記受け取られた第１のデジタル信号に基づいて、第１の遅延を決定することと、
    前記第１の遅延に基づいて、第１のイネーブル制御信号を前記第４のトランジスタの前記ゲートに送ることにより、前記第１のセクションをアクティブ化することと、
    前記受け取られた第１のデジタル信号に基づいて、第２の遅延を決定することと、
    前記第２の遅延に基づいて、第２のイネーブル制御信号を前記第７のトランジスタの前記ゲートに送ることにより、前記第２のセクションをアクティブ化することと、を備える、請求項１６に記載の方法。
19. 前記第２のバッファは、第８のトランジスタ、第９のトランジスタ、および第１０のトランジスタを備え、
    前記第８のトランジスタのゲートは、前記第３の制御電圧を出力する前記フィードバックモジュールの第３の出力に結合され、前記第８のトランジスタのドレインは、前記第９のトランジスタのソースに結合され、
    前記第９のトランジスタのゲートは、前記正弦波信号を出力する前記ＶＣＯの前記出力に結合され、前記第９のトランジスタの前記ソースは、前記第８のトランジスタの前記ドレインに結合され、前記第９のトランジスタのドレインは、前記第１０のトランジスタのドレインおよび前記組み合わせモジュールの第２の入力に結合され、
    前記第１０のトランジスタのゲートは、前記正弦波信号を出力する前記ＶＣＯの前記出力に結合され、前記第１０のトランジスタの前記ドレインは、前記第９のトランジスタの前記ドレインに結合され、
    前記第８のトランジスタのソースは、電圧源に結合され、
    前記第１０のトランジスタのソースは、接地ノードに結合される、請求項１６に記載の方法。
20. 前記組み合わされたデジタル信号を生成するために、前記第１のデジタル信号と前記第２のデジタル信号とを組み合わせることは、
    前記第１のデジタル信号を前記第１のバッファから第１の入力として受け取ることと、
    前記第２のデジタル信号を前記第２のバッファから第２の入力として受け取ることと、
    前記第１の入力および前記第２の入力を使用して、排他的論理和演算を実行することと、
    前記排他的論理和演算の結果を前記組み合わせされたデジタル信号として出力することと、を備える、請求項１２に記載の方法。
21. 前記出力信号を生成するために、前記組み合わされたデジタル信号の前記第２のクロック周波数を２倍化することは、
    前記組み合わされたデジタル信号を前記組み合わせモジュールから受け取ることと、
    第１の入力として前記組み合わされたデジタル信号と、第２の入力として前記組み合わされたデジタル信号の遅延されたバージョンとを使用して、排他的論理和演算を実行することと、
    前記排他的論理和演算の結果を前記出力信号として出力することと、を備える、請求項１２に記載の方法。
22. クロック周波数を４倍にするための装置であって、
    第１のクロック周波数にしたがって、正弦波信号を出力するための手段と、
    前記正弦波信号に基づいて、２５％のデューティサイクルを有する第１のデジタル信号を生成するための手段と、
    前記正弦波信号に基づいて、２５％のデューティサイクルを有する第２のデジタル信号を生成するための手段と、
    ５０％のデューティサイクルを有する組み合わされたデジタル信号を生成するために、前記第１のデジタル信号と前記第２のデジタル信号とを組み合わせるための手段と、前記組み合わされたデジタル信号は、前記第１のクロック周波数の２倍である第２のクロック周波数を有し、
    前記第１のクロック周波数の４倍である第３のクロック周波数を有する出力信号を生成するために、前記組み合わされたデジタル信号の前記第２のクロック周波数を２倍化するための手段と、を備える、装置。
23. 前記出力信号に基づいて、前記第１のバッファのための第１の制御電圧および第２の制御電圧と、前記第２のバッファのための第３の制御電圧とを生成するように構成されたフィードバックを提供するための手段をさらに備え、
    前記第１の制御電圧は、前記第１のデジタル信号の立ち上がりエッジの制御を容易にする、前記第１のデジタル信号を生成するための手段の第１のしきい値を制御し、
    前記第２の制御電圧は、前記第１のデジタル信号の立ち下がりエッジの制御を容易にする、前記第１のデジタル信号を生成するための手段の第２のしきい値を制御し、
    前記第３の制御電圧は、前記第２のデジタル信号の立ち上がりエッジの制御を容易にする、前記第２のデジタル信号を生成するための手段のしきい値を制御する、請求項２２に記載の装置。
24. 前記フィードバックを提供するための手段は、
    前記出力信号のエッジに基づいて、アップ／ダウンパルス信号を生成し、
    前記出力信号の前記エッジにそれぞれ対応する前記アップ／ダウンパルス信号のパルスを分離し、
    第１の分離されたパルスに基づいて、前記第１の制御電圧を生成し、
    第２の分離されたパルスに基づいて、前記第２の制御電圧を生成し、
    第３の分離されたパルスに基づいて、前記第３の制御電圧を生成するように構成される、請求項２３に記載の装置。
25. 前記第１のデジタル信号を生成するための手段は、第１のセクションおよび第２のセクションを備え、
    前記第１のセクションは、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、および第４のトランジスタを備え、
    前記第１のトランジスタのゲートは、前記正弦波信号を出力するための手段の出力に結合され、前記第１のトランジスタのドレインは、前記第２のトランジスタのドレイン、前記組み合わせるための手段の第１の入力、および遅延するための手段の入力に結合され、
    前記第２のトランジスタのゲートは、前記正弦波信号を出力するための手段の前記出力に結合され、前記第２のトランジスタの前記ドレインは、前記第１のトランジスタの前記ドレインに結合され、前記第２のトランジスタのソースは、前記第３のトランジスタのドレインに結合され、
    前記第３のトランジスタのゲートは、前記第１の制御電圧を出力するフィードバックを提供するための手段の第１の出力に結合され、前記第３のトランジスタの前記ドレインは、前記第２のトランジスタの前記ソースに結合され、前記第３のトランジスタのソースは、前記第４のトランジスタのドレインに結合され、
    前記第４のトランジスタのゲートは、前記遅延するための手段の第１の出力に結合され、前記第４のトランジスタの前記ドレインは、前記第３のトランジスタの前記ソースに結合される、請求項２３に記載の装置。
26. 前記第２のセクションは、前記第１のトランジスタ、第５のトランジスタ、第６のトランジスタ、および第７のトランジスタを備え、
    前記第１のトランジスタの前記ドレインは、前記第５のトランジスタのドレインに結合され、
    前記第５のトランジスタのゲートは、前記正弦波信号を出力するための手段の前記出力に結合され、前記第５のトランジスタの前記ドレインは、前記第１のトランジスタの前記ドレインに結合され、前記第５のトランジスタのソースは、前記第６のトランジスタのドレインに結合され、
    前記第６のトランジスタのゲートは、前記第２の制御電圧を出力する前記フィードバックを提供するための手段の第２の出力に結合され、前記第６のトランジスタの前記ドレインは、前記第５のトランジスタの前記ソースに結合され、前記第６のトランジスタのソースは、前記第７のトランジスタのドレインに結合され、
    前記第７のトランジスタのゲートは、前記遅延するための手段の第２の出力に結合され、前記第７のトランジスタの前記ドレインは、前記第６のトランジスタの前記ソースに結合され、
    前記第１のトランジスタのソースは、電圧源に結合され、
    前記第４のトランジスタのソースおよび前記第７のトランジスタのソースは、接地ノードに結合される、請求項２５に記載の装置。
27. 前記遅延するための手段は、
    前記第１のデジタル信号を生成するための手段から出力された前記第１のデジタル信号を受け取ることと、
    前記受け取られた第１のデジタル信号に基づいて、第１の遅延を決定することと、
    前記第１の遅延に基づいて、第１のイネーブル制御信号を前記第４のトランジスタの前記ゲートに送ることにより前記第１のセクションをアクティブ化することと、
    前記受け取られた第１のデジタル信号に基づいて、第２の遅延を決定することと、
    前記第２の遅延に基づいて、第２のイネーブル制御信号を前記第７のトランジスタの前記ゲートに送ることにより前記第２のセクションをアクティブ化することとによって、前記第１のセクションおよび前記第２のセクションのアクティブ状態を制御するように構成される、請求項２６に記載の装置。
28. 前記第２のデジタル信号を生成するための手段は、第８のトランジスタ、第９のトランジスタ、および第１０のトランジスタを備え、
    前記第８のトランジスタのゲートは、前記第３の制御電圧を出力する前記フィードバックを提供するための手段の第３の出力に結合され、前記第８のトランジスタのドレインは、前記第９のトランジスタのソースに結合され、
    前記第９のトランジスタのゲートは、前記正弦波信号を出力するための手段の前記出力に結合され、前記第９のトランジスタの前記ソースは、前記第８のトランジスタの前記ドレインに結合され、前記第９のトランジスタのドレインは、前記第１０のトランジスタのドレインおよび前記組み合わせするための手段の第２の入力に結合され、
    前記第１０のトランジスタのゲートは、前記正弦波信号を出力するための手段の前記出力に結合され、前記第１０のトランジスタの前記ドレインは、前記第９のトランジスタの前記ドレインに結合され、
    前記第８のトランジスタのソースは、電圧源に結合され、
    前記第１０のトランジスタのソースは、接地ノードに結合される、請求項２６に記載の装置。
29. 前記組み合わせるための手段は、
    前記第１のデジタル信号を前記第１のデジタル信号を生成するための手段から第１の入力として受け取ることと、
    前記第２のデジタル信号を前記第２のデジタル信号を生成するための手段から第２の入力として受け取ることと、
    前記第１の入力および前記第２の入力を使用して、排他的論理和演算を実行することと、
    前記排他的論理和演算の結果を前記組み合わせされたデジタル信号として出力することとによって、前記組み合わされたデジタル信号を生成する、請求項２２に記載の装置。
30. 前記２倍化するための手段は、
    前記組み合わされたデジタル信号を組み合わせるための手段から受け取ることと、
    第１の入力として前記組み合わされたデジタル信号と、第２の入力として前記組み合わされたデジタル信号の遅延されたバージョンとを使用して、排他的論理和演算を実行することと、
    前記排他的論理和演算の結果を前記出力信号として出力することとによって、前記出力信号を生成する、請求項２２に記載の装置。

Images