CN107005230A - 用于从单端晶体振荡器生成四倍参考时钟的装置和方法 - Google Patents

Abstract

提供了一种方法、装置和计算机程序产品。该装置根据第一时钟频率输出正弦信号，基于正弦信号生成具有25％占空比的第一数字信号，基于正弦信号生成具有25％占空比的第二数字信号，组合第一数字信号和第二数字信号以生成具有50％占空比和是第一时钟频率两倍的第二时钟频率的组合数字信号，并且使组合数字信号的第二时钟频率加倍以生成具有是第一时钟频率四倍的第三时钟频率的输出信号。该装置进一步基于输出信号生成用于第一缓冲器的第一控制电压和第二控制电压以及用于第二缓冲器的第三控制电压。

Description

用于从单端晶体振荡器生成四倍参考时钟的装置和方法

相关申请的交叉引用

本申请要求2014年12月9日提交的标题为“APPARATUS AND METHOD FORGENERATING QUADRUPLED REFERENCE CLOCK FROM SINGLE-ENDED CRYSTAL OSCILLATOR”的美国临时申请系列号No.62/089,497和2015年3月6日提交的标题为“APPARATUS ANDMETHOD FOR GENERATING QUADRUPLED REFERENCE CLOCK FROM SINGLE-ENDED CRYSTALOSCILLATOR”的美国申请系列号No.14/640,672的权益，其以它们的整体通过引用明确并入本文。

技术领域

本公开一般性地涉及通信系统，并且更特别地涉及用于使时钟频率成四倍的装置和方法。

背景技术

无线设备(例如，蜂窝电话或智能电话)可以发射和接收数据以用于与无线通信系统的双向通信。无线设备可以包括用于数据发射的发射器和用于数据接收的接收器。对于数据发射，发射器可以利用数据来调制发射本地振荡器(LO)信号以获得经调制的射频(RF)信号，放大经调制的RF信号以获得具有所期望的输出功率电平的输出RF信号，并且经由天线向基站发射输出RF信号。对于数据接收，接收器可以经由天线获得所接收的RF信号，利用接收LO信号下变频所接收的RF信号，并且处理经下变频的信号以恢复由基站发送的数据。

无线设备可以包括一个或多个振荡器以生成一个或多个所期望的频率处的一个或多个振荡器信号。(多个)振荡器信号可以用来生成用于发射器的发射LO信号和用于接收器的接收LO信号。可能要求(多个)振荡器来生成(多个)振荡器信号以满足无线设备与其通信的无线通信系统的要求。

时钟生成器可以从振荡器接收振荡器信号，并且可以生成用于无线设备内的各种模块的时钟信号。一种改进特定设备模块的相位噪声(PN)性能的方式是增大来自时钟生成器的参考时钟信号的频率。然而，以前增大参考时钟信号频率的尝试以大功耗、大设备面积使用、以及平庸PN性能为代价。因此，需要一种装置和方法用于增大参考时钟信号频率以改进PN性能而不遭受大功耗或设备面积使用。

发明内容

在本公开的一个方面中，提供了一种方法和一种装置。该装置被配置为经由压控振荡器(VCO)根据第一时钟频率输出正弦信号；经由第一缓冲器基于正弦信号生成具有25％占空比的第一数字信号；经由第二缓冲器基于正弦信号生成具有25％占空比的第二数字信号；经由组合模块组合第一数字信号和第二数字信号以生成具有50％占空比的组合数字信号，该组合数字信号具有是第一时钟频率两倍的第二时钟频率；以及经由倍频模块使组合数字信号的第二时钟频率加倍，以生成具有是第一时钟频率四倍的第三时钟频率的输出信号。

该装置进一步被配置为经由反馈模块基于输出信号生成用于第一缓冲器的第一控制电压和第二控制电压以及用于第二缓冲器的第三控制电压，其中第一控制电压控制第一缓冲器的第一阈值而促进第一缓冲器控制第一数字信号的上升边缘，其中第二控制电压控制第一缓冲器的第二阈值而促进第一缓冲器控制第一数字信号的下降边缘，并且其中第三控制电压控制第二缓冲器的阈值而促进第二缓冲器控制第二数字信号的上升边缘。

该装置还被配置为经由延迟模块通过以下来控制第一缓冲器的第一节段和第二节段的活动状态：接收从第一缓冲器输出的第一数字信号；基于所接收的第一数字信号确定第一延迟；通过基于第一延迟向第四晶体管的栅极发送第一使能控制信号来激活第一节段；基于所接收的第一数字信号确定第二延迟；以及通过基于第二延迟向第七晶体管的栅极发送第二使能控制信号来激活第二节段。

附图说明

图1图示了与不同无线通信系统通信的无线设备。

图2是无线设备的框图。

图3是图示了参考时钟四倍频器的框图。

图4是图示了图3的反馈模块的示图。

图5是图示了耦合到图3的延迟模块的第一缓冲器的示例示意性电路图。

图6是图示了图3的第二缓冲器的示例示意性电路图。

图7是使时钟频率成四倍的方法的流程图。

具体实施方式

下面关于附图阐述的详细描述意图作为各种配置的描述，并且不意图表示本文描述的概念可以被实践在其中的仅有配置。该详细描述包括具体细节用于提供对各种概念的彻底理解的目的。然而，对本领域的技术人员将明显的是，这些概念可以没有这些具体细节而被实践。在一些情况下，以框图形式示出了公知结构和组件以便避免使这种概念模糊不清。术语“示例性的”在本文中用来意指“充当示例、实例或例示”。本文被描述为“示例性的”任何设计不是必然被解释为相对其他设计是优选的或有利的。

现在将参考各种装置和方法来提出电信系统的若干方面。这些装置和方法将在以下详细描述中被描述并且通过各种框、模块、组件、电路、步骤、过程、算法等(统称为“元素”)在附图中图示。这些元素可以使用电子硬件、计算机软件、或它们的任何组合来实施。这种元素是被实施为硬件还是软件取决于特定应用和施加于总体系统的设计约束。

通过示例的方式，元素、或元素的任何部分、或元素的任何组合可以利用包括一个或多个处理器的“处理系统”来实施。处理器的示例包括微处理器、微控制器、数字信号处理器(DSP)、现场可编程门阵列(FPGA)、可编程逻辑设备(PLD)、状态机、门控逻辑、分立硬件电路、以及被配置为执行贯穿本公开所描述的各种功能的其他适合的硬件。处理系统中的一个或多个处理器可以执行软件。软件应该宽泛地解释为意指指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行文件、执行的线程、过程、函数等，而不论被称为软件、固件、中间件、微代码、硬件描述语言、还是其他方式。

因此，在一个或多个示例性实施例中，所描述的功能可以在硬件、软件、固件、或它们的任何组合中实施。如果在软件中实施，则功能可以存储在计算机可读介质上或编码为计算机可读介质上的一个或多个指令或代码。计算机可读介质包括计算机存储介质。存储介质可以是能够由计算机访问的任何可用介质。通过示例而不是限制的方式，这种计算机可读介质可以包括随机访问存储器(RAM)、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、紧致盘(CD)ROM(CD-ROM)、或其他光盘存储装置、磁盘存储装置或其他磁存储设备、或可以用来承载或存储以可以由计算机访问的指令或数据结构为形式的所期望的程序代码的任何其他介质。如本文所使用的盘和碟包括CD、激光碟、光碟、数字多功能碟(DVD)、以及软盘，其中盘通常磁性地复制数据，而碟利用激光光学地复制数据。上述的组合也应当包括在计算机可读介质的范围内。

图1是图示了与不同的无线通信系统120、122通信的无线设备110的示图100。无线系统120、122每个可以是码分多址(CDMA)系统、全球移动通信系统(GSM)系统、长期演进(LTE)系统、无线局域网(WLAN)系统、或某种其他无线系统。CDMA系统可以实施宽带CDMA(WCDMA)、CDMA 1X或cdma2000、时分同步码分多址(TD-SCDMA)、或某种其他版本的CDMA。TD-SCDMA也被称为通用陆地无线电接入(UTRA)时分双工(TDD)1.28Mcps选择或低码片速率(LCR)。LTE支持频分双工(FDD)和时分双工(TDD)这两者。例如，无线系统120可以是GSM系统，并且无线系统122可以是WCDMA系统。作为另一示例，无线系统120可以是LTE系统，并且无线系统122可以是CDMA系统。

为了简单，示图100示出了包括一个基站130和一个系统控制器140的无线系统120、以及包括一个基站132和一个系统控制器142的无线系统122。一般而言，每个无线系统可以包括任何数目的基站和任何集合的网络实体。每个基站可以支持用于基站的覆盖内的无线设备的通信。基站也可以被称为节点B、演进型节点B(eNB)、接入点、基础收发器站、无线电基站、无线电收发器、收发器功能、基本服务集合(BSS)、扩展服务集合(ESS)、或某种其他适合的术语。无线设备110也可以被称为用户设备(UE)、移动设备、远程设备、无线设备、无线通信设备、站、移动站、订户站、移动订户站、终端、移动终端、远程终端、无线终端、接入终端、客户端、移动客户端、移动单元、订户单元、无线单元、远程单元、手机、用户代理、或某种其他适合的术语。无线设备100可以是蜂窝电话、智能电话、平板、无线调制解调器、个人数字助理(PDA)、手持设备、膝上型计算机、智能本、上网本、无绳电话、无线本地环路(WLL)站、或某种其他类似的功能设备。

无线设备110可以能够与无线系统120和/或122通信。无线设备110还可以能够从广播站(诸如广播站134)接收信号。无线设备110还可以能够从一个或多个全球导航卫星系统(GNSS)中的卫星(诸如卫星150)接收信号。无线设备110可以支持用于无线通信的一种或多种无线电技术，诸如GSM、WCDMA、cdma2000、LTE、802.11等。术语“无线电技术”、“无线电接入技术”、“空中接口”以及“标准”可以可互换地使用。

无线设备110可以经由下行链路和上行链路与无线系统中的基站通信。下行链路(或前向链路)是指从基站到无线设备的通信链路，并且上行链路(或反向链路)是指从无线设备到基站的通信链路。无线系统可以利用TDD和/或FDD。对于TDD，下行链路和上行链路共享相同频率，并且下行链路传输和上行链路传输可以在不同时间段中在相同频率上被发送。对于FDD，下行链路和上行链路被分配有分离的频率。下行链路传输可以在一个频率上被发送，并且上行链路传输可以在另一频率上被发送。支持TDD的一些示例性无线电技术包括GSM、LTE、以及TD-SCDMA。支持FDD的一些示例性无线电技术包括WCDMA、cdma2000、以及LTE。无线设备110和/或基站130、132可以包括示例性参考时钟四倍频器160。下文提供了示例性参考时钟四倍频器160。

图2是示例性无线设备(诸如无线设备110)的框图200。无线设备包括数据处理器/控制器210、收发器218、以及天线290。数据处理器/控制器210可以被称为处理系统。处理系统可以包括数据处理器/控制器210或者数据处理器/控制器210和存储器216这两者。收发器218包括支持双向通信的发射器220和接收器250。发射器220和/或接收器250可以利用超外差架构或直接变频架构来实施。在超外差架构中，信号在多个级中在RF与基带之间被变频，例如，对于接收器，在一个级中从RF至中间频率(IF)，并且然后在另一级中从IF至基带。在直接变频架构(其也被称为零IF架构)中，信号在一个级中在RF与基带之间被变频。超外差架构和直接变频架构可能使用不同的电路块和/或具有不同的要求。在图2中示出的示例性设计中，发射器220和接收器250利用直接变频架构来实施。

在发射路径中，数据处理器/控制器210可以处理(例如，编码并调制)将被发射的数据并且向数模转换器(DAC)230提供数据。DAC 230将数字输入信号转换成模拟输出信号。模拟输出信号被提供给发射(TX)基带(低通)滤波器232，其可以对模拟输出信号滤波以去除由DAC 230进行的在前数模转换所引起的镜频(image)。放大器(amp)234可以放大来自TX基带滤波器232的信号并且提供经放大的基带信号。上变频器(混频器)236可以接收经放大的基带信号和来自TX LO信号生成器276的TX LO信号。上变频器236可以利用TX LO信号上变频经放大的基带信号并且提供经上变频的信号。滤波器238可以对经上变频的信号滤波以去除由上变频所引起的镜频。功率放大器(PA)240可以放大来自滤波器238的经滤波的RF信号，以获得所期望的输出功率电平并且提供输出RF信号。输出RF信号可以通过双工器/开关共用器(switchplexer)264被路由。

对于FDD，发射器220和接收器250可以耦合到双工器264，双工器264可以包括用于发射器220的TX滤波器和用于接收器250的接收(RX)滤波器。TX滤波器可以对输出RF信号滤波，以传递发射频带中的信号分量并且衰减接收频带中的信号分量。对于TDD，发射器220和接收器250可以耦合到开关共用器264。开关共用器264可以在上行链路时间间隔期间从发射器220向天线290传递输出RF信号。对于FDD和TDD这两者，双工器/开关共用器264可以向天线290提供输出RF信号以用于经由无线信道的传输。

在接收路径中，天线290可以接收由基站和/或其他发射器站发射的信号，并且可以提供所接收的RF信号。所接收的RF信号可以通过双工器/开关共用器264被路由。对于FDD，双工器264内的RX滤波器可以对所接收的RF信号滤波，以传递接收频带中的信号分量并且衰减发射频带中的信号分量。对于TDD，开关共用器264可以在下行链路时间间隔期间从天线290向接收器250传递所接收的RF信号。对于FDD和TDD这两者，双工器/开关共用器264可以向接收器250提供所接收的RF信号。

在接收器250内，所接收的RF信号可以由低噪声放大器(LNA)252放大并且由滤波器254滤波以获得输出RF信号。下变频器(混频器)256可以接收输入RF信号和来自RX LO信号生成器286的RX LO信号。下变频器256可以利用RX LO信号下变频输入RF信号并且提供经下变频的信号。经下变频的信号可以由放大器258放大并且进一步由RX基带(低通)滤波器260滤波以获得模拟输入信号。模拟输入信号被提供给模数转换器(ADC)262。ADC 262将模拟输入信号转换成数字输出信号。数字输出信号被提供给数据处理器/控制器210。

TX频率合成器270可以包括TX锁相环(PLL)272和VCO 274。VCO 274可以生成所期望的频率处的TX VCO信号。TX PLL 272可以从数据处理器/控制器210接收定时信息，并且生成用于VCO 274的控制信号。控制信号可以调节VCO 274的频率和/或相位，以获得用于TXVCO信号的所期望的频率。TX频率合成器270向TX LO信号生成器276提供TX VCO信号。TX LO信号生成器276可以基于从TX频率合成器270接收的TX VCO信号来生成TX LO信号。

RX频率合成器280可以包括RX PLL 282和VCO 284。VCO 284可以生成所期望的频率处的RX VCO信号。RX PLL 282可以从数据处理器/控制器210接收定时信息，并且生成用于VCO 284的控制信号。控制信号可以调节VCO 284的频率和/或相位，以获得用于RXVCO信号的所期望的频率。RX频率合成器280向RX LO信号生成器286提供RX VCO信号。RX LO信号生成器可以基于从RX频率合成器280接收的RX VCO信号来生成RX LO信号。

LO信号生成器276、286每个可以包括分频器、缓冲器等。如果LO信号生成器276、286分别划分由TX频率合成器270和RX频率合成器280提供的频率，则它们可以被称为分频器。PLL 272、282每个可以包括相位/频率检测器、环路滤波器、电荷泵、分频器等。每个VCO信号和每个LO信号可以是具有特定基频的周期信号。来自LO生成器276、286的TX LO信号和RX LO信号可以具有用于TDD的相同频率或用于FDD的不同频率。来自VCO 274、284的TX VCO信号和RX VCO信号可以具有相同频率(例如，用于TDD)或不同频率(例如，用于FDD或TDD)。

对发射器220和接收器250中的信号的调整可以由放大器、滤波器、上变频器、下变频器等的一个或多个级来执行。这些电路可以与图2中示出的配置不同地被布置。此外，图2中未示出的其他电路也可以用来调整发射器220和接收器250中的信号。例如，阻抗匹配电路可以位于PA 240的输出处、LNA 252的输入处、天线290与双工器/开关共用器264之间，等等。还可以省略图2中的一些电路。例如，可以省略滤波器238和/或滤波器254。收发器218的全部或部分可以实施在一个或多个模拟集成电路(IC)、RF IC(RFIC)、混合信号IC等上。例如，发射器220中的TX基带滤波器232至PA 240、接收器250中的LNA 252至RX基带滤波器260、PLL 272、282、VCO 274、284、以及LO信号生成器276、286可以实施在RFIC上。PA 240和可能其他的电路也可以实施在单独的IC或电路模块上。

数据处理器/控制器210可以执行用于无线设备的各种功能。例如，数据处理器/控制器210可以针对经由发射器220被发射和经由接收器250被接收的数据执行处理。数据处理器/控制器210可以控制发射器220和接收器250内的各种电路的操作。存储器212和/或存储器216可以存储用于数据处理器/控制器210的程序代码和数据。存储器可以在数据处理器/控制器210内部(例如，存储器212)或在数据处理器/控制器210外部(例如，存储器216)。存储器可以被称为计算机可读介质。振荡器214可以生成特定频率处的VCO信号。在一个方面中，振荡器214可以是输出在特定时钟频率处的正弦信号的单端VCO。时钟生成器215可以从振荡器214接收(多个)VCO信号，并且可以生成用于数据处理器/控制器210和/或收发器218内的各种模块的时钟信号。在一个方面中，振荡器214和时钟生成器215是示例性参考时钟四倍频器160的一部分。数据处理器/控制器210可以实施在一个或多个专用集成电路(ASIC)和/或其他IC上。

在一个方面中，用于改进分数-N RF合成器或任何PLL(例如，TX频率合成器270或RX频率合成器280)的相位噪声(PN)性能的方法牵涉到增大参考时钟信号频率。例如，延迟锁定环(DLL)或整数-N PLL的参考时钟频率可以被相乘。然而，这样做可能遭受大功耗、大设备面积使用、和/或平庸PN性能。因此，本公开提供了一种装置和方法，其使来自正弦信号源(例如，晶体振荡器、单端VCO等)的信号的时钟频率成四倍，同时消耗较少功率、利用较少设备面积、并且改进PN性能。

在一个方面中，本公开提供了一种电路，其通过使用单端振荡器使时钟频率成四倍而不要求整数-N PLL/DLL。该电路利用两个经偏斜的(skewed)缓冲器来基于从晶体振荡器输出的正弦信号生成两个25％占空比时钟信号。可以对两个25％占空比时钟信号执行异或运算(XOR)以生成2x时钟信号。频率倍增器然后可以用来基于2x时钟信号生成4x时钟信号。

在一个方面中，两个经偏斜的缓冲器可以是NMOS偏斜缓冲器(NSB)和PMOS偏斜缓冲器(PSB)。NMOS偏斜缓冲器可以包括IO PMOS晶体管和原生NMOS晶体管。PMOS偏斜缓冲器可以包括低电压阈值(LVT)PMOS晶体管和IO NMOS晶体管。

NMOS偏斜缓冲器被配置为生成具有25％占空比的恰当的同相(I)时钟信号，而PMOS偏斜缓冲器被配置为生成具有25％占空比的恰当的正交相位(Q)时钟信号。NMOS偏斜缓冲器包括两个节段。NMOS偏斜缓冲器的第一节段可以由从延迟模块输出的第一使能控制信号来使能，以控制I时钟信号的上升边缘。NMOS偏斜缓冲器的第二节段可以由从延迟模块输出的第二使能控制信号来使能，以控制I时钟信号的下降边缘。为了避免向NMOS偏斜缓冲器的输出的任何电荷注入，第一使能控制信号和第二使能控制信号可以被输入到NMOS偏斜缓冲器的末级。

在一个方面中，该电路可以包括反馈模块，该反馈模块包括输出三个分离的模拟控制电压的三个分离的占空比修正(DCC)模块。输出两个分离的模拟控制电压的两个DCC模块可以控制/偏斜NMOS偏斜缓冲器的电压阈值，以便控制I时钟信号的上升边缘和下降边缘。例如，第一DCC模块可以用来控制I时钟信号的上升边缘以具有25％占空比，并且第二DCC模块可以用来控制I时钟信号的下降边缘以具有25％占空比。输出模拟控制电压的第三DCC模块可以控制/偏斜PMOS偏斜缓冲器的电压阈值，以便控制Q时钟信号的上升边缘以具有25％占空比。

图3是图示了参考时钟四倍频器160的框图300。参考时钟四倍频器160可以包括第一缓冲器304、第二缓冲器306、组合模块308、倍频模块310、反馈模块312、以及延迟模块314。参考时钟四倍频器160可以进一步包括振荡器，诸如压控振荡器214。

参考图3，振荡器(例如，单端压控振荡器(VCO)214)向第一缓冲器304和第二缓冲器306输出正弦信号320。正弦信号320可以根据第一时钟频率(例如，参考时钟频率)被输出。

第一缓冲器304接收正弦信号320并且基于正弦信号320生成具有25％占空比的第一数字信号。第一缓冲器304然后向组合模块308输出具有25％占空比的第一数字信号324。第二缓冲器306接收正弦信号320并且基于正弦信号320生成具有25％占空比的第二数字信号。第二缓冲器306然后向组合模块308输出具有25％占空比的第二数字信号326。在一个方面中，第一缓冲器304和第二缓冲器306是反相器，它们的电压阈值被偏斜以便生成具有25％占空比的数字信号。在进一步的方面中，第一缓冲器304可以是NMOS双边缘偏斜缓冲器，并且第二缓冲器306可以是PMOS偏斜缓冲器。

在一个方面中，第一缓冲器304包括第一节段和第二节段。因此，第一节段和第二节段的活动状态可以由延迟模块314来控制。例如，延迟模块314可以接收第一数字信号324并且基于第一数字信号324确定第一延迟。延迟模块314然后可以通过基于第一延迟向第一节段发送第一使能控制信号338来控制第一节段的活动状态。在另一示例中，延迟模块314可以基于第一数字信号324确定第二延迟。此后，延迟模块314可以通过基于第二延迟向第二节段发送第二使能控制信号340来控制第二节段的活动状态。

组合模块308接收第一数字信号324和第二数字信号326，并且将信号组合以生成具有50％占空比和第二时钟频率的组合数字信号，第二时钟频率是第一时钟频率的两倍(2x时钟)。组合模块308然后向倍频模块310输出组合数字信号328。在一个方面中，组合模块308在具有最小相位噪声劣化的一个周期期间生成组合数字信号以具有四个清洁边缘(例如，具有高完整性的上升和/或下降边缘)。四个清洁边缘然后可以被输入到倍频模块310。

在一个方面中，组合模块308可以被实施为异或(XOR)门，其根据以下操作来组合第一数字信号324和第二数字信号326，以生成组合数字信号328。组合模块308从第一缓冲器304接收第一数字信号324作为第一输入。组合模块308然后从第二缓冲器306接收第二数字信号326作为第二输入。此后，组合模块308可以使用第一输入和第二输入执行异或运算，并且输出异或运算的结果作为组合数字信号328。虽然关于组合模块308描述了XOR门，但是本公开不限于此。例如，组合模块308还可以实施为OR门代替XOR门。

倍频模块310接收组合数字信号328(例如，四个清洁边缘)并且使组合数字信号328的第二时钟频率加倍，以生成具有是四倍第一时钟频率(4x时钟)的第三时钟频率的输出信号。倍频模块310然后可以将输出信号330输出到收发器218的各种模块，诸如TX频率合成器270(经由TX PLL 272)和/或RX频率合成器280(经由RX PLL282)。

在一个方面中，倍频模块310可以实施为倍增器，其根据以下操作使组合数字信号328的第二时钟频率加倍以生成输出信号330。首先，倍频模块310从组合模块308接收组合数字信号328。此后，倍频模块310使用组合数字信号328作为第一输入并且组合数字信号328的延迟版本作为第二输入来执行异或运算(例如，经由XOR门)。倍频模块310然后输出异或运算的结果作为输出信号330。

反馈模块312接收输出信号330。基于输出信号330，反馈模块312生成第一控制电压332和第二控制电压334以用于驱动第一缓冲器304。反馈模块312还基于输出信号330生成第三控制电压336以用于驱动第二缓冲器306。反馈模块312向第一缓冲器304输出第一控制电压332和第二控制电压334，并且向第二缓冲器306输出第三控制电压336。在一个方面中，第一控制电压332控制/偏斜第一缓冲器304的第一电压阈值，而促进第一缓冲器304控制第一数字信号324的上升边缘。在进一步的方面中，第二控制电压334控制/偏斜第一缓冲器304的第二电压阈值，而促进第一缓冲器304控制第一数字信号324的下降边缘。在另一方面中，第三控制电压336控制/偏斜第二缓冲器306的电压阈值，而促进第二缓冲器306控制第二数字信号326的上升边缘。

向第一缓冲器304提供的第一控制电压332和第二控制电压334、以及向第二缓冲器306提供的第三控制电压336确保了组合模块308输出50％占空比信号328的能力。也就是说，由反馈模块312提供的控制电压确保了组合模块308生成在一个周期期间具有四个清洁边缘的数字信号的能力。对应地，50％占空比信号328(具有四个清洁边缘的数字信号)确保了倍频模块310输出具有4x时钟的无杂散输出信号330的能力。具有4x时钟的无杂散输出信号330在被输入到TX频率合成器270(经由TX PLL 272)和/或RX频率合成器280(经由RX PLL282)时改进PN性能。

图4是图示了图3的反馈模块312的示图400。参考图3和图4，反馈模块312可以包括相位频率检测器402、解复用器408、第一占空比修正(DCC)模块410、第二DCC模块412、以及第三DCC模块336。

相位频率检测器402从倍频模块310接收输出信号330，并且基于输出信号330的边缘生成上/下信号。在一个方面中，相位频率检测器402可以是锁相环(PLL)的一部分，该PLL被配置为生成具有4x时钟的输出信号330的复制品并且使输出信号330的所有边缘变化平均化。PLL可以包括电荷泵和低通滤波器(CP和LPF)406以及振荡器404。上/下信号416可以被输出到解复用器408和/或CP和LPF 406。

解复用器408分离接收上/下信号416并且分离与输出信号330的边缘相对应的上/下信号416的脉冲。解复用器408向第一DCC模块410输出第一分离脉冲418，向第二DCC模块412输出第二分离脉冲420，并且向第三DCC模块414输出第三分离脉冲422。第一DCC模块410基于第一分离脉冲418生成并输出第一控制电压332。第二DCC模块412基于第二分离脉冲420生成并输出第二控制电压334。第三DCC模块414基于第三分离脉冲422生成并输出第三控制电压336。

在一个方面中，上面描述的DCC模块410、412或414中的任何一个可以包括反相器、第一低通滤波器(LPF)、第二LPF、以及运算放大器。反相器可以使分离脉冲(例如，第一分离脉冲418、第二分离脉冲420、或第三分离脉冲422)反相以生成反相脉冲。第一LPF生成反相脉冲的平均值。第二LPF生成分离脉冲的平均值。运算放大器经由非反相输入接收反相脉冲的平均值，并且经由反相输入接收分离脉冲的平均值。运算放大器进一步确定反相脉冲的平均值与分离脉冲的平均值之间的电压的差异，并且放大电压差以生成控制电压(例如，第一控制电压332、第二控制电压334、或第三控制电压336)。虽然DCC模块被描述为包括上面提及的具体元件，但是本公开的DCC模块不限于此，因为能够感测时钟占空比的任何类型的DCC反馈系统可以根据本公开而被使用。

图5是图示了耦合到图3的延迟模块314的第一缓冲器304的示例示意性电路图500。参考图3和图5，第一缓冲器304包括第一节段，其用于根据从反馈模块312接收的第一控制电压332来控制从第一缓冲器304输出的第一数字信号324的上升边缘。第一缓冲器304还包括第二节段，其用于根据从反馈模块312接收的第二控制电压334来控制从第一缓冲器304输出的第一数字信号324的下降边缘。延迟模块314被操作为调节延迟，以使得第一节段与第二节段之间的切换不影响第一数字信号324的输出。

第一缓冲器304的第一节段包括第一晶体管502、第二晶体管504、第三晶体管506、以及第四晶体管508。第一晶体管502的栅极耦合到输出正弦信号320的VCO 214的输出。第一晶体管502的漏极耦合到第二晶体管504的漏极、组合模块308的第一输入、以及延迟模块314的输入。第一晶体管502的源极耦合到电压源Vdd。

第二晶体管504的栅极耦合到输出正弦信号320的VCO 214的输出。第二晶体管504的漏极耦合到第一晶体管502的漏极。第二晶体管504的源极耦合到第三晶体管506的漏极。

第三晶体管506的栅极耦合到输出第一控制电压332的反馈模块312的第一输出。第三晶体管506的漏极耦合到第二晶体管504的源极。第三晶体管506的源极耦合到第四晶体管508的漏极。

第四晶体管508的栅极耦合到延迟模块314的第一输出338。第四晶体管508的漏极耦合到第三晶体管506的源极。第四晶体管508的源极耦合到接地节点。

第一缓冲器304的第二节段包括第一晶体管502、第五晶体管510、第六晶体管512、以及第七晶体管514。第一晶体管502的漏极耦合到第五晶体管510的漏极。

第五晶体管的栅极耦合到输出正弦信号320的VCO 214的输出。第五晶体管510的漏极耦合到第一晶体管502的漏极。第五晶体管510的源极耦合到第六晶体管512的漏极。

第六晶体管512的栅极耦合到输出第二控制电压334的反馈模块312的第二输出。第六晶体管512的漏极耦合到第五晶体管510的源极。第六晶体管512的源极耦合到第七晶体管514的漏极。

第七晶体管514的栅极耦合到延迟模块314的第二输出340。第七晶体管514的漏极耦合到第六晶体管512的源极。第七晶体管514的源极耦合到接地节点。

在一个方面中，延迟模块314可以控制第一节段的活动状态。例如，延迟模块314可以接收由第一缓冲器304输出的第一数字信号324，并且基于所接收的第一数字信号324确定第一延迟。此后，延迟模块314可以通过基于第一延迟向第四晶体管508的栅极发送第一使能控制信号338来激活第一节段。

在另一方面中，延迟模块314可以控制第一缓冲器304的第二节段的活动状态。例如，延迟模块314可以基于所接收的第一数字信号324确定第二延迟，并且此后，通过基于第二延迟向第七晶体管514的栅极发送第二使能控制信号340来激活第二节段。

图6是图示了图3的第二缓冲器306的示例示意性电路图600。参考图3和图6，第二缓冲器306根据从反馈模块312接收的第三控制电压336来控制所输出的第二数字信号326的上升边缘。第二缓冲器306包括第八晶体管602、第九晶体管604、以及第十晶体管606。

第八晶体管602的栅极耦合到输出第三控制电压336的反馈模块312的第三输出。第八晶体管602的漏极耦合到第九晶体管604的源极。第八晶体管602的源极耦合到电压源Vdd。

第九晶体管604的栅极耦合到输出正弦信号320的VCO 214的输出。第九晶体管604的源极耦合到第八晶体管602的漏极。第九晶体管604的漏极耦合到第十晶体管606的漏极和组合模块308的第二输入。

第十晶体管606的栅极耦合到输出正弦信号320的VCO 214的输出。第十晶体管606的漏极耦合到第九晶体管604的漏极。第十晶体管606的源极耦合到接地节点。

图7是使时钟频率成四倍的方法的流程图700。该方法可以由装置(例如，参考时钟四倍频器160)经由振荡器214、第一缓冲器304、第二缓冲器306、组合模块308、倍频模块310、反馈模块312、或延迟模块314中的一个或多个来执行。

在框702处，装置经由振荡器214根据第一时钟频率输出正弦信号。在框704处，装置经由第一缓冲器304基于正弦信号生成具有25％占空比的第一数字信号。

在框706处，装置经由延迟模块314控制第一缓冲器304的第一节段和第二节段的活动状态。在框708处，装置经由第二缓冲器306基于正弦信号生成具有25％占空比的第二数字信号。

在框710处，装置经由组合模块308组合第一数字信号和第二数字信号，以生成具有50％占空比的组合数字信号。组合数字信号具有是第一时钟频率两倍的第二时钟频率。在一个方面中，组合模块308通过以下来生成组合数字信号：从第一缓冲器304接收第一数字信号作为第一输入，从第二缓冲器306接收第二数字信号作为第二输入，使用第一输入和第二输出执行异或运算，并且输出异或运算的结果作为组合数字信号。

在框712处，装置经由倍频模块310使组合数字信号的第二时钟频率加倍，以生成具有是第一时钟频率四倍的第三时钟频率的输出信号。在一个方面中，倍频模块310通过以下来生成输出信号：从组合模块308接收组合数字信号，使用组合数字信号作为第一输入并且组合数字信号的延迟版本作为第二输入来执行异或运算，并且输出异或运算的结果作为输出信号。

在框714处，装置经由反馈模块312基于输出信号生成用于第一缓冲器304的第一控制电压和第二控制电压以及用于第二缓冲器306的第三控制电压。第一控制电压控制第一缓冲器304的第一阈值，而促进第一缓冲器304控制第一数字信号的上升边缘。第二控制电压控制第一缓冲器304的第二阈值，而促进第一缓冲器304控制第一数字信号的下降边缘。第三控制电压控制第二缓冲器306的阈值，而促进第二缓冲器306控制第二数字信号的上升边缘。

在一个方面中，装置根据以下操作来生成第一控制电压、第二控制电压、以及第三控制电压。装置经由相位频率检测器(PFD)基于输出信号的边缘来生成上/下脉冲信号。装置然后经由解复用器分离分别与输出信号的边缘相对应的上/下脉冲信号的脉冲。此后，装置经由第一占空比修正(DCC)模块基于第一分离脉冲生成第一控制电压，经由第二DCC模块基于第二分离脉冲生成第二控制电压，并且经由第三DCC模块基于第三分离脉冲生成第三控制电压。

在一个方面中，第一缓冲器304包括第一节段和第二节段。第一节段包括第一晶体管、第二晶体管、第三晶体管、以及第四晶体管。第一晶体管的源极耦合到电压源。第一晶体管的栅极耦合到输出正弦信号的振荡器214的输出。第一晶体管的漏极耦合到第二晶体管的漏极、组合模块308的第一输入、以及延迟模块314的输入。第二晶体管的栅极耦合到输出正弦信号的振荡器214的输出。第二晶体管的漏极耦合到第一晶体管的漏极。第二晶体管的源极耦合到第三晶体管的漏极。第三晶体管的栅极耦合到输出第一控制电压的反馈模块312的第一输出。第三晶体管的漏极耦合到第二晶体管的源极。第三晶体管的源极耦合到第四晶体管的漏极。第四晶体管的栅极耦合到延迟模块314的第一输出。第四晶体管的漏极耦合到第三晶体管的源极。第四晶体管的源极耦合到接地节点。

第二节段包括第一晶体管、第五晶体管、第六晶体管、以及第七晶体管。第一晶体管的漏极耦合到第五晶体管的漏极。第五晶体管的栅极耦合到输出正弦信号的振荡器214的输出。第五晶体管的漏极耦合到第一晶体管的漏极。第五晶体管的源极耦合到第六晶体管的漏极。第六晶体管的栅极耦合到输出第二控制电压的反馈模块312的第二输出。第六晶体管的漏极耦合到第五晶体管的源极。第六晶体管的源极耦合到第七晶体管的漏极。第七晶体管的栅极耦合到延迟模块314的第二输出。第七晶体管的漏极耦合到第六晶体管的源极。第七晶体管的源极耦合到接地节点。

在一个方面中，延迟模块314通过以下来控制第一缓冲器304的第一节段的活动状态：接收从第一缓冲器304输出的第一数字信号，基于所接收的第一数字信号确定第一延迟，并且通过基于第一延迟向第四晶体管的栅极发送第一使能控制信号而激活第一节段。在进一步的方面中，延迟模块314通过以下来控制第一缓冲器304的第二节段的活动状态：基于所接收的第一数字信号确定第二延迟，并且通过基于第二延迟向第七晶体管的栅极发送第二使能控制信号而激活第二节段。

在一个方面中，第二缓冲器306包括第八晶体管、第九晶体管、以及第十晶体管。第八晶体管的源极耦合到电压源。第八晶体管的栅极耦合到输出第三控制电压的反馈模块312的第三输出。第八晶体管的漏极耦合到第九晶体管的源极。第九晶体管的栅极耦合到输出正弦信号的振荡器214的输出。第九晶体管的源极耦合到第八晶体管的漏极。第九晶体管的漏极耦合到第十晶体管的漏极和组合模块308的第二输入。第十晶体管的栅极耦合到输出正弦信号的振荡器214的输出。第十晶体管的漏极耦合到第九晶体管的漏极。第十晶体管的源极耦合到接地节点。

再次参考图3，装置(例如，参考时钟四倍频器160)可以包括振荡器214、第一缓冲器304、第二缓冲器306、组合模块308、倍频模块310、反馈模块312、以及延迟模块314。装置包括用于根据第一时钟频率输出正弦信号的部件。装置还包括用于基于正弦信号生成具有25％占空比的第一数字信号的部件。装置进一步包括用于基于正弦信号生成具有25％占空比的第二数字信号的部件。装置包括用于组合第一数字信号和第二数字信号以生成具有50％占空比的组合数字信号的部件，组合数字信号具有是第一时钟频率两倍的第二时钟频率。装置进一步包括用于使组合数字信号的第二时钟频率加倍以生成具有是第一时钟频率四倍的第三时钟频率的输出信号的部件。装置还包括用于提供反馈的部件，其被配置为基于输出信号生成用于第一缓冲器的第一控制电压和第二控制电压以及用于第二缓冲器的第三控制电压。装置包括用于延迟的部件，其被配置为控制第一缓冲器的第一节段和第二节段的活动状态。前面提及的部件可以是振荡器214、第一缓冲器304、第二缓冲器306、组合模块308、倍频模块310、反馈模块312、延迟模块314、数据处理器/控制器210、计算机可读介质(即，存储器212)、和/或计算机可读介质(即，存储器216)中的一个或多个，其被配置为执行通过前面提及的部件所记载的功能。

要理解的是，所公开的过程中的步骤的具体顺序或层次是示例性方法的例示。基于设计偏好，要理解的是，可以重新布置过程中的步骤的具体顺序或层次。进一步地，一些步骤可以被组合或省略。随附的方法权利要求以样本顺序提出了各种步骤的元素，并且不是意指限于所提出的具体顺序或层次。

之前的描述被提供以使得本领域的任何技术人员能够实践本文描述的各种方面。对这些方面的各种修改对本领域的技术人员将容易是明显的，并且本文所定义的一般原理可以应用于其他方面。因此，权利要求不意图限于本文示出的方面，而是将符合与语言权利要求一致的完全范围，其中对单数元素的参考不意图意指“一个并且仅一个”(除非具体地如此陈述)，而是“一个或多个”。除非具体地另有陈述，否则术语“一些”指代一个或多个。本领域的普通技术人员已知或稍后即将知道的、贯穿于本公开所描述的各种方面的元素的所有结构性和功能性等价物通过引用明确地并入本文并且意图由权利要求所涵盖。此外，本文没有公开任何事物意图贡献给公众，不论这种公开是否明确记载在权利要求中。没有权利要求的元素将被解释为部件加功能，除非元素使用词组“用于……的部件”明确记载。

Claims (30)

1.一种用于使时钟频率成四倍的装置，包括：

压控振荡器(VCO)，被配置为根据第一时钟频率输出正弦信号；

第一缓冲器，被配置为基于所述正弦信号生成具有25％占空比的第一数字信号；

第二缓冲器，被配置为基于所述正弦信号生成具有25％占空比的第二数字信号；

组合模块，被配置为组合所述第一数字信号和所述第二数字信号以生成具有50％占空比的组合数字信号，所述组合数字信号具有是所述第一时钟频率两倍的第二时钟频率；以及

倍频模块，被配置为使所述组合数字信号的所述第二时钟频率加倍，以生成具有是所述第一时钟频率四倍的第三时钟频率的输出信号。

2.根据权利要求1所述的装置，进一步包括：

反馈模块，被配置为基于所述输出信号生成用于所述第一缓冲器的第一控制电压和第二控制电压以及用于所述第二缓冲器的第三控制电压，

其中所述第一控制电压控制所述第一缓冲器的第一阈值，而促进所述第一缓冲器控制所述第一数字信号的上升边缘，

其中所述第二控制电压控制所述第一缓冲器的第二阈值，而促进所述第一缓冲器控制所述第一数字信号的下降边缘，并且

其中所述第三控制电压控制所述第二缓冲器的阈值，而促进所述第二缓冲器控制所述第二数字信号的上升边缘。

3.根据权利要求2所述的装置，其中所述反馈模块包括：

相位频率检测器(PFD)，被配置为基于所述输出信号的边缘生成上/下脉冲信号；

解复用器，被配置为分离分别与所述输出信号的所述边缘相对应的所述上/下脉冲信号的脉冲；

第一占空比修正(DCC)模块，被配置为基于第一分离脉冲生成所述第一控制电压；

第二DCC模块，被配置为基于第二分离脉冲生成所述第二控制电压；以及

第三DCC模块，被配置为基于第三分离脉冲生成所述第三控制电压。

4.根据权利要求2所述的装置，其中所述第一缓冲器包括第一节段和第二节段，

其中所述第一节段包括第一晶体管、第二晶体管、第三晶体管、以及第四晶体管，

其中所述第一晶体管的栅极耦合到输出所述正弦信号的所述VCO的输出，并且所述第一晶体管的漏极耦合到所述第二晶体管的漏极、所述组合模块的第一输入、以及延迟模块的输入，

其中所述第二晶体管的栅极耦合到输出所述正弦信号的所述VCO的所述输出，所述第二晶体管的所述漏极耦合到所述第一晶体管的所述漏极，并且所述第二晶体管的源极耦合到所述第三晶体管的漏极，

其中所述第三晶体管的栅极耦合到输出所述第一控制电压的所述反馈模块的第一输出，所述第三晶体管的所述漏极耦合到所述第二晶体管的所述源极，并且所述第三晶体管的源极耦合到所述第四晶体管的漏极，并且

其中所述第四晶体管的栅极耦合到所述延迟模块的第一输出，并且所述第四晶体管的所述漏极耦合到所述第三晶体管的所述源极。

5.根据权利要求4所述的装置，

其中所述第二节段包括所述第一晶体管、第五晶体管、第六晶体管、以及第七晶体管，

其中所述第一晶体管的所述漏极耦合到所述第五晶体管的漏极，

其中所述第五晶体管的栅极耦合到输出所述正弦信号的所述VCO的所述输出，所述第五晶体管的所述漏极耦合到所述第一晶体管的所述漏极，并且所述第五晶体管的源极耦合到所述第六晶体管的漏极，

其中所述第六晶体管的栅极耦合到输出所述第二控制电压的所述反馈模块的第二输出，所述第六晶体管的所述漏极耦合到所述第五晶体管的所述源极，并且所述第六晶体管的源极耦合到所述第七晶体管的漏极，并且

其中所述第七晶体管的栅极耦合到所述延迟模块的第二输出，并且所述第七晶体管的所述漏极耦合到所述第六晶体管的所述源极。

6.根据权利要求5所述的装置，

其中所述第一晶体管的源极耦合到电压源，并且

其中所述第四晶体管的源极和所述第七晶体管的源极耦合到接地节点。

7.根据权利要求5所述的装置，其中所述延迟模块被配置为通过以下来控制所述第一节段和所述第二节段的活动状态：

接收从所述第一缓冲器输出的所述第一数字信号；

基于接收的所述第一数字信号确定第一延迟；

通过基于所述第一延迟向所述第四晶体管的所述栅极发送第一使能控制信号来激活所述第一节段；

基于接收的所述第一数字信号确定第二延迟；以及

通过基于所述第二延迟向所述第七晶体管的所述栅极发送第二使能控制信号来激活所述第二节段。

8.根据权利要求5所述的装置，其中所述第二缓冲器包括第八晶体管、第九晶体管、以及第十晶体管，

其中所述第八晶体管的栅极耦合到输出所述第三控制电压的所述反馈模块的第三输出，并且所述第八晶体管的漏极耦合到所述第九晶体管的源极，

其中所述第九晶体管的栅极耦合到输出所述正弦信号的所述VCO的所述输出，所述第九晶体管的所述源极耦合到所述第八晶体管的所述漏极，并且所述第九晶体管的漏极耦合到所述第十晶体管的漏极和所述组合模块的第二输入，并且

其中所述第十晶体管的栅极耦合到输出所述正弦信号的所述VCO的所述输出，并且所述第十晶体管的所述漏极耦合到所述第九晶体管的所述漏极。

9.根据权利要求8所述的装置，

其中所述第八晶体管的源极耦合到电压源，并且

其中所述第十晶体管的源极耦合到接地节点。

10.根据权利要求1所述的装置，其中所述组合模块被配置为通过以下来组合所述第一数字信号和所述第二数字信号以生成所述组合数字信号：

从所述第一缓冲器接收所述第一数字信号作为第一输入；

从所述第二缓冲器接收所述第二数字信号作为第二输入；

使用所述第一输入和所述第二输入执行异或运算；以及

输出所述异或运算的结果作为所述组合数字信号。

11.根据权利要求1所述的装置，其中所述倍频模块被配置为通过以下使所述组合数字信号的所述第二时钟频率加倍以生成所述输出信号：

从所述组合模块接收所述组合数字信号；

使用所述组合数字信号作为第一输入并且所述组合数字信号的延迟版本作为第二输入来执行异或运算；以及

输出所述异或运算的结果作为所述输出信号。

12.一种使时钟频率成四倍的方法，包括：

经由压控振荡器(VCO)根据第一时钟频率输出正弦信号；

经由第一缓冲器基于所述正弦信号生成具有25％占空比的第一数字信号；

经由第二缓冲器基于所述正弦信号生成具有25％占空比的第二数字信号；

经由组合模块组合所述第一数字信号和所述第二数字信号以生成具有50％占空比的组合数字信号，所述组合数字信号具有是所述第一时钟频率两倍的第二时钟频率；以及

经由倍频模块使所述组合数字信号的所述第二时钟频率加倍，以生成具有是所述第一时钟频率四倍的第三时钟频率的输出信号。

13.根据权利要求12所述的方法，进一步包括：

经由反馈模块基于所述输出信号生成用于所述第一缓冲器的第一控制电压和第二控制电压以及用于所述第二缓冲器的第三控制电压，

其中所述第一控制电压控制所述第一缓冲器的第一阈值，而促进所述第一缓冲器控制所述第一数字信号的上升边缘，

其中所述第二控制电压控制所述第一缓冲器的第二阈值，而促进所述第一缓冲器控制所述第一数字信号的下降边缘，并且

其中所述第三控制电压控制所述第二缓冲器的阈值，而促进所述第二缓冲器控制所述第二数字信号的上升边缘。

14.根据权利要求13所述的方法，其中生成所述第一控制电压、所述第二控制电压、以及所述第三控制电压包括：

经由相位频率检测器(PFD)基于所述输出信号的边缘生成上/下脉冲信号；

经由解复用器分离分别与所述输出信号的所述边缘相对应的所述上/下脉冲信号的脉冲；

经由第一占空比修正(DCC)模块基于第一分离脉冲生成所述第一控制电压；

经由第二DCC模块基于第二分离脉冲生成所述第二控制电压；以及

经由第三DCC模块基于第三分离脉冲生成所述第三控制电压。

15.根据权利要求13所述的方法，其中所述第一缓冲器包括第一节段和第二节段，

其中所述第一节段包括第一晶体管、第二晶体管、第三晶体管、以及第四晶体管，

其中所述第一晶体管的栅极耦合到输出所述正弦信号的所述VCO的输出，并且所述第一晶体管的漏极耦合到所述第二晶体管的漏极、所述组合模块的第一输入、以及延迟模块的输入，

其中所述第二晶体管的栅极耦合到输出所述正弦信号的所述VCO的所述输出，所述第二晶体管的所述漏极耦合到所述第一晶体管的所述漏极，并且所述第二晶体管的源极耦合到所述第三晶体管的漏极，

其中所述第三晶体管的栅极耦合到输出所述第一控制电压的所述反馈模块的第一输出，所述第三晶体管的所述漏极耦合到所述第二晶体管的所述源极，并且所述第三晶体管的源极耦合到所述第四晶体管的漏极，并且

其中所述第四晶体管的栅极耦合到所述延迟模块的第一输出，并且所述第四晶体管的所述漏极耦合到所述第三晶体管的所述源极。

16.根据权利要求15所述的方法，

其中所述第二节段包括所述第一晶体管、第五晶体管、第六晶体管、以及第七晶体管，

其中所述第一晶体管的所述漏极耦合到所述第五晶体管的漏极，

其中所述第五晶体管的栅极耦合到输出所述正弦信号的所述VCO的所述输出，所述第五晶体管的所述漏极耦合到所述第一晶体管的所述漏极，并且所述第五晶体管的源极耦合到所述第六晶体管的漏极，

其中所述第六晶体管的栅极耦合到输出所述第二控制电压的所述反馈模块的第二输出，所述第六晶体管的所述漏极耦合到所述第五晶体管的所述源极，并且所述第六晶体管的源极耦合到所述第七晶体管的漏极，并且

其中所述第七晶体管的栅极耦合到所述延迟模块的第二输出，并且所述第七晶体管的所述漏极耦合到所述第六晶体管的所述源极。

17.根据权利要求16所述的方法，

其中所述第一晶体管的源极耦合到电压源，并且

其中所述第四晶体管的源极和所述第七晶体管的源极耦合到接地节点。

18.根据权利要求16所述的方法，进一步包括经由所述延迟模块控制所述第一节段和所述第二节段的活动状态，其中所述控制包括：

接收从所述第一缓冲器输出的所述第一数字信号；

基于接收的所述第一数字信号确定第一延迟；

通过基于所述第一延迟向所述第四晶体管的所述栅极发送第一使能控制信号来激活所述第一节段；

基于接收的所述第一数字信号确定第二延迟；以及

通过基于所述第二延迟向所述第七晶体管的所述栅极发送第二使能控制信号来激活所述第二节段。

19.根据权利要求16所述的方法，其中所述第二缓冲器包括第八晶体管、第九晶体管、以及第十晶体管，

其中所述第八晶体管的栅极耦合到输出所述第三控制电压的所述反馈模块的第三输出，并且所述第八晶体管的漏极耦合到所述第九晶体管的源极，

其中所述第九晶体管的栅极耦合到输出所述正弦信号的所述VCO的所述输出，所述第九晶体管的所述源极耦合到所述第八晶体管的所述漏极，并且所述第九晶体管的漏极耦合到所述第十晶体管的漏极和所述组合模块的第二输入，

其中所述第十晶体管的栅极耦合到输出所述正弦信号的所述VCO的所述输出，并且所述第十晶体管的所述漏极耦合到所述第九晶体管的所述漏极，

其中所述第八晶体管的源极耦合到电压源，并且

其中所述第十晶体管的源极耦合到接地节点。

20.根据权利要求12所述的方法，其中组合所述第一数字信号和所述第二数字信号以生成所述组合数字信号包括：

从所述第一缓冲器接收所述第一数字信号作为第一输入；

从所述第二缓冲器接收所述第二数字信号作为第二输入；

使用所述第一输入和所述第二输入执行异或运算；以及

输出所述异或运算的结果作为所述组合数字信号。

21.根据权利要求12所述的方法，其中使所述组合数字信号的所述第二时钟频率加倍以生成所述输出信号包括：

从所述组合模块接收所述组合数字信号；

使用所述组合数字信号作为第一输入并且所述组合数字信号的延迟版本作为第二输入来执行异或运算；以及

输出所述异或运算的结果作为所述输出信号。

22.一种用于使时钟频率成四倍的装置，包括：

用于根据第一时钟频率输出正弦信号的部件；

用于基于所述正弦信号生成具有25％占空比的第一数字信号的部件；

用于基于所述正弦信号生成具有25％占空比的第二数字信号的部件；

用于组合所述第一数字信号和所述第二数字信号以生成具有50％占空比的组合数字信号的部件，所述组合数字信号具有是所述第一时钟频率两倍的第二时钟频率；以及

用于使所述组合数字信号的所述第二时钟频率加倍以生成具有是所述第一时钟频率四倍的第三时钟频率的输出信号的部件。

23.根据权利要求22所述的装置，进一步包括：

用于提供反馈的部件，被配置为基于所述输出信号生成用于所述第一缓冲器的第一控制电压和第二控制电压以及用于所述第二缓冲器的第三控制电压，

其中所述第一控制电压控制用于生成所述第一数字信号的所述部件的第一阈值，而促进对所述第一数字信号的上升边缘的控制，

其中所述第二控制电压控制用于生成所述第一数字信号的所述部件的第二阈值，而促进对所述第一数字信号的下降边缘的控制，并且

其中所述第三控制电压控制用于生成所述第二数字信号的所述部件的阈值，而促进对所述第二数字信号的上升边缘的控制。

24.根据权利要求23所述的装置，其中用于提供反馈的所述部件被配置为：

基于所述输出信号的边缘生成上/下脉冲信号；

分离分别与所述输出信号的所述边缘相对应的所述上/下脉冲信号的脉冲；

基于第一分离脉冲生成所述第一控制电压；

基于第二分离脉冲生成所述第二控制电压；以及

基于第三分离脉冲生成所述第三控制电压。

25.根据权利要求23所述的装置，其中用于生成所述第一数字信号的所述部件包括第一节段和第二节段，

其中所述第一节段包括第一晶体管、第二晶体管、第三晶体管、以及第四晶体管，

其中所述第一晶体管的栅极耦合到用于输出所述正弦信号的所述部件的输出，并且所述第一晶体管的漏极耦合到所述第二晶体管的漏极、用于组合的所述部件的第一输入、以及用于延迟的部件的输入，

其中所述第二晶体管的栅极耦合到输出所述正弦信号的所述部件的所述输出，所述第二晶体管的所述漏极耦合到所述第一晶体管的所述漏极，并且所述第二晶体管的源极耦合到所述第三晶体管的漏极，

其中所述第三晶体管的栅极耦合到输出所述第一控制电压的用于提供反馈的所述部件的第一输出，所述第三晶体管的所述漏极耦合到所述第二晶体管的所述源极，并且所述第三晶体管的源极耦合到所述第四晶体管的漏极，并且

其中所述第四晶体管的栅极耦合到用于延迟的所述部件的第一输出，并且所述第四晶体管的所述漏极耦合到所述第三晶体管的所述源极。

26.根据权利要求25所述的装置，

其中所述第二节段包括所述第一晶体管、第五晶体管、第六晶体管、以及第七晶体管，

其中所述第一晶体管的所述漏极耦合到所述第五晶体管的漏极，

其中所述第五晶体管的栅极耦合到用于输出所述正弦信号的所述部件的所述输出，所述第五晶体管的所述漏极耦合到所述第一晶体管的所述漏极，并且所述第五晶体管的源极耦合到所述第六晶体管的漏极，

其中所述第六晶体管的栅极耦合到输出所述第二控制电压的用于提供反馈的所述部件的第二输出，所述第六晶体管的所述漏极耦合到所述第五晶体管的所述源极，并且所述第六晶体管的源极耦合到所述第七晶体管的漏极，

其中所述第七晶体管的栅极耦合到用于延迟的所述部件的第二输出，并且所述第七晶体管的所述漏极耦合到所述第六晶体管的所述源极，

其中所述第一晶体管的源极耦合到电压源，并且

其中所述第四晶体管的源极和所述第七晶体管的源极耦合到接地节点。

27.根据权利要求26所述的装置，其中用于延迟的所述部件被配置为通过以下来控制所述第一节段和所述第二节段的活动状态：

接收从用于生成所述第一数字信号的所述部件输出的所述第一数字信号；

基于接收的所述第一数字信号确定第一延迟；

通过基于所述第一延迟向所述第四晶体管的所述栅极发送第一使能控制信号来激活所述第一节段；

基于接收的所述第一数字信号确定第二延迟；以及

通过基于所述第二延迟向所述第七晶体管的所述栅极发送第二使能控制信号来激活所述第二节段。

28.根据权利要求26所述的装置，其中用于生成所述第二数字信号的所述部件包括第八晶体管、第九晶体管、以及第十晶体管，

其中所述第八晶体管的栅极耦合到输出所述第三控制电压的用于提供反馈的所述部件的第三输出，并且所述第八晶体管的漏极耦合到所述第九晶体管的源极，

其中所述第九晶体管的栅极耦合到用于输出所述正弦信号的所述部件的所述输出，所述第九晶体管的所述源极耦合到所述第八晶体管的所述漏极，并且所述第九晶体管的漏极耦合到所述第十晶体管的漏极和用于组合的所述部件的第二输入，并且

其中所述第十晶体管的栅极耦合到用于输出所述正弦信号的所述部件的所述输出，并且所述第十晶体管的所述漏极耦合到所述第九晶体管的所述漏极，

其中所述第八晶体管的源极耦合到电压源，并且

其中所述第十晶体管的源极耦合到接地节点。

29.根据权利要求22所述的装置，其中用于组合的所述部件通过以下来生成所述组合数字信号：

从用于生成所述第一数字信号的所述部件接收所述第一数字信号作为第一输入；

从用于生成所述第二数字信号的所述部件接收所述第二数字信号作为第二输入；

使用所述第一输入和所述第二输入执行异或运算；以及

输出所述异或运算的结果作为所述组合数字信号。

30.根据权利要求22所述的装置，其中用于加倍的所述部件通过以下来生成所述输出信号：

从用于组合的所述部件接收所述组合数字信号；

使用所述组合数字信号作为第一输入并且所述组合数字信号的延迟版本作为第二输入来执行异或运算；以及

输出所述异或运算的结果作为所述输出信号。