JP6520371B2 - 基板検査装置、基板検査方法、及び基板検査プログラム - Google Patents

Description

本発明は、基板検査装置、基板検査方法、及び基板検査プログラムに関する。

特許文献１には、検査機本体と、多数のプローブピンと、両者の間を連結する中継ケーブルとを有するプリント配線基板検査用のパターン検査装置における自己診断方法が開示されている。この自己診断方法では、上記多数のプローブピンのうちで、プリント配線基板を検査するための本検査の際には明らかに短絡することのない、一対のプローブピンを予め指定する。そして、この自己診断方法では、上記多数のプローブピンの先端部分を、全面に導通面を有するベタパターン基板に接触させ、上記一対のプローブピンが導通状態を形成するときには自己診断工程に入る。さらに、この自己診断方法では、各プローブピンに連結された各中継ケーブルにおける導通状態を診断する。

特公平０３−０５４３１２号公報

上記自己診断方法等の一対の接触部（プローブピン）を用いて基板検査装置の自己診断を行う従来の手法では、不良状態の接触部を特定するためには、基板検査装置に、被検査基板の電気的な検査には使用されない自己診断専用の接触部を設ける必要があった。

本発明は、自己診断専用の接触部を設けることなく、不良状態の接触部を特定することができる基板検査装置、基板検査方法、及び基板検査プログラムを提供することを目的とする。

上記目的を達成するために、請求項１に記載の基板検査装置は、被検査基板に形成された電気的に導通する端子に各々接触され、入力部及び出力部が各々接続された３個以上の接触部と、該３個以上の接触部を該端子に接触させた状態で、各接触部の入力部に対して順に信号を入力し、該入力に応じた各接触部の出力部からの出力信号を取得する取得部と、該取得部により取得された出力信号の組み合わせに応じて、不良状態の接触部を特定する特定部と、を備えている。

また、請求項１に記載の発明は、前記特定部により不良状態であると特定された接触部が存在しなかった場合、前記３個以上の接触部のうち、２個以上の接触部を接触させて前記被検査基板の電気的な検査を行う検査部をさらに備えたものである。

また、請求項２に記載の発明は、請求項１に記載の発明において、前記特定部が、各接触部が正常状態である場合における前記出力信号の組み合わせと、前記取得部により取得された前記出力信号の組み合わせとの差異に応じて、前記不良状態の接触部を特定するものである。

また、請求項３に記載の発明は、請求項１又は請求項２に記載の発明において、前記特定部が、さらに、前記不良状態であると特定した接触部について、該接触部の前記入力部に前記信号を入力した場合における該接触部の前記出力部からの出力信号に応じて、該接触部の不良状態となった箇所を特定するものである。

一方、上記目的を達成するために、請求項４に記載の基板検査方法は、被検査基板に形成された電気的に導通する端子に各々接触され、入力部及び出力部が各々接続された３個以上の接触部を該端子に接触させた状態で、各接触部の入力部に対して順に信号を入力し、該入力に応じた各接触部の出力部からの出力信号を取得する取得工程と、該取得工程により取得された出力信号の組み合わせに応じて、不良状態の接触部を特定する特定工程と、を備えている。

また、請求項４に記載の発明は、前記特定工程により不良状態であると特定された接触部が存在しなかった場合、前記３個以上の接触部のうち、２個以上の接触部を接触させて前記被検査基板の電気的な検査を行う検査工程をさらに備えたものである。

また、請求項５に記載の発明は、請求項４に記載の発明において、前記特定工程において、各接触部が正常状態である場合における前記出力信号の組み合わせと、前記取得工程により取得された前記出力信号の組み合わせとの差異に応じて、前記不良状態の接触部を特定するものである。

また、請求項６に記載の発明は、請求項４又は請求項５に記載の発明において、前記特定工程において、さらに、前記不良状態であると特定した接触部について、該接触部の前記入力部に前記信号を入力した場合における該接触部の前記出力部からの出力信号に応じて、該接触部の不良状態となった箇所を特定するものである。

一方、上記目的を達成するために、請求項７に記載の基板検査プログラムは、コンピュータを、請求項１から請求項３の何れか１項記載の基板検査装置の取得部及び特定部として機能させるためのものである。

請求項１、請求項４、及び請求項７に記載の発明によれば、自己診断専用の接触部を設けることなく、不良状態の接触部を特定することができる。

請求項１及び請求項４に記載の発明によれば、正常状態である接触部のみを用いて被検査基板の検査を行うことができる。

請求項２及び請求項５に記載の発明によれば、自己診断専用の接触部を設けることなく、不良状態の接触部を特定することができる。

請求項３及び請求項６に記載の発明によれば、不良状態と特定された接触部の不良状態となった箇所を切り分けることができる。

実施の形態に係る基板検査装置の構成を示す正面図（一部ブロック図）である。 実施の形態に係る基板検査装置の構成を示すブロック図（一部回路図）である。 実施の形態に係る基板検査装置の電気系の要部構成を示すブロック図である。 実施の形態に係る基板検査装置の機能的な構成を示す機能ブロック図である。 実施の形態に係る組み合わせ情報の説明に供する模式図である。 実施の形態に係る組み合わせ情報の一例を示す模式図である。 実施の形態に係る検査処理プログラムの処理の流れを示すフローチャートである。 実施の形態に係る検査開始表示画面の一例を示す概略図である。 実施の形態に係る検査中止表示画面の一例を示す概略図である。 変形例に係る組み合わせ情報の説明に供する模式図である。 変形例に係る基板検査装置の構成を示す正面図（一部ブロック図）である。

以下、図面を参照して、本発明を実施するための形態を詳細に説明する。

まず、図１及び図２を参照して、本実施の形態に係る基板検査装置１０の構成を説明する。図１に示すように、本実施の形態に係る基板検査装置１０は、治具基板１２、ｎ個（ｎは３以上の整数。本実施の形態では、一例として３個）のプローブピン１４Ａ〜１４Ｃ、昇降機構１８、及び制御装置２０を備えている。なお、以下では、プローブピン１４Ａ〜１４Ｃを区別する必要がない場合は、符号末尾のアルファベットを省略する。

本実施の形態に係るプローブピン１４は、治具基板１２に固定して設けられ、ケーブル１６により制御装置２０と電気的に接続されている。本実施の形態に係る被検査基板２４は、基板検査装置１０による検査対象とする面（以下、「検査面」という。）をプローブピン１４に対向させた状態で、台２６に固定して設置される。また、被検査基板２４の検査面には、電気的に導通する端子の一例としてのパッド２２が形成されている。

本実施の形態に係る昇降機構１８は、例えばエアシリンダー等を含んで構成され、制御装置２０による制御によって、治具基板１２を図１の矢印ａ方向に移動（昇降）させる。

図２に示すように、本実施の形態に係るプローブピン１４は、各々、治具基板１２内に設けられた３ステート反転バッファ３０、及びバッファ３２に接続されている。具体的には、プローブピン１４の上記検査面に接触する先端部分と反対側の端部は、３ステート反転バッファ３０の出力端子、及びバッファ３２の入力端子に各々接続されている。また、３ステート反転バッファ３０の入力端子及び制御入力端子と、バッファ３２の出力端子とは、制御装置２０に接続されている。

すなわち、３ステート反転バッファ３０の制御入力端子には、制御装置２０から出力された信号（以下、「制御信号」という。）が入力される。また、３ステート反転バッファ３０の入力端子には、制御装置２０から出力された信号（以下、「検査入力信号」という。）が入力される。また、３ステート反転バッファ３０の出力端子から出力された信号は、プローブピン１４及びバッファ３２に入力される。バッファ３２から出力された信号（以下、「検査出力信号」という。）は、制御装置２０に入力される。

本実施の形態に係る３ステート反転バッファ３０は、制御装置２０から制御入力端子にハイ（High）レベルの制御信号が入力されている間は、入力端子に入力された検査入力信号に応じた信号を出力端子から出力する。また、３ステート反転バッファ３０は、制御装置２０から制御入力端子にハイレベル制御信号が入力されている間以外は、ハイインピーダンス状態となる。また、３ステート反転バッファ３０は、制御装置２０から制御入力端子にハイレベルの制御信号が入力され、かつ入力端子にハイレベルの検査入力信号が入力されている間は、ロー（Low）レベルの信号を出力する。また、３ステート反転バッファ３０は、制御装置２０から制御入力端子にハイレベルの制御信号が入力され、かつ入力端子にローレベルの検査入力信号が入力されている間は、ハイレベルの信号を出力する。

次に、図３を参照して、本実施の形態に係る基板検査装置１０の電気系の要部構成について説明する。

図３に示すように、本実施の形態に係る制御装置２０は、基板検査装置１０の全体的な動作を司るＣＰＵ（Central Processing Unit）５０、及び各種プログラムや各種パラメータ等が予め記憶されたＲＯＭ（Read Only Memory）５２を備えている。また、制御装置２０は、ＣＰＵ５０による各種プログラムの実行時のワークエリア等として用いられるＲＡＭ（Random Access Memory）５４、及びフラッシュメモリ等の不揮発性の記憶部５６を備えている。

また、制御装置２０は、基板検査装置１０に対する操作者からの指示を受け付けると共に、基板検査装置１０の動作状況等に関する各種情報を表示する操作表示部５８を備えている。なお、本実施の形態に係る操作表示部５８は、例えば、ディスプレイ、キーボード、及びマウス等を含む。また、制御装置２０は、Ｉ／Ｆ（InterFace）部６０を備えている。また、Ｉ／Ｆ部６０には、前述した昇降機構１８、３ステート反転バッファ３０、及びバッファ３２が接続されている。

そして、ＣＰＵ５０、ＲＯＭ５２、ＲＡＭ５４、記憶部５６、操作表示部５８、及びＩ／Ｆ部６０の各部がアドレスバス、データバス、及び制御バス等のバス６２を介して互いに接続されている。

以上の構成により、本実施の形態に係る基板検査装置１０は、ＣＰＵ５０により、ＲＯＭ５２、ＲＡＭ５４、及び記憶部５６に対するアクセスを各々行う。また、基板検査装置１０は、ＣＰＵ５０により、操作表示部５８を介した各種データの取得、及び操作表示部５８に対する各種情報の表示を各々行う。また、基板検査装置１０は、ＣＰＵ５０により、Ｉ／Ｆ部６０を介して昇降機構１８の制御を行う。また、基板検査装置１０は、ＣＰＵ５０により、Ｉ／Ｆ部６０を介して、３ステート反転バッファ３０に対する検査入力信号と制御信号の入力、及びバッファ３２から出力された検査出力信号の取得を各々行う。

次に、本実施の形態に係る基板検査装置１０による被検査基板２４の検査処理の流れについて説明する。

まず、基板検査装置１０の操作者は、被検査基板２４を台２６上の検査位置として予め定められた位置に、検査面が図１における上方を向くように設置する。そして、上記操作者は、被検査基板２４の検査の実行を指示する情報を、操作表示部５８を介して入力する。

上記検査を指示する情報が入力されると、基板検査装置１０は、制御装置２０により、昇降機構１８を制御してプローブピン１４の先端部分がパッド２２に接触する位置まで治具基板１２を移動（下降）させる。そして、基板検査装置１０は、制御装置２０により、プローブピン１４に順に信号を入力し、各プローブピン１４から出力された信号を測定することにより、被検査基板２４に対する種々の電気的な検査を行う。該電気的な検査の種類としては、例えば、インサーキットテスト、及びファンクションテスト等が挙げられる。

ところで、上記電気的な検査を行うにあたり、プローブピン１４の先端部分とパッド２２との接触状態、及びプローブピン１４と制御装置２０との接続状態の各状態が正常状態である必要がある。そこで、本実施の形態に係る基板検査装置１０には、被検査基板２４の電気的な検査に先立ち、自装置の上記各状態が正常状態であるか、不良状態であるかを診断する自己診断機能が搭載されている。

次に、図４を参照して、上記自己診断機能について説明する。図４には、本実施の形態に係る自己診断機能を実行するための機能ブロック図が示されている。制御装置２０のＣＰＵ５０が後述する検査処理プログラムを実行することにより、各機能部が実現される。

図４に示すように、本実施の形態に係る制御装置２０は、移動部７０、取得部７２、特定部７４、及び検査部７６を備えている。

本実施の形態に係る移動部７０は、昇降機構１８を制御して、治具基板１２を図１の矢印ａ方向に昇降させる。

本実施の形態に係る取得部７２は、各プローブピン１４の先端部分をパッド２２に接触させた状態で、３ステート反転バッファ３０の各々の制御入力端子にハイレベルの制御信号を入力する。取得部７２は、該制御信号の入力と共に、３ステート反転バッファ３０の各々の入力端子にローレベルの検査入力信号を入力する。取得部７２は、これらの制御信号及び検査入力信号の入力を、各プローブピン１４に接続された３ステート反転バッファ３０に対して順に行う。

また、取得部７２は、各３ステート反転バッファ３０に対して順に行った上記入力に応じて、各プローブピン１４に接続された全てのバッファ３２の出力端子から出力された検査出力信号を取得する。そして、取得部７２は、検査出力信号の出力状態に応じた値を記憶部５６に記憶する。具体的には、取得部７２は、取得した検査出力信号の信号レベルが、プローブピン１４間の電気的な導通状態が正常状態である範囲として予め定められた許容範囲内である場合は、記憶部５６に「１」を記憶する。

一方、取得部７２は、取得した検査出力信号の信号レベルが、上記許容範囲外である場合は、「０」（零）を記憶部５６に記憶する。取得部７２は、以上の「０」又は「１」の記憶を、検査入力信号の入力毎で、かつ取得対象のプローブピン１４の組み合わせについて、各々行う。従って、取得部７２は、一度の検査処理により、ｎ×ｎ通り（本実施の形態では、９通り）の検査出力信号に応じた「０」又は「１」を、記憶部５６における上記組み合わせ毎に異なる記憶領域に記憶する。なお、以下では、以上説明した取得部７２が記憶部５６に記憶する上記組み合わせに応じた情報を「組み合わせ情報」という。

図５には、上記組み合わせ情報を説明するための模式図が示されている。なお、図５に示す「probe1」はプローブピン１４Ａに対応し、「probe2」はプローブピン１４Ｂに対応し、「probe3」はプローブピン１４Ｃに対応している。

図５に示す「No.」は、説明の便宜上付与した番号を示している。また、「プローブピンの状態」は、各プローブピン１４の状態が正常状態であるか不良状態であるかを示している。また、「プローブピンの状態」の「接触」列は、プローブピン１４の先端部分とパッド２２との接触状態を示し、「接続」列はプローブピン１４と制御装置２０との接続状態を示している。より具体的には、「接続」列は、制御装置２０から３ステート反転バッファ３０に検査入力信号が入力される位置から制御装置２０に対してバッファ３２から検査出力信号が出力される位置までの経路のケーブル１６、３ステート反転バッファ３０、及びバッファ３２の電気的な導通状態を示している。

また、「入出力情報」の「入力」列の「○」は、制御装置２０が検査入力信号を入力したプローブピン１４を示している。「入出力情報」の「出力」列の「○」は、制御装置２０が取得した検査出力信号が上記許容範囲内であることを示し、「×」は、該検査出力信号が上記許容範囲外であることを示している。例えば、図５に示すＡ１〜Ａ３の「入出力情報」は、プローブピン１４Ａ〜１４Ｃに、順に検査入力信号を入力した際のプローブピン１４Ａ〜１４Ｃの各々からの検査出力信号が、上記許容範囲内であることを示している。

また、「組み合わせ情報」は、前述した取得部７２により記憶部５６に記憶される組み合わせ情報を示している。例えば、図５に示すＡ１〜Ａ３の「組み合わせ情報」は、全てのプローブピン１４が正常状態であるため、「１」が９つ記憶されている。さらに、「１の数」は、組み合わせ情報におけるプローブピン１４毎の「１」の数を示している。

すなわち、全てのプローブピン１４の状態が正常状態である場合は、図５の破線の矩形で囲まれた９個の値が組み合わせ情報として記憶部５６に記憶される。

また、図５では全てのプローブピン１４の上記接続状態が正常状態である場合を図示したが、例えば、プローブピン１４Ｃの上記接続状態のみが不良状態である場合は、制御装置２０から検査入力信号が入力されても、プローブピン１４Ｃに接続されたバッファ３２の出力端子から制御装置２０に上記許容範囲内の検査出力信号は出力されない。従って、この場合、図６に示す組み合わせ情報が記憶部５６に記憶される。図６に示す組み合わせ情報は、図５に示すＢ１〜Ｂ３の組み合わせ情報に対応し、Ｂ３の「probe3」に対応する記憶領域に「０」が記憶されている。

本実施の形態に係る特定部７４は、取得部７２により取得された検査出力信号の組み合わせに応じて、不良状態のプローブピン１４を特定する。具体的には、まず、特定部７４は、取得部７２により記憶部５６に記憶された組み合わせ情報における、プローブピン１４毎の「１」の数をカウントする。そして、特定部７４は、カウントした「１」の数が１つ以下であるプローブピン１４が１個の場合は、該プローブピン１４が不良状態であると特定する。さらに、この場合、特定部７４は、不良状態と特定したプローブピン１４における上記「１」の数が、１つである場合は上記接触状態が不良状態であると特定し、０である（１つもない）場合は上記接続状態が不良状態であると特定する。

一方、特定部７４は、上記「１」の数が１つ以下のプローブピン１４が２個以上ある場合は、該２個以上のプローブピン１４が不良状態であると判定する。

さらに、特定部７４は、上記「１」の数が１つ以下のプローブピン１４が０である（１つもない）場合は、全てのプローブピン１４が正常状態であると判定する。

本実施の形態に係る検査部７６は、特定部７４により全てのプローブピン１４が正常状態であると判定された場合、２個以上のプローブピン１４を用いて、被検査基板２４の上記電気的な検査を行う。

次に、図７を参照して、本実施の形態に係る基板検査装置１０の作用を説明する。なお、図７は、操作者により操作表示部５８を介して検査の実行を指示する情報が入力された際に、ＣＰＵ５０によって実行される検査処理プログラムの処理の流れを示すフローチャートである。また、本検査処理プログラムはＲＯＭ５２に予めインストールされている。また、操作者は、被検査基板２４を台２６上の検査位置として予め定められた位置に、検査面が図１における上方を向くように設置してから、上記検査の実行を指示する情報を入力する。

図７のステップ１００において、ＣＰＵ５０は、昇降機構１８を制御して、各プローブピン１４の先端部分がパッド２２に接触する位置まで、治具基板１２を下降させる。

次のステップ１０２において、ＣＰＵ５０は、プローブピン１４Ａ〜１４Ｃの何れか１つ（以下、「入力対象プローブピン」という。）に接続された３ステート反転バッファ３０の制御入力端子に対し、ハイレベルの制御信号の入力を開始する。次のステップ１０４において、ＣＰＵ５０は、入力対象プローブピンに接続された３ステート反転バッファ３０の入力端子に対し、ローレベルの検査入力信号の入力を開始する。

次のステップ１０６において、ＣＰＵ５０は、上記ローレベルの検査入力信号の入力に応じて、各プローブピン１４に接続された全てのバッファ３２の出力端子から出力された検査出力信号を各々取得する。次のステップ１０８において、ＣＰＵ５０は、上記ステップ１０２の処理により開始した制御信号の入力を停止する。次のステップ１１０において、ＣＰＵ５０は、上記ステップ１０４の処理により開始した検査入力信号の入力を停止する。

次のステップ１１２において、ＣＰＵ５０は、上記ステップ１０６の処理により取得した検査出力信号の何れか１つ（以下、「処理対象出力信号」という。）について、処理対象出力信号の信号レベルが上記許容範囲内であるか否かを判定する。ＣＰＵ５０は、この判定が否定判定となった場合はステップ１１６の処理に移行する一方、この判定が肯定判定となった場合はステップ１１４の処理に移行する。

ステップ１１４において、ＣＰＵ５０は、前述したように、「１」を記憶部５６の対応する記憶領域に記憶した後、ステップ１１８の処理に移行する。一方、ステップ１１６において、ＣＰＵ５０は、前述したように、「０」（零）を記憶部５６の対応する記憶領域に記憶した後、ステップ１１８の処理に移行する。ステップ１１８において、ＣＰＵ５０は、上記ステップ１０６の処理により取得した全ての検査出力信号に対して、上記ステップ１１２〜ステップ１１６の処理が終了したか否かを判定する。ＣＰＵ５０は、この判定が否定判定となった場合は上記ステップ１１２の処理に戻る一方、肯定判定となった場合はステップ１２０の処理に移行する。なお、本実施の形態において、ＣＰＵ５０は、上記ステップ１１２〜ステップ１１６の処理を繰り返し実行する際には、それまでに処理の対象としていなかった検査出力信号を処理対象出力信号とする。

ステップ１２０において、ＣＰＵ５０は、全てのプローブピン１４に対して、上記ステップ１０２〜ステップ１１８の処理が終了したか否かを判定する。ＣＰＵ５０は、この判定が否定判定となった場合は上記ステップ１０２の処理に戻る一方、肯定判定となった場合はステップ１２２の処理に移行する。なお、本実施の形態において、ＣＰＵ５０は、上記ステップ１０２〜ステップ１１８の処理を繰り返し実行する際には、それまでに処理の対象としていなかったプローブピン１４を入力対象プローブピンとする。

ステップ１２２において、ＣＰＵ５０は、前述したように、上記ステップ１０２〜ステップ１２０の繰り返し処理により記憶部５６に記憶された組み合わせ情報に基づいて、全てのプローブピン１４が正常状態であるか否かを判定する。ＣＰＵ５０は、この判定が否定判定となった場合はステップ１２８の処理に移行する一方、この判定が肯定判定となった場合はステップ１２４の処理に移行する。

ステップ１２４において、ＣＰＵ５０は、被検査基板２４の検査を開始することを報知する検査開始表示画面を操作表示部５８のディスプレイに表示して報知する。

図８に本実施の形態に係る検査開始表示画面の一例を示す。図８に示すように、本実施の形態に係る検査開始表示画面では、全てのプローブピン１４が正常状態であることを示す情報と、後述するステップ１２６の処理での検査に使用するプローブピン１４を示す情報と、検査を開始する旨を示す情報とが表示される。ここで、操作者は、検査開始表示画面の表示を終了する場合、該検査開始表示画面の下部に表示されている終了ボタンを指定する。なお、本実施の形態では、上記検査に使用するプローブピン１４として、全てのプローブピン１４を適用しているが、これに限らない。上記検査に使用するプローブピン１４として、何れか２個のプローブピン１４を適用してもよい。

次のステップ１２６において、ＣＰＵ５０は、全てのプローブピン１４を用いて、前述したように被検査基板２４の電気的な検査を行った後、ステップ１３２の処理に移行する。

一方、ステップ１２８において、ＣＰＵ５０は、前述したように、記憶部５６に記憶された組み合わせ情報に基づいて、不良状態であるプローブピン１４を特定する。

次のステップ１３０において、ＣＰＵ５０は、上記ステップ１２８の処理による処理結果、及び検査を中止することを報知する検査中止表示画面を操作表示部５８のディスプレイに表示して報知した後、ステップ１３２の処理に移行する。

図９に本実施の形態に係る検査中止表示画面の一例を示す。なお、図９では、プローブピン１４Ａのみが不良状態である（図５に示すＤ１〜Ｄ３）と特定された場合の検査開始表示画面を示している。図９に示すように、本実施の形態に係る検査中止表示画面では、不良状態であると特定されたプローブピン１４Ａを示す情報と、検査を中止する旨を示す情報とが表示される。ここで、操作者は、検査中止表示画面の表示を終了する場合、該検査中止表示画面の下部に表示されている終了ボタンを指定する。

ステップ１３２において、ＣＰＵ５０は、昇降機構１８を制御して、予め定められたホームポジションまで治具基板１２を上昇させた後、本検査処理プログラムを終了する。

以上説明したように、本実施の形態によれば、不良状態であるプローブピン１４の数が（ｎ−２）個（本実施の形態では１個）以下の場合は、不良状態であるプローブピン１４が特定される。また、不良状態であるプローブピン１４の数が（ｎ−１）個（本実施の形態では２個）以上の場合は、（ｎ−１）個以上のプローブピン１４が不良状態であることが特定される。

以上、実施の形態を説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施の形態に多様な変更又は改良を加えることができ、該変更又は改良を加えた形態も本発明の技術的範囲に含まれる。

また、上記実施の形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施の形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。前述した実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の組み合わせにより種々の発明が抽出される。実施の形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

例えば、上記実施の形態では、プローブピン１４を３個用いた場合について説明したが、本発明はこれに限定されるものではない。例えば、プローブピン１４を４個以上用いる形態としてもよい。プローブピン１４を４個（ｎ＝４）用いた場合における図５に対応する模式図を図１０に示す。

この場合においても、図１０に示すように、上記実施の形態と同様に、組み合わせ情報の１の数をカウントすることにより、不良状態であるプローブピン１４の数が（ｎ−２）個以下の場合は、不良状態であるプローブピン１４が特定される。さらに、不良状態であるプローブピン１４の数が（ｎ−１）個以上の場合は、（ｎ−１）個以上のプローブピン１４が不良状態であることが特定される。

また、上記実施の形態では、全てのプローブピン１４が接触する端子として、１つのパッド２２が被検査基板２４の検査面に形成された場合について説明したが、本発明はこれに限定されるものではない。例えば、互いに電気的に導通していれば、複数のパッド２２が被検査基板２４の検査面に形成される形態としてもよい。図１１には、互いに電気的に導通するパッド２２Ａ、２２Ｂが被検査基板２４Ａの検査面に形成され、上記検査処理を行う場合は、パッド２２Ａにプローブピン１４の一部（図１１の例では、プローブピン１４Ａ、１４Ｂ）が接触され、パッド２２Ｂにプローブピン１４の他部（図１１の例では、プローブピン１４Ｃ）が接触される形態の基板検査装置１０が例示されている。

また、上記実施の形態では、制御装置２０からの制御信号及び検査入力信号が入力される素子として、３ステート反転バッファを適用した場合について説明したが、本発明はこれに限定されるものではない。例えば、該素子として、トランジスタ、リレースイッチ等のスイッチング素子等、制御装置２０から制御信号を入力している間にのみ制御装置２０からの検査入力信号がプローブピン１４に入力される他の素子を適用する形態としてもよい。

また、上記実施の形態では、検査処理プログラムがＲＯＭ５２に予めインストールされている場合について説明したが、本発明はこれに限定されるものではない。例えば、検査処理プログラムが、ＣＤ−ＲＯＭ（Compact Disk Read Only Memory）等の記憶媒体に格納されて提供される形態、又はネットワークを介して提供される形態としてもよい。

さらに、上記実施の形態では、検査処理を、プログラムを実行することにより、コンピュータを利用してソフトウェア構成により実現する場合について説明したが、本発明はこれに限定されるものではない。例えば、該検査処理を、ハードウェア構成や、ハードウェア構成とソフトウェア構成の組み合わせによって実現する形態としてもよい。

その他、上記実施の形態で説明した基板検査装置１０の構成（図１〜図４参照。）は一例であり、本発明の主旨を逸脱しない範囲内において不要な部分を削除したり、新たな部分を追加したりしてもよいことは言うまでもない。

また、上記実施の形態で説明した検査処理プログラムの処理の流れ（図７参照。）も一例であり、本発明の主旨を逸脱しない範囲内において不要なステップを削除したり、新たなステップを追加したり、処理順序を入れ替えたりしてもよいことは言うまでもない。

さらに、上記実施の形態で示した各表示画面の構成（図８、図９参照。）も一例であり、本発明の主旨を逸脱しない範囲内において、一部の情報を削除したり、新たな情報を追加したり、表示位置を変えたりすることができることは言うまでもない。

１０ 基板検査装置
１４Ａ、１４Ｂ、１４Ｃ プローブピン
１８ 昇降機構
２０ 制御装置
２２ パッド
２４ 被検査基板
７０ 移動部
７２ 取得部
７４ 特定部
７６ 検査部

Claims (7)

1. 被検査基板に形成された電気的に導通する端子に各々接触され、入力部及び出力部が各々接続された３個以上の接触部と、
   該３個以上の接触部を該端子に接触させた状態で、各接触部の入力部に対して順に信号を入力し、該入力に応じた各接触部の出力部からの出力信号を取得する取得部と、
   該取得部により取得された出力信号の組み合わせに応じて、不良状態の接触部を特定する特定部と、
   該特定部により不良状態であると特定された接触部が存在しなかった場合、該３個以上の接触部のうち、２個以上の接触部を接触させて該被検査基板の電気的な検査を行う検査部と、
   を備えた基板検査装置。
2. 前記特定部は、各接触部が正常状態である場合における前記出力信号の組み合わせと、前記取得部により取得された前記出力信号の組み合わせとの差異に応じて、前記不良状態の接触部を特定する
   請求項１に記載の基板検査装置。
3. 前記特定部は、さらに、前記不良状態であると特定した接触部について、該接触部の前記入力部に前記信号を入力した場合における該接触部の前記出力部からの出力信号に応じて、該接触部の不良状態となった箇所を特定する
   請求項１又は請求項２に記載の基板検査装置。
4. 被検査基板に形成された電気的に導通する端子に各々接触され、入力部及び出力部が各々接続された３個以上の接触部を該端子に接触させた状態で、各接触部の入力部に対して順に信号を入力し、該入力に応じた各接触部の出力部からの出力信号を取得する取得工程と、
   該取得工程により取得された出力信号の組み合わせに応じて、不良状態の接触部を特定する特定工程と、
   該特定工程により不良状態であると特定された接触部が存在しなかった場合、該３個以上の接触部のうち、２個以上の接触部を接触させて該被検査基板の電気的な検査を行う検査工程と、
   を備えた基板検査方法。
5. 前記特定工程において、各接触部が正常状態である場合における前記出力信号の組み合わせと、前記取得工程により取得された前記出力信号の組み合わせとの差異に応じて、前記不良状態の接触部を特定する
   請求項４に記載の基板検査方法。
6. 前記特定工程において、さらに、前記不良状態であると特定した接触部について、該接触部の前記入力部に前記信号を入力した場合における該接触部の前記出力部からの出力信号に応じて、該接触部の不良状態となった箇所を特定する
   請求項４又は請求項５に記載の基板検査方法。
7. コンピュータを、請求項１から請求項３の何れか１項記載の基板検査装置の取得部及び特定部として機能させるための基板検査プログラム。

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