JP6510086B2

JP6510086B2 - Ａｄコンバータ

Info

Publication number: JP6510086B2
Application number: JP2018002815A
Authority: JP
Inventors: チュン−ウク・キム
Original assignee: LSIS Co Ltd
Current assignee: LS Electric Co Ltd
Priority date: 2017-04-03
Filing date: 2018-01-11
Publication date: 2019-05-08
Anticipated expiration: 2038-01-11
Also published as: EP3386111A1; CN108696277A; JP2018182717A; US10122373B2; KR101877672B1; US20180287623A1

Description

本発明は、アナログ信号をデジタル信号に変換するＡＤコンバータに関し、特にプログラマブルロジッグコントローラ（ｐｒｏｇｒａｍｍａｂｌｅｌｏｇｉｃｃｏｎｔｒｏｌｌｅｒ；ＰＬＣ）のアナログ入力モジュール等に具備されるＡＤコンバータに関する。

最近、自動化設備を具現するにおいて、各工程を行う制御対象機器らを工程の順序に従って逐次連結するためのリレーは、ＰＬＣ（ＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＣｏｎｔｒｏｌｌｅｒ）に代替されている。

ＰＬＣシステムは、工程の順序に従って制御対象機器らを駆動制御するシステムであって、工程の順序の変更、追加及び削除が容易であるという長所がある。

具体的には、ＰＬＣシステムは、基本的なシーケンス制御機能と数値演算機能を利用したプログラム制御を行い、内部のメモリーにあらかじめ貯蔵されているプログラムを実行して所定のロジッグを遂行する。かかるＰＬＣシステムは、装置制御、装置数値セッティング、時間制御、リアルタイム監視、リアルタイムデータ収集及び安全装置稼動など、様々な作業に適用されている。

一般的に、ＰＬＣシステムは、少なくとも一つの演算モジュールとそれに連結される複数の増設モジュールを含む。そして、複数の増設モジュールは、制御対象機器のアナログ信号を処理するアナログ入力モジュールを含む。

演算モジュールは、デジタル信号を利用して演算を実施するため、アナログ入力モジュールは、アナログ信号をデジタル信号に変換するＡＤコンバータを含むことが一般的である。

かかるＡＤコンバータは、多様な分解能を提供するほど、さらに多様な信号変換に適用することができる。すなわち、分解能の個数が多いほど、ＡＤコンバータの互換性が向上する。

このため、既存のＡＤコンバータは、複数の分解能に対応する複数の変換部を含む。ここで、各変換部は、各分解能に従ってアナログ信号をデジタル信号に変換する。

すなわち、複数の変換部のうち、１４ビットのデジタル信号を出力する変換部は、アナログ信号の動的範囲（ＦＳＲ：ＦｕｌｌＳｃａｌｅＲａｎｇｅ）を２¹⁴レベルに分割する分解能に従って、アナログ信号を１４ビットのデジタル信号に変換する。

そして、複数の変換部のうち、１６ビットのデジタル信号を出力する変換部は、アナログ信号の動的範囲（ＦＳＲ）を２¹⁶レベルに分割した分解能に従って、アナログ信号を１６ビットのデジタル信号に変換する。

このように、既存のＡＤコンバータは、効用性及び互換性向上のため多様な分解能を提供する場合、分解能別に変換部を含むことにより、装置の小型化及び簡素化に限界があるという問題点がある。

また、ＡＤコンバータは、二つ以上の分解能による二つ以上のデジタル信号を出力する場合、二つ以上の分解能に対応する二つ以上の変換部が駆動されなければならない。したがって、ＡＤコンバータの分解能が増加するほど、ＡＤコンバータの駆動に必要な遅延時間（ｄｅｌａｙ）及び電力消耗が急激に増加し得るという問題点がある。

本発明は、複数の分解能に対応しながらも、ディレー及び電力消耗の増加を防止できるＡＤコンバータを提供する。

本発明の目的らは、以上で言及した目的に制限されないし、言及していない本発明の他の目的及び長所らは、下記の説明により理解されるし、本発明の実施形態によりさらに明らかに理解されるだろう。また、本発明の目的及び長所らは、特許請求の範囲に示した手段及びその組み合わせによって実現できることが分かりやすいだろう。

かかる課題を解決するために、本発明の一例示は、アナログ信号をデジタル信号に変換するコンバータにおいて、アナログ形態の入力信号を受信する入力部、前記入力信号の動的範囲及び所定の第１ビット数に対応する第１分解能に基づいて、前記入力信号をデジタル形態の前処理信号に変換する前処理部、前記第１ビット数より小さい第２ビット数に対応する第２分解能に基づいて、前記前処理信号を第１出力信号に変換する第１変換部、及び前記第１ビット数より小さくて前記第２ビット数と異なる第３ビット数に対応する第３分解能に基づいて、前記前処理信号を第２出力信号に変換する第２変換部を含むＡＤコンバータを提供する。

前記第１ビット数はＮ（Ｎは、２以上の自然数）である場合、前記入力信号の動的範囲のうち、最小値に対応する前処理信号は０であり、前記入力信号の動的範囲のうち、最大値に対応する前処理信号は１超２^N以下である。

そして、前記第１ビット数はＮで、前記第２ビット数はｉであり、前記第３ビット数はｊである場合、前記第１変換部は、前記前処理信号を２^(N-i)で割る演算を実施して、前記前処理信号を前記第１出力信号に変換し、前記第２変換部は、前記前処理信号を２^(N-j)で割る演算を実施して、前記前処理信号を前記第２出力信号に変換する。

前述のようなＡＤコンバータは、入力信号を第１ビット数の前処理信号に変換した後、前処理信号を第１ビット数より低い第２ビット数の第１出力信号に変換するか、又は第１ビット数より低い第３ビット数の第２出力信号に変換する。

すなわち、ＡＤコンバータは、入力信号を第２ビット数の第１出力信号または第３ビット数の第２出力信号に変換しない。代りに、ＡＤコンバータは、ビット数を減少させる演算を通じて、第１ビット数の前処理信号を第１出力信号又は第２出力信号に変換する。ここで、ビット数を減少させる演算は、シフト移動を通じて比較的簡単に実施することができる。

したがって、前処理信号を第１又は第２出力信号に変換する各変換部は、比較的に簡単な回路に具現することができ、装置の小型化及び簡素化に有利である長所がある。

また、前処理信号で第１又は第２出力信号への変換演算は、比較的に簡単であるため、異なる分解能の出力信号が増加しても、変換演算に必要な遅延時間（ｄｅｌａｙ）及び電力消耗が急激に増加することを防止できるという長所がある。

ＰＬＣ装置に対する一例示を示した図面である。本発明の一実施形態によるＡＤコンバータを示した図面である。本発明の一実施形態によるＡＤコンバータがアナログ信号を多様な分解能のデジタル信号に変換する過程を示した図面である。

前述の目的、特徴及び長所は、添付図面を参照して詳細に後述し、これによって本発明が属する技術分野において通常の知識を有する者は、本発明の技術的思想を容易に実施することができるだろう。本発明を説明するにおいて、本発明に係る公知技術に対する具体的な説明は、本発明の要旨を曖昧にすると判断される場合には詳細な説明を省略する。以下、添付図面を参照して、本発明による望ましい実施形態を詳説する。図面において同じ参照符号は、同一または類似の構成要素を指すものとして使われる。

以下、本発明の一実施形態によるＡＤコンバータについて添付図面を参考にして詳説する。

まず、図１を参照して、本発明の一実施形態によるＡＤコンバータを含むアナログ入力モジュール及びそれを含むＰＬＣ装置について説明する。

図１は、ＰＬＣ装置に対する一例示を示した図面である。

図１に示されたように、ＰＬＣ装置１０は、各プログラムを実行する演算モジュール１１、演算モジュール１１に連結される少なくとも一つの増設モジュール１２、及び演算モジュール１１と増設モジュール１２の間のデータ通信のためのバスモジュール１３を含む。

少なくとも一つの増設モジュール１２は、制御対象機器（未図示）のアナログ信号が入力されるアナログ入力モジュール１２ａ、制御対象機器にアナログ信号を出力するアナログ出力モジュール１２ｂ、制御対象機器のデジタル信号が入力されるデジタル入力モジュール１２ｃ、制御対象機器にデジタル信号を出力するデジタル出力モジュール１２ｄ、及び外部ネットワークを利用したデータ通信を提供する通信モジュール１２ｅ等を含む。

また、図１に示されてはいないが、ＰＬＣ装置１０の増設モジュール１２は、プログラムの実行によるデータを監視するモニタリングモジュール（未図示）及びデータのバックアップ又はリセットを制御する周辺回路部（未図示）をさらに含んでもよい。

このような増設モジュール１２のうち少なくともアナログ入力モジュール１２ａは、アナログ信号をデジタル信号に変換するＡＤコンバータを含む。

但し、これは単なる例示であって、本発明の一実施形態によるＡＤコンバータは、ＰＬＣ装置１０のほか、アナログ信号をデジタル信号に変換する機能を含む装置であれば、いずれに適用することができる。

本発明の一実施形態によるＡＤコンバータは、効用性及び互換性を向上させるため二つ以上の異なる分解能を提供する。すなわち、ＡＤコンバータは、二つ以上の異なる分解能のうち、設計者の意図によって選択された少なくとも一つに基づいて、アナログ信号を異なるビット数からなる少なくとも一つのデジタル信号に変換することができる。

次に、本発明の一実施形態によるＡＤコンバータについて説明する。

図２は、本発明の一実施形態によるＡＤコンバータを示した図面である。図３は、本発明の一実施形態によるＡＤコンバータは、アナログ信号を多様な分解能のデジタル信号に変換する過程を示した図面である。

図２に示されたように、本発明の一実施形態によるＡＤコンバータ１００は、アナログ形態の入力信号（ＩＳ；ＩｎｐｕｔＳｉｇｎａｌ）を受信する入力部１１０、入力信号（ＩＳ）をデジタル形態の前処理信号（ＰＳ；ＰｒｅｐｒｏｃｅｓｓｉｎｇＳｉｇｎａｌ）に変換する前処理部１２０、前処理信号（ＰＳ）を第１出力信号（ＯＳ１）に変換する第１変換部１３１、前処理信号（ＰＳ）を第２出力信号（ＯＳ２）に変換する第２変換部１３２、前処理信号を第３出力信号（ＯＳ３）に変換する第３変換部１３３、第１、第２及び第３出力信号（ＯＳ１，ＯＳ２，ＯＳ３）のうち少なくとも一つを出力する出力部１４０、及び少なくとも出力部１４０を制御する制御部１５０を含む。

入力部１１０は、外部からアナログ形態の入力信号（ＩＳ）を受信する。このとき、入力部１１０は、ＡＤコンバータ１００を内装したアナログ入力モジュール（図１の１２ａ）等の入力端子を通じて受信された入力信号（ＩＳ）を感知することができる。

そして、図２に詳しく示されてはいないが、入力部１１０は、入力信号（ＩＳ）を増幅する増幅器及び入力信号（ＩＳ）のノイズを除去するためのフィルターを含んでもよい。

前処理部１２０は、入力信号（ＩＳ）の動的範囲及び所定の第１ビット数に対応する第１分解能に基づいて、入力信号をデジタル形態の前処理信号（ＰＳ）に変換する。

このとき、前処理部１２０は、ＡＤコンバータ１００固有のオフセット誤差（ｏｆｆｓｅｔｅｒｒｏｒ）及び利得誤差（ｇａｉｎｅｒｒｏｒ）を反映して前処理信号（ＰＳ）を生成する。

具体的には、前処理部１２０は、入力信号の動的範囲の両端にマージンを付加した形態の誤差検出用拡張範囲、及び第１ビット数より大きい誤差検出用ビット数に対応する誤差検出用分解能に基づいて、入力信号（ＩＳ）を第１デジタル値に変換する。前処理部１２０は、誤差検出用分解能によって算出されたオフセット誤差及び利得誤差を補正して、第１デジタル値を第２デジタル値に変換する。そして、前処理部１２０は、誤差検出用分解能及び第１分解能との偏差に基づいて、第２デジタル値を前処理信号（ＰＳ）に変換する。

例示として、オフセット誤差及び利得誤差は、次のように求めることができる。

まず、誤差検出用拡張範囲と誤差検出用ビット数を選択する。

一例として、入力信号の動的範囲は０Ｖ〜１０Ｖで、第１ビット数は１９であれば、前処理部１２０の第１分解能は１０Ｖ/２¹⁹に算出される。この場合、誤差検出用拡張範囲は、動的範囲の両端に２．５Ｖのマージンを付加した形態の−２．５Ｖ〜１２．５Ｖに選択することができ、誤差検出用ビット数は、第１ビット数より高い２４に選択することができる。このとき、誤差検出用分解能は、１５Ｖ/２²⁴に算出される。

オフセット誤差は、入力信号の動的範囲のうち、最低値（上記例示によれば、０Ｖ）に対応する第１デジタルデータの実測値と理想値との偏差に算出することができる。

ここで、入力信号の動的範囲のうち、最低値（上記例示によれば、０Ｖ）に対応する第１デジタルデータの理想値は、誤差検出用分解能に基づいて検出される。そして、誤差検出用分解能に従って実際最低値の入力信号を変換することで、第１デジタルデータの実測値が検出される。次いで、第１デジタルデータの実測値と理想値との偏差を検出することで、オフセット誤差が算出される。

利得誤差は、入力信号の動的範囲のうち、最低値と最高値に対応する第１及び第２デジタルデータの勾配に対する実測値と理想値との偏差に算出することができる。

すなわち、入力信号の動的範囲のうち、最低値（上記例示によれば、０Ｖ）に対応する第１デジタルデータの理想値、及び入力信号の動的範囲のうち、最高値（上記例示によれば、１０Ｖ）に対応する第２デジタルデータの理想値のそれぞれは、誤差検出用分解能に基づいて検出される。そして、誤差検出用分解能に従って実際最低値の入力信号及び最高値の入力信号を変換することで、第１及び第２デジタルデータの実測値が検出される。次いで、第１及び第２デジタルデータの実測値の勾配と、第１及び第２デジタルデータの理想値の勾配との偏差を検出することで、利得誤差を算出することができる。

前処理部１２０は、前処理信号（ＰＳ）にオフセット誤差及び利得誤差を反映するために、取りあえず、入力信号（ＩＳ）を誤差検出用分解能に従って第１デジタル値に変換する。そして、第１デジタル値にオフセット誤差及び利得誤差を補正して、第２デジタル値を生成する。また、誤差検出用分解能（上記例示によれば、２４）及び第１分解能（上記例示によれば、１９）との偏差（上記例示によれば、５）に基づいて、第２デジタル値を第１分解能の前処理信号（ＰＳ）に変換する。

このような前処理部１２０は、第１デジタル値を生成する過程、第２デジタル値を生成する過程、及び前処理信号（ＰＳ）を生成する過程にそれぞれ対応する変換演算を実施することができる。

又は、誤差検出用分解能、オフセット誤差、利得誤差、及び第１分解能があらかじめ設定されている状態の場合、前処理部１２０は誤差検出用分解能、オフセット誤差、利得誤差及び第１分解能に基づいて、入力信号（ＩＳ）を前処理信号（ＰＳ）に変換する過程にそれぞれ対応する変換演算を実施することができる。

これにより、前処理部１２０は、入力信号（ＩＳ）を変換して、第１ビット数の前処理信号（ＰＳ）を生成する。

このとき、第１ビット数はＮ（Ｎは、２以上の自然数）である場合、入力信号（ＩＳ）の動的範囲のうち、最小値（上記例示によれば、０Ｖ）に対応する前処理信号（ＰＳ）は、０（＝２⁰−１）であり、入力信号（ＩＳ）の動的範囲のうち、最大値（上記例示によれば、１０Ｖ）に対応する前処理信号（ＰＳ）は、１超２^N以下である。

一例として、第１ビット数は１９である場合、入力信号（ＩＳ）の動的範囲のうち、最小値に対応する前処理信号（ＰＳ）は０に設定して、入力信号（ＩＳ）の動的範囲のうち、最大値に対応する前処理信号（ＰＳ）は１ないし２¹⁹の範囲のうちいずれかの値に設定することができる。このとき、使用者の便宜のため入力信号（ＩＳ）の動的範囲のうち最大値に対応する前処理信号（ＰＳ）は、１ないし２¹⁹の範囲のうち、最大値に近いながらも使用者に容易に認知される十進数の数字（例えば、５１２０００）に設定することができる。

第１変換部１３１は、第１ビット数の前処理信号（ＰＳ）を変換して、第１ビット数より小さい第２ビット数の第１出力信号（ＯＳ１）を生成する。

ここで、第１変換部１３１は、第１ビット数と第２ビット数との偏差に基づいて、前処理信号（ＰＳ）を第１出力信号（ＯＳ１）に変換する。一例として、第１ビット数はＮ（Ｎは、２以上の自然数）であり、第２ビット数はｉ（ｉは、２以上、Ｎ未満の自然数）である場合、第１変換部１３１は、前処理信号（ＰＳ）を２^(N-i)で割る演算を実施して、第１ビット数（Ｎ）の前処理信号（ＰＳ）を第２ビット数（ｉ）の第１出力信号（ＯＳ１）に変換する。

すなわち、第１変換部１３１は、前処理信号（ＰＳ）に対して第１ビット数と第２ビット数の偏差だけビット数を減少させる演算を実施して、第１出力信号（ＯＳ１）を生成する。

ここで、ビット数を減少させる演算は、２進数の割り算演算でなされ、これはビット移動演算を通じて比較的簡単に行うことができる。すなわち、２進数の割り算演算は、ビット数の偏差だけビットを右側にシフトする演算を実施することができる。

これによって、第１変換部１３１は、前処理信号（ＰＳ）を（Ｎ−ｉ）個数のビットだけ右側にシフトする演算を利用して、第１出力信号（ＯＳ１）を生成することができる。

第２変換部１３２は、第１ビット数の前処理信号（ＰＳ）を変換して、第１ビット数より小さくて第２ビット数と異なる第３ビット数の第２出力信号（ＯＳ２）を生成する。

ここで、第２変換部１３２は、第１ビット数と第３ビット数との偏差に基づいて、前処理信号（ＰＳ）を第２出力信号（ＯＳ２）に変換する。一例として、第１ビット数はＮ（Ｎは、２以上の自然数）で、第３ビット数はｊ（ｊは２以上、Ｎ未満の自然数、ｉ≠ｊ）である場合、第２変換部１３１は、前処理信号（ＰＳ）を２^(N-j)で割る演算を実施して、第１ビット数（Ｎ）の前処理信号（ＰＳ）を第３ビット数（ｊ）の第２出力信号（ＯＳ２）に変換する。

前述したように、ビット数を減少させる演算は、２進数の割り算演算でなされるため、第２変換部１３２は、前処理信号（ＰＳ）を（Ｎ−ｊ）個数のビットだけ右側にシフトする演算を利用して、第２出力信号（ＯＳ２）を生成することができる。

第３変換部１３３は、第１ビット数の前処理信号（ＰＳ）を変換して、第１ビット数より小さくて第２及び第３ビット数と異なる第４ビット数の第３出力信号（ＯＳ３）を生成する。一例として、第１ビット数はＮ（Ｎは、２以上の自然数）で、第４ビット数はｋ（ｋは、２以上、Ｎ未満の自然数、ｉ≠ｊ≠ｋ）である場合、第３変換部１３３は、前処理信号（ＰＳ）を２^(N-k)で割る演算を実施して、第１ビット数（Ｎ）の前処理信号（ＰＳ）を第４ビット数（ｋ）の第３出力信号（ＯＳ３）に変換する。

また、図２には第１、第２及び第３変換部１３１，１３２，１３３のみを図示したが、本発明の一実施形態によるＡＤコンバータ１００は、前処理部１２０の第１分解能より小さい、四つ以上の異なる分解能に対応する四つ以上の変換部を含んでもよい。

出力部１４０は、第１、第２及び第３変換部１３１，１３２，１３３による第１、第２及び第３出力信号（ＯＳ１，ＯＳ２，ＯＳ３）のうち少なくとも一つを出力する。

このとき、出力部１４０は、制御部１５０の制御信号に基づいて、第１、第２及び第３出力信号（ＯＳ１，ＯＳ２，ＯＳ３）のうち少なくとも一つを選択することができる。

また、出力部１４０は、制御部１５０の制御信号に基づいて、第１、第２及び第３出力信号（ＯＳ１，ＯＳ２，ＯＳ３）のうち少なくとも一つを、異なる外部機器に連結された端子らにそれぞれ出力することもできる。

制御部１５０は、少なくとも出力部１４０の駆動を制御する。そして、制御部１５０は、第１、第２及び第３変換部１３１，１３２，１３３それぞれの駆動を制御することもできる。このようにすれば、ＡＤコンバータ１００に含まれた複数の変換部のうち、使用者または設計によって選択された分解能に対応する少なくとも一部の変換部を選択的に駆動することができる。すなわち、ＡＤコンバータ１００に含まれた複数の変換部のうち、不要な一部の駆動を中止することができ、ＡＤコンバータ１００の消費電力及び演算を減少することができる。

図３に示されたように、本発明の一実施形態によるＡＤコンバータ１００が、アナログ信号（ＩＳ）を変換してデジタル信号（ＯＳ１，ＯＳ２，ＯＳ３）を出力する過程は、オフセット誤差及び利得誤差を算出する段階（Ｓ１０）、アナログ形態の入力信号（ＩＳ）を受信する段階（Ｓ２０）、オフセット誤差、利得誤差及び第１分解能に基づいて、入力信号（ＩＳ）を前処理信号（ＰＳ）に変換する段階（Ｓ３０）、第２分解能に基づいて前処理信号（ＰＳ）を第１出力信号（ＯＳ１）に変換する段階（Ｓ４１）、第３分解能に基づいて前処理信号（ＰＳ）を第２出力信号（ＯＳ２）に変換する段階（Ｓ４２）、及び第１及び第２出力信号（ＯＳ１，ＯＳ２）のうち少なくとも一つを出力する段階（Ｓ５０）を含む。

オフセット誤差及び利得誤差を算出する段階（Ｓ１０）において、誤差検出用分解能に基づいて、入力信号（ＩＳ）の動的範囲のうち、最小値に対応するデジタルデータの理想値と実測値を検出して、入力信号（ＩＳ）の動的範囲のうち、最大値に対応するデジタルデータの理想値と実測値を検出する。そして、動的範囲のうち、最小値に対応するデジタルデータの理想値と実測値との偏差に基づいて、オフセット誤差を算出する。また、動的範囲のうち、最小値と最大値に対応するデジタルデータらに対する理想値の勾配と実測値の勾配との偏差に基づいて、利得誤差を算出する。

入力部１１０を通じて、アナログ形態の入力信号（ＩＳ）が受信されると（Ｓ２０）、前処理部１２０は、入力信号（ＩＳ）を第１分解能に従って変換して、第１ビット数の前処理信号（ＰＳ）を生成する。（Ｓ３０）

次いで、複数の変換部１３１，１３２，１３３のうち、制御部１５０の制御によって選択された少なくとも一つは、前処理信号（ＰＳ）のビット数を減少させる変換を行い、出力信号を生成する。（Ｓ４１、Ｓ４２）

出力部１４０は、制御部１５０の制御によって、複数の変換部１３１，１３２，１３３のうち、少なくとも一つによる出力信号のうち少なくとも一つを出力する。（Ｓ５０）

以上のように、本発明の一実施形態によるＡＤコンバータ１００は、アナログ形態の入力信号を異なる複数の分解能に従って変換して、異なるビット数からなる複数の出力信号を生成することができる。これにより、互換性及び効用性が向上する。

ＡＤコンバータ１００は、入力信号を変換して第１ビット数の前処理信号（ＰＳ）を生成する前処理部１２０、及び前処理信号（ＰＳ）を変換して異なるビット数からなる複数の出力信号（ＯＳ１，ＯＳ２，ＯＳ３）を生成する複数の変換部１３１，１３２，１３３を含む。このとき、第１分解能による前処理信号（ＰＳ）は、入力信号（ＩＳ）に対応し、ＡＤコンバータ１００固有のオフセット誤差及び利得誤差が補正された状態のデジタル信号である。これによって、各変換部１３１，１３２，１３３は、前処理信号（ＰＳ）のビット数を減少させる演算を通じて、各分解能の出力信号を生成することができる。このとき、ビット数を減少させる演算は、シフト移動演算に具現することができ、各変換部１３１，１３２，１３３は、比較的に簡単かつ容易に具現することができる。

すなわち、各変換部は、入力信号を各分解能の出力信号に変換する演算を実施することに比べて、さらに簡単な演算に具現することができる。これにより、ＡＤコンバータ１００及びそれを含む装置（例えば、アナログ入力モジュール１２ａ）の小型化及び簡素化に有利になり得る。

また、各変換部１３１，１３２，１３３の演算に必要な遅延時間及び電力消耗が減少するので、ＡＤコンバータ１００の分解能の個数が増加しても、ＡＤコンバータ１００による遅延時間及び電力消耗が急激に増加することを防ぐことができる。

前述の本発明は、本発明が属する技術分野において通常の知識を有する者は、本発明の技術的思想を脱しない範囲内で様々な置換、変形及び変更が可能であり、前述の実施形態及び添付図面によって限定されるものではない。

Claims

アナログ信号をデジタル信号に変換するコンバータにおいて、
アナログ形態の入力信号を受信する入力部；
前記入力信号の動的範囲及び所定の第１ビット数に対応する第１分解能に基づいて、前記入力信号をデジタル形態の前処理信号に変換する前処理部；
前記第１ビット数より小さい第２ビット数に対応する第２分解能に基づいて、前記前処理信号を第１出力信号に変換する第１変換部；及び
前記第１ビット数より小さくて前記第２ビット数と異なる第３ビット数に対応する第３分解能に基づいて、前記前処理信号を第２出力信号に変換する第２変換部を含むＡＤコンバータ。
前記第１ビット数はＮで、前記第２ビット数はｉであり、前記第３ビット数はｊである場合、
前記第１変換部は、前記前処理信号を２^(N-i)で割る演算を実施して、前記前処理信号を前記第１出力信号に変換して、
前記第２変換部は、前記前処理信号を２^(N-j)で割る演算を実施して、前記前処理信号を前記第２出力信号に変換する、請求項１に記載のＡＤコンバータ。
前記前処理部は、
前記入力信号の動的範囲の両端にマージンを付加した形態の誤差検出用拡張範囲、及び前記第１ビット数より大きい誤差検出用ビット数に対応する誤差検出用分解能に基づいて、前記入力信号を第１デジタル値に変換して、
前記誤差検出用分解能によって算出されたオフセット誤差（ｏｆｆｓｅｔｅｒｒｏｒ）及び利得誤差（ｇａｉｎｅｒｒｏｒ）を補正して、前記第１デジタル値を第２デジタル値に変換して、
前記誤差検出用分解能及び前記第１分解能との偏差に基づいて、前記第２デジタル値を前記前処理信号に変換する、請求項１または請求項２に記載のＡＤコンバータ。
前記第１ビット数はＮ（Ｎは、２以上の自然数）である場合、
前記入力信号の動的範囲のうち、最小値に対応する前処理信号は０であり、前記入力信号の動的範囲のうち、最大値に対応する前処理信号は１超２^N以下である、請求項１ないし請求項３のいずれかに記載のＡＤコンバータ。
前記第１及び第２出力信号のうち少なくとも一つを出力する出力部をさらに含む、請求項１ないし請求項４のいずれかに記載のＡＤコンバータ。