JP7378626B2 - 電力変換装置 - Google Patents

Description

本開示は、電力変換装置に関する。

故障発生時に動作を継続するために、同一機器を並列に予備配置する冗長構成が用いられる。冗長構成の一例として、特開２００６－１６６６２３号公報（特許文献１）には、第１及び第２の冗長用駆動巻線の配置による２重冗長系モータの駆動システムが記載されている。

特許文献１の構成では、第１の冗長用駆動巻線に対して、第１ドライブ回路、及び、当該第１ドライブ回路を制御する第１制御回路が配置されるとともに、第２の冗長用駆動巻線に対して、第２ドライブ回路、及び、当該第２ドライブ回路を制御する第２制御回路が配置される。更に、回転検出センサが３重冗長系で配置され、３重冗長系の第１～第３のセンサ信号は、第１制御回路及び第２制御回路の各々に入力される。

特開２００６－１６６６２３号公報

人工衛星等の故障発生時の修理が制約されるアプリケーションでは、機器（負荷）へ電力を供給するための電力変換装置に冗長構成が適用される。このような冗長構成に対して、特許文献１の技術を適用することを考えると、同一負荷に対して、冗長用駆動巻線と同様に、複数の電力変換器を並列に設ける構成を適用することが考えられる。

しかしながら、特許文献１の構成では、冗長系を構成するための複数の冗長用駆動巻線の各々に対して、ドライブ回路及び制御部が１：１に配置される。このため、特許文献１が適用された電力変換装置では、複数の電力変換器に対応して、制御部が１：１に配置されることになる。このような構成では、いずれかの制御部に故障が生じると、対応する電力変換器については、故障が発生していなくても使用できなくなることが懸念される。従って、制御部の冗長性を効率的に確保できないことが懸念される。

又、電力変換器の冗長数を増加させると、制御部の配置個数も同じだけ増加することになるので、制御部の増加による部品点数の増加についても懸念される。一般的に、冗長構成は、回路規模、コスト、及び、信頼性等の観点から、部品点数を可能な限り最小にすることが望ましいため、特許文献１の構成では、制御部の配置個数の面からも、冗長性を効率的に確保できないことが懸念される。

本開示は、このような問題点を解決するためになされたものであって、本開示の目的は、効率的に冗長性を確保するための電力変換装置の構成を提供することである。

本開示のある局面では、電力変換装置は、ｎ個（ｎ：自然数）の電力変換器と、信号変換部と、並列動作する第１及び第２の制御部と、系選択部と、ｎ個の出力選択部とを備える。電力変換器は、駆動信号に応じて動作することで負荷に供給される電力を発生する。信号変換部は、記電力変換器からのアナログ検出値をデジタル値に変換するアナログデジタル変換器がＬ個（Ｌ：３以上の自然数）並列配置された冗長構成を有する。第１及び第２の制御部の各々は、アナログデジタル変換器からのデジタル値を用いて駆動信号を生成する。系選択部は、第１及び第２の制御部の異常検出結果に応じて、第１及び第２の制御部の一方を選択する。ｎ個の出力選択部は、ｎ個の電力変換器にそれぞれ対応して設けられる。各出力選択部は、第１及び第２の制御部の両方から駆動信号を受けるとともに、第１及び第２の制御部のうちの系選択部によって選択された一方の制御部からの駆動信号を、ｎ個の電力変換器のうちの対応する１つの電力変換器に対して出力する。

本開示によれば、２重冗長の第１及び第２の制御部が並列動作することで、第１及び第２の制御部が故障しても他方の制御部を用いて、電力変換器の構成個数に関わらず正常な電力変換器５０の動作継続を可能とすることにより、冗長性を効率的に確保できる。

本開示の実施の形態１に係る電力変換装置の構成を説明するブロック図である。 図１に示された系選択部の構成例を示す回路図である。 図１に示された各制御部におけるＡ／Ｄコンバータからの検出信号の処理系の構成を説明する回路図である。 ３重冗長による矩形波信号の多数決処理を説明する概念的な波形図である。 主系及び待機系の制御部で生成された矩形波信号間の同期制御を説明する概念的な波形図である。 制御部の異常発生時における矩形波信号の波形図である。 制御部の同期制御及び異常検出で用いられる矩形波信号の変形例を説明するための概念的な波形図である。 本開示の実施の形態２に係る電力変換装置の構成を説明するブロック図である。 本開示の実施の形態２の変形例に係る電力変換装置の構成を説明するブロック図である。 本開示の実施の形態３に係る電力変換装置の構成を説明するブロック図である。

以下に、本開示の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。

実施の形態１．
図１は、本開示の実施の形態１に係る電力変換装置の構成を説明するブロック図である。

図１を参照して、実施の形態１による電力変換装置１Ａは、ｎ個（ｎ：２以上の自然数）の電力変換器５０１～５０ｎと、制御装置８０とを備える。通常、（ｎ－１）個の電力変換器に対して冗長用に１個の電力変換器を加えることで、本来の電力供給に必要な台数よりも多く電力変換器５０１～５０ｎを配置する、いわゆるＮ＋１冗長を確保することができる。以下では、電力変換器５０１～５０ｎを包括的に表記する場合には、単に電力変換器５０とも称する。電力変換器５０１～５０ｎの各々は、同一の構成及び機能を有しており、例えば、トランジスタ等のスイッチング素子（図示せず）のオンオフ制御によって電力変換を実行する、ＤＣ－ＤＣコンバータやインバータ等で構成される。

電力変換器５０１～５０ｎは、電力バス２を介して、負荷５に並列接続される。従って、並列動作する電力変換器５０１～５０ｎからの出力電力の和が、電力バス２によって負荷５に供給されることになる。負荷５は、例えば、人工衛星の搭載機器（通信機器、姿勢制御機器、推進機器、及び、観測機器等）で構成される。このような用途では、修理交換が極めて困難であるため、冗長構成の重要度が高くなる。但し、本実施の形態に係る電力変換装置は、任意の負荷５に対する電力供給に用いることが可能である点について、確認的に記載する。

電力バス２には、電流又は電圧等を検出するためのセンサ３が配置される。センサ３による検出値は制御対象値とされて、制御装置８０へ入力される。例えば、電力変換器５０からの出力によって変化する当該検出値を、別途定められる目標値に制御するための電力変換器５０の駆動信号ＤＳＧが、制御装置８０によって生成される。

制御装置８０は、３重冗長のＡ／Ｄコンバータ１１と、２重冗長の制御部３１及び３２と、制御部３１及び３２からの制御信号を選択する３重冗長の制御選択部２１と、制御部３１及び３２からの駆動信号ＤＳＧを選択する出力選択部４０と、制御部３１及び３２の選択を切り替える系選択部６０とを含む。出力選択部４０は、電力変換器５０１～５０ｎと同数、即ち、ｎ個の出力選択部４０１～４０ｎによって構成される。出力選択部４０１～４０ｎについても、包括的に表記する場合には単に出力選択部４０とも称する。

２重冗長を構成する制御部３１及び３２は、同一機能を有しており、並列に動作して同じの駆動信号ＤＳＧを生成する。代表的には、制御部３１および３２の各々は、ＦＰＧＡ（Field Programmable Gate Array）、又は、マイクロコントローラ等の演算処理回路によって構成される。制御部３１及び３２は、後述する様に、そのうちの一方が主系とされ、他方が待機系とされる。制御部３１及び３２は、「第１の制御部」及び「第２の制御部」に対応する。

制御部３１は、機能の一つとして、異常検出部７１０を含み、制御部３２は、機能の一つとして、異常検出部７２０を含む。本実施の形態では、制御部３１及び３２の間で、３重冗長の異常検出信号線７０によって矩形波信号を授受することによって、互いに異常監視する例を説明する。尚、異常検知の詳細については、後程説明する。この結果、異常検出部７１０，７２０から系選択部６０に対して、制御部３１，３２のそれぞれについての異常検出信号が出力される。

センサ３の検出値であるアナログ電圧は、３重冗長のＡ／Ｄコンバータ１１１～１１３に並列に入力される。以下では、Ａ／Ｄコンバータ１１１～１１３を包括的に表記する場合に、Ａ／Ｄコンバータ１１とも称する。同一のアナログ検出値に対して設けられるＡ／Ｄコンバータ１１の最小個数は３個であるが、４個以上として冗長数を増やすことも可能である。Ａ／Ｄコンバータ１１の冗長数をＬ（Ｌ：３以上の自然数）とすると、Ｌ個のＡ／Ｄコンバータ１１１～１１Ｌ（図１ではＬ＝３）によって構成されるＡ／Ｄコンバータ１１が「信号変換部」の一実施例に対応する。

Ａ／Ｄコンバータ１１１～１１３は、アナログ検出値をデジタル変換したデジタル値Ｄｘ１～Ｄｘ３をそれぞれ出力する。デジタル値Ｄｘ１～Ｄｘ３は、制御部３１及び３２の各々に入力される。上述の様に、デジタル値Ｄｘ１～Ｄｘ３は、電力変換器５０の出力電圧、出力電流等の制御対象値を示している。制御部３１及び３２の各々は、Ａ／Ｄコンバータ１１からのデジタル値を用いたフィードバック制御、フィードフォワード制御、ニューラルネット制御等の任意の制御演算処理を実行する。当該制御演算処理によって、電力変換器５０の動作を制御するための駆動信号ＤＳＧが生成される。

具体的には、駆動信号ＤＳＧは、電力変換器５０１～５０ｎに含まれる上述のスイッチング素子（図示せず）のオンオフ制御信号に相当する。例えば、駆動信号ＤＳＧは、制御対象値を目標値に一致させるためのＰＷＭ（Pulse Width Modulation）信号によって構成することができる。この結果、電力変換器５０が、制御装置８０からの駆動信号ＤＳＧに従って動作することで、出力電流又は出力電圧等の制御対象値を目標値に制御することが可能となる。即ち、電力変換器５０１～５０ｎの各々は、制御部３１又は３２によって生成された駆動信号ＤＳＧによって共通に動作することができる。

２重冗長の制御部３１及び３２から出力された駆動信号ＤＳＧは、一旦、出力選択部４０１～４０ｎの各々に入力される。出力選択部４０１～４０ｎの各々は、系選択部６０からの選択信号ＳＬＧに従って、制御部３１からの駆動信号ＤＳＧと、制御部３２からの駆動信号ＤＳＧとの一方を、電力変換器５０１～５０ｎへ出力する。出力選択部４０１～４０ｎの各々は、マルチプレクサによって構成することができる。

制御部３１及び３２の各々は、更に、Ａ／Ｄコンバータ１１の制御信号ＣＳＧを生成する。制御信号ＣＳＧは、例えば、Ａ／Ｄコンバータ１１１～１１３のそれぞれでの変換処理（例えば、変換速度等）を制御する信号である。

２重冗長の制御部３１及び３２からの、Ａ／Ｄコンバータ１１１～１１３の制御信号ＣＳＧは、一旦、制御選択部２１１～２１３へそれぞれ入力される。制御選択部２１１～２１３は、系選択部６０からの選択信号ＳＬＧに従って、制御部３１からの制御信号ＣＳＧと、制御部３２からの制御信号ＣＳＧとの一方を、Ａ/Ｄコンバータ１１１～１１３へ出力する。制御選択部２１１～２１３の各々は、マルチプレクサによって構成することができる。

尚、制御選択部２１１～２１３についても、包括的に表記する場合には、単に制御選択部２１とも表記する。図１の構成例では、制御選択部２１を構成する制御選択部２１１～２１３は、Ａ／Ｄコンバータ１１１～１１３と同数設けられる。従って、Ａ／Ｄコンバータ１１の冗長数（Ｌ）に応じて、制御選択部２１を構成するマルチプレクサ等の配置数も変化する。

系選択部６０は、制御部３１及び３２のどちらか一方を選択する選択信号ＳＬＧを生成する。制御部３１及び３２のうちの選択信号ＳＬＧによって選択される１つが「主系」の制御部となり、その他の制御部が「待機系」の制御部とされる。以下では、デフォルトでは、制御部３１が主系であり、制御部３２が待機系であるものとする。

制御部３１及び３２は、Ａ／Ｄコンバータ１１からのデジタル値を共通に用いて並列に動作することで、同様の駆動信号ＤＳＧを生成するが、「主系」に選択された制御部（例えば、制御部３１）が生成した駆動信号ＤＳＧのみが、電力変換器５０１～５０ｎへ入力される。

同様に、制御部３１及び３２の両方が、Ａ／Ｄコンバータ１１の制御信号ＣＳＧを生成するが、「主系」に選択された制御部（例えば、制御部３１）が生成した制御信号ＣＳＧのみが、Ａ／Ｄコンバータ１１１～１１ｎへ入力される。

図２は、系選択部６０の構成例を説明する回路図である。
図２を参照して、系選択部６０は、制御部３１の異常検出信号Ｓａｂ１と、制御部３２の異常検出信号Ｓａｂ２とに基づいて、図１で説明した選択信号ＳＬＧを生成する。異常検出信号Ｓａｂ１，Ｓａｂ２は、異常検出部７１０，７２０によって生成される２値信号である。互いに異常監視する本実施例では、異常検出信号Ｓａｂ１は、異常検出部７２０で生成され、異常検出信号Ｓａｂ２は、異常検出部７１０で生成される。異常検出信号Ｓａｂ１は、制御部３１の正常時（異常非検知時）には、「０」に設定される一方で、制御部３１の異常が検知されると、「０」から「１」に遷移する。同様に、異常検出信号Ｓａｂ２は、制御部３２の正常時（異常非検知時）には、「０」に設定される一方で、制御部３２の異常が検知されると、「０」から「１」に遷移する。

系選択部６０は、エッジ検出回路６１，６２及びラッチ回路６５の組み合わせで構成することができる。例えば、図２に示される様に、キャパシタＣ１及び抵抗Ｒ１で構成されるＣＲ微分回路によって、異常検出信号Ｓａｂ１の「０」及び「１」の間の遷移を検出するエッジ検出回路６１を構成することができる。同様に、キャパシタＣ２及び抵抗Ｒ２で構成されるＣＲ微分回路によって、異常検出信号Ｓａｂ２の「０」及び「１」の間の遷移を検出するエッジ検出回路６２を構成することができる。

ラッチ回路６５は、ＲＳ－ＦＦ（Reset Set Flip Flop）で構成することができる。ＲＳ－ＦＦのＲ（Reset）端子には、エッジ検出回路６１の出力信号が入力され、ＲＳ－ＦＦのＳ（Set）端子には、エッジ検出回路６２の出力信号が入力される。ＲＳ－ＦＦのＱ端子からは、選択信号ＳＬＧが出力される。選択信号ＳＬＧのデフォルト値は「１」であり、ＳＬＧ＝「１」のときには、制御部３１が「主系」として選択される一方で、ＳＬＧ＝「０」になると、制御部３２が「主系」に選択されるものとする。

制御部３１及び３２が正常であるときには、異常検出信号Ｓａｂ１，Ｓａｂ２の両方が「０」に維持されているので、Ｒ端子及びＳ端子には「０」が入力されて、Ｑ端子の選択信号ＳＬＧは保持される。このため、選択信号ＳＬＧは、デフォルト値の「１」に維持されて、制御部３１が「主系」の制御部とされる一方で、制御部３２は「待機系」の制御部とされる。

このとき、出力選択部４０１～４０ｎの各々は、選択信号ＳＬＧ＝「１」に応じて、制御部３１からの駆動信号ＤＳＧを、電力変換器５０１～５０ｎへ出力する。同様に、制御選択部２１１～２１３の各々は、選択信号ＳＬＧ＝「１」に応じて、制御部３１からの制御信号ＣＳＧを、Ａ/Ｄコンバータ１１１～１１３へ出力する。

Ｓａｂ１＝「０」、かつ、Ｓａｂ２＝「０」の状態から、制御部３１の異常が検出されてＳａｂ１が「０」から「１」へ遷移すると、Ｒ端子に「１」が入力されることで、Ｑ端子の選択信号ＳＬＧが「０」にリセットされる。これに応じて、以降では、制御部３２が「主系」の制御部に選択される一方で、制御部３１は「待機系」の制御部とされる。

このとき、出力選択部４０１～４０ｎの各々は、選択信号ＳＬＧ＝「０」に応じて、制御部３２からの駆動信号ＤＳＧを、電力変換器５０１～５０ｎへ出力する。同様に、制御選択部２１１～２１３の各々は、選択信号ＳＬＧ＝「０」に応じて、制御部３２からの制御信号ＣＳＧを、Ａ/Ｄコンバータ１１１～１１３へ出力する。

又、制御部３２の異常が検出されてＳａｂ２が「０」から「１」へ遷移すると、Ｓ端子に「１」が入力されることで、Ｑ端子の選択信号ＳＬＧが「１」にセットされる。これに応じて、以降では、制御部３１が「主系」の制御部であり、制御部３２は「待機系」の制御部である選択が固定される。

尚、エッジ検出回路６１，６２を設けることで、系選択部６０が主系及び待機系の切替は、異常検出信号Ｓａｂ１，Ｓａｂ２のレベルが変化するタイミングで実行されることになる。これにより、待機系の制御部（例えば、制御部３２）に対応する異常検出信号（例えば、Ｓａｂ２）の値が、信号出力端子の故障等によって誤って「１」に固定されていても、主系の制御部（例えば、制御部３１）に異常が発生して、異常検出信号（例えば、Ｓａｂ１）が「０」から「１」に変化すると、選択信号ＳＬＧの値を切り替えることができる（例えば、「１」から「０」）。この様な場合でも、主系及び待機系を正常に切り替えることができる。

この様に、図１及び図２の構成によって、実施の形態１に係る電力変換装置１Ａでは、２重冗長の制御部３１及び３２が並列動作することで、制御部３１及び３２の一方に単一故障が生じても、他方の制御部を「主系」として、電力変換器５０の構成個数に関わらず、全ての電力変換器５０が動作を継続することが可能である。これにより、制御部の故障によって、故障が発生していない電力変換器が不使用となるケースを回避することで、冗長性を効率的に確保できる。

そして、出力選択部４０１～４０ｎ、又は、電力変換器５０１～５０ｎに単一故障が発生しても、Ｎ＋１冗長が構成されていれば、負荷５に対しては、所望の電力供給を継続することができる。

更に、実施の形態１に係る電力変換装置１Ａでは、Ｎ＋１冗長の電力変換器５０を、電力変換器と１：１に制御部を設けることなく、具体的には、最小で２重冗長の制御部３１，３２の配置によって、３個以上の電力変換器を制御する冗長系を形成できる。これにより、制御部の個数増加による部品点数の増加を招くことなく、効率的に冗長性を確保できる。

又、仮に、系選択部６０が故障した場合には、選択信号ＳＬＧによる「主系」及び「待機系」の選択が固定される。このため、系選択部６０の単一故障時には、制御部３１及び３２に異常が発生していないことにより、電力変換器５０による負荷５への所望の電力供給を継続することができる。

更に、制御選択部２１の配置により、Ａ／Ｄコンバータ１１での変換処理を制御部側から制御する構成についても、制御部３１及び３２による冗長性を同様に確保することができる。この点について、特許文献１の構成では、３重冗長系を構成する回転検出センサからの３個のセンサ信号を３個のＲＤ変換器でそれぞれ変換した３個の変換値が第１制御部及び第２制御部の各々に入力されている一方で、３個のＲＤ変換器での変換処理を、制御部側から制御する構成は想定されていない。

次に、図３を用いて、実施の形態１に係る電力変換装置１Ａでの制御部３１及び３２の各々における３重冗長のＡ/Ｄコンバータ１１の出力信号の処理系について説明する。

図３を参照して、信号処理系３５は、制御部３１及び３２の機能の一部として、制御部３１及び３２の各々に含まれる。

信号処理系３５は、信号線１５１～１５４と、加算部３１０と、乗算部３１１～３１３，３５５と、減算部３２１～３２３，３５０と、絶対値算出部３３１～３３３と、最大値抽出部３４０と、セレクタ３４５とを有する。

信号線１５１～１５３は、３重冗長のＡ／Ｄコンバータ１１１～１１３からそれぞれ出力されたデジタル値Ｄｘ１～Ｄｘ３をそれぞれ伝送する。加算部３１０は、デジタル値Ｄｘ１～Ｄｘ３の合算値Ｄｓｍを信号線１５４に出力する。

乗算部３１１～３１３は、デジタル値Ｄｘ１～Ｄｘ３のそれぞれを３倍した値を出力する。減算部３２１～３２３は、合算値Ｄｓｍから乗算部３１１～３１３の出力値を減算した値をそれぞれ出力する。絶対値算出部３３１～３３３は、減算部３２１～３２３の出力値の絶対値を出力する。即ち、絶対値算出部３３１は、｜Ｄｓｍ－３・Ｄｘ１｜を出力し、絶対値算出部３３２は、｜Ｄｓｍ－３・Ｄｘ２｜を出力し、絶対値算出部３３３は、｜Ｄｓｍ－３・Ｄｘ３｜を出力する。

最大値抽出部３４０は、絶対値算出部３３１～３３３の出力値のうちの最大値を抽出する。これにより、等価的に、デジタル値Ｄｘ１～Ｄｘ３のうちから、平均値（Ｄｓｍ／３）との差分（差の絶対値）が最も大きい１つのデジタル値が異常値として抽出されることになる。例えば、｜Ｄｓｍ－３・Ｄｘ１｜が、｜Ｄｓｍ－３・Ｄｘ２｜及び｜Ｄｓｍ－３・Ｄｘ３｜の両方より大きいときには、デジタル値Ｄｘ１が異常値として抽出される。

セレクタ３４５は、最大値抽出部３４０による抽出結果に応じて、デジタル値Ｄｘ１～Ｄｘ３のうちの１つを異常値として出力する。減算部３５０は、合算値Ｄｓｍから、セレクタ３４５から出力されたデジタル値（異常値）を減算した値を出力する。乗算部３５５は、減算部の出力値に０．５（１／２）を乗算することで、制御部３１，３２での制御演算処理に用いられるデジタル値Ｄｘを出力する。

この結果、デジタル値Ｄｘ１が異常値である場合には、Ｄｘ＝（Ｄｘ２＋Ｄｘ３）／２となり、デジタル値Ｄｘ２が異常値である場合には、Ｄｘ＝（Ｄｘ１＋Ｄｘ３）／２となり、デジタル値Ｄｘ３が異常値である場合には、Ｄｘ＝（Ｄｘ１＋Ｄｘ２）／２となる。即ち、デジタル値Ｄｘは、デジタル値Ｄｘ１～Ｄｘ３から抽出された、平均値との差分が小さい２個のデジタル値の平均値に相当する。

この結果、Ａ／Ｄコンバータ１１１～１１３、又は、制御選択部２１１～２１３に単一故障が発生しても、単一故障が発生したＡ／Ｄコンバータ又は制御選択部に関連するデジタル値を異常値として排除して、制御部３１，３２で用いられる、センサ３の検出値を示すデジタル値Ｄｘを正常に求めることができる。この結果、制御部３１又は３２による電力変換器５０の制御によって、電力変換器５０による負荷５への所望の電力供給を継続することができる。

この際に、制御部３１，３２で用いられるデジタル値（検出値）Ｄｘが、異常値を除いたデジタル値の平均値として求められることにより、等価的にセンサ検出値の分解能を高めることができる。理想的には、センサ３による同一の検出値に対して、Ａ／Ｄコンバータ１１１～１１３の出力値（デジタル値）は同一であり、この場合には、減算部３５０の出力値は、同一値を２倍した偶数値に固定される。しかしながら、実際には、Ａ／Ｄ変換時の量子化誤差や雑音等の影響によって、Ａ／Ｄコンバータ１１１～１１３の出力値が異常値を除いても同一とならないことがある。この様な場合に、デジタル値（検出値）Ｄｘの分解能が向上することになる。

尚、図３に示されたデジタル値Ｄｘ１～Ｄｘ３から、制御演算処理で用いるデジタル値Ｄｘを求める信号処理は、プログラムの実行によるソフトウェア処理で実現されてもよい。又、本実施の形態では、Ａ／Ｄコンバータ１１の冗長数Ｌ＝３のときの構成を例示しているが、Ｌ≧４のときにも、同様にデジタル値Ｄｘを算出することが可能である。この場合には、Ｌ個のデジタル値から、当該Ｌ個の平均値との差分が小さい方から２個以上で（Ｌ－１）個以下の個数のデジタル値を抽出し、抽出されたデジタル値の平均値を求めることで、デジタル値Ｄｘを算出することができる。即ち、分解能は、最大で（Ｌ－１）倍まで向上可能である。

次に、制御部３１及び３２の異常監視の一例を説明する。
再び図１を参照して、２重冗長の制御部３１及び３２は、互いに異常を監視しており、異常を検知すると系選択部６０に異常検出信号を送出する。例えば、異常検出は、制御部３１及び３２の内部で生成されている矩形波信号を用いて行われる。

制御部３１は、生成した矩形波信号Ｓｒｃ１を３重冗長の信号線７０１～７０３に出力する。信号線７０１～７０３に出力された矩形波信号Ｓｒｃ１は、制御部３２及び３１の両方に入力される。

図４は、３重冗長による矩形波信号の多数決処理を説明する概念的な波形図である。
図４を参照して、同一の矩形波信号Ｓｒｃ１が、３本の信号線７０１～７０３に出力される。信号波形Ｓ１～Ｓ３は、信号線７０１～７０３のそれぞれで観測される波形である。制御部３１が生成した矩形波信号Ｓｒｃ１に従って、信号線７０１，７０２の信号波形Ｓ１，Ｓ２は、一定周期で「１（Ｈレベル）」及び「０（Ｌレベル）」の間の遷移を繰り返している。一方で、図４の例では、信号線７０３に断線が発生することで、信号波形Ｓ３は、「０」に固定される。

この際にも、信号波形Ｓ１～Ｓ３の多数決処理により、矩形波信号Ｓｒｃ１を再現することができる。多数決処理は、同一タイミングにおける、信号波形Ｓ１～Ｓ３のそれぞれのレベル（「１」又は「０」）のうちの最も多いものを採用することで実現できる。

これにより、３重冗長の信号線７０１～７０３の１本に断線が生じても、制御部３１及び３２の各々では、制御部３１による発生後、信号線７０１～７０３によって伝送される矩形波信号Ｓｒｃ１を正しく読み取ることが可能となる。

再び図１を参照して、同様に、制御部３２は、生成した矩形波信号Ｓｒｃ２を３重冗長の信号線７０４～７０６に出力する。信号線７０４～７０６に出力された矩形波信号Ｓｒｃ２は、制御部３１及び３２の両方に入力される。これにより、制御部３２による発生後、信号線７０４～７０６によって伝送される矩形波信号Ｓｒｃ２についても、制御部３１及び３２の各々で正しく読み取ることができる。

制御部３１及び３２は、それぞれが発生する矩形波信号Ｓｒｃ１，Ｓｒｃ２を同期させた並列動作により、電力変換器５０の駆動信号ＤＳＧを同じタイミングで生成することができる。このような、主系及び待機系の同期動作により、故障等による異常検出時における主系及び待機系の切替動作時において、短時間で正常動作に復帰することが可能となる。

図５には、矩形波信号Ｓｒｃ１，Ｓｒｃ２の同期制御を説明する概念的な波形図が示される。図５では、一例として、制御部３２における矩形波信号Ｓｒｃ２の制御が示される。

図５を参照して、矩形波信号Ｓｒｃ１、Ｓｒｃ２は、図４で説明した多数決処理で得られたものである。制御部３１，３２のそれぞれは、内部の基本クロック信号ＣＬＫに同期して動作する。基本クロック信号ＣＬＫは、制御部３１及び３２がそれぞれ内蔵する発振器（例えば、水晶発振器）によって生成される。矩形波信号Ｓｒｃ１，Ｓｒｃ２の周期は、基本クロック信号ＣＬＫの周期の整数倍となる。

例えば、制御部３１及び３２の間で発振器の個体差によって基本クロック信号ＣＬＫの周波数に差が生じることで、制御部３１及び３２の動作タイミングがずれることが懸念される。このような場合、制御部３１及び３２がそれぞれ生成する矩形波信号Ｓｒｃ１及びＳｒｃ２の間に位相差が生じることになる。

図５では、制御部３２の基本クロック信号ＣＬＫが、制御部３１の基本クロック信号（図示せず）と比較して周波数が高くなることにより、制御部３２が生成する矩形波信号Ｓｒｃ２の位相が、制御部３１が生成する矩形波信号Ｓｒｃ１よりも１クロック周期分早くなっている。

従って、制御部３２は、矩形波信号Ｓｃｒ２の立下りタイミングで、矩形波信号Ｓｒｃ１との位相差を検出し、矩形波信号Ｓｃｒ２の立上りタイミングを、検出した位相差に応じて調整（ここでは、１クロック周期分遅延）することで、矩形波信号Ｓｒｃ１及びＳｒｃ２の同期制御を行うことができる。或いは、これとは反対に、矩形波信号Ｓｒｃ２の立上りタイミングで位相差を検出して、次の立下りタイミングを調整することも可能である。

制御部３１についても同様の機能を有しており、矩形波信号Ｓｒｃ１及びＳｒｃ２の位相差に応じて、矩形波信号Ｓｒｃ１の位相を調整することで、矩形波信号Ｓｒｃ１及びＳｒｃ２の同期制御を行うことができる。このような同期制御によって、制御部３１及び３２の動作タイミングを揃えることができる。

この様な同期制御を通じて、制御部３１及び３２の相互監視による異常検出を実行することができる。例えば、同期制御で検出される矩形波信号Ｓｒｃ１及びＳｒｃ２の位相差が、予め定められた判定値を超えたときに、制御部の異常を検出することが可能である。

図６には、制御部の異常発生時における矩形波信号の波形例が示される。
図６を参照して、制御部３１に異常が発生して、矩形波信号Ｓｒｃ１が「１（Ｈレベル）」に固定された異常例が示されている。

これにより、制御部３２では、矩形波信号Ｓｒｃ２の立下りタイミングで検出される、矩形波信号Ｓｃｒ２及びＳｃｒ１の位相差が判定値よりも大きくなる。これにより、制御部３２（異常検出部７２０）は、制御部３１の異常を検出することができる。これに応じて、異常検出部７２０は、系選択部６０に入力される異常検出信号Ｓａｂ１（図２）を「０」から「１」に変化させる。

同様に、制御部３１側においても、矩形波信号Ｓｒｃ１及びＳｒｃ２の間で検出される位相差に基づき、制御部３２の異常監視を行うことができる。制御部３１（異常検出部７１０）は、同期制御の際に検出された、矩形波信号Ｓｒｃ１に対する矩形波信号Ｓｒｃ２の位相差が判定値よりも大きい場合には、系選択部６０に入力される異常検出信号Ｓａｂ２（図２）を「０」から「１」に変化させる。

尚、異常検出時の異常検出信号Ｓａｂ１，Ｓａｂ２については、何らかの故障で「１」で固定される可能性が低くなるように、「１」については短パルス幅とする、ワンショットパルス信号とすることが好ましい。

この様に、制御部３１及び３２では、それぞれが生成する矩形波信号Ｓｒｃ１，Ｓｒｃ２の比較により、同じタイミングで動作して駆動信号ＤＳＧを生成するように同期制御を実現することができる。更に、当該同期制御で用いられる矩形波信号Ｓｒｃ１，Ｓｒｃ２の相互監視により、制御部３１，３２の異常監視機能を実現することができる。

又、制御部３２における同期制御では、信号線７０１～７０３によって制御部３１から制御部３２に伝送された信号波形の多数決処理で得られた矩形波信号Ｓｒｃ１と、信号線７０４～７０６による伝送後に制御部３２に再入力される信号波形の多数決処理で得られた矩形波信号Ｓｒｃ２とを用いて実行されている。同様に、制御部３１における同期制御では、信号線７０４～７０６によって制御部３２から制御部３１に伝送された信号波形の多数決処理で得られた矩形波信号Ｓｒｃ２と、信号線７０１～７０３による伝送後に制御部３１に再入力される信号波形の多数決処理で得られた矩形波信号Ｓｒｃ１とを用いて実行されている。

これにより、多数決処理によって、３重冗長の信号線７０１～７０３又は７０４～７０６のうちの１本の信号線に断線が生じても、同期制御を正確に実行できる。更に、制御部３１，３２の各々において、制御部３１及び３２の間での信号伝送の配線遅延（信号線７０１～７０６）、及び、信号取り込み処理の遅延が、矩形波信号Ｓｒｃ１及びＳｒｃ２の両方に同等に生じることになる。この結果、これらの遅延が位相差として誤認識されることを防止して、制御部３１及び３２の同期制御、及び、これに加えて制御部３１，３２の異常監視を正確に行うことができる。

尚、図４～図６では、一定周波数の矩形波信号を用いた、制御部３１，３２の同期制御及び異常検出を説明したが、当該矩形波信号は、低周波信号と高周波信号を含む信号として、位相差を補正するタイミングと異常検出を行うタイミングを分けることも可能である。

図７には、制御部の同期制御及び異常検出で用いられる矩形波信号の変形例を説明するための概念的な波形図である。

図７を参照して、矩形波信号Ｓａ～Ｓｃの各々は、矩形波信号Ｓｒｃ１，Ｓｒｃ２に代えて用いることができる。即ち、例えば、制御部３１は、一定周波数の矩形波信号に代えて、矩形波信号Ｓａに従った矩形波信号Ｓｒｃ１を生成し、制御部３２についても、一定周波数の矩形波信号に代えて、矩形波信号Ｓａに従った矩形波信号Ｓｒｃ２を生成することができる。この場合にも、信号線７０１～７０３によって伝送される矩形波信号Ｓｒｃ１と、信号線７０４～７０６によって伝送される矩形波信号Ｓｒｃ２の比較により、上述した、制御部３１及び３２の同期制御及び異常検出を行うことができる。

矩形波信号Ｓａ～Ｓｃの各々は、低周波信号及び高周波信号を含む様に構成されており、単一信号を用いて、位相差の補正タイミングと、異常検出タイミングとが分離される。

具体的には、矩形波信号Ｓａは、４周期毎の各周期番号♯１～♯４で生成されている高周波信号に変化を加え、周期番号♯１毎に周波数を変化させることで、高周波信号の４倍周期となる低周波信号を含むように生成される。この場合には、周期番号♯１において、位相差の補正を行う一方で、周期信号♯１～♯４の各々で、異常検出を行うことができる。

同様に、矩形波信号Ｓｂでは、各周期番号♯１～♯４で生成されている高周波信号に変化を加え、周期番号♯１毎にデューティ比を変化させることで高周波信号の４倍周期となる低周波信号を含むように生成される。又、矩形波信号Ｓｃでは、周期番号♯１毎で位相差を変化することにより、低周波信号及び高周波信号の両方が含まれる信号とすることができる。

この様に、図７に例示される様な、低周波信号及び高周波信号の両方を含む単一の矩形波信号を用いることにより、高周波信号の周期に従って異常検知を高速化する一方で、低周波信号を用いることで位相の分解能を確保して、同期確保のための位相調整を行うことが可能となる。

実施の形態１では、信号線７０１～７０３，７０４～７０６は、３重冗長で構成されたが、同様の多数決処理を行って４重以上の冗長構成とすることも可能である。尚、実施の形態１において、信号線７０１～７０３は「第１の信号線」の一実施例に対応し、信号線７０４～７０６は「第２の信号線」の一実施例に対応する。又、矩形波信号Ｓｒｃ１は「第１の矩形波信号」の一実施例に対応し、矩形波信号Ｓｒｃ２は「第２の矩形波信号」の一実施例に対応する。

以上説明した様に、実施の形態１に係る電力変換装置１Ａによれば、並列動作する制御部３１及び３２を主系及び待機系として選択的に用いることにより、効率的に冗長性を確保した上で、Ａ／Ｄコンバータ１１、制御選択部２１、制御部３１，３２、出力選択部４０、電力変換器５０、及び、系選択部６０での単一故障に対応して、負荷５への所望の電力供給を継続することができる。これにより、例えば、電力変換装置１Ａが、一度打ち上げられると修理が不可能となる人工衛星に搭載された場合にも、単一故障の発生に対応して、人工衛星の構成機器である負荷５に対する電力供給を維持することができる。

実施の形態２．
実施の形態２では、制御装置８０に入力されるセンサ３（図１）からの検出値（アナログ電圧）が複数個であるときの構成例を説明する。

図８は、実施の形態２に係る電力変換装置１Ｂの構成を説明するブロック図である。
図８を参照して、実施の形態２に係る電力変換装置１Ｂは、図１の電力変換装置１Ａと比較して、ｍ個（ｍ：２以上の自然数）のＡ／Ｄコンバータ１１～１ｍが設けられる点と、Ａ／Ｄコンバータ１１～１ｍのそれぞれに対応して、ｍ個の制御選択部２１～２ｍが設けられる点で異なる。電力変換装置１Ｂのその他の部分の構成は、実施の形態１に係る電力変換装置１Ａと同様であるので、詳細な説明は繰り返さない。

又、図８以降では負荷５の表記を省略しているが、実施の形態２以降においても、電力変換器５０１～５０ｎは、電力バス２と共通に接続されることで、負荷５（図１）に対して並列接続されている。この電力変換器５０１～５０ｎ及び負荷５の接続態様は、実施の形態２以降においても、実施の形態１と同様である。

実施の形態２におけるＡ／Ｄコンバータ１１～１ｍの配置個数ｍは、センサ３（図１）から制御装置８０へ入力される検出値の個数と同等である。

従って、電力変換装置１Ｂでは、制御装置８０に入力されるｍ個の検出値（アナログ電圧）の各々に対して、実施の形態１（電力変換装置１Ａ）におけるＡ／Ｄコンバータ１１及び制御選択部２１が配置される。

Ａ／Ｄコンバータ１１～１ｍの各々は、図１のＡ／Ｄコンバータ１１と同様の３重冗長で構成される。例えば、Ａ／Ｄコンバータ１１は、図１と同様の３個のＡ／Ｄコンバータ１１１～１１３によって構成され、ｍ番目のＡ／Ｄコンバータ１ｍは、３個のＡ／Ｄコンバータ１ｍ１～１ｍ３によって構成される。尚、実施の形態１でも説明した様に、Ａ／Ｄコンバータ１１～１ｍの各々、及び、制御選択部２１～２ｍの各々は、図１と同様に３重冗長で構成することができるが、冗長数を４以上に増やすことも可能である。

同様に、制御選択部２１は、３個の制御選択部２１１～２１３によって構成され、ｍ番目の制御選択部２ｍは、３個の制御選択部２ｍ１～２ｍ３によって構成される。制御選択部２１～２ｍを構成する全ての制御選択部２１１～２１３，…，２ｍ１～２ｍ３は、実施の形態１と同様の系選択部６０からの選択信号ＳＬＧに従って、制御部３１からの制御信号ＣＳＧと、制御部３２からの制御信号ＣＳＧとの一方を選択的に出力する。

これにより、Ａ／Ｄコンバータ１１～１ｍを構成する全てのＡ／Ｄコンバータ１１１～１１３，…，１ｍ１～１ｍ３には、制御部３１，３２のうちの主系の制御部によって生成された制御信号ＣＳＧが入力される。即ち、Ａ／Ｄコンバータ１１～１ｍの動作は、主系の制御部によって生成された制御信号ＣＳＧによってそれぞれ制御することができる。

このように、実施の形態２に係る電力変換装置によれば、電力バス２に設けられたセンサ３（図１）から、電力変換器５０の出力に係る検出値（アナログ電圧）が複数個入力される構成において、各アナログ検出値の制御部３１，３２への入力経路において、実施の形態１と同様の冗長構成を適用できる。

これにより、ｍ個の検出値に対応するための、Ａ／Ｄコンバータ１１～１ｍ、又は、制御選択部２１～２ｍの各々での単一故障の発生に対して、正しい検出値を制御部３１，３２の各々に入力することができる。この結果、実施の形態１と同様に、Ａ／Ｄコンバータ１１～１ｍの各々、制御選択部２１～２ｍの各々、制御部３１，３２、出力選択部４０、電力変換器５０、及び、系選択部６０での単一故障に対応して、負荷５への所望の電力供給を継続することができる。

実施の形態２の変形例．
図９は、実施の形態２の変形例に係る電力変換装置１Ｃの構成を説明するブロック図である。

図９を参照して、実施の形態２の変形例に係る電力変換装置１Ｃは、図８の電力変換装置１Ｂと比較して、ｍ個（ｍ：２以上の自然数）のＡ／Ｄコンバータ１１～１ｍに対して、ｋ個（ｋ：ｍ未満の自然数）の制御選択部２１～２ｋが設けられる点で異なる。電力変換装置１Ｃのその他の部分の構成は、実施の形態２に係る電力変換装置１Ｂと同様であるので、詳細な説明は繰り返さない。

電力変換装置１Ｃでは、ｍ個のＡ／Ｄコンバータ１１～１ｍのうちの、共通の制御信号によって動作可能な複数のＡ／Ｄコンバータに対して、共通の制御選択部から制御信号が供給される。

例えば、図９の例では、Ａ／Ｄコンバータ１１（Ａ／Ｄコンバータ１１１～１１３）と、Ａ／Ｄコンバータ１２（Ａ／Ｄコンバータ１２１～１２３）とは、共通の制御信号によって動作可能であるため、共通の制御選択部２１（制御選択部２１１～２１３）から、主系の制御部で生成された制御信号ＣＳＧの供給を受けることができる。

尚、ｋの値、即ち、制御選択部２１～２ｋの配置個数は、ｍ個のＡ／Ｄコンバータ１１～１ｍのうちの、共通の制御信号によって制御可能なＡ／Ｄコンバータの個数に依存する。最も理想的には、Ａ／Ｄコンバータ１１～１ｍの各々が共通の制御信号によって制御可能である場合には、ｋ＝１として、単一の制御選択部２１によって、Ａ／Ｄコンバータ１１～１ｍの全てに対して、主系の制御部からの制御信号ＣＳＧを供給することができる。

実施の形態３．
実施の形態３では、制御部３１，３２の同期制御及び異常検出の変形例を説明する。

図１０は、実施の形態３に係る電力変換装置１Ｄの構成を説明するブロック図である。
図１０を参照して、実施の形態３に係る電力変換装置１Ｄは、図８の電力変換装置１Ｂと比較して、制御部３１及び３２が、周波数の異なる２種類の矩形波信号を生成する点で異なる。これに対応して、異常検出信号線７０は、信号線７０１～７０６に加えて、信号線７１１～７１６を更に含む。

制御部３１は、周波数が異なる矩形波信号Ｓｒｃ１ｘ及びＳｒｃ１ｙを生成する。矩形波信号Ｓｒｃ１ｘ及びＳｒｃ１ｙの各々は、実施の形態１で説明した矩形波信号Ｓｒｃ１と同様に一定周波数の信号であるが、矩形波信号Ｓｒｃ１ｙの周波数ｆｙは、矩形波信号Ｓｒｃ１ｘの周波数ｆｘよりも高く設定される。

制御部３２は、周波数が異なる矩形波信号Ｓｒｃ２ｘ及びＳｒｃ２ｙを生成する。矩形波信号Ｓｒｃ２及びＳｒｃ２ｙの特徴は、矩形波信号Ｓｒｃ１ｘ及びＳｒｃ１ｙとそれぞれ同様である。従って、矩形波信号Ｓｒｃ２ｘ及びＳｒｃ２ｙは、周波数ｆｘ及びｆｙを有するように生成される。

矩形波信号Ｓｒｃ１ｘは、制御部３１から信号線７０１～７０３に出力されて、制御部３２へ伝送されるとともに、制御部３１へ再入力される。矩形波信号Ｓｒｃ２ｘは、制御部３２から信号線７０４～７０６に出力されて、制御部３１へ伝送されるとともに、制御部３２へ再入力される。信号線７０１～７０３の信号波形（矩形波信号Ｓｒｃ１ｘ）、及び、信号線７０４～７０６の信号波形（矩形波信号Ｓｒｃ２ｘ）に対しては、実施の形態１で説明したのと同様に多数決処理が実行される。

同様に、矩形波信号Ｓｒｃ１ｙは、制御部３１から信号線７１１～７１３に出力されて、制御部３２へ伝送されるとともに、制御部３１へ再入力される。矩形波信号Ｓｒｃ２ｙは、制御部３２から信号線７１４～７１６に出力されて、制御部３１へ伝送されるとともに、制御部３２へ再入力される。信号線７１１～７１３の信号波形（矩形波信号Ｓｒｃ２ｘ）、及び、信号線７１４～７１６の信号波形（矩形波信号Ｓｒｃ２ｙ）に対しても、実施の形態１で説明したのと同様に多数決処理が実行される。

この結果、矩形波信号Ｓｒｃ１ｘ及びＳｃｒ２ｘの各々は、実施の形態１での矩形波信号Ｓｒｃ１，Ｓｒｃ２と同様に、同等の遅延を付加された上で制御部３１及び３２の両方に入力される。又、矩形波信号Ｓｒｃ１ｙ及びＳｃｒ２ｙの各々についても同様に、同等の遅延を付加された上で制御部３１及び３２の両方に入力される。

制御部３１，３２は、低周波数の矩形波信号Ｓｃｒ１ｘ，Ｓｃｒ２ｘの多数決処理後の位相比較に基づいて、実施の形態１で説明した制御部３１及び３２の同期制御を実行する。一方で、制御部３１及び３２（異常検出部７１０及び７２０）は、高周波数の矩形波信号Ｓｃｒ１ｙ，Ｓｃｒ２ｙの多数決処理後の位相比較によって、実施の形態１で説明した制御部３１及び３２の異常検出を実行する。

実施の形態３に係る電力変換装置１Ｄにおいて、制御部３１及び３２の同期制御及び異常検出以外の構成は、電力変換装置１Ｂ（実施の形態２）と同様であるので詳細な説明は繰り返さない。尚、実施の形態３において、信号線７０１～７０３は「第１の信号線」の一実施例に対応し、信号線７１１～７１３は「第２の信号線」の一実施例に対応し、信号線７０４～７０６は「第３の信号線」の一実施例に対応し、信号線７１４～７１６は「第４の信号線」の一実施例に対応する。又、矩形波信号Ｓｒｃ１ｘは「第１の矩形波信号」の一実施例に対応し、矩形波信号Ｓｒｃ１ｙは「第２の矩形波信号」の一実施例に対応し、矩形波信号Ｓｒｃ２ｘは「第３の矩形波信号」の一実施例に対応し、矩形波信号Ｓｒｃ２ｙは「第４の矩形波信号」の一実施例に対応する。

実施の形態３に係る電力変換装置１Ｄでは、実施の形態２に係る電力変換装置１Ｂと同様の効果に加えて、下記の効果を更に享受することができる。

具体的には、同期制御のための矩形波信号の周波数よりも高い周波数によって、制御部３１及び３２の異常検出を行うことができるので、制御部３１又は３２の故障発生時に異常を速やかに検出することができる。一方で、同期制御については、比較的低周波数の矩形波信号間での位相比較することにより、同期確保のための位相調整の分解能を確保することが可能となる。尚、図１０では、実施の形態２（図８の電力変換装置１Ｂ）に対して実施の形態３に係る異常検出を組み合わせた例を説明したが、実施の形態１（図１の電力変換装置１Ａ）又は実施の形態２の変形例（図９の電力変換装置１Ｃ）に対して、実施の形態３に係る異常検出を組み合わせることも可能である。

又、本実施の形態では、制御部３１及び３２がそれぞれ生成する矩形波信号を互いに授受することによって、異常発生を相互監視する構成例を示したが、制御部３１及び３２の異常監視は当該構成例以外の任意の手法によって実現されてもよい。例えば、矩形波信号に限らず、制御部３１及び３２の間でシリアル通信を行って、当該シリアル通信での異常発生時に異常検出を行うことも可能である。

或いは、制御部３１及び３２の外部要素として、同様の異常検出信号Ｓａｂ１，Ｓａｂ２を系選択部６０に対して出力する異常検出部が配置されてもよい。この場合には、異常検出部は、制御部３１及び３２から送信される信号をモニターし、故障等によって当該信号の送信が途絶えた場合に異常と判断して異常検出信号Ｓａｂ１，Ｓａｂ２を出力する構成とすることが可能である。

異常検出部を制御部３１及び３２の外部要素として設ける場合には、当該異常検出部は、電力変換装置の内部に配置されるのみならず、電力変換装置の外部に配置されて、電力変換装置の外部から制御部３１，３２の異常監視を行ってもよい。この際には、異常検出信号Ｓａｂ１，Ｓａｂ２は、電力変換装置の外部から入力されて、系選択部６０へ入力されることになる。

尚、図１では、電力変換器５０の個数ｎについて、ｎ≧２の例を説明したが、本実施の形態に係る電力変換装置の構成は、電力変換器５０の個数（ｎ）を限定することなく実現することが可能である。即ち、図１の構成において、ｎ＝１としても、制御部３１及び３２の並列動作によって制御部の冗長性を確保した上で、制御部３１又は３２に単一故障が発生しても、電力変換器５０（ｎ＝１）による負荷５への所望の電力供給を継続することが可能である。

又、本実施の形態に係る制御部の冗長構成のためには、最低限２個の制御部（制御部３１，３２）の配置が必要であるが、制御部を更に設けて、３個以上の制御部（Ｊ個）を並列動作させる構成とすることも可能である。この場合にも、系選択部６０によってＪ個の制御部のうちの１個を選択し、かつ、制御選択部２１及び出力選択部４０が、系選択部６０からの指示（選択信号ＳＬＧ）に従って、Ｊ個の制御部のうちの１個の制御部からの制御信号ＣＳＧ及び駆動信号ＤＳＧを選択的に出力することで、同様の冗長構成を実現することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示による技術的範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。

１Ａ～１Ｄ 電力変換装置
２ 電力バス、３ センサ、５ 負荷、１１～１ｍ，１１１～１１３，１２１，１２３，１ｍ１～１ｍ３ Ａ／Ｄコンバータ、２１～２ｍ，２１１～２１３，２ｋ１～２ｋ３，２ｍ１～２ｍ３ 制御選択部、３１，３２ 制御部、３５ 信号処理系、４０，４０１～４０ｎ 出力選択部、５０，５０１～５０ｎ 電力変換器、６０ 系選択部、６１，６２ エッジ検出回路、６５ ラッチ回路、７０ 異常検出信号線、８０ 制御装置、１５１～１５４，７０１～７０６，７１１～７１６ 信号線、３１０ 加算部、３１１～３１３，３５５ 乗算部、３２１～３２３，３５０ 減算部、３３１～３３３ 絶対値算出部、３４０ 最大値抽出部、３４５ セレクタ、７１０，７２０ 異常検出部、ＣＳＧ 制御信号、ＣＬＫ 基本クロック信号、Ｄｘ 検出値（デジタル値）、ＤＳＧ 駆動信号、Ｄｓｍ 合算値、Ｄｘ１～Ｄｘ３ デジタル値、ＳＬＧ 選択信号、Ｓａｂ１，Ｓａｂ２ 異常検出信号。

Claims (8)

1. 駆動信号に応じて動作することで負荷に供給される電力を発生するｎ個（ｎ：自然数）の電力変換器と、
   前記電力変換器からのアナログ検出値をデジタル値に変換するアナログデジタル変換器がＬ個（Ｌ：３以上の自然数）並列配置された冗長構成を有する信号変換部と、
   並列動作する第１及び第２の制御部とを備え、
   前記第１及び第２の制御部の各々は、前記アナログデジタル変換器からの前記デジタル値を用いて前記駆動信号を生成し、
   前記第１及び第２の制御部の異常検出結果に応じて、前記第１及び第２の制御部の一方を選択する系選択部と、
   前記ｎ個の電力変換器にそれぞれ対応して設けられるｎ個の出力選択部とを更に備え、
   各前記出力選択部は、前記第１及び第２の制御部の両方から前記駆動信号を受けるとともに、前記第１及び第２の制御部のうちの前記系選択部によって選択された一方の制御部からの前記駆動信号を、前記ｎ個の電力変換器のうちの対応する１つの電力変換器に対して出力する、電力変換装置。
2. 前記第１及び第２の制御部の各々は、前記アナログデジタル変換器の制御信号を生成し、
   前記電力変換装置は、
   前記第１及び第２の制御部の両方から前記制御信号を受けるとともに、前記一方の制御部からの前記制御信号を前記信号変換部に対して出力する制御選択部を更に備える、請求項１記載の電力変換装置。
3. 前記アナログ検出値は、ｍ個（ｍ：２以上の自然数）検出され、
   前記信号変換部及び前記制御選択部は、前記ｍ個のアナログ検出値の各々に対応して配置される、請求項２記載の電力変換装置。
4. 前記アナログ検出値は、ｍ個（ｍ：２以上の自然数）検出され、
   前記信号変換部は、前記ｍ個のアナログ検出値にそれぞれ対応してｍ個設けられ、
   前記制御選択部は、前記ｍ個よりも少ないｋ個（ｋ：ｍ未満の自然数）設けられ、
   前記ｋ個の制御選択部のうちの少なくとも一部は、複数の前記信号変換部に対して共通の前記制御信号を出力する、請求項２記載の電力変換装置。
5. 前記電力変換装置は、
   前記第１及び第２の制御部の間に接続された、少なくとも三重冗長の第１の信号線及び第２の信号線を更に備え、
   前記第１の制御部は、第１の矩形波信号を前記第１の信号線に出力し、
   前記第２の制御部は、第２の矩形波信号を前記第２の信号線に出力し、
   前記第１の制御部は、前記第１の信号線の信号波形の多数決処理で得られた前記第１の矩形波信号と、前記第２の信号線の信号波形の多数決処理で得られた前記第２の矩形波信号との位相比較に基づいて、前記第２の制御部との同期制御を行うとともに前記第２の制御部の異常を検出し、
   前記第２の制御部は、前記第２の信号線の信号波形の多数決処理で得られた前記第２の矩形波信号と、前記第１の信号線の信号波形の多数決処理で得られた前記第１の矩形波信号との位相比較に基づいて、前記第１の制御部との同期制御を行うとともに前記第１の制御部の異常を検出する、請求項１～４のいずれか１項に記載の電力変換装置。
6. 前記電力変換装置は、
   前記第１及び第２の制御部の間に接続された、少なくとも三重冗長の第１の信号線、第２の信号線、第３の信号線、及び、第４の信号線を更に備え、
   前記第１の制御部は、第１の矩形波信号を前記第１の信号線に出力するとともに、第１の矩形波信号よりも高周波数の第２の矩形波信号を前記第２の信号線に出力し、
   前記第２の制御部は、第３の矩形波信号を前記第３の信号線に出力するとともに、第１の矩形波信号よりも高周波数の第４の矩形波信号を前記第４の信号線に出力し、
   前記第１の制御部は、前記第１の信号線の信号波形の多数決処理で得られた前記第１の矩形波信号と、前記第３の信号線の信号波形の多数決処理で得られた前記第３の矩形波信号との位相比較に基づいて、前記第２の制御部との同期制御を行うとともに、前記第２の信号線の信号波形の多数決処理で得られた前記第２の矩形波信号と、前記第４の信号線の信号波形の多数決処理で得られた前記第４の矩形波信号との位相比較に基づいて前記第２の制御部の異常を検出し、
   前記第２の制御部は、前記第３の信号線の信号波形の多数決処理で得られた前記第３の矩形波信号と、前記第１の信号線の信号波形の多数決処理で得られた前記第１の矩形波信号との位相比較に基づいて、前記第１の制御部との同期制御を行うとともに、前記第４の信号線の信号波形の多数決処理で得られた前記第４の矩形波信号と、前記第２の信号線の信号波形の多数決処理で得られた前記第２の矩形波信号との位相比較に基づいて前記第１の制御部の異常を検出する、請求項１～４のいずれか１項に記載の電力変換装置。
7. 前記系選択部は、前記第１の制御部の異常検出有無に応じて異なるレベルに設定される第１の異常検出信号と、前記第２の制御部の異常検出有無に応じて異なるレベルに設定される第２の異常検出信号とに基づいて、前記一方の制御部を選択し、
   前記系選択部による前記一方の制御部の選択の切り替えは、前記第１又は第２の異常検出信号のレベルが変化するタイミングで実行される、請求項１～６のいずれか１項に記載の電力変換装置。
8. 前記第１及び第２の制御部の各々は、前記信号変換部に対応して設けられた信号処理部を含み、
   前記信号処理部は、Ｌ個の前記アナログデジタル変換器からのＬ個の前記デジタル値を受けるとともに、当該Ｌ個のデジタル値のうちの、前記Ｌ個のデジタル値の平均値との差分が小さい方から２個以上（Ｌ－１）個以下のデジタル値を抽出して、当該抽出したデジタル値の平均値を出力し、
   前記第１及び第２の制御部の各々は、前記信号処理部が出力した前記平均値を用いて、前記駆動信号を生成するための制御演算処理を実行する、請求項１～７のいずれか１項に記載の電力変換装置。

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