JP2014236252A - 撮像装置 - Google Patents

Abstract

【課題】 フレームレートに影響を与えることなくアクチュエータ等の影響によるノイズを軽減させることが可能となる撮像装置を提供すること。【解決手段】 光電変換を行う複数の画素が行列状に配列された画素部、および前記画素部から信号線に画素のリセットレベルと信号レベルの読み出しを行う機能を含む画素信号読み出し部、および前記画素信号読み出し部の読み出しタイミングを制御するタイミング制御部を有し、前記画素信号読み出し部は画素の列配列に対応して読み出したアナログ信号をデジタル信号に変換する列並列型ＡＤＣ（Ａｎａｌｏｇ ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ）部を有する固体撮像素子と、前記画素信号読み出し部の読み出しタイミングを変更するタイミング変更手段と、前記画素信号読み出し部の動作時に発生するノイズの周波数情報を記憶する記憶手段とを備え、前記ノイズ周波数情報に応じて、画素信号読み出し部の読み出しタイミングおよびＡＤ変換の分解能（ビット数）を決定する。【選択図】図１

Description

本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子およびカメラシステムに関するものである。

近年、携帯電話やＰＤＡなどの電子機器では、その機器本来の機能に加え撮影機能を有するタイプが増加している。このような撮影機能付きの電子機器では、カメラモジュールと呼ばれる小型の撮像装置が搭載されている。また撮影機能を主機能とするデジタルカメラ、ビデオカメラ等の撮像装置においても、今なお小型化が進んでいる。

上記カメラモジュールなどの小型の撮像装置は、ズームレンズ、フォーカスレンズ、手ぶれ補正機構等の複数の光学部品からなる光学系と、ズーム調整等のために光学部品を移動させるアクチュエータと、光学系により結像された被写体像を光電変換することで画像信号を生成する撮像素子とを備える。撮像素子としては、ＣＣＤセンサやＣＭＯＳセンサなどのイメージセンサが代表的である。

従来、レンズ駆動のためのアクチュエータとして、ＰＷＭ駆動方式のステッピングモータを用いた場合、イメージセンサから出力される画像信号にノイズがのってしまうという問題があった。特に撮像素子としてＣＭＯＳセンサを用いると、ＣＭＯＳセンサとステッピングモータとの物理的な距離が近い場合、ステッピングモータから発生するノイズ（電磁波）が、空間的にＣＭＯＳセンサの出力に被ってしまうことがある。これは、フォトダイオードに蓄積された電荷を画素単位で電圧に変換して信号を読み出す、というＣＭＯＳセンサ特有の動作に起因している。ノイズを発生させないためには、ＣＭＯＳセンサとステッピングモータとの物理的な距離を遠ざけることが根本対策となる。

ところがカメラモジュールや小型の撮像装置では、小型化の要求に応えるためには、光学部品等の駆動対象物を駆動させるステッピングモータと、ステッピングモータからのノイズに弱いＣＭＯＳセンサとの距離を近くせざるを得ない場合も多い。

そのため、撮像素子から電荷情報を読み出すタイミングで、アクチュエータのＰＷＭ駆動周波数を変更することにより、アクチュエータの駆動によって発生する磁気が撮像素子の出力信号に影響を与えることを抑える技術が提案されている（特許文献１参照）。

また、カメラ本体にレンズ駆動用アクチュエータのＰＷＭ駆動周波数がｆであるレンズユニットが装着された場合に、撮像素子のノイズ成分読み込みタイミングと信号成分読み込みタイミングの時間差を、アクチュエータのＰＷＭ駆動周波数ｆの逆数の整数倍となるように設定してノイズをキャンセルする技術が提案されている（特許文献２参照）。

特開2012-28841号公報 特開2010-50636号公報

しかしながら、前記特許文献１に記載の技術では、ＰＷＭ駆動周波数のみを変更すると、アクチュエータが発振するなどして所望の動作に支障が生じる可能性があるため、ＰＷＭ駆動周波数を変更した場合にはアクチュエータのサーボ特性も同時に変更する必要がある。また撮像素子の駆動モードによって異なるＰＷＭ駆動周波数を設定する場合には、それぞれのＰＷＭ駆動周波数に対応するサーボ特性をあらかじめ知っておく必要があるため、撮像装置の開発過程において多大な検討負荷を発生させることになる。

また前記特許文献２に記載の技術では、ノイズ周波数によっては、ノイズをキャンセルするために必要な時間が水平同期期間よりも長くなってしまうことが考えられる。ノイズキャンセルを優先して水平同期期間を長くするとフレームレートが低下することになる。

そこで本発明の目的は、フレームレートに影響を与えることなくアクチュエータ等の影響によるノイズを軽減させることが可能となる撮像装置を提供することである。

上記目的を達成するために、本発明は、光電変換を行う複数の画素が行列状に配列された画素部、および前記画素部から信号線に画素のリセットレベルと信号レベルの読み出しを行う機能を含む画素信号読み出し部、および前記画素信号読み出し部の読み出しタイミングを制御するタイミング制御部を有し、前記画素信号読み出し部は画素の列配列に対応して読み出したアナログ信号をデジタル信号に変換する列並列型ＡＤＣ（Ａｎａｌｏｇ ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ）部を有する固体撮像素子と、前記画素信号読み出し部の読み出しタイミングを変更するタイミング変更手段と、前記画素信号読み出し部の動作時に発生するノイズの周波数情報を記憶する記憶手段とを備え、前記ノイズ周波数情報に応じて、画素信号読み出し部の読み出しタイミングおよびＡＤ変換の分解能（ビット数）を決定することを特徴とする。

本発明によれば、フレームレートに影響を与えることなくアクチュエータ等の影響によるノイズを軽減させることが可能となる撮像装置を提供することが出来る。

本発明の実施形態にかかわる撮像装置の構成を示すブロック図である。 ＣＭＯＳイメージセンサの画素回路の一例を示す図である。 図２に示した回路の出力波形を示す模式図である。 ノイズ周期が長い場合に、ＡＤ変換の分解能（ビット数）を変更せずにノイズの影響をキャンセルしようとする動作の説明図である。 ノイズ周期が長い場合に、ＡＤ変換の分解能（ビット数）を変更してノイズの影響をキャンセルする動作の説明図である。 ノイズ周期が短い場合に、ＡＤ変換の分解能（ビット数）を変更せずにノイズの影響をキャンセルしようとする動作の説明図である。 ノイズ周期が短い場合に、ＡＤ変換の分解能（ビット数）を変更してノイズの影響をキャンセルする動作の説明図である。

［実施例１］
以下に、本発明の好ましい実施の形態を、添付の図面に基づいて詳細に説明する。図１は、本発明の実施形態にかかわる撮像装置１００の構成を示すブロック図である。

撮像装置１００は、デジタルカメラやデジタルビデオカメラ等であり、撮影レンズ１０により得られる被写体像を撮像素子１４の撮像面に結像させて撮像する。

撮影レンズ１０は、不図示の複数のレンズからなり、焦点距離を変更するズーム機構と、焦点位置を移動させるフォーカス機構と、手ぶれ補正を行うための手ぶれ補正機構を有している。撮影レンズ１０と撮像素子１４との間には、絞り機能を備えるシャッター１２が設けられている。

撮像素子１４は、光学像を電気信号に変換する光電変換手段である。撮像素子としては、ＣＣＤセンサやＣＭＯＳセンサなどのイメージセンサが代表的である。Ａ／Ｄ変換器１６は、撮像素子１４のアナログ信号出力をデジタル信号に変換する。なお最近の撮像素子では、Ａ／Ｄ変換器を内蔵したタイプのものもある。

タイミング発生回路１８は、撮像素子１４、Ａ／Ｄ変換器１６、Ｄ／Ａ変換器２６にクロック信号や制御信号を供給する。また、タイミング発生回路１８は、メモリ制御回路２２及びシステム制御回路５０により制御される。

画像処理回路２０は、Ａ／Ｄ変換器１６からのデータ又はメモリ制御回路２２からのデータに対して所定の画素補間処理や色変換処理を行う。また、画像処理回路２０によって画像の切り出し、拡大処理を行うことで電子ズーム機能が実現される。さらに、画像処理回路２０は、撮像した画像データを用いて所定の演算処理を行う。この演算処理により得られた演算結果に基づいてシステム制御回路５０が露光制御手段４０、フォーカス制御手段４２に対して制御を行う。例えば、システム制御回路５０は、ＴＴＬ（スルー・ザ・レンズ）方式のＡＦ（オートフォーカス）処理、ＡＥ（自動露出）処理、ＥＦ（フラッシュプリ発光）処理を行っている。

メモリ制御回路２２は、Ａ／Ｄ変換器１６、タイミング発生回路１８、画像処理回路２０、画像表示メモリ２４、Ｄ／Ａ変換器２６、メモリ３０、圧縮・伸長回路３２を制御する。Ａ／Ｄ変換器１６が出力したデジタルデータは、画像処理回路２０、メモリ制御回路２２を介して、又は、Ａ／Ｄ変換器１６から直接メモリ制御回路２２を介して、画像表示メモリ２４又はメモリ３０に書き込まれる。

画像表示部２８は、ＴＦＴ−ＬＣＤ（Thin Film Transistor-Liquid Crystal Display）等から成り、画像表示メモリ２４に書き込まれた表示用の画像データをＤ／Ａ変換器２６を介して表示する。画像表示部２８を用いて撮像した画像データを逐次表示すれば、電子ファインダ機能を実現することが可能である。

メモリ３０は、撮影した静止画像や動画像を格納する記憶部であり、所定枚数の静止画像や所定時間の動画像を格納するのに十分な記憶量を備えている。これにより、複数枚の静止画像を連続して撮影する連写撮影やパノラマ撮影の場合にも、高速かつ大量の画像書き込みをメモリ３０に対して行うことが可能となる。また、メモリ３０は、システム制御回路５０の作業領域としても使用することが可能である。

圧縮・伸長回路３２は、適応離散コサイン変換（ＡＤＣＴ：Adaptive Discrete Cosine Transform）等により画像データの圧縮伸長を行う。圧縮・伸長回路３２は、メモリ３０に格納された画像を読み込んで圧縮処理又は伸長処理を行い、処理を終えたデータをメモリ３０に書き込む。

露光制御手段４０は、シャッター１２を制御し、撮像した画像データを画像処理回路２０で所定の演算を行い、得られた演算結果に基づいて、ＡＥ（自動露出）処理を行っている。また、露光制御手段４０は、フラッシュ４８と連携してフラッシュ４８の調光を行うフラッシュ調光機能も有する。

フォーカス制御手段４２は、システム制御回路５０を介して撮影レンズ１０のフォーカシング動作を制御する。これら露光制御手段４０及びフォーカス制御手段４２は、ＴＴＬ方式を用いて制御されている。すなわち、撮影光学系を介して撮像した画像データを画像処理回路２０によって演算した演算結果に基づき、システム制御回路５０が露光制御手段４０、フォーカス制御手段４２に対して制御を行う。

ズーム制御手段４４は、撮影レンズ１０のズーミングを制御する。

手ぶれ補正制御手段４６は、撮影レンズ１０の手ぶれ補正制御を行う。

フラッシュ４８は、暗い場所などで光量を補うために発光を行う閃光発光部であり、ＡＦ補助光の投光機能、フラッシュ調光機能も有する。

システム制御回路５０は、撮像装置１００全体を制御する制御部である。

メモリ５２は、システム制御回路５０の動作用の定数、変数、プログラム等を記憶する。

表示部５４は、システム制御回路５０でのプログラムの実行に応じて、文字、画像、音声等を用いて動作状態やメッセージ等を表示する。表示部５４は、撮像装置１００の操作部近辺の視認し易い位置に単数又は複数設置され、例えばＬＣＤ（Liquid Crystal Display）やＬＥＤ（Light Emitting Diode）、発音素子等の組み合わせにより構成されている。表示部５４の表示内容のうち、ＬＣＤ等に表示するものとしては、シングルショット／連写撮影表示、セルフタイマー表示、圧縮率表示、記録画素数表示、記録枚数表示、残撮影可能枚数表示、シャッタスピード表示、絞り値表示、露出補正表示等がある。

また、フラッシュ表示、赤目緩和表示、マクロ撮影表示、ブザー設定表示、時計用電池残量表示、電池残量表示、エラー表示、複数桁の数字による情報表示、記録媒体２００及び２１０の着脱状態表示、通信Ｉ／Ｆ動作表示、日付・時刻表示等もＬＣＤ等に表示する。表示部５４はＬＣＤ等であれば、画像表示部２８と共用することも可能である。

不揮発性メモリ５６は、電気的に消去・記録可能な不揮発性記憶手段であり、例えばＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）等が用いられる。

モードダイアルスイッチ６０、シャッタスイッチ６２，６４及び操作部７０は、システム制御回路５０の各種の動作指示を入力するための操作手段である。これらは、スイッチやダイアル、タッチパネル、視線検知によるポインティング、音声認識装置等の単数又は複数の組み合わせで構成される。

電源制御手段８０は、電池検出回路、ＤＣ−ＤＣコンバータ、通電するブロックを切り換えるスイッチ回路等により構成されている。

コネクタ８２および８４は、撮像装置１００の内部と電池収容部に収容された電池又はＡＣアダプター等の電源８６とを接続する。

電源８６は、アルカリ電池やリチウム電池等の一次電池やＮｉＣｄ電池やＮｉＭＨ電池、Ｌｉ電池等の二次電池、ＡＣアダプター等である。

インターフェース９０は、記録媒体２００との接続を仲介する。

コネクタ９２は、記録媒体２００との接続を行う。

記録媒体２００は、メモリカードやハードディスク等である。

近年、ＣＣＤイメージセンサに代わる固体撮像素子として、ＣＭＯＳイメージセンサが注目を集めている。

一般的にＣＣＤイメージセンサでは、ＣＣＤ画素の製造に専用プロセスを必要とし、またその動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要があるためシステムが複雑化する。ＣＭＯＳイメージセンサが注目を集めている理由の１つとして、ＣＭＯＳイメージセンサがこれらの問題を克服している点が挙げられる。

また別の理由として、高速読み出しが可能である点が挙げられる。

ＣＣＤイメージセンサの電荷を読み出すには、バケツリレーによって電荷を増幅器に転送する必要があり、そのため信号を読み出すのにある程度の時間が必要になる。

これに対して、ＣＭＯＳイメージセンサは各画素に増幅器を持ち合わせており、その出力は画素アレイ中のある１行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。さらにＡＤ変換器を内蔵し、ＬＶＤＳインターフェースを採用することによって、ＣＣＤイメージセンサと比較して格段に速く信号を読み出すことが出来る。

以下に一般的なＣＭＯＳイメージセンサの動作について図面を用いて詳細に説明する。

図２（ａ）は、４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素回路の一例を示す図である。

画素回路１１０は、光電変換素子としてのフォトダイオード１１１、転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４トランジスタを能動素子として有する。

フォトダイオード１１１は、入射光をその光量に応じた量の電荷に光電変換する。

転送トランジスタ１１２は、フォトダイオード１１１とフローティングディフュージョンＦＤとの間に接続されており、転送制御線Ｔｘを通じてそのゲート（転送ゲート）に駆動信号が与えられることで、光電変換素子であるフォトダイオード１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。

リセットトランジスタ１１３は、電源ラインＶＤＤとフローティングディフュージョンＦＤとの間に接続されており、リセット制御線ＲＳＴを通してそのゲートにリセット信号が与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＶＤＤの電位にリセットする。

フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。

そして、選択制御線ＳＥＬを通して制御信号が選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出力する。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し回路に出力される。

実際の信号読み出し時には、リセットトランジスタ１１３をオンしてフローティングディフュージョンＦＤをリセットし、リセットトランジスタ１１３をオフし、そのときのフローティングディフュージョンＦＤの電圧を増幅トランジスタ１１４、選択トランジスタ１１５を通して出力する。このときの出力をＰ相出力とする。

次に、転送トランジスタ１１２をオンして、フォトダイオード１１１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、そのときのフローティングディフュージョンＦＤの電圧を増幅トランジスタ１１４で出力する。このときの出力をＤ相出力とする。

これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。

このような列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し回路の最も進んだ形態の１つが、列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Ａｎａｌｏｇ ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ）と略す）を備え、デジタル信号として画素信号を取り出すタイプである。

図２（ｂ）は、列並列型ＡＤＣの構成例を示すブロック図である。

画素回路１１０は、図２（ａ）に示したそれと同じ物である。ＡＤＣ１２０は、比較器（コンパレータ）１２１と、カウンタ１２２と、ラッチ１２３から構成されている。

比較器１２１は、ＤＡＣ１２４により生成されるランプ波形である参照電圧Ｖｓｌｏｐと、行線毎に画素回路から垂直信号線を経由して得られるアナログ信号Ｖｓｌとを比較する。カウンタ１２２は、この比較時間をカウントする。ラッチ１２３は、カウント結果を保持する。

このＡＤＣ１２０は垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。

各ラッチ１２３の出力は水平転送線１２５に接続され、例えばＬＶＤＳ方式にてデジタル画像信号が出力される。

図３は、図２に示した回路の出力波形を示す模式図である。

ＡＤＣ１２０においては、垂直信号線に読み出されたアナログ信号（電位Ｖｓｌ）は、列毎に配置された比較器１２１で参照電圧Ｖｓｌｏｐと比較される。参照電圧Ｖｓｌｏｐは、ある傾きを持った線形に変化するランプ波形から構成される。このとき、比較器１２１と同様に列毎に配置されたカウンタ１２２が動作しており、ランプ波形のある電位Ｖｓｌｏｐとカウンタ値が一対一の対応を取りながら変化することで、垂直信号線の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。

参照電圧Ｖｓｌｏｐの変化は、電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)でカウントすることでデジタル値に変換するものである。そして、アナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器１２１の出力が反転し、カウンタ１２２の入力クロックを停止し、ＡＤ変換が完了する。

Ｐ相期間においてアナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わると（等しくなると）、比較器１２１の出力は“Ｈ”レベルから“Ｌ”レベルに反転する。そして、この比較器１２１の極性反転を受けて、カウンタ１２２はカウント動作を停止して、ラッチ１２３はＰ相出力（ΔＶ）に対応するカウント値を保持する。次に、Ｄ相期間においてアナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わると、比較器１２１の出力は“Ｈ”レベルから“Ｌ”レベルに反転する。そして、この比較器１２１の極性反転を受けて、カウンタ１２２はカウント動作を停止して、ラッチ１２３は出力信号に対応するカウント値を保持する。

この出力信号は、Ｄ相期間で比較器１２１が極性反転した時のＤ相出力からＰ相出力（ΔＶ）を差し引いた値である。これにより、Ｄ相出力とＰ相出力との差分である出力信号を得ることができる。

ＣＭＯＳイメージセンサを用いたカメラシステムにおいては、レンズ駆動のためのアクチュエータの駆動部等から発生された磁気が、図２に示す出力信号線等にノイズとして加わってしまう場合がある。具体的には、任意の駆動デバイスがＰＷＭ駆動している場合、駆動デバイスのコイルから発生する磁束が画素電荷情報の信号線を貫通する。これにより信号線内で電磁誘導による磁気が発生し、画素電荷情報の信号線にノイズが発生する。

列並列ＡＤＣ搭載固体撮像素子は水平方向１ライン分のＡＤ変換を同時に行うため、このノイズが加わると水平方向１ライン分の全ての信号にノイズの影響が生じてしまう。このとき、画像としては横筋状のノイズとして表れるため、視覚的にもノイズの影響が目立ち、画質の低下が生じてしまう。

前述のとおり画像信号はＤ相出力とＰ相出力の差分として出力されるため、これを利用して本実施形態ではＰ相出力とＤ相出力において同レベルのノイズを乗せることで、ノイズの影響を画像信号から除去し、この横筋状のノイズの発生を抑止するようにしている。

本実施形態では、Ｐ相とＤ相に同じようにノイズが生じるようにＡＤ変換のタイミングを変更することでこれらのノイズを除去する。

図３中に示すノイズ波形Ｎは、一例としてアクチュエータの駆動によるノイズを示している。図３（ａ）の場合は、Ｐ相出力のタイミングとＤ相出力のタイミングとでノイズ波形のレベル（位相）が異なるため、Ｐ相出力とＤ相出力との差分にはノイズの影響が大きく含まれてしまう。

そこで、図３（ｂ）に示すようにＤ相出力のタイミングをずらすことによって、ノイズ波形のレベル（位相）を一致させる。すなわち、「Ｐ相出力のタイミングとＤ相出力のタイミングの時間差」をノイズ周期の整数倍に一致させる。そうすればノイズがＰ相出力とＤ相出力に与える影響は同相となるため、Ｐ相出力とＤ相出力との差分をとると、ノイズの影響をキャンセルすることが出来る。

しかしながら、ノイズ周波数によっては必ずしも都合のよい「Ｐ相出力のタイミングとＤ相出力のタイミングの時間差」を選択出来るとは限らない。ノイズをキャンセルすることを優先させようとすると、信号処理に必要な時間が長くなってしまい、フレームレートを低下させてしまう場合がある。

そこで本実施形態では、ノイズ周波数に応じて「Ｐ相出力のタイミングとＤ相出力のタイミングの時間差」を変更する場合に、必要があればＡＤ変換の分解能（ビット数）を同時に変更する。例えば、ビット数を1ビット減らせばＡＤ変換のカウント時間が半分になるため、信号処理時間の増加を抑制することが出来る。そのため、フレームレートを低下させることなく、ノイズの影響をキャンセル出来るＰ相出力のタイミングとＤ相出力のタイミングに設定することで、画像に記録されるノイズを軽減させることが出来る。

以下に、ＡＤ変換の分解能（ビット数）を変更してノイズの影響をキャンセルする具体的な方法について詳細に説明する。

図４はノイズ周期が長い場合に、ＡＤ変換の分解能（ビット数）を変更せずにノイズの影響をキャンセルしようとする動作の説明図である。「Ｐ相出力のタイミングとＤ相出力のタイミングの時間差」をノイズ周期に一致させると、ノイズの影響をキャンセルすることは出来るのだが、水平同期期間内に信号処理が終わらないため、このままでは次の水平同期期間の信号処理を行うことが出来ない。水平同期期間を延ばして信号処理時間を確保しようとすると、フレームレートが低下してしまう。

図５はノイズ周期が長い場合に、ＡＤ変換の分解能（ビット数）を変更してノイズの影響をキャンセルする動作の説明図である。ノイズ周期は図４に示すものと同じである。本実施形態では、参照電圧Ｖｓｌｏｐの傾きを倍にしてＡＤ変換のビット数を1ビット減らしている。カウンタクロックの周波数は変わらないのでＡＤ変換のカウントに必要な時間が半分で済むようになる。

そのため水平同期期間内に信号処理が終了し、フレームレートを低下させることなくノイズの影響をキャンセルすることが出来る。なおここではＡＤ変換のビット数を1ビット減らすと説明したが、必要に応じて2ビット以上減らすようにしても良い。

図６はノイズ周期が短い場合に、ＡＤ変換の分解能（ビット数）を変更せずにノイズの影響をキャンセルしようとする動作の説明図である。「Ｐ相出力のタイミングとＤ相出力のタイミングの時間差」をノイズ周期に一致させたいのだが、信号処理のために最低限必要な時間よりもノイズ周期が短いため、ノイズ周期に合わせることが出来ない。「Ｐ相出力のタイミングとＤ相出力のタイミングの時間差」をノイズ周期の2倍に合わせてもノイズの影響をキャンセルすることが出来るのだが、それでは図４の場合と同様に水平同期期間から信号処理時間がはみ出してしまい、フレームレートを維持することが出来なくなってしまう。

図７はノイズ周期が短い場合に、ＡＤ変換の分解能（ビット数）を変更してノイズの影響をキャンセルする動作の説明図である。ノイズ周期は図６に示すものと同じである。本実施形態では、参照電圧Ｖｓｌｏｐの傾きを倍にしてＡＤ変換のビット数を1ビット減らしている。カウンタクロックの周波数は変わらないのでＡＤ変換のカウントに必要な時間が半分で済むようになる。

そのため信号処理に最低限必要な時間と比較してノイズ周期の方が長くなるため、「Ｐ相出力のタイミングとＤ相出力のタイミングの時間差」をノイズ周期に一致させることが可能となり、ノイズの影響をキャンセルすることが出来る。なおここではＡＤ変換のビット数を1ビット減らすと説明したが、必要に応じて2ビット以上減らすようにしても良い。

ＡＤ変換の分解能を下げる（ビット数を減らす）ということは、少なからず画質を劣化させる要因となる可能性がある。そのため、高速連写や動画などのフレームレートを低下させたくない動作モードでのみ、ＡＤ変換の分解能（ビット数）を変更するようにしても良い。あるいはISO感度が高い場合など、ノイズの影響が大きい条件においてのみ、ＡＤ変換の分解能（ビット数）を変更するようにしても良い。

以上説明したように本実施形態によれば、ＡＤ変換の分解能（ビット数）を変更することによりＡＤ変換のカウント時間を減らし信号処理時間の増加を抑制するようにしたため、フレームレートを低下させることなく、ノイズの影響をキャンセル出来るＰ相出力のタイミングとＤ相出力のタイミングに設定し画像に記録されるノイズを軽減させることが出来る。

１４ 撮像素子
１８ タイミング発生回路
３０ メモリ
５０ システム制御回路
５６ 不揮発性メモリ
８０ 電源制御手段
１１０ 画素回路
１２０ アナログ−デジタル変換装置

Claims (4)

1. 光電変換を行う複数の画素が行列状に配列された画素部、および前記画素部から信号線に画素のリセットレベルと信号レベルの読み出しを行う機能を含む画素信号読み出し部、および前記画素信号読み出し部の読み出しタイミングを制御するタイミング制御部を有し、前記画素信号読み出し部は画素の列配列に対応して読み出したアナログ信号をデジタル信号に変換する列並列型ＡＤＣ（Ａｎａｌｏｇ ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ）部を有する固体撮像素子と、
   前記画素信号読み出し部の読み出しタイミングを変更するタイミング変更手段と、
   前記画素信号読み出し部の動作時に発生するノイズの周波数情報を記憶する記憶手段とを備え、
   前記ノイズ周波数情報に応じて、画素信号読み出し部の読み出しタイミングおよびＡＤ変換の分解能（ビット数）を決定することを特徴とする撮像装置。
2. 光電変換を行う複数の画素が行列状に配列された画素部、および前記画素部から信号線に画素のリセットレベルと信号レベルの読み出しを行う機能を含む画素信号読み出し部、および前記画素信号読み出し部の読み出しタイミングを制御するタイミング制御部を有し、前記画素信号読み出し部は画素の列配列に対応して読み出したアナログ信号をデジタル信号に変換する列並列型ＡＤＣ（Ａｎａｌｏｇ ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ）部を有する固体撮像素子と、
   前記画素信号読み出し部の読み出しタイミングを変更するタイミング変更手段と、
   前記画素信号読み出し部の動作時に発生するノイズの周波数情報を記憶する記憶手段とを備え、
   前記ノイズ周波数情報に応じて、画素信号読み出し部の読み出しタイミングを決定するとともにＡＤ変換の分解能を下げる（ビット数を減らす）ことを特徴とする撮像装置。
3. 前記画素信号読み出し部は、撮像装置の動作モードに応じて、ＡＤ変換の分解能を下げる（ビット数を減らす）ことを特徴とする請求項２に記載の撮像装置。
4. 前記画素信号読み出し部は、撮像装置のISO感度に応じて、ＡＤ変換の分解能を下げる（ビット数を減らす）ことを特徴とする請求項２に記載の撮像装置。