JP2016082509A - 抵抗型ｄａコンバータ - Google Patents

Abstract

【課題】従来の抵抗型ＤＡコンバータよりも高分解能かつ低面積の抵抗型ＤＡコンバータを提供することを目的とする。
【解決手段】スイッチＳＷ及び抵抗Ｒを各々複数含むＡビット出力の第１抵抗型ＤＡコンバータ１２と、第１抵抗型ＤＡコンバータ１２の所定電圧出力部に接続され、かつスイッチＳＷ及び抵抗Ｒを各々複数含むＢビットの第２抵抗型ＤＡコンバータ１４と、第１抵抗型ＤＡコンバータ１２の出力と第２抵抗型ＤＡコンバータ１４の出力との間に接続されたコンデンサＣと、第１抵抗型ＤＡコンバータ１２及び第２抵抗型ＤＡコンバータ１４の各々のスイッチＳＷを制御する制御回路１６と、を備える。
【選択図】図１

Description

本発明は、デジタル信号をアナログ値に変換して出力するＤＡ（デジタル・アナログ）コンバータに関する。

抵抗型ＤＡコンバータとしては、例えば、抵抗ストリング型ＤＡコンバータや、はしご型ＤＡコンバータ等が一般的に知られている。

例えば、特許文献１では、抵抗ストリング型のＤＡコンバータを用いた回路が提案されている。具体的には、抵抗ストリング型のＤＡコンバータ回路本体とは別に、電源電圧に依存しない安定化基準電圧を発生する基準電圧発生回路が設けられている。この基準電圧発生回路の出力端子が非反転入力端子に、ＤＡコンバータ回路本体の抵抗ストリングの中心端子が反転入力端子にそれぞれ接続され、出力端子がＤＡコンバータ回路本体の正側電源端子に接続された演算増幅器が設けられている。演算増幅器の作用により、コンバータ回路本体に電源電流が供給されると同時に、中心端子の電圧が安定化基準電圧 に設定されている。

特開平０７−１７０１８８号公報

しかしながら、特許文献１に記載のような抵抗型ＤＡコンバータでは、Ａビット（Ａは自然数）のデジタル信号をアナログ値に変換して出力するためには、２のＡ乗個の抵抗及びスイッチが必要となるため回路面積が大きくなる。

本発明は、上記事実を考慮して成されたもので、従来の抵抗型ＤＡコンバータよりも高分解能かつ低面積の抵抗型ＤＡコンバータを提供することを目的とする。

上記目的を達成するために請求項１に記載の発明は、スイッチ及び抵抗を各々複数含むＡビット（Ａは自然数）の抵抗型の第１ＤＡコンバータと、前記第１ＤＡコンバータの所定電圧出力部に接続され、かつスイッチ及び抵抗を各々複数含むＢビット（Ｂは自然数）の抵抗型の第２ＤＡコンバータと、前記第１ＤＡコンバータの出力と前記第２ＤＡコンバータの出力との間に接続されたコンデンサと、前記第１ＤＡコンバータ及び前記第２ＤＡコンバータの各々のスイッチを制御する制御部と、を備えている。

請求項１に記載の発明によれば、第１ＤＡコンバータは、抵抗及びスイッチを各々複数備えて、Ａビットのデジタル信号がアナログ値に変換される。

また、第２ＤＡコンバータは、第１ＤＡコンバータの所定電圧出力部に接続され、抵抗及びスイッチを各々複数備えて、Ｂビットのデジタル信号がアナログ値に変換される。

コンデンサは、第１ＤＡコンバータの出力と第２ＤＡコンバータの出力との間に接続されている。

そして、制御部は、第１ＤＡコンバータ及び第２ＤＡコンバータの各々のスイッチを制御する。

このように構成することで、従来の抵抗型ＤＡコンバータよりも高分解能かつ低面積の抵抗型ＤＡコンバータを実現することができる。

例えば、請求項４に記載のように、前記第１ＤＡコンバータの最小電圧を出力する最小電圧出力部を所定電圧出力部とする場合には、（Ａ＋Ｂ）ビットのデジタル信号をアナログ値に変換できる。すなわち、第２ＤＡコンバータの０Ｖの電圧を選択するスイッチをオンし、かつ第１ＤＡコンバータの取り出したい電圧を出力するスイッチをオンする。その後、第１ＤＡコンバータのスイッチをオフすることで、コンデンサと出力間に電荷をサンプルホールドさせることができる。よって、続いて第２ＤＡコンバータの取り出したい電圧を選択するスイッチをオンすることで、サンプルホールドされた電荷に、第２ＤＡコンバータの取り出したい電圧が加算されるので、（Ａ＋Ｂ）ビットのデジタル信号をアナログ値に変換できる。

なお、請求項２に記載の発明のように、所定電圧出力部と第２ＤＡコンバータとの間に接続され、出力誤差を抑制する高インピーダンスのアンプを更に備えるようにしてもよいし、請求項３に記載の発明のように、第１ＤＡコンバータの出力とコンデンサの第１ＤＡコンバータの接続端とに接続され、出力誤差を抑制する高インピーダンスの出力用アンプを更に備えるようにしてもよい。

また、請求項５に記載の発明のように、第１ＤＡコンバータ及び第２ＤＡコンバータは、抵抗ストリング型、及びはしご型の少なくとも一方の型式のＤＡコンバータを適用するようにしてもよい。

以上説明したように本発明によれば、従来の抵抗型ＤＡコンバータよりも高分解能かつ低面積の抵抗型ＤＡコンバータを提供することができる、という効果がある。

本発明の実施形態に係る抵抗型ＤＡコンバータの概略構成を示す図である。 本発明の実施形態に係る抵抗型ＤＡコンバータの制御回路で行われる処理の流れの一例を示すフローチャートである。 一般的な抵抗ストリング型のＤＡコンバータの構成例を示す図である。

以下、図面を参照して本発明の実施の形態の一例を詳細に説明する。図１は、本発明の実施形態に係る抵抗型ＤＡコンバータの概略構成を示す図である。なお、本実施形態では、抵抗型のＤＡコンバータの一例として抵抗ストリング型のＤＡコンバータを２つ組み合わせた例を説明するが、抵抗ストリング型に限るものではない。例えば、はしご型のＤＡコンバータを２つ組み合わせるようにしてもよいし、抵抗ストリング型とはしご形のＤＡコンバータを組み合わせるようにしてもよい。また、２つではなく、３つ以上組み合わせるようにしてもよい。

本実施形態に係る抵抗型ＤＡコンバータ１０は、図１に示すように、第１抵抗型ＤＡコンバータ１２、第２抵抗型ＤＡコンバータ１４、コンデンサＣ、２つのアンプＡＭＰ１、ＡＭＰ２、及び制御回路１６を備えている。

第１抵抗型ＤＡコンバータ１２及び第２抵抗型ＤＡコンバータ１４は、上述のように、各々抵抗ストリング型のコンバータを適用した例を示す。

第１抵抗型ＤＡコンバータ１２は、複数の抵抗Ｒ及び複数のスイッチＳＷを備えている。複数の抵抗Ｒは直列に接続され、直列接続の一端が電源Ｖｃｃに接続されて他端が接地されている。また、直列接続された複数の抵抗Ｒの各接続点には、スイッチＳＷの一端が各々接続されている。本実施形態では、第１抵抗型ＤＡコンバータ１２は、Ａビット（Ａは自然数、図１では２ビットの例を示す）とされ、２のＡ乗個の抵抗Ｒ及びスイッチＳＷを有する。なお、第１抵抗型ＤＡコンバータ１２の複数の抵抗Ｒの大きさは、各々同じ大きさが好ましいが、制御が煩雑化するが異なる大きさの抵抗を用いることも可能である。また、図１では、第１抵抗型ＤＡコンバータ１２は２ビットの例を示すが、上述のようにＡビットの場合には、２のＡ乗個の抵抗Ｒ及びスイッチＳＷを各々備えて、２のＡ乗個の抵抗Ｒを直列に接続し、直列接続の一端に電源Ｖｃｃを接続して他端を接地すればよい。また、直列接続された２のＮ乗個の抵抗Ｒの各接続点に、スイッチＳＷの一端を各々接続すればよい。

また、第１抵抗型ＤＡコンバータ１２の各々のスイッチＳＷの他端は、出力誤差を抑制する高入力インピーダンスのアンプＡＭＰ２の＋入力に接続されており、複数のスイッチＳＷのオンオフにより、アンプＡＭＰ２から出力される電圧が変化する。なお、アンプＡＭＰ２の−入力は出力に接続されている。

また、第１抵抗型ＤＡコンバータ１２の最小の電圧を出力するポイントには、出力誤差を抑制する高入力インピーダンスのアンプＡＭＰ１の＋入力が接続されている。アンプＡＭＰ１の出力側には、第２抵抗型ＤＡコンバータ１４が接続されており、第１抵抗型ＤＡコンバータ１２の最小の電圧が第２抵抗型ＤＡコンバータ１４のリファレンス電圧とされている。なお、アンプＡＭＰ１の−入力は出力に接続されている。

一方、第２抵抗型ＤＡコンバータ１４は、第１抵抗型ＤＡコンバータ１２と同様に、複数の抵抗Ｒ及び複数のスイッチＳＷを備えている。複数の抵抗Ｒは直列に接続され、直列接続の一端がアンプＡＭＰ１の＋入力に接続されて他端が接地されている。また、直列接続された複数の抵抗Ｒの各接続点には、スイッチＳＷの一端が各々接続されている。本実施形態では、第２抵抗型ＤＡコンバータ１４は、Ｂビット（Ｂは自然数、図１では２ビットの例を示す）とされ、２のＢ乗個の抵抗Ｒ及びスイッチＳＷを有する。なお、第２抵抗型ＤＡコンバータ１４の複数の抵抗Ｒの大きさも、同じ大きさが好ましいが、制御が煩雑化するが異なる大きさの抵抗を用いることも可能である。また、第２抵抗型ＤＡコンバータ１４の抵抗Ｒは、第１抵抗型ＤＡコンバータ１２の抵抗Ｒと同じ抵抗値でもよいし、異なる抵抗値でもよい。また、図１では、第２抵抗型ＤＡコンバータ１２は２ビットの例を示すが、上述のようにＢビットの場合には、２のＢ乗個の抵抗Ｒ及びスイッチＳＷを各々備えて、２のＢ乗個の抵抗Ｒを直列に接続し、直列接続の一端に電源Ｖｃｃを接続して他端を接地すればよい。また、直列接続された２のＢ乗個の抵抗Ｒの各接続点に、スイッチＳＷの一端を各々接続すればよい。

また、第２抵抗型ＤＡコンバータ１４の各々のスイッチＳＷの他端は、コンデンサＣの一端に接続されている。コンデンサＣの他端は、アンプＡＭＰ２の＋入力に接続されており、第２抵抗型ＤＡコンバータ１４の複数のスイッチＳＷのオンオフにより、出力される電圧が変化する。

制御回路１６は、第１抵抗型ＤＡコンバータ１２及び第２抵抗型ＤＡコンバータ１４の各々のスイッチＳＷを制御することにより、デジタル信号をアナログ値に変換する。すなわち、制御回路１６は、外部から入力されるデジタル信号に応じて第１抵抗型ＤＡコンバータ１２及び第２抵抗型ＤＡコンバータ１４の各々のスイッチＳＷを制御することにより、デジタル信号をアナログ値に変換する。

続いて、本発明の実施形態に係る抵抗型ＤＡコンバータ１０の回路動作について説明する。

まず、デジタル信号を上位Ａビットと下位Ｂビットに分けて、上位Ａビットに対応する第１抵抗型ＤＡコンバータ１２の取り出したい電圧を出力する第１抵抗型ＤＡコンバータ１２のスイッチＳＷをオンにしてアンプＡＭＰ２に入力する。このとき、第２抵抗型ＤＡコンバータ１４の０Ｖの電圧を出力する第２抵抗型ＤＡコンバータ１４のスイッチＳＷ（図１中の最下段のスイッチＳＷ）をオンしてコンデンサＣに印加しておく。なお、このときのアンプＡＭＰ２の出力は、第１抵抗型ＤＡコンバータ１２の取り出したい電圧となる。

次に、第１抵抗型ＤＡコンバータ１２のオンしたスイッチＳＷをオフしてコンデンサＣとアンプＡＭＰ２の入力間に第１抵抗型ＤＡコンバータ１２の出力電圧をサンプルホールドさせる。このときのアンプの出力は、第１抵抗型ＤＡコンバータ１２の取り出したい電圧となり、電圧変化はない。

続いて、第２抵抗型ＤＡコンバータ１４の出力を０Ｖから、デジタル信号の下位Ｂビットに対応する取り出したい電圧を出力するように第２抵抗型ＤＡコンバータ１４のスイッチＳＷを切替える。これにより、電荷保存の法則により、コンデンサＣとアンプＡＭＰ２との間にサンプルホールドされた電荷に第２抵抗型ＤＡコンバータ１４の取り出したい電圧が加算される。すなわち、（Ａ＋Ｂ）ビットのＤＡのアナログ電圧が出力されることになる。

次に、上述のように構成された本発明の実施形態に係る抵抗型ＤＡコンバータ１０の制御回路１６で行われる具体的な処理について説明する。図２は、本発明の実施形態に係る抵抗型ＤＡコンバータ１０の制御回路１６で行われる処理の流れの一例を示すフローチャートである。なお、図２の処理は、例えば、制御回路１６にデジタル信号が入力された場合に開始する。

制御回路１６にデジタル信号が入力されると、ステップ１００では、第２抵抗型ＤＡコンバータ１４の０Ｖを選択するスイッチＳＷをオンするように制御回路１６が第２抵抗型ＤＡコンバータ１４のスイッチＳＷを制御してステップ１０２へ移行する。

ステップ１０２では、デジタル信号に応じて第１抵抗型ＤＡコンバータ１２の取り出したい電圧のスイッチＳＷをオンするように制御回路１６が第１抵抗型ＤＡコンバータ１２のスイッチＳＷを制御してステップ１０４へ移行する。

ステップ１０４では、第１抵抗型ＤＡコンバータ１２のスイッチＳＷをオフするように制御回路１６が第１抵抗型ＤＡコンバータ１２のスイッチＳＷを制御する。これによって、上述したように、コンデンサＣとアンプＡＭＰ２との間に、第１抵抗型ＤＡコンバータ１２の出力電圧がサンプルホールドされる。

ステップ１０６では、デジタル信号に応じて第２抵抗型ＤＡコンバータ１４の取り出したい電圧のスイッチＳＷをオンするように制御回路１６が第２抵抗型ＤＡコンバータ１４のスイッチＳＷを制御する。すなわち、上述したように、電荷保存の法則により、コンデンサＣとアンプＡＭＰ２との間にサンプルホールドされた電荷に第２抵抗型ＤＡコンバータ１４の取り出したい電圧が加算される。従って、（Ａ＋Ｂ）ビットのＤＡのアナログ電圧が出力される。

ステップ１０８では、ＤＡ変換終了か否か制御回路１６が判定する。該判定は、変換対象のデジタル信号があるか否かを判定し、該判定が否定された場合にはステップ１００に戻って上述の処理を繰り返し、判定が肯定されたところで一連の処理を終了する。

ここで、比較例として一般的な抵抗ストリング型のＤＡコンバータについて説明する。図３は、一般的な抵抗ストリング型のＤＡコンバータの構成例を示す図である。

一般的な抵抗ストリング型のＤＡコンバータ５０は、図３に示すように、複数の抵抗Ｒが直列に接続されて、該直列接続の一端にリファレンス電圧としての電源Ｖｃｃが接続され、他端が接地されている。

また、直列接続された複数の抵抗Ｒの各接続点には、スイッチＳＷの一端が各々接続されてリファレンス電圧を分圧して取り出すようになっている。また、スイッチＳＷの他端には、出力に低抵抗負荷が接続された場合にＤＡ出力精度の誤差となるため、出力誤差を抑制する高入力インピーダンスのアンプＡＭＰが接続されている。

そして、ＳＷ制御回路５２がデジタル信号に応じて各スイッチＳＷのオンオフを制御することによってデジタル信号をアナログ値に変換する。

このような抵抗ストリング型ＤＡコンバータ５０では、例えば、Ａビット（Ａは正の整数）のＤＡ出力を実現するためには、２のＡ乗個の抵抗Ｒ及びスイッチＳＷが必要となる。

これに対して、本実施形態に係る抵抗型ＤＡコンバータ１０は、複数の抵抗型ＤＡコンバータ（本実施形態では、第１抵抗型ＤＡコンバータ１２及び第２抵抗型ＤＡコンバータ１４）とコンデンサＣで構成することにより、抵抗Ｒの数を削減することができる。また、抵抗Ｒの数を削減することができることにより、回路面積を低減することができる。

例えば、１０ビットの一般的な抵抗ストリング型ＤＡコンバータでは、上述したように、２の１０乗個、すなわち１０２４個の抵抗が必要となる。一方、本実施形態では、第１抵抗型ＤＡコンバータ１２と第２抵抗型ＤＡコンバータ１４をそれぞれ５ビットとした場合には、２の５乗個×２個、すなわち６４個の抵抗Ｒで実現することができる。従って、抵抗Ｒの数が９３％減となり、面積も９３％減となる。また、抵抗Ｒの数を削減することができるので、スイッチＳＷも同様に削減することができ、回路面積を低減することができる。さらに、スイッチＳＷの数が削減されることにより、制御回路１６の構成も簡素化することができ、制御回路１６の面積も低減することができる。

また、抵抗配置数削減による面積低減により素子間の距離が離れることによるばらつきが低減されて抵抗のペア性が向上し、ＤＡ出力精度の向上を図ることができる。

さらに、従来のＤＡコンバータは電圧取り出しの際に、（１）スイッチＳＷオン→（２）スイッチＳＷオン（この時同時に（１）スイッチＳＷオフ）というように連続したスイッチＳＷオン動作となり、（１）スイッチＳＷと（２）スイッチＳＷの同時オン状態が存在する。この時、（１）スイッチＳＷオンによる出力と（２）スイッチＳＷオンによる出力が短絡し、それが出力のヒゲとなる。しかし、本実施形態では、第１抵抗型ＤＡコンバータ１２の取り出し電圧の選択が、スイッチＳＷをオン→オフ→オンのように分割されている。すなわち、第１抵抗型ＤＡコンバータ１２のスイッチＳＷをオン→オフ（第２抵抗型ＤＡコンバータ１４のスイッチＳＷをオン）→第１抵抗型ＤＡコンバータ１２の次の電圧を取り出すスイッチＳＷをオンのように分割されている。これにより、高分解能ＤＡ出力の精度低下及び変換速度低下の原因となる出力のグリッジ（出力のヒゲ）が原理的に発生しないため、精度及び変換速度の向上を図ることができる。

なお、上記の実施形態では、第１抵抗型ＤＡコンバータ１２の最小の電圧を出力するポイントにアンプＡＭＰ１を介して第２抵抗型ＤＡコンバータ１４を接続するようにしたが、これに限るものではない。出力ビット数の減少や制御が煩雑となるが、他の電圧を出力するポイントに第２抵抗型ＤＡコンバータ１４を接続するようにしてもよい。

また、上記の実施形態では、アンプＡＭＰ１及びアンプＡＭＰ２を設けて、出力誤差を抑制する構成としたが、これに限るものではない。例えば、抵抗Ｒの選定や制御が煩雑化するが、アンプＡＭＰ１及びアンプＡＭＰ２の少なくとも一方を省略した構成としてもよい。

また、本発明は、上記に限定されるものでなく、上記以外にも、その主旨を逸脱しない範囲内において種々変形して実施可能であることは勿論である。

１０ 抵抗型ＤＡコンバータ
１２ 第１抵抗型ＤＡコンバータ
１４ 第２抵抗型ＤＡコンバータ
１６ 制御回路
Ｒ 抵抗
ＳＷ スイッチ
Ｃ コンデンサ
ＡＭＰ１、ＡＭＰ２ アンプ

Claims (5)

1. スイッチ及び抵抗を各々複数含むＡビット（Ａは自然数）の抵抗型の第１ＤＡコンバータと、
   前記第１ＤＡコンバータの所定電圧出力部に接続され、かつスイッチ及び抵抗を各々複数含むＢビット（Ｂは自然数）の抵抗型の第２ＤＡコンバータと、
   前記第１ＤＡコンバータの出力と前記第２ＤＡコンバータの出力との間に接続されたコンデンサと、
   前記第１ＤＡコンバータ及び前記第２ＤＡコンバータの各々のスイッチを制御する制御部と、
   を備えた抵抗型ＤＡコンバータ。
2. 前記所定電圧出力部と前記第２ＤＡコンバータとの間に接続され、出力誤差を抑制する高インピーダンスのアンプを更に備えた請求項１に記載の抵抗型ＤＡコンバータ。
3. 前記第１ＤＡコンバータの出力と前記コンデンサの前記第１ＤＡコンバータの接続端とに接続され、出力誤差を抑制する高インピーダンスの出力用アンプを更に備えた請求項１又は請求項２に記載の抵抗型ＤＡコンバータ。
4. 前記所定電圧出力部は、前記第１ＤＡコンバータの最小電圧を出力する最小電圧出力部である請求項１〜３の何れか１項に記載の抵抗型ＤＡコンバータ。
5. 前記第１ＤＡコンバータ及び前記第２ＤＡコンバータは、抵抗ストリング型、及びはしご型の少なくとも一方の型式のＤＡコンバータである請求項１〜４の何れか１項に記載の抵抗型ＤＡコンバータ。