JP6485163B2 - 半導体素子の製造方法 - Google Patents

Description

本開示は、半導体素子の製造方法に関する。

従来から、窒化物半導体を用いた半導体レーザは、ブルーレイディスク（ＢＬＵ―ＲＡＹ ＤＩＳＣ：登録商標）等の光ディスク用途、露光用途、バイオ関連の励起用光源、プロジェクタ用光源、光通信用途など幅広い用途がある。
特に、半導体レーザを露光用途やバイオ関連、光通信用途等に利用するためには、単一モードの光を出射させるとともに、迷光を生じないファーフィールドパターン（ＦＦＰ）を得ることが強く求められている。
そのために、半導体レーザの製造工程において、Ｌ字状及びＴ字状等の形状の冶具を利用して、適所に不透光膜などの被覆膜を形成する方法が提案されている（特許文献１等）。

特開２００５−１０１４５７号公報

本開示は、被覆膜を、効率的に、適所に精度よく形成することができる半導体素子の製造方法を提供することを目的とする。

本開示は以下の発明を含む。
（１）（ａ）第１の積層断面を有する半導体積層体を準備し、
（ｂ）少なくとも第１の面の側に凸部を備える冶具を準備し、
（ｃ）前記凸部が、前記第１の積層断面から離間した状態で、該第１の積層断面の一部領域を覆うように、前記冶具を前記半導体積層体に設置し、
（ｄ）前記凸部に覆われた領域を含む前記第１の積層断面の上にレジスト膜を形成し、
（ｅ）前記凸部をマスクとして該レジスト膜を露光及び現像して、前記凸部に覆われた領域以外の領域から前記レジスト膜を除去し、
（ｆ）前記レジスト膜を含む前記第１の積層断面の上に第１膜を形成し、
（ｇ）前記レジスト膜を除去して、前記第１膜をパターン形成することを含む半導体素子の製造方法。
（２）（ａ）第１の積層断面を有する半導体積層体を準備し、
（ｂ）少なくとも第１の面の側に凸部を備える冶具を準備し、
（ｃ）前記凸部が、前記第１の積層断面から離間した状態で、該第１の積層断面の一部領域を覆うように、前記冶具を前記半導体積層体に設置し、
（ｄ）前記凸部に覆われた領域を含む前記第１の積層断面の上にレジスト膜を形成し、
（ｅ’）前記凸部をマスクとして該レジスト膜を露光及び現像して、前記凸部に覆われた領域から前記レジスト膜を除去し、
（ｆ）前記レジスト膜を含む前記第１の積層断面の上に第１膜を形成し、
（ｇ）前記レジスト膜を除去して、前記第１膜をパターン形成することを含む半導体素子の製造方法。

被覆膜を、効率的に、適所に精度よく形成することができる半導体素子の製造方法を提供することができる。このような膜は、例えば、単一モードの光を出射させ、迷光を生じないファーフィールドパターンを得るために形成される。

本開示の半導体素子の製造方法によって用いられる半導体積層体と冶具との概略分解斜視図である。 本開示の半導体素子の製造方法で用いる冶具を説明するための要部の概略斜視図である。 本開示の半導体素子の製造方法で用いる別の冶具を説明するための要部の概略斜視図である。 本開示の半導体素子の製造方法で用いるさらに別の冶具を説明するための要部の概略斜視図である。 実施形態１で製造される半導体素子の横断面図である。 実施形態１の半導体素子の製造方法を説明するための縦断面工程図である。 図４Ａの次の縦断面工程図である。 図４Ｂの次の縦断面工程図である。 図４Ｃの次の縦断面工程図である。 図４Ｄの次の縦断面工程図である。 実施形態１で製造された半導体素子のＦＦＰを示すグラフである。 比較のために製造された半導体素子のＦＦＰを示すグラフである。 実施形態２の半導体素子の製造方法を説明するための縦断面工程図である。 図６Ａの次の縦断面工程図である。 図６Ｂの次の縦断面工程図である。 変形例１の半導体素子の製造方法で用いる冶具を説明するための要部の概略縦断面図である。 変形例２の半導体素子の製造方法で用いる冶具を説明するための要部の概略縦断面図である。 変形例３の半導体素子の製造方法で用いる冶具を説明するための要部の概略縦断面図である。

以下、本開示の実施の形態について適宜図面を参照して説明する。ただし、以下に説明する半導体素子は、本開示の技術思想を具体化するためのものであって、特定的な記載がない限り、本開示を以下のものに限定しない。また、一の実施の形態、実施例において説明する内容は、他の実施の形態、実施例にも適用可能である。
各図面が示す部材の大きさや位置関係等は、説明を明確にするため、誇張していることがある。

本開示の半導体素子の製造方法は、主として、半導体積層体の準備、冶具の準備、冶具の半導体積層体への設置、レジスト膜の形成、レジスト膜の露光及び現像、第１膜の形成、レジスト膜の除去の各種工程を含む。
半導体素子は、通常、複数をウェハ単位にて一括で製造されることから、本開示の半導体素子の製造方法は、ウェハを複数の棒状に分割し、いわゆるバー状態となった半導体積層体において、半導体積層体の第１の積層断面（例えば、共振器端面となる劈開面）の適所に、より簡素化されたフォトリソグラフィ工程を行って、第１膜をパターン形成する方法である。

このような製造方法を利用することにより、例えば、半導体レーザの共振器端面の迷光発生部分のみに、簡便に、かつ高い再現性で、精度よく、傷及び／又はダメージを導入することなく、第１膜を形成することができる。そして、共振器端面の意図しない部位には、極力、第１膜が成膜されないように制御することができる。これによって、例えば、半導体レーザのファーフィールドパターン形状が良好な単一モードのレーザ光を得ることが可能となる。

〔Ａ：半導体積層体の準備〕
まず、半導体積層体を形成する。
半導体積層体は、半導体素子を構成する部材であり、例えば、レーザ素子、発光ダイオード等の発光素子を構成する部材であることが好ましく、レーザ素子を構成する部材であることがより好ましい。通常、バー状態の半導体積層体をさらに分割し、半導体素子を得る。レーザ素子の場合は、例えば、劈開によりバー状態の半導体積層体を形成し、その後、劈開面と交差する方向に切断することで個片化する。

半導体積層体は、通常、複数の半導体層を積層して形成する。
半導体積層体の材料は、特に限定されず、例えば、Ｉｎ_XＡｌ_YＧａ_1-X-YＮ（０≦Ｘ、０≦Ｙ、Ｘ＋Ｙ≦１）等の窒化物半導体材料等が挙げられる。
例えば、第１導電型半導体層、活性層及び第２導電型半導体層をこの順に積層して構成することが好ましい。第１導電型半導体層及び第２導電型半導体層のいずれか一方をｎ型とし、他方をｐ型とすることができる。第１導電型半導体層及び第２導電型半導体層は、単層構造であってもよいし、積層構造であることが好ましい。活性層は、量子効果が生ずる薄膜に形成された単一量子井戸構造及び多重量子井戸構造のいずれでもよい。

ｎ型半導体層及びｐ型半導体層の例を以下に示す。例えば、第１のｎ型半導体層はＡｌ_xＧａ_1-xＮ（０≦ｘ≦０．５）、好ましくはＡｌ_xＧａ_1-xＮ（０＜ｘ≦０．３）であり、クラッド層として機能させることができる。第２のｎ型半導体層はＡｌ_xＧａ_1-xＮ（０≦ｘ≦０．３）によって形成することができ、光ガイド層として機能させることができる。活性層は、少なくともＩｎを含有している一般式Ｉｎ_xＡｌ_yＧａ_1-x-yＮ（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）を有することが好ましく、活性層を量子井戸構造で形成することにより、発光効率を向上させることができる。ｐ型半導体層は、活性層側から、第１のｐ型半導体層としてｐ型不純物を含有したＡｌ_xＧａ_1-xＮ（０≦ｘ≦０．５）とすることが好ましく、ｐ側電子閉じ込め層として機能させることができる。第２のｐ型半導体層は、Ａｌ_xＧａ_1-xＮ（０≦ｘ≦０．３）、第３のｐ型半導体層は、ｐ型不純物を含有したＡｌ_xＧａ_1-xＮ（０＜ｘ≦０．５）で形成することができる。第３のｐ型半導体層は、クラッド層として機能させることができる。第４のｐ型半導体層は、ｐ型不純物を含有したＡｌ_xＧａ_1-xＮ（０≦ｘ≦１）で形成することができる。

これらの半導体積層体は、通常、窒化物半導体等による半導体層成長用の基板上に、例えば、ＭＯＣＶＤ法、ＭＢＥ法等の気相成長法等の公知の方法によって形成することが好ましい。ただし、半導体素子では、半導体層成長用の基板の一部又は全部が除去されていてもよい。基板は半導体でなくてもよいが、典型的には、ＧａＮ基板等の窒化物半導体基板が窒化物半導体成長用として用いられる。

（第１の積層断面）
半導体積層体は、第１の積層断面を有するように形成する。ここでの第１の積層断面は、半導体積層体の積層面に交差する方向に切断された面であればよい。例えば、活性層を含むレーザ素子構造を備えている場合は、第１の積層断面は、半導体レーザ素子の共振器端面に相当する面であることが好ましい。特に、光出射側の端面であることが好ましい。
第１の積層断面は、当該分野で公知の方法を利用して形成することができる。例えば、劈開、レーザダイシング、ブレードダイシング等が挙げられる。レーザ素子を形成する場合はなかでも劈開が好ましい。ブレードブレイク、ローラーブレイク等のブレイク方法を併用することもできる。また、反応性イオンエッチング（ＲＩＥ）、反応性イオンビームエッチング（ＲＩＢＥ）、電子サイクロトロン（ＥＣＲ）型エッチング、イオンビームエッチング等のドライエッチングや、ウェットエッチングにより、割断用の溝を形成するか、完全に分離させる方法を用いることもできる。

第１の積層断面を有する半導体積層体の形状は限定されないが、通常、図１に示すように、バー状、つまり、四角柱であることが好ましく、特に、直方体又はこれに近似する形状であることが好ましい。この場合、第１の積層断面１１ａに隣接して４つの面が配置することとなり、かつ、第１の積層断面１１ａに対面する積層断面が配置することとなる。この積層断面を、以下第２の積層断面１１ｂと記載することがある。また、第１の積層断面１１ａに隣接する４つの面のうち、積層面に相当する面を主面１１Ｍと記載し、その反対側の面を裏面１１Ｒと記載することがある。例えば、後述するように、リッジが形成される半導体積層体１１の面、言い換えると、第２導電型半導体層の表面を主面と呼ぶ。また、第１導電型半導体層に近い面を裏面と呼ぶ。さらに、第１の積層断面１１ａに隣接する４つの面のうち、積層断面を露出する２つの面を側面１１Ｓと記載することがある。

第１の積層断面の形成は、半導体積層体を形成した直後に行ってもよいが、後述するように、リッジの形成、第１保護膜の形成、電極の形成、第２保護膜の形成、パッド電極の形成、半導体層成長用の基板の研磨又は除去等のいずれかの工程を任意の順序で行った後に行ってもよい。
また、レーザ素子であれば共振器端面に保護膜及び／又は反射膜を形成することが好ましい。この場合、第１の積層断面の形成後において、冶具の半導体積層体への設置の前に、第１の積層断面に保護膜及び／又は反射膜を形成することが好ましい。第２の積層断面も同様に、冶具の半導体積層体への設置の前に、保護膜及び／又は反射膜を形成することが好ましい。第１の積層断面が光出射側の共振器端面であれば、第１の積層断面の側が、第２の積層断面の側よりも反射率が低くなるように保護膜及び／又は反射膜を形成する。

（リッジの形成）
半導体積層体は、レーザ素子を形成する場合には、その主面にストライプ状のリッジを有することが好ましい。リッジは、例えば、特定の方向（例えば、第１の方向）に延伸する形状であることが好ましい。リッジは、具体的には、１μｍ〜１００μｍ程度の幅、さらに１μｍ〜７０μｍ程度の幅が好ましい。その高さ（リッジ形成時のエッチングの深さ）は、第２導電型半導体層を構成する層の膜厚、材料等によって適宜調整することができ、例えば、０．１μｍ〜２μｍ程度が挙げられる。その長さは、１００μｍ〜２ｍｍ程度が好ましい。リッジは、長さ方向においてすべて同じ幅でなくてもよいし、その側面が垂直であっても、テーパー状であってもよい。

リッジは、半導体積層体の主面、例えば、第２導電型半導体層の表面に、マスクパターンを形成し、このマスクパターンをマスクとしてエッチングすることにより形成することができる。マスクパターンは、フォトリソグラフィ及びエッチング工程等の公知の方法によって、レジスト、ＺｒＯ₂及びＳｉＯ₂等の絶縁膜を用いて形成することができる。第２導電型半導体層が窒化物半導体層の場合には、エッチングは、Ｃｌ₂、ＣＣｌ₄、ＳｉＣｌ₄、ＢＣｌ₃等のような塩素系のガスを用いる反応性イオンエッチング（ＲＩＥ）法が好ましい。

（第１保護膜の形成）
半導体積層体は、その主面に第１保護膜を有することが好ましい。第１保護膜は、少なくともリッジの上面において開口を有することが好ましい。開口の端部は、リッジ側面の上方に位置していてもよい。

第１保護膜は、例えば、Ｓｉ、Ａｌ、Ｚｒ、Ｔｉ、Ｎｂ、Ｔａ等の酸化物又は窒化物等の単層又は積層膜によって形成することができる。典型的には絶縁性の材料が選択される。第１保護膜の膜厚は、特に限定されるものではなく、例えば、１０ｎｍ〜２μｍ程度が好ましく、１０ｎｍ〜５００ｎｍ程度がより好ましい。

第１保護膜は、例えば、上述したリッジの形成の際に利用したマスクパターンをそのまま存在させた状態で、半導体層上に第１保護膜を構成する材料膜を形成し、その後、マスクパターン上に存在する第１保護膜を構成する材料膜と、マスクパターンとを除去することによって形成することができる。これらの除去は、マスクパターンを剥離液で溶解除去することでパターニングするリフトオフ法を利用することができる。

（電極の形成）
電極は、リッジの少なくとも上面及び側面を含む領域に形成する。ここでの電極の材料は特に限定されず、例えば、Ｎｉ、Ｒｈ、Ｃｒ、Ａｕ、Ｗ、Ｐｔ、Ｔｉ、Ａｌ等の金属又は合金、Ｚｎ、Ｉｎ、Ｓｎ、Ｍｇから選択される少なくとも１種を含む導電性酸化物、具体的にはＺｎＯ、Ｉｎ₂Ｏ₃、ＳｎＯ₂、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＧＺＯ（Ｇａｌｌｉｕｍ-ｄｏｐｅｄ Ｚｉｎｃ Ｏｘｉｄｅ）等の単層膜又は多層膜が挙げられる。導電層の厚みは特に限定されるものではなく、用いる材料等により適宜調整することができ、通常、半導体素子の電極として機能し得る厚みであればよい。例えば、０．５μｍ〜１μｍ程度が挙げられる。

電極は、リッジの全上面に形成していなくてもよいが、リッジがストライプ状である場合には、その上面の略全領域に形成することが好ましい。さらに、リッジの延長する方向に沿った２つの側面の略全領域に形成してもよい。

電極は、例えば、上述した材料を成膜し、フォトリソグラフィでレジストマスクを所望の形状にパターニングし、ウェット又はドライエッチングによって形成することができる。また、リフトオフ法等の公知の方法を利用してもよい。

さらに、半導体積層体の裏面側、つまり第１導電型半導体層に電気的に接続する電極を形成する。この電極は、半導体積層体の裏面の一部又は全面に、上記の電極材料と同様の材料を利用して形成することができる。また、半導体積層体が、導電性の半導体成長用の基板上に形成されている場合には、その基板の裏面に又はその基板を研磨又は除去して、その裏面の一部又は全面に形成してもよい。このような電極は、なかでも、Ｖ、Ｔｉ、Ｐｔ、Ａｕ等の金属からなる積層膜によって形成することが好ましい。

（第２保護膜の形成）
第２保護膜は、主として、半導体層の側面を保護するための膜であり、第１保護膜と同様の材料を利用することができる。第２保護膜は、例えば、半導体層の主面から側面にわたって配置することが好ましい。
第２保護膜は、少なくともリッジ上に形成された電極の上に開口が配置されるように、当該分野で公知の方法により形成することができる。
第２保護膜の膜厚は、特に限定されるものではなく、例えば、１００ｎｍ〜１０００ｎｍ程度が挙げられる。なお、第２保護膜は省略してもよいし、第１保護膜を半導体層の側面まで延長して第２保護膜の機能を兼ねるように形成してもよい。

（パッド電極の形成）
パッド電極は、主として、リッジ上に形成された電極に電気的に接続するように形成する。パッド電極は、上述した電極材料と同様の材料を利用して形成することができる。なかでも、パッド電極は、Ｎｉ、Ｔｉ、Ａｕ、Ｐｔ、Ｐｄ、Ｗ等の金属からなる積層膜によって形成することが好ましく、パッド電極の最表面はＡｕ層又はＡｕ合金層であることが好ましい。

（保護膜及び／又は反射膜の形成）
第１の積層断面に、又は、第１の積層断面及び第２の積層断面に、つまり、レーザ素子である場合の共振器端面に、保護膜及び／又は反射膜を形成することが好ましい。これらの膜は、共振器端面に接触するように形成することが好ましい。これらの膜を形成することにより、端面を保護することができ、また、光損失を最小限にとどめ、共振器内で光が増幅するための反射／往復を生じさせることができ、発光効率を向上させることができる。

反射膜としては、例えば、誘電体多層膜を用いる。誘電体多層膜は、屈折率の異なる誘電体膜を複数積層したものであり、互いに屈折率の異なる無機材料を交互に積層したものが好ましい。例えば、λ／４ｎ（λ：波長、ｎ：屈折率）の厚さで交互に積層することができる。誘電体多層膜の各層の種類及び厚さ等は、発振させようとするレーザ素子の波長に応じて適宜設定することができる。例えば、高屈折率側の材料として、ＴｉＯ₂、ＺｒＯ₂、ＨｆＯ₂、Ｓｃ₂Ｏ₃、Ｙ₂Ｏ₃、ＭｇＯ、Ａｌ₂Ｏ₃、Ｓｉ₃Ｎ₄、ＴｈＯ₂、Ｔａ₂Ｏ₅等が挙げられる。低屈折率側の材料として、ＳｉＯ₂、ＴｈＦ₄、ＬａＦ₃、ＭｇＦ₂、ＬｉＦ、ＮａＦ、Ｎａ₃ＡｌＦ₆等が挙げられる。これら高屈折率側の材料と、低屈折率側の材料とを数ｎｍ〜数μｍの厚さで数層〜数十層積層する。これらの組み合わせに限るものではなく、例えば、高屈折率側の材料として上げたものの中から比較的低屈折率の材料とそれよりも高屈折率の材料を組み合わせてもよい。

これらの膜は、例えば、蒸着、スパッタ等の気相成膜技術、浸漬等によって形成することができる。

〔Ｂ：冶具の準備〕
冶具は、半導体積層体を挟持及び／又は被覆して固定し、半導体製造プロセスを容易にするために用いる部材であり、少なくとも、半導体積層体に接触して固定する面を有する。例えば、図１及び図２Ａに示すように、半導体積層体１１の一面に接触する面を第１の面２０ａと記載する。
冶具の第１の面は、平坦な面であることが好ましい。第１の面は、半導体積層体の１つの積層面の平面形状に相当する大きさよりも小さくてもよいが、同等以上の大きさを有することが好ましい。
冶具は、その取り扱い及び保管等の観点から、小型かつシンプルな構成であることが好ましく、直方体又は立方体等の四角柱又はこれを組み合わせた形状であることが好ましい。

一実施形態では、図２Ａに示すように、冶具２０は、所定の面、例えば、第１の面２０ａの側に凸部２１を備える。凸部２１は、第１の面２０ａの端部、つまり、縁に接して配置されていることが好ましい。ただし、冶具は、凸部を１つのみならず、２以上備えていてもよい。
この場合、例えば、凸部２１の第１の面２０ａからの高さＨは、一実施形態では、上述した半導体積層体における第１の積層断面に隣接する面（主面）から、活性層の全部を被覆するのに十分な高さを有することが好ましい（図２Ｃの高さＨｂ、図４Ａの高さＨ参照）。言い換えると、第１導電型半導体層の第１の積層断面の一部を被覆しない高さを有することが好ましい。例えば、第２導電型半導体層の表面（つまり、リッジが配置された表面）から、活性層の全部を被覆し、さらに、第１導電型半導体層の一部又は全部を被覆する高さとすることがより好ましい。具体的には、高さＨは、５μｍ〜３５μｍ程度が挙げられ、１０μｍ〜２０μｍ程度が挙げられる。

他の実施形態では、凸部２１の第１の面２０ａからの高さＨは、上述した半導体積層体における第１の積層断面に隣接する面（裏面）から、活性層の全部を被覆しない高さを有することが好ましい（図２Ｃの高さＨａ、図６Ａの高さＨ参照）。言い換えると、第２導電型半導体層及び活性層の第１の積層断面を被覆しない高さを有することが好ましい。例えば、第１導電型半導体層の裏面（任意に、基板の裏面）から、第１導電型半導体層の一部のみ又は基板の一部のみを被覆する高さとすることがより好ましい。具体的には、基板を有する場合には、高さＨは、基板の厚みの半分以上、基板の厚みと同等以下が好ましく、例えば基板の厚みが８０μｍ〜１００μｍである場合には、４５μｍ〜９０μｍ程度が挙げられ、６０μｍ〜９０μｍ程度が好ましい。

凸部２１の幅Ｗは、冶具２０の第１の面２０ａの幅と同程度であることが好ましい。つまり、第１の面２０ａに凸部２１を有する冶具は、Ｌ形状の柱状が好ましい。
冶具の第１の面を含む部位及び凸部の厚みＴは、特に限定されるものではなく、適当な強度を確保できる程度でよい。第１の面を含む部位の厚みと凸部の厚みは異なっていてもよいが、同じであることが好ましい。凸部の厚みＴは、適度に薄くすることで後述する第１膜を形成する際に陰になりにくく、膜厚の制御が容易となるめ、凸部の厚みＴは、１０μｍ〜７０μｍ程度が好ましく、３０μｍ〜５０μｍ程度がさらに好ましい。冶具の材料は限定されず、Ｌ字状等に容易に加工し、適当な強度を確保できるものであれば、どのような材料によって形成されていてもよい。例えば、ＳＵＳ、シリコン等が挙げられる。

別の実施形態では、図２Ｂに示すように、冶具３０が凸部３１を有する点は、上述した冶具２０と同じであるが、第１の面３０ａの反対側の面である第２の面３０ｂ側の端部に段差部３０ｃを有している。この端部は、凸部３１が配置された第１の面３０ａの縁に対応する端部である。段差部３０ｃは、凸部３１の厚みＴよりも大きな厚みＴ２で切り欠かれている。具体的には、段差部３０ｃの厚みＴ２は、凸部３１の厚みと、後述する第１の積層断面との離間距離との合計厚みであることが好ましく、例えば、１３μｍ〜９０μｍ程度である。また、段差部３０ｃは、第１の面３０ａの厚みＴよりも小さな厚みＴ１で切り欠かれていることが好ましい。

さらに別の実施形態では、図２Ｃに示すように、冶具４０は、第１の面４０ａの側に凸部４１ａを有するとともに、第２の面４０ｂの側に凸部４１ｂを有していてもよい。つまり、この冶具４０は、Ｔ形状の柱状が好ましい。この場合、一方の凸部の高さＨａは、半導体積層体における第１の積層断面に隣接する面（主面）から、活性層の全部を被覆するのに十分な高さを有することが好ましく、他方の凸部の高さＨｂは、半導体積層体における第１の積層断面に隣接する面（裏面）から、活性層の全部を被覆しない高さを有することが好ましい。

なお、上述した冶具２０、３０と併用する冶具として、凸部及び段差部を有さない四角柱の第２冶具を用いてもよい。

〔Ｃ：冶具の半導体積層体への設置〕
冶具は、その凸部の一面が、半導体積層体の第１の積層断面の一部と対面するように設置する。この場合、凸部の一面は、第１の積層断面から離間した状態とする。このような配置とすることにより、冶具が半導体積層体の第１の積層断面に接触することによる第１の積層断面への傷又はダメージを最小限に止めることができる。ここでの離間は、当該分野で通常用いられるレジストが、凸部と第１の積層断面との間に侵入し得る程度に設定することが好ましい。具体的には、３μｍ〜２０μｍ程度が挙げられ、５μｍ〜１５μｍ程度が好ましい。

冶具の凸部の一面が対面する半導体積層体の第１の積層断面の大きさは、凸部の高さ及び幅によって適宜設定することができる。
一実施形態では、例えば、凸部の一面が対面する第１の積層断面の大きさは、半導体積層体の第１の積層断面の一方の導電型の半導体層の全厚みと、活性層の全厚みと、任意に、他方の導電型の半導体層の一部厚みとを被覆するような大きさとすることができ、具体的には、積層方向の長さの５〜４５％程度を被覆する大きさが挙げられ、１０〜２０％程度が好ましい。言い換えると、冶具の凸部が覆う半導体積層体の第１の積層断面は、リッジ上面から５μｍ〜３５μｍ程度が好ましく、１０μｍ〜２０μｍ程度がより好ましい。このような冶具の配置により、凸部が、第１の積層断面の一部領域（つまり、第１膜が形成される第１膜形成予定領域）以外の領域を覆うことができる。
この場合、冶具の第１の面を、半導体積層体の主面に接触するように固定することが好ましい。

他の実施形態では、例えば、半導体積層体の第１の積層断面の一方の導電型の半導体層の全厚み又は一部の厚み、任意に、半導体成長用の基板の全厚みを被覆するような大きさ、具体的には、積層方向の長さの４５〜９０％程度が挙げられ、６０〜９０％程度が好ましい。言い換えると、冶具の凸部が覆う半導体積層体の第１の積層断面は、半導体成長用の基板の裏面から４５μｍ〜９５μｍ程度が好ましく、６０μｍ〜９０μｍ程度がより好ましい。このような冶具の配置により、凸部が、第１の積層断面の一部領域（つまり、第１膜形成予定領域）を覆うことができる。
この場合、冶具の第１の面を、半導体積層体の裏面に接触するように固定することが好ましい。
なお、凸部が第１膜形成予定領域を覆うか、第１膜形成予定領域以外の領域を覆うかにより、後述するレジスト膜の露光及び現像の手法が異なる。

凸部を有する冶具を上述したように半導体積層体の主面及び裏面の一方に接触するように固定した場合、一実施形態では、同様の冶具を、半導体積層体の主面及び裏面の他方に配置して、冶具と半導体積層体とが交互に配列されるように設置してもよい。このように複数のセットを配列することにより、１回の一連工程でより多くの半導体素子の製造を実現することができ、製造効率が増大する。
特に、冶具の第２の面に段差部を有する冶具（図２Ｂ参照）を半導体積層体と交互に配列する場合には、その後の工程であるレジスト膜のパターニングを安定して行うことができ、つまり、レジスト膜の現像残りが生じにくくなり、また、冶具による第１膜の成膜の不具合の発生を低減することが可能となる。

別の実施形態では、凸部を有する冶具を上述したように半導体積層体の主面及び裏面の一方に接触するように固定し、凸部を有さない冶具を、半導体積層体の主面及び裏面の他方に接触するように配置してもよい。このような配置により、半導体積層体の裏面又は主面に、レジスト膜及び第１膜等が配置されることを防止することができる。また、その後の工程であるレジスト膜のパターニングを安定して行うことができる。さらに、冶具による第１膜の成膜の不具合の発生を低減することが可能となる。

さらに別の実施形態では、凸部を有する冶具を上述したように半導体積層体の主面及び裏面の一方に接触するように固定し、同様の冶具を、半導体積層体の主面及び裏面に配置された２つの冶具の凸部が、第１の積層断面上で対面するように、半導体積層体の主面及び裏面の他方に配置する（図８参照）。つまり、２つの冶具で、半導体積層体を挟むように、２つの冶具を設置してもよい。半導体積層体の主面側の冶具の凸部は、一方の導電型半導体層の第１の積層断面を被覆し、半導体積層体の裏面側の冶具の凸部は、他方の導電型半導体層及び基板の第１の積層断面を被覆することが好ましい。このような冶具の配置により、２つの凸部が、第１の積層断面の一部領域、つまり、第１膜形成予定領域を覆い、例えば、活性層及びその近傍を覆わないようにすることができる。

さらに別の実施形態では、第１の面の反対側の面である第２の面にさらに第２の凸部を備える冶具（図２Ｃ参照）を、上述したように半導体積層体の主面及び裏面の一方に接触するように固定し、同様の冶具を、半導体積層体の主面及び裏面の他方に配置する。つまり、２つの冶具で、半導体積層体を挟むように、２つの冶具を設置してもよい。この場合、半導体積層体の主面及び裏面に配置された２つの冶具の凸部が、第１の積層断面上で対面する。よって、上述したように、２つの凸部が、第１の積層断面の一部領域、つまり、第１膜形成予定領域を覆い、例えば、活性層及びその近傍を覆わないようにすることができる（図９参照）。

冶具に設定する半導体積層体は、上述したように、第１の積層断面において保護膜及び／又は反射膜が形成されていてもよい。
また、後述するように、第１膜とは、上述したように、第１の積層断面（つまり、半導体レーザの共振器端面）から迷光を出射させないように遮光するための膜であり、レーザ光の出射部位（例えば、リッジ下方の活性層及びその近傍の導波路領域）以外の領域、好ましくは、リッジから導波路領域よりも遠い側の領域に形成される膜である。

〔Ｄ：レジスト膜の形成〕
第１の積層断面の上にレジスト膜を形成する。ここで、上とは、第１の積層断面と直交する方向において第１の積層断面から離れる方向をいう。
ここで用いるレジストは、ポジ型レジストであれば、どのような材料によって構成されているものでもよい。例えば、露光によって現像液に溶解性となるレジスト、露光によって低溶解性とした後、加熱することによって溶解性となるレジスト等が挙げられる。
レジスト膜は、例えば、スピンコート、印刷、スプレー、カーテンコート、ロールコート等の当該分野で公知の方法によって形成することができる。これによって、冶具の凸部に離間した状態で覆われた領域を含む第１の積層断面の上のほぼ全領域にレジスト膜を形成することができる。言い換えると、第１積層断面の凸部に覆われた領域及び第１膜形成予定領域にレジスト膜を形成することができる。

なお、レジスト膜を形成した後、任意に、８０〜１３５℃程度でプリベークを行ってもよい。

〔Ｅ：レジスト膜の露光及び現像〕
レジスト膜の露光及び現像は、当該分野で公知の方法により行うことができる。
露光は、通常、第１の積層断面に対面するところから行うため、第１の積層断面に対する全面露光に対して、冶具の凸部が露光に対するマスクとして機能する。露光に用いる光の種類は、用いるレジストの種類によって適宜選択することができる。

レジスト膜が、露光によって現像液に溶解性となる、一般的なポジ型のレジストによって形成されている場合には、露光されなかったレジスト膜は、現像されることなく、残存することとなる。その結果、凸部と第１の積層断面との間に存在するレジスト膜が現像されずに残存し、その他の領域、つまり第１膜形成予定領域におけるレジスト膜は現像されて、除去される。

一方、レジスト膜が、露光によって低溶解性となるが、加熱することによって露光された部分が溶解性となるポジ型のレジストによって形成されている場合には、冶具の凸部を露光に対するマスクとして用いて露光した後、現像する前に、そのレジストを熱処理し及び／又はそのレジストに全面露光することが好ましく、そのレジストを熱処理した後、そのレジストに全面露光することがより好ましい。このような露光は、例えば、特開２０００−５６４６９号の記載に準じて行うことができる。全面露光する場合には、冶具の凸部が露光を阻害しないように、冶具を取り外した後に第１の積層断面全体に露光することが好ましい。その結果、凸部と第１の積層断面との間に存在するレジスト膜が現像され、除去され、その他の領域、つまり凸部で被覆されなかった領域（言い換えると、第１膜形成予定領域以外の領域）におけるレジスト膜は現像されず、残存する。これによって、残存するレジスト膜の断面形状をオーバーハング形状にすることができる。その結果、後述するように、レジスト膜の除去を、例えば、リフトオフ法により容易に行うことが可能となる。

〔Ｆ：第１膜の形成〕
上記工程によって、部分的にレジスト膜が形成された第１の積層断面の上に、第１膜を形成する。第１膜は、凸部を有する冶具をマスクとして配置したまま又は取り外した後に、例えば、スパッタリング、蒸着等により形成することが好ましい。これによって、第１膜は、第１の積層断面において、所望の領域に形成することができる。半導体積層体が活性層を含むレーザ素子構造を備える場合は、第１膜形成予定領域を、第１の積層断面における活性層の断面以外の領域とすることが好ましく、例えば、レーザ光の出射領域以外、つまり導波路領域以外の領域に形成することができる。この際、凸部を有する冶具をマスクとして配置したままの場合は、冶具の凸部の表面にも第１膜が形成される。

第１膜は、上述したように、第１の積層断面から迷光を出射させないように被覆する膜であり、例えば、不透光となる材料によって形成することができる。ここで、不透光とは、光を吸収するか、光を全反射させるような性質を意味し、ここでいう光とは、特にレーザ素子によって発振される光を意味する。例えば、そのような光の透過率は、４０％以下が好ましく、２０％以下がより好ましく、１０％以下がさらに好ましい。
第１膜は、例えば、Ｔｉ、Ｃｒ、Ｎｉ、Ｓｉ、Ａｌ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ等の金属又はその合金によって、単層又は積層膜として形成することができる。なかでも、Ｃｒ、Ｎｉ、Ａｌ等からなる単層膜が好ましい。誘電体多層膜により第１膜を形成してもよいが、金属膜の方が少ない積層数で十分な反射率を得やすい。

第１膜は、光を透過しない膜厚に調整することが好ましい。例えば、２０ｎｍ以上が好ましく、５０ｎｍ〜１０００ｎｍがより好ましく、５０ｎｍ〜２００ｎｍがさらに好ましい。この範囲とすることにより、光を完全に遮断することができ、出射ビームの妨げを防止することができる。

第１膜は、第１の積層断面に接して形成してもよく、上述したように、予め第１の積層断面に保護膜及び／又は反射膜を形成し、その上に形成してもよい。

上述した方法では、凸部を有する冶具を用いて、レーザ光の出射領域以外であって、主面側又は裏面側のいずれか（好ましくは裏面側）の第１の積層断面の上に、第１膜を形成できるが、主面側又は裏面側の双方の側において第１膜を形成する場合には、活性層以外の層を伝播して導波路領域以外の共振器端面から放出される光の全ての放出を防止することができるため、より一層良好なファーフィールドパターンが得られ、より光を単一のモードに近づけることが期待できる。このようなことから、上述した方法に加えて、さらに、第１膜を所望の領域に形成する工程を追加するか、凸部の被覆する領域を調整してもよい。

〔Ｇ：レジスト膜の除去〕
レジスト膜の除去は、凸部を有する冶具を設置したまま行ってもよいが、冶具を除去した後に行うことが好ましい。この冶具の除去により、冶具の凸部の表面に形成された第１膜をともに除去することができる。
レジスト膜の除去は、当該分野で公知の方法、例えば、アッシング等を利用してもよいが、リフトオフ法を利用することが好ましい。
これにより、半導体積層体の第１の積層断面の所望の領域上、つまり、半導体レーザの共振器端面の一部の領域、レーザ光の出射領域、リッジ下方の活性層及びその近傍の導波路領域以外の領域上に、好ましくは、リッジから導波路領域よりも遠い側の領域上に、第１膜をパターン形成することができる。

（半導体素子のチップ化）
第１の積層断面の所望の領域上に第１膜を形成した半導体積層体を、第１の積層断面に交差する方向に切断して、半導体素子をチップ化する。この場合の交差する方向は、第１の積層断面に直交する方向が好ましい。また、リッジが形成されている場合には、リッジごとに個片化されるように、かつリッジ間で切断することが好ましい。
ここでの切断は、上述した第１の積層断面の形成方法と同様の方法により行うことができる。窒化物半導体等の六方晶系結晶において、第１の積層断面を劈開により形成した場合は、ここでの切断は劈開以外の方法で行う。

以下に本開示の半導体素子の製造方法及び半導体素子の実施例を、図面に基づいて詳細に説明する。各実施形態において記載する具体的な寸法や材料は一例であり、本開示はこれに限られるものではない。

実施形態１
この実施形態で製造される半導体素子は、図３に示すレーザ素子１０であり、主に、第１の積層断面１１ａを有する半導体積層体１１を備える。

半導体積層体１１は、導電性の基板１２上に積層されたｎ型半導体層８、活性層７、ｐ型半導体層６からなる。ｐ型半導体層６は、その表面Ｍに、高さ０．５μｍ程度、幅２μｍ程度のストライプ状のリッジ１を備える。
リッジ１のストライプ状に延長する側面の略全面からｐ型半導体層６の上面にわたって、ＺｒＯ₂又はＳｉＯ₂からなる第１保護膜２が形成されている。リッジ１の上面は、第１保護膜２から露出している。第１保護膜２は、半導体積層体１１の端部まで延長していてもよいが、ここでは、半導体積層体１１の端部まで延長しておらず、ｐ型半導体層６の端部を露出している。

ｐ電極３は、第１保護膜２から露出したリッジ１の上面と接続し、リッジ１の両側面からｐ型半導体層６上にわたる形状で配置されている。

半導体積層体１１の第１の積層断面Ｃは、その反対側の面である第２の積層断面とともに、共振器端面として機能する。第１の積層断面Ｃには、ＺｒＯ₂とＳｉＯ₂が交互に積層された誘電体多層膜が合計厚み３００ｎｍで形成されており、第２の積層断面には、ＺｒＯ₂とＳｉＯ₂が交互に積層された誘電体多層膜が厚み９００ｎｍで形成されている。合計厚み３００ｎｍの誘電体多層膜は、合計厚み９００ｎｍの誘電体多層膜よりも低い反射率を有する。前者が低反射膜であり、後者が高反射膜である。
また、第１の積層断面Ｃは、レーザ光の出射部位である、リッジ１下方の活性層７及びその近傍の導波路領域以外の領域に、特に、導電性の基板１２及びｎ型半導体層８の略全面に、Ｔｉからなる厚み１００ｎｍの第１膜１３が形成されている。
この第１膜１３の配置によって、ファーフィールドパターンが、リップルの少ない、良好なガウシアン形状となる半導体レーザ素子が得られる。

半導体積層体１１の側面及び上面の一部は、ＳｉＯ₂からなる第２保護膜４によって被覆されている。
ｐ電極３と接続するように、ｐ電極３上からｐ型半導体層６上（第１保護膜２及び第２保護膜４の表面）にわたって、ｐパッド電極５が配置されている。
レーザ素子１０は、さらに、半導体積層体１１を積層する導電性のＧａＮからなる基板１２と、基板１２の裏面Ｒに形成されたｎ電極９とを有する。

このようなレーザ素子は、以下の製造方法によって製造することができる。
（ａ）半導体積層体の準備
まず、ウェハ状のＧａＮ基板１２上に、第１のｎ型半導体層としてＡｌ_xＧａ_1-xＮ（０＜ｘ≦０．５、クラッド層）、第２のｎ型半導体層としてＡｌ_xＧａ_1-xＮ（０≦ｘ≦０．３、光ガイド層）、活性層としてＩｎ_yＧａ_1-yＮ（０≦ｙ＜１、量子井戸構造）、第１のｐ型半導体層としてｐ型不純物を含有したＡｌ_xＧａ_1-xＮ（０≦ｘ≦０．５、ｐ側電子閉じ込め層）、第２のｐ型半導体層としてＡｌ_xＧａ_1-xＮ（０≦ｘ≦０．３）、第３のｐ型半導体層としてｐ型不純物を含有したＡｌ_xＧａ_1-xＮ（０＜ｘ≦０．５、クラッド層）、第４のｐ型半導体層としてｐ型不純物を含有したＡｌ_xＧａ_1-xＮ（０≦ｘ≦１）を積層して半導体積層体を形成する。

半導体積層体を劈開して、第１の積層断面１１ａを有するバー状の半導体積層体１１を形成する。
半導体積層体は、劈開する前に、上述した公知の方法を利用して、リッジ、第１保護膜が形成され、半導体層成長用の基板が研磨され、ｐ電極及びｎ電極、第２保護膜、パッド電極が形成されている。また、第１の積層断面１１ａの形成後において、第１の積層断面１１ａ及び第２の積層断面１１ｂにそれぞれ誘電体多層膜が形成されている。

（ｂ）冶具の準備
冶具２０を準備する。冶具２０は、図１及び２に示すように、第１の面２０ａと、第１の面の側に凸部２１とを備えるＬ形状の柱状を有し、ＳＵＳによって形成されている。冶具の第１の面２０ａは、半導体積層体１１の１つの積層面、つまりｐ型半導体層６の平面形状に相当する大きさを有する。
凸部２１は、第１の面２０ａの縁に接して配置されている。凸部２１の第１の面２０ａからの高さＨは、２０μｍ程度である。凸部２１の幅Ｗは、冶具２０の第１の面２０ａの幅と同程度であり、６００μｍ程度である。冶具の第１の面を含む部位の厚みＴ及び凸部の厚みＴは、４０μｍ程度である。

（ｃ）冶具の半導体積層体への設置
図４Ａに示すように、冶具２０を半導体積層体１１に設置する。この場合、冶具２０の第１の面２０ａを半導体積層体１１の主面１１Ｍと接触させるとともに、凸部２１が、第１の積層断面１１ａから１０μｍ程度離間した状態で、第１の積層断面１１ａの主面１１Ｍ側の一部領域を覆うように、冶具２０を半導体積層体１１に固定する。ここでは、凸部２１は、第１の積層断面１１ａのｐ型半導体層６、活性層７及びｎ型半導体層８の一部を被覆している。
また、冶具２０の第１の面２０ａとは反対側の第２の面２０ｂが、半導体積層体１１の裏面１１Ｒに接触するように、冶具２０と半導体積層体１１とを交互に配置する。

凸部２１は、第１の積層断面１１ａの積層方向の全長さの１０％程度を被覆し、言い換えると、凸部２１が覆う第１の積層断面１１ａは、リッジ上面から１０μｍ程度である。

（ｄ）レジスト膜の形成
図４Ｂに示すように、第１の積層断面１１ａにレジスト膜１４を形成する。
ここで用いるレジストは、例えば、ポジ型のレジストであり、５２ｍＰａ・ｓ（２５℃）以下の粘度を有するものを用いた。レジストは、スピンコートによって、例えば、２０秒間、１０００ｒｐｍで、第１の積層断面１１ａに形成する。これによって、冶具２０の凸部２１に離間した状態で覆われた領域を含む第１の積層断面１１ａのほぼ全面にレジスト膜１４を形成することができる。なお、９０℃で１０分間、プリベークを行った。

（ｅ）レジスト膜の露光及び現像
冶具２０の凸部２１をマスクとして用いて、レジスト膜１４を全面露光し、アルカリ溶液で現像する。これによって、図４Ｃに示すように、露光されたレジスト膜１４はアルカリ溶液によって溶解して除去され、凸部２１によって覆われ、露光されなかった領域のレジスト膜１４は、現像されることなく、残存することとなる。その結果、図４Ｃに示すように、凸部２１で覆われた第１の積層断面１１ａの領域にのみ、レジスト膜１４によるマスクパターンを精度よく形成することができる。

（ｆ）第１膜の形成
図４Ｄに示すように、第１膜１３を、例えば、スパッタリングによって、第１の積層断面１１ａの上に形成する。
第１膜１３は、凸部２１を有する冶具２０をマスクとして配置したまま形成する。これによって、第１膜１３は、冶具２０の凸部２１の表面とともに、第１の積層断面１１ａにおいて、レーザ光の出射領域以外、つまり導波路領域以外の領域に形成することができる。

（ｇ）レジスト膜の除去
図４Ｅに示すように、レジスト膜１４を、剥離液（モノエタノールアミンとジメチルスルホキシドの混合液）を用いて、リフトオフ法により除去する。この場合、凸部２１を有する冶具２０を除去し、凸部２１に形成されていた第１膜１３も除去した後、リフトオフ法で、アセトン溶液内で超音波に１０分間付し、超純水中で超音波に５分間付し、リンサーに５分間付し、１０分間乾燥した。これによって、第１膜１３は、凸部２１に覆われていなかった領域、つまり、共振器端面の一部の領域、レーザ光の出射領域、リッジ下方の活性層及びその近傍の導波路領域以外の領域、ｎ型半導体層８及び基板１２の共振器端面と面一の面の領域に第１膜１３を形成することができる。

その後、半導体積層体１１を、第１の積層断面１１ａに直交する方向に、例えば、レーザ照射により分割溝を形成し、その後にブレイクにより切断して、チップ状の半導体素子を得る。

このようにして製造された半導体素子は、図５Ａに示すように、垂直方向のファーフィールドパターンにおけるリップルが顕著に低減されていることが確認された。一方、第１膜を形成しない以外同様の構成を有する半導体素子に比較して、図５Ｂに示すように、垂直方向のファーフィールドパターンの裾に鋭いリップル（スパイクリップル）が発生している。

実施形態２
この実施形態のレーザ素子の製造方法では、実施形態１と同様に半導体積層体を準備する。
（ｂ）冶具の準備
冶具２５（図６Ａ参照）を準備する。冶具２５は、第１の面２５ａと、第１の面の側に凸部２６とを備えるＬ形状の柱状であり、凸部２６の高さＨが７０μｍ程度である以外は、実施形態１で用いた冶具２０と同様である。

（ｃ）冶具の半導体積層体への設置
図６Ａに示すように、冶具２５を半導体積層体１１に設置する。この場合、冶具２５の第１の面２５ａを半導体積層体１１の裏面１１Ｒと接触させるとともに、凸部２６が、第１の積層断面１１ａから１０μｍ程度離間した状態で、第１の積層断面１１ａの裏面１１Ｒ側の一部領域を覆うように、冶具２５を半導体積層体１１に固定する。ここでは、凸部２６は、第１の積層断面１１ａの基板１２及びｎ型半導体層８の一部を被覆している。また、冶具２５の第１の面２５ａとは反対側の第２の面２５ｂを、半導体積層体１１の主面１１Ｍに接触するように、冶具２５と半導体積層体１１とを交互に配置する。凸部２６が覆う第１の積層断面１１ａは、基板１２の裏面から７０μｍ程度である。

（ｄ）レジスト膜の形成
図６Ｂに示すように、第１の積層断面１１ａにレジスト膜２４を形成する。
ここで用いるレジストは、例えば、画像反転処理が行えるノボラック系ポジ型レジストであり、５２ｍＰａ・ｓ（２５℃）以下の粘度を有するものを用いた。レジストは、スピンコートによって第１の積層断面１１ａに形成することができる。これによって、冶具２０の凸部２１に離間した状態で覆われた領域を含む第１の積層断面１１ａのほぼ全面にレジスト膜１４を形成することができる。

（ｅ’）レジスト膜の露光及び現像
冶具２５の凸部２６をマスクとして用いて、レジスト膜２４を比較的少量の露光量で全面露光する。その後、１０５℃で１０分間加熱する。このような反転ベーク処理によって、露光した部分のレジスト膜の溶解性を低減する。その後、冶具２５を取り外す。
続いて、第１の積層断面１１ａに形成されたレジスト膜２４に対して全面露光し、アルカリ溶液によって現像する。その結果、凸部と第１の積層断面との間に存在していたレジスト膜が現像されて、除去され、その他の領域である凸部で被覆されなかった領域（言い換えると、第１膜形成予定領域）におけるレジスト膜は現像されず、残存する。そして、オーバーハング形状を有する。つまり、図６Ｃに示すように、はじめに露光されたレジスト膜２４はアルカリ溶液によって溶解されずに残存するとともに、その残存したレジスト膜２４にオーバーハングを付けることができる。
冶具２５を取り外した後、全面露光する前に、凸部を有さない冶具５０を再度、半導体積層体１１に対して固定してもよい。

（ｆ）第１膜の形成
得られたレジスト膜２４を含む第１の積層断面１１ａに対して、実施形態１と同様に第１膜１３を形成する。

（ｇ）レジスト膜の除去
実施形態１と同様にレジスト膜２４を除去する。これによって、凸部２６に覆われていた領域、つまり、図４Ｄと同様に、共振器端面の一部の領域、レーザ光の出射領域、リッジ下方の活性層及びその近傍の導波路領域以外の領域、ｎ型半導体層８及び基板１２の共振器端面と面一の面の領域に第１膜１３を形成することができる。

その後、実施形態１と同様に、半導体積層体１１を切断して、チップ状の半導体素子を得る。

このようにして製造された半導体素子は、実施形態１と同様の効果を有する。
また、オーバーハング形状のレジスト膜２４をリフトオフ法に利用することができるため、容易かつ簡便にリフトオフ法を行うことができる。

変形例１
この実施形態のレーザ素子の製造方法では、冶具を半導体積層体に設置する際に、図７に示すように、冶具３０の第１の面３０ａの反対側の第２の面の端部に、凸部３１の厚みより大きな厚みの段差部３０ｃを有する冶具を用いる以外、実施形態１と同様にレーザ素子を製造する。

このように、冶具３０の段差部３０ｃを設けることにより、半導体積層体１１の第１の積層断面１１ａと冶具３０との段差が小さくなる（好ましくは面一となる）ことにより、第１の積層断面１１ａでのレジスト膜によるパターンが安定し、現像残りが起こりにくくなり、冶具３０による遮断による第１膜の成膜の不具合を防止することができる。

変形例２
この実施形態のレーザ素子の製造方法では、冶具を半導体積層体に設置する際に、図８に示すように、冶具２０として、凸部２１の高さの異なる冶具を利用する以外、実施形態１と同様にレーザ素子を製造する。
この場合、これら凸部２１が第１の積層断面１１ａの上方で対面し、かつ半導体積層体１１を挟むように２つの冶具２０を設置する。
このようにして製造された半導体素子は、実施形態１と同様の効果を有する。

変形例３
この実施形態のレーザ素子の製造方法では、冶具を半導体積層体に設置する際に、図９に示すように、冶具４０として、高さの異なる２つの凸部４１ａ、４１ｂを備える冶具を利用する以外、実施形態１と同様にレーザ素子を製造する。
この場合、凸部４１ｂが、半導体積層体１１の主面１１Ｍ側の第１の積層断面を被覆し、凸部４１ａを、半導体積層体１１の裏面１１Ｒ側の第１の積層断面を被覆するように、半導体積層体１１に冶具４０を設置する。
このようにして製造された半導体素子は、実施形態１と同様の効果を有する。

本開示の半導体素子の製造方法は、傷などのダメージをつけることなく膜をパターニングする場合に効果的に利用することができ、特に、レーザ素子の共振器端面上への膜のパターニングに有利である。

１ リッジ
２ 第１保護膜
３ ｐ電極
４ 第２保護膜
５ ｐパッド電極
６ ｐ型半導体層
７ 活性層
８ ｎ型半導体層
９ ｎ電極
１０ レーザ素子
１１ 半導体積層体
１１ａ、Ｃ 第１の積層断面
１１ｂ 第２の積層断面
１１Ｍ 主面
１１Ｒ 裏面
１１Ｓ 側面
１２ 基板
１３ 第１膜
１４、２４ レジスト膜
２０、２５、３０、４０ 冶具
２０ａ、２５ａ、３０ａ、４０ａ 第１の面
２０ｂ、２５ｂ、３０ｂ、４０ｂ 第２の面
２１、２６、３１、４１ａ、４１ｂ 凸部
３０ｃ 段差部
Ｍ 主面
Ｒ 裏面

Claims (9)

1. （ａ）第１の積層断面を有する半導体積層体を準備し、
   （ｂ）少なくとも第１の面の側に凸部を備える冶具を準備し、
   （ｃ）前記凸部が、前記第１の積層断面から離間した状態で、該第１の積層断面の一部領域を覆うように、前記冶具を前記半導体積層体に設置し、
   （ｄ）前記凸部に覆われた領域を含む前記第１の積層断面の上にレジスト膜を形成し、
   （ｅ）前記凸部をマスクとして該レジスト膜を露光及び現像して、前記凸部に覆われた領域以外の領域から前記レジスト膜を除去し、
   （ｆ）前記レジスト膜が部分的に形成された前記第１の積層断面の上に第１膜を形成し、
   （ｇ）前記レジスト膜を除去して、前記第１膜をパターン形成することを含む半導体素子の製造方法。
2. 前記レジスト膜を、ポジ型レジストによって形成し、
   前記工程（ｆ）において、前記冶具を前記半導体積層体に設置した状態で、前記第１膜を形成し、
   前記工程（ｇ）において、前記レジスト膜の除去及び前記冶具の取り外しを行う請求項１に記載の半導体素子の製造方法。
3. （ａ）第１の積層断面を有する半導体積層体を準備し、
   （ｂ）少なくとも第１の面の側に凸部を備える冶具を準備し、
   （ｃ）前記凸部が、前記第１の積層断面から離間した状態で、該第１の積層断面の一部領域を覆うように、前記冶具を前記半導体積層体に設置し、
   （ｄ）前記凸部に覆われた領域を含む前記第１の積層断面の上に、ポジ型レジストによってレジスト膜を形成し、
   （ｅ'）前記冶具を設置した状態で、前記凸部をマスクとして該レジスト膜を露光し、熱処理し、その後、前記冶具を取り外して前記レジスト膜を全面露光し、現像して、前記凸部に覆われた領域から前記レジスト膜を除去し、
   （ｆ）前記レジスト膜が部分的に形成された前記第１の積層断面の上に第１膜を形成し、
   （ｇ）前記レジスト膜を除去して、前記第１膜をパターン形成することを含む半導体素子の製造方法。
4. 前記工程（ｂ）において、さらに、凸部を有さない第２冶具を準備し、
   前記工程（ｃ）において、前記冶具及び前記第２冶具により前記半導体積層体を挟むように前記冶具及び前記第２冶具を設置する請求項１〜３のいずれか１つに記載の半導体素子の製造方法。
5. 前記工程（ｂ）において、前記第１の面の反対側の面である第２の面の側に第２の凸部を備える冶具を２つ準備し、
   前記工程（ｃ）において、前記冶具により前記半導体積層体を挟むように前記冶具を設置する請求項１〜４のいずれか１つに記載の半導体素子の製造方法。
6. 前記凸部は、前記第１の面の端部に設けられており、
   前記冶具は、前記第１の面の反対側の面である第２の面の端部に、前記凸部の厚みより大きな厚みで切り欠かれた段差部を有し、
   前記工程（ｂ）において、前記冶具を少なくとも２つ準備し、
   前記工程（ｃ）において、前記冶具により前記半導体積層体を挟むように前記冶具を設置する請求項１〜４のいずれか１つに記載の半導体素子の製造方法。
7. 前記工程（ｂ）において、前記冶具を少なくとも２つ準備し、
   前記工程（ｃ）において、２つの前記冶具の２つの前記凸部が前記第１の積層断面の上方で対面し、かつ前記半導体積層体を挟むように前記冶具を設置する請求項１〜４のいずれか１つに記載の半導体素子の製造方法。
8. 前記半導体積層体は、活性層を含むレーザ素子構造を備えており、
   前記第１膜が形成される第１膜形成予定領域を、前記第１の積層断面における前記活性層の断面以外の領域とする請求項１〜７のいずれか１つに記載の半導体素子の製造方法。
9. 前記第１膜を、前記レーザ素子構造から出射されるレーザの光に対して不透光な材料で形成する請求項１〜８のいずれか１つに記載の半導体素子の製造方法。